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KR100329590B1 - 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러 - Google Patents

고주파 주파수합성기용 듀얼 모듈러스 프리스케일러 Download PDF

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KR100329590B1
KR100329590B1 KR1020000028377A KR20000028377A KR100329590B1 KR 100329590 B1 KR100329590 B1 KR 100329590B1 KR 1020000028377 A KR1020000028377 A KR 1020000028377A KR 20000028377 A KR20000028377 A KR 20000028377A KR 100329590 B1 KR100329590 B1 KR 100329590B1
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KR
South Korea
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signal
division
flip
dividing
flop
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Inventor
김세엽
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대표이사 서승모
(주)씨앤에스 테크놀로지
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Abstract

본 발명은 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러에 관한 것으로서, 특히, 선택적인 래치 기술을 이용하여 구현함으로써, 동작속도 및 소비전력 측면에서 개선된 특성을 얻을 수 있는 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러를 제공하는 데 그 목적이 있다.
이를 위해 본 발명은 클럭신호를 발생하는 전압제어발진기와, 분주모드를 선택하기 위한 모드제어신호를 발생하는 프로그래머블 카운터를 구비한 듀얼 모듈러스 프리스케일러에 있어서, 상기 클럭신호에 동기되어 래치제어신호를 생성하고, 상기 생성된 래치제어신호의 상승엣지에서 상기 클럭신호를 래치하고, 상기 클럭신호를 래칭함에 따라 제 1분주모드에서 제 2분주모드로 분주모드를 전환함과 아울러 상기 클럭신호를 분주하여 출력하는 제 1분주수단; 상기 제 1분주수단으로부터의 분주신호를 소정의 분주비로 분주하여 분주된 복수의 분주신호를 출력하는 제 2분주수단; 및 상기 복수의 분주신호 및 모드제어신호를 논리 연산하여 제 1분주수단의 분주모드를 제어하기 위한 제어신호를 발생하는 논리연산수단을 구비하는 것을 특징으로 한다.

Description

고주파 주파수합성기용 듀얼 모듈러스 프리스케일러{Dual-Modulus Prescaler For RF Frequency Synthesizer}
본 발명은 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러에 관한 것으로서, 특히, 고속 동작이 가능함과 아울러 소비전력이 절감되는 고주파 주파수 합성기용 듀얼 모듈러스 프리스케일러에 관한 것이다.
일반적으로, RF에 사용되는 주파수 합성기(Frequency Synthesizer)는 프로그래머블 카운터의 값을 조정함에 따라 보다 광범위한 주파수를 출력하는 위상고정루프(Phase Locked Loop, 이하 PLL로 약칭함)를 말하는 것으로서, 주로 이동 통신인 휴대용 개인 무선 통신, 아마추어 무선, 항공기 등의 통신시스템에 적용되고 있다.
도 1은 일반적인 휴대용 개인 무선 통신 수신기를 나타낸 블록도로서, 도시된 바와 같이, 안테나(1)를 통해 공중망으로부터 수신된 신호를 소정의 증폭율로 선형으로 증폭하는 저잡음 증폭기(10)와, 가변 주파수의 발진신호를 생성하는 가변 주파수 합성기(20)와, 저잡음 증폭기(10)에서 증폭된 신호의 주파수와 가변 주파수 합성기(20)의 출력신호의 주파수를 혼합함에 따라 중간주파수의 신호를 생성하는 제 1믹서(40)와, 상기 중간주파수의 신호를 소정의 증폭율로 증폭하여 출력하는 중간주파 증폭기(60)와, 고정 주파수의 제 1및 제 2발진신호를 생성하는 고정 주파수 합성기(80)와, 중간주파 증폭기(60)에서 증폭된 신호의 주파수와 고정 주파수 합성기(80)의 신호의 주파수를 혼합함에 따라 제 1및 제 2혼합신호를 출력하는 제 2믹서(100)와, 상기 제 1및 제 2혼합신호의 저주파 대역만을 통과시켜 필터링하는 저역통과필터(120)와, 저역통과필터(120)에 의해 필터링된 아날로그 신호를 디지털 신호로 변환하여 베이스 밴드신호(BBS)를 출력하는 아날로그-디지털 컨버터(140)로 구성된다.
도 2는 일반적인 주파수 합성기(20)를 설명하기 위한 블록도로서, 도시된 바와 같이, 기준주파수(Fr)와 피드백된 입력주파수의 위상을 검출하여 오차신호전압을 발생하는 위상검출기(21)와, 상기 오차전압에 따라 전하를 펌핑하기 위한 전하펌프(22)와, 전하펌프(22)의 출력을 적분하고 PLL루프게인을 조절하는 루프필터(24)와, 루프필터(24)로부터의 잡음이 제거된 오차신호전압에 응답하여 제어된 발진주파수의 신호(Fo)를 클럭신호(CLK)로서 출력하는 전압제어발진기(VCO: Voltage Controlled Oscillator)(26)와, 전압제어발진기(26)로부터의 클럭신호(CLK)에 응답하여 소정비로 분주된 주파수신호를 출력하여 위상검출기(21)의 입력으로 피드백하는 프로그래머블 주파수 분주기(28)로 구성된다.
상기 프로그래머블 주파수 분주기(28)는 피드백된 카운팅신호(MC)에 응답하여 전압제어발진기(26)에서 공급하는 클럭신호(CLK)를 분주비가 서로 다른 제 1및 제 2모드로 분주하여 출력하는 듀얼 모듈러스 프리스케일러(전치 분주기)(28a)와, 듀얼 모듈러스 프리스케일러(28a)에서 분주된 클럭 펄스 수를 카운팅하여 위상검출기(21)의 입력주파수신호로 출력하는 제 1카운터(28b)와, 듀얼 모듈러스 프리스케일러(28a)에서 분주된 클럭 펄스의 수를 카운팅하여 그에 따른 모드제어신호(MC)를 다시 듀얼 모듈러스 프리스케일러(28a)로 출력하는 제 2카운터(28c)로 구성된다.
상기 주파수 합성기(20)는 위상검출기(21)와 전하펌프(22)와 프로그래머블 주파수 분주기(28)로 이루어진 PLL 모듈에 외장의 루프필터(24)와 전압제어발진기(26)가 결합되는 형태를 취한다.
상기와 같이 구성된 주파수 합성기에 있어서, 출력주파수(FO)는 기준주파수(Fr)에 프로그래머블 주파수 분주기(28)에 의해 분주된 총 분주비(M)를 곱한 값으로 나타나게 된다.
상기한 바와 같이 펄스 스웰로 방식(Pulse Swallow Mothod)을 이용하는 RF단의 가변 주파수 합성기는 총 분주비가 M인 프로그래머블 주파수 분주기(28), 듀얼 모듈러스 프리스케일러, 제 1카운터 및 제 2카운터(28a,28b,28c)와 같은 세가지 요소로 구성되며, 각 구성요소의 프로그램된 카운트 수의 조합에 따라 그 출력주파수(FO)가 결정된다.
여기서, 듀얼 모듈러스 프리스케일러(28a)의 분주비를 P라 하고, 제 1카운터(28b)와 제 2카운터(28c)의 카운팅 수를 각각 N과 S라고 할 때, 출력주파수(FO)는 다음의 수학식 1과 같이 나타내어진다.
여기서, P = 2n, (n = 1,2,… )
S = 0∼(P - 1)
N ≥ S 이다.
상기 듀얼 모듈러스 프리스케일러(28a)는 전압제어발진기(26)의 클럭(CLK) 주파수를 가장 먼저 분주비가 서로 다른 제 1및 제 2모드로 즉, P 또는 P+1과 같이 두 종류의 분주비로 분주하게 되는데, 전압제어발진기(26)는 주파수 합성기에서 가장 높은 주파수로 동작하게 되는 바, 듀얼 모듈러스 프리스케일러(28a) 또한 고속의 동작이 요구된다.
이와 같은 고속동작을 위해서는 많은 전류를 소비해야 되는 데, 프리스케일러(28a)가 PLL모듈 내에서 소모되는 대부분의 전력을 차지하게 된다.
따라서, 무선 통신용 고주파 주파수 합성기에서는 프리스케일러(28a)의 고속 및 저전력 동작이 요구되고 있다.
현재 상용화되고 있는 프리스케일러(28a)는 쉬프트 레지스터 링(Shift register ring) 방식으로 구현된다.
도 3은 종래의 쉬프트 레지스터 링 방식을 이용한 프리스케일러(28a)를 나타낸 블록도로서, 도시된 바와 같이, 4/5분주비로 분주하는 고속동작의 동기 분주기(28a-1)와, 32분주비로 분주하는 저속동작의 비동기 분주기(28a-2)와, 논리게이트(28a-3)로 대별된다.
상기 동기 분주기(28a-1)는 전압제어발진기(26)의 클럭신호(CLK)에 동기하는 제 1내지 제 3 플립플롭과(FF1∼FF3), 제 1 플립플롭의 출력을 반전하는 인버터(INV)와, 인버터(INV)의 출력신호와 입력되는 제어신호(CTR)를 부정 논리곱 연산하여 제 2 플립플롭(FF2)의 입력으로 출력하는 제 1낸드게이트(ND1)와, 제 1및 제 2플립플롭(FF1,FF2)의 출력신호를 부정 논리곱 연산하여 제 3플립플롭(FF3)의 입력으로 출력하는 제 2낸드게이트(ND2)로 구성된다.
상기 제 3플립플롭(FF3)의 출력신호는 제 1플립플롭(FF1)의 입력으로 피드백됨 아울러 비동기 분주기(28a-2)의 동기신호로 이용된다.
상기 비동기 분주기(28a-2)는 출력(Q)을 다음단의 플립플롭의 동기신호로 공급하고 반전출력(/Q)을 입력으로 피드백하는 5개의 2분주 플립플롭(FF4∼FF8)으로 구성되며, 상기 제 4 플립플롭(FF4)은 제 3플립플롭(FF3)의 출력신호에 동기된다.
상기 논리게이트(28a-3)는 2분주 플립플롭(FF4∼FF8)들의 출력신호와 제 2 카운터(28c)로부터 공급되는 모드제어신호(MC)를 입력받아 논리곱 연산하는 앤드게이트(AND)로 구성된다.
상기와 같이 구성된 쉬프트 레지스터 링 방식의 듀얼 모듈러스 프리스케일러(28a)의 동작을 도 4의 타이밍도를 인용하여 설명하면 다음과 같다.
듀얼 모듈러스 프리스케일러(28a)의 분주비는 모드제어신호(MC)의 논리레벨에 따라 P또는 P+1의 분주비가 선택된다. 다시 말해서, 모드제어신호(MC)가 논리베벨 "로우"일 때 분주비 P가 선택되고, 그렇지 않을 때 분주비 P+1이 선택된다.
우선, P(=27=128)분주의 동작은 리플 카운터와 같은 동작을 수행한다. 즉, 모드제어신호(MC)가 논리레벨 "로우"로 선택되면 디코더(28a-3)의 앤드게이트(AND)가 항상 로우를 출력하므로, 제어신호(CTR)가 논리레벨 "로우"가 된다. 이 신호가 동기 분주기(28a-1)의 제 1및 제 2낸드게이트(ND1,ND2)에 입력되면, 이들 낸드게이트들은 논리레벨 "하이"를 출력하게 된다. 결과적으로, 동기 분주기(28a-1)는 플립플롭 2개와 인버터로 구성된 4분주기가 되고, 이에 따라 도 4에 나타낸 바와 같이, 4클럭 사이클(4CLK)마다 한 사이클을 유지하는 4분주 모드(/4mode)로 동작하게 된다.
상기 동기 분주기(28a-1)의 4분주된 출력은 32분주비로 분주하는 비동기 분주기(28a-2)에 동기신호로서 제공되므로, 결국 비동기 분주기(28a-2)에서는 128분주된 신호가 얻어진다.
다음으로, P+1(=27+1=129) 분주의 동작은 모드제어신호(MC)의 논리레벨이 "하이"인 상태에서 비동기 분주기(28a-2)의 모든 플립플롭(FF4∼FF8)의 출력이 논리레벨 "하이"가 되면, 제어신호(CTR)는 클럭(CLK)의 4사이클동안 논리레벨 "하이"를 유지하게 되고, 이 신호가 동기 분주기(28a-1)의 제 1및 제 2낸드게이트(ND1,ND2)에 입력되면, 낸드게이트들이 인버터와 같은 동작을 하게 되어 결과적으로 3개의 플립플롭과 인버터와 낸드게이트로 이루어진 5분주기가 되고, 이에 따라 도 4에 나타낸 바와 같이, 4 클럭 사이클동안만 5분주 모드(/5mode)로 동작하게 된다.
상기 5분주 모드의 동작 결과를 4분주 모드의 경우와 비교하면, 4분주의 논리레벨 "하이"의 신호가 한 사이클만큼 지연된 상태와 같아지게 된다. 이 신호를 다음단의 비동기 분주기(28a-2)에 넘기게 되면, 1클럭 사이클(1CLK)이 지연되어 되어 결국 129분주된 신호가 얻어진다.
그러나, 상술한 바와 같은 종래의 듀얼 모듈러스 프리스케일러에서는 고속의 전압제어발진기의 출력 주파수로 동작하는 플립플롭이 복수개 즉, 제 1내지 제 3플립플롭이나 되어 각 플립플롭에서 소모되는 전력이 크고, 또한 각 구동해야할 부하 용량도 크기 때문에 전압제어발진기의 구동능력이 제한되므로, 그 만큼 많은 전력이 요구된다. 그리고 제 1플립플립이 구동해야할 부하용량도 일반적인 비동기 분주기의 구조에 비하여 커진다.
또한, 종래의 듀얼 모듈러스 프리스케일러에서는 P+1분주를 만들어내기 위한 동기 분주기의 논리 게이트들이 지연 성분으로 작용하게 된다. 즉, 제 1플립플롭에서 발생하는 지연과 인버터 및 제 1낸드게이트에서 발생하는 지연이 클럭의 한 사이클 동안에 대하여 아래의 수학식 2의 관계가 성립되어야 올바른 P+1분주 동작을 할 수가 있다.
여기서, T는 클럭의 주기, tdFF1은 제 1 플립플롭의 지연시간, tdINV는 인버터의 지연시간, tdND1는 제 1낸드게이트의 지연시간을 각각 나타낸다.
또한, 종래 기술에 있어서, 동기 분주기의 지연은 비동기 분주기 보다 2배 가까이 발생하게 된다.
상기 문제점을 해결하기 위해 본 발명의 목적은 래치제어신호가 인에이블되는 구간동안에는 선택적인 래치로 하여금 자신의 피드팩신호를 래칭하도록 하고, 그 외의 구간에서는 전압제어발진기로부터 제공되는 클럭펄스를 그대로 통과시키도록 하는 선택적인 래치 기술을 이용하여 위상고정루프(PLL) 모듈의 구성요소중 하나인 듀얼 모듈러스 프리스케일러를 구현함으로써, 동작속도 및 소비전력 측면에서 개선된 특성을 얻을 수 있는 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 듀얼 모듈러스 프리스케일러는 클럭신호를 발생하는 전압제어발진기와, 분주모드를 선택하기 위한 모드제어신호를 발생하는 프로그래머블 카운터를 구비한 듀얼 모듈러스 프리스케일러에 있어서, 상기 클럭신호에 동기되어 래치제어신호를 생성하고, 상기 생성된 래치제어신호의 상승엣지에서 상기 클럭신호를 래치하고, 상기 클럭신호를 래칭함에 따라 제 1분주모드에서 제 2분주모드로 분주모드를 전환함과 아울러 상기 클럭신호를 분주하여 출력하는 제 1분주수단; 상기 제 1분주수단으로부터의 분주신호를 소정의 분주비로 분주하여 분주된 복수의 분주신호를 출력하는 제 2분주수단; 및 상기 복수의 분주신호 및 모드제어신호를 논리 연산하여 제 1분주수단의 분주모드를 제어하기 위한 제어신호를 발생하는 논리연산수단을 구비하는 것을 특징으로 한다.
도 1은 휴대용 개인 무선 통신 단말기의 수신기를 나타낸 블록도
도 2는 일반적인 주파수 합성기를 설명하기 위한 블록도.
도 3은 종래의 쉬프트 레지스터 링 방식을 이용한 듀얼 모듈러스 프리스케일러를 나타낸 블록도.
도 4는 종래의 듀얼 모듈러스 프리스케일러의 동작을 설명하기 위한 타이밍도.
도 5는 본 발명의 실시예에 따른 듀얼 모듈러스 프리스케일러를 나타낸 블록도.
도 6은 본 발명의 실시예에 따른 선택적인 래치를 나타낸 상세 회로도
도 7은 본 발명의 실시예에 따른 2분주기 플립플롭과 제 1플립플롭을 나타낸 상세 회로도.
도 8는 본 발명의 실시예에 따른 제 1플립플롭 출력신호의 지연동작을 설명하기 위한 타이밍도.
도 9은 본 발명의 실시예에 따른 제 1및 제 2앤드게이트를 구성하는 하나의 앤드게이트를 나타낸 상세 회로도.
도 10은 본 발명의 실시에에 따른 듀얼 모듈러스 프리스케일러의 분주모드 동작을 설명하기 위한 타이밍도.
도 11은 본 발명의 실시예에 따른 클럭펄스 스월로잉 과정을 나타낸 타이밍도.
도 12는 본 발명의 실시예에 따른 포지티브 클럭펄스의 스월로잉 과정을 나타낸 타이밍도.
도 13은 본 발명의 실시예에 따른 네거티브 클럭펄스의 스월로잉 과정을 나타낸 타이밍도.
도 14는 본 발명의 실시예에 따른 래치제어신호를 나타낸 파형도.
도 15는 본 발명의 실시예에 따른 선택적인 래치의 출력을 나타낸 파형도.
도 16은 본 발명의 실시예에 따른 제 1분주모드 동작시의 분주신호를 나타낸 파형도.
도 17은 본 발명의 실시예에 따른 제 2분주모드 동작시의 분주신호를 나타낸 파형도.
도 18은 본 발명의 실시예에 따른 듀얼 모듈러스 프리스케일러의 출력파형을 나타낸 파형도.
도 19는 본 발명의 실시예에 따른 듀얼 모듈러스 프리스케일러의 동작속도의 비교를 나타낸 도면.
< 도면의 주요 부분에 대한 부호의 설명>
200: 제 1 분주부 220: 제 2 분주부
240: 논리연산부 L1: 래치
FF1~FF8: 플립플롭 AND1: 제 1 앤드게이트
AND2: 제 2 앤드게이트
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 살펴보고자 한다.
도 5는 본 발명의 실시예에 따른 듀얼 모듈러스 프리스케일러를 설명하기 위한 블록도이다. 참조부호 CLK는 전압제어발진기에서 공급하는 클럭신호를, MC는 분주모드를 선택하기 위해 프로그래머블 카운터에서 공급하는 모드제어신호를 각각 나타낸다.
상기 듀얼 모듈러스 프리스케일러는 클럭신호(CLK)에 동기되어 래치제어신호(LC)를 생성하고, 상기 생성된 래치제어신호(LC)의 상승엣지에서 상기 클럭신호(CLK)의 소정의 사이클 구간동안 상기 클럭신호(CLK)를 선택적으로 래치하고, 상기 클럭신호(CLK)를 래칭함에 따라 제 1분주모드에서 제 2분주모드로 분주모드를 전환함과 아울러 상기 클럭신호를 분주하여 출력하는 제 1분주부(200)와, 제 1분주부(200)로부터의 분주신호를 소정의 분주비로 분주하여 복수의 분주신호(DS4~DS8)를 출력하는 제 2분주부(220)와, 상기 복수의 분주신호(DS4~DS8)와 모드제어신호(MC)를 논리 연산하여 제 1분주부(200)의 분주모드를 제어하기 위한 제어신호(CTR)를 발생하여 제 1분주부(200)에 공급하는 논리연산부(240)로 구성된다.
상기 제 1분주부(200)는 클럭신호(CLK)에 동기하여 래치제어신호(LC)를 발생하는 제 1플립플롭(FF1)과, 상기 래치제어신호(LC)의 상승엣지에서 클럭신호(CLK)의 소정의 사이클 구간동안 클럭신호(CLK)를 선택적으로 래치하는 래치(L1)과, 래치(L1)의 출력신호를 소정의 분주비로 분주하여 제 1분주신호(DS1)를 출력하는 제 2플립플롭(FF2)과, 제 2플립플롭(FF2)의 출력신호를 소정의 분주비로 분주하여 출력단(I,Q)을 통해 제 2및 제 3분주신호(DS2,DS3)를 출력하는 제 3플립플롭(FF3)과, 상기 제 2및 제 3분주신호(DS2,DS3) 및 논리연산부(240)로부터의 제어신호(CTR)를 논리곱 연산하여 제 1플립플롭(FF1)의 입력단(D)으로 출력하는 제 1앤드게이트(AND1)로 구성된다.
상기 래치(L1)는 출력단(Q)을 통해 래치신호(SL)를 출력하여 자신의 제 1 입력단(a)으로 피드백하고, 클럭신호(CLK)를 제 2 입력단(b)으로 입력받는다.
상기 제 2플립플롭(FF2)은 래치(L1)의 출력신호(SL)의 하강엣지에 응답하여 래치(L1)의 출력신호(SL)를 2분주 함으로써 제 1분주신호(DS1)를 발생하고, 제 1 분주신호(DS1)의 반전출력신호를 반전 출력단(Qb)을 통해 자신의 입력단(D)으로 피드백한다.
상기 제 3플립플롭(FF3)은 제 1분주신호(DS1)의 하강엣지에 응답하여 제 1분주신호(DS1)를 2분주한 제 2분주신호(DS2)와 상기 제 1분주신호(DS1)를 반 사이클동안 지연한 제 2분주신호(DS2)를 출력하고, 또한 제 1분주신호(DS1)의 반전된 출력신호를 반전 출력단(Qb)을 통해 출력하여 자신의 입력으로 피드백한다.
상기 제 2분주부(220)는 상기 제 2분주신호(DS2)를 소정의 분주비로 순차적으로 분주하여 상기 복수의 분주신호(DS4∼DS8)를 출력하는 복수의 플립플롭(FF4∼FF8)으로 구성되고, 상기 복수의 플립플롭(FF4~FF8)은 각각이 비동기 방식으로 출력신호를 다음단 플립플롭의 동기신호 입력단(C)으로 출력하고, 반전출력신호를 반전 출력단(Qb)을 통해 출력하여 자신의 입력단(D)으로 피드백한다.
상기 논리연산부(240)는 제 2분주부(220)으로부터의 복수의 분주신호(DS3∼DS7)와 상기 모드제어신호(MC)를 논리곱 연산하는 앤드게이트(AND2)로 구성된다.
도 6은 본 발명의 실시예에 따른 선택적인 래치(L1)를 나타낸 상세 회로도이다. 참조부호 B1은 제 1바이어스전압 입력단, B2는 제 2바이어스전압 입력단, MP1 및 MP2는 피모스 트랜지스터, MN1 내지 MN7은 엔모스 트랜지스터, a는 제 1입력단자, ab는 반전된 제 1입력단자, b는 제 2입력단자, bb는 반전된 제 2입력단자, c는 제 3입력단자, cb는 반전된 제 3입력단자, Q는 출력단자, Qb는 반전된 출력단자를 각각 나타낸다.
상기 선택적인 래치(L1)는 커런트 모드 로직(CML: Current-Mode Logic)형태의 구조로 차동 입출력단자를 가지며, 출력단(Q)이 엔모스 트랜지스터(MN1)의 게이트단에 결합되고, 반전된 출력단(Qb)이 엔모스 트랜지스터(MN2)의 게이트단에 결합되고, 출력단(Q)이 엔모스 트랜지스터(MN2)의 게이트단에 결합되고, 반전된 출력단(Qb)이 엔모스 트랜지스터(MN1)의 게이트단에 결합됨으로써 피드백 회로를 형성한다.
도 7은 본 발명의 실시예에 따른 샘플링 플립플롭인 제 1플립플롭(FF1)과 2분주기 플립플롭(FF2,FF3,FF4,FF5,FF6,FF7,FF8)을 나타낸 상세 회로도이다. 참조부호 B1은 제 1바이어스전압 입력단, B2는 제 2바이어스전압 입력단, MP3 내지 MP6은 피모스 트랜지스터, MN8 내지 MN21은 엔모스 트랜지스터, D는 입력단자, Db는 반전된 입력단자, Q는 출력단자, Qb는 반전 출력단자, ck는 클럭신호 입력단자, ckb는 반전된 클럭신호 입력단자를 각각 나타낸다.
상기 2분주기 플립플롭은 마스터 래치와 슬래이브 래치로 구성되며, 각 래치는 커런트 모드 로직(CML: Current-Mode Logic)형태로 설계되고, 입출력 단자가 모두 차동형태를 가지며, 설계된 플립플롭의 출력단자(Q)와 반전 출력단자(Qb)를 각각 반전 입력단자(Db)와 입력단자(D)에 연결시켜줌으로서 얻을 수 있다.
상기와 같이 구성된 2분주기 플립플롭(FF2,FF3,FF4,FF5,FF6,FF7,FF8)은 클럭신호(CLK)가 논리레벨 "하이"가 되면, 트랜스패어런트 모드(Transparent Mode) 가 되고, 클럭신호(CLK)가 논리레벨 "로우"가 되면 래치모드로 동작하게 된다.
래치(L1)은 상기의 2분주기에 사용한 것과 같은 플립플롭을 사용하는 데, 이 플립플롭은 두 가지의 기능을 수행한다.
먼저, 비동기로 발생하는 제 1앤드게이트(AND1)의 출력신호를 클럭신호에 동기시켜주는 기능을 수행한다.
다음으로, 제 3플립플롭(FF3)의 출력이 논리레벨 "하이"일 때 결과하는 제 1 앤드게이트(AND1)의 출력신호를 샘플링하여 클럭신호에 대하여 한 사이클만큼 지연시켜주는 기능을 수행한다.
만일 제 1플립플롭(FF1)이 없다면, 제 1 앤드게이트(AND1)의 출력신호에 의해 클럭신호(CLK)를 래칭했을 때, 래치(L1)의 출력은 그 순간의 값을 계속 유지하게 되기 때문이다.
도 8은 본 발명의 실시예에 따른 제 1플립플롭(FF1)의 래치제어신호(LC)의지연동작을 설명하기 위한 타이밍도이다. 참조부호 TCLK는 래치제어신호(LC)의 하강엣지를 만드는 클럭신호(CLK)의 하강시간을, TLC는 래치제어신호(LC)의 상승시간을 각각 나타낸다. .
상기의 이유는 도 8에 나타낸 바와 같이, 래칭동작을 해제하기 위한 래치제어신호(LC)의 하강엣지는 결국 래칭동작을 시작시킨 클럭신호(CLK)의 하강엣지 다음의 하강엣지에 의해 만들어지는데, 이 클럭신호의 하강엣지가 만들어지기 전에 클럭신호(CLK) 자체를 래칭해버리면 결국 래칭동작을 해제시킬 수 없기 때문이다.
따라서, 상술한 바와 같은 래칭동작을 끝내기 위한 클럭신호(CLK)의 하강엣지가 만들어지기 위해서는 제 1앤드게이트(AND1)의 출력신호를 한 사이클만큼 지연시켜야 한다. 즉, 아래의 수학식 3의 관계가 성립하여야 한다.
도 9는 본 발명의 실시예에 따른 제 1앤드게이트(AND1) 및 제 2앤드게이트(AND2)를 구성하는 앤드게이트중 하나를 나타낸 상세 회로도이다. 참조부호 B1은 제 1바이어스전압 입력단, B2는 제 2바이어스전압 입력단, MP7 및 MP8은 피모스 트랜지스터, MN22 내지 MN27은 엔모스 트랜지스터, a와 b는 제 1및 제 2입력단자를, ab와 bb는 반전 제 1입력단자와 반전 제 2입력단자를, Q는 출력단자, Qb는 반전된 출력단자를 각각 나타낸다.
도 9는 단일의 앤드게이트를 나타내며, 본 발명의 실시예에서는 두 개의 앤드게이트가 결합되어 제 1앤드게이트(AND1)를 구성하게 되고, 5개의 앤드게이트가 결합되어 제 2앤드게이트를 구성하게 된다.
상기와 같이 구성된 본 발명의 실시예의 동작을 도 9내지 도 12의 타이밍도를 인용하여 설명하면 다음과 같다.
도 10은 본 발명의 실시에에 따른 듀얼 모듈러스 프리스케일러의 분주모드 동작을 설명하기 위한 타이밍도이다.
도 10을 참조하여, 클럭신호(CLK)가 제 1분주부(200)의 래치(L1)에 공급될 때, 제 1앤드게이트(AND1)가 논리레벨 "로우"의 출력신호(DTR)를 발생하면, 제 1 플립플롭(FF1)에서 공급하는 래치제어신호(LC)에 응답하여 래치(L1)은 입력되는 클럭신호(CLK)를 그대로 통과시켜서 다음단의 2분주기인 제 2플립플롭(FF2)의 동기신호 입력단으로 공급한다.
이에 반해서, 클럭신호가 공급되는 상태에서 제 1앤드게이트(AND1)의 출력신호(DTR)가 논리레벨 "로우"에서 "하이"로 천이하면, 래치(L1)은 제 1 앤드게이트(AND1)의 출력신호(DTR)가 논리레벨 "하이"를 유지하는 구간에서 선행 클럭신호를 래치하고, 이에 따라 논리레벨 "로우"의 출력신호(SL)를 발생하여 다음단의 제 2플립플롭(FF2)의 동기신호 입력단으로 공급한다.
따라서, 본 발명의 실시예에서는 앤드게이트(AND1)의 출력신호(DTR)가 논리레벨 "하이"를 유지하는 구간에서 래치(L1)은 도 9에 점선으로 표시된 클럭신호의 포지티브(Positive) 펄스(A)를 스월링(Swallowing)하여 다음단의 제 2플립플롭(FF2)의 동기신호 입력단으로 공급한다. 여기서 스월로우(Swallow)는 클럭펄스의 제거를 의미한다.
한편, 제 2플립플롭(FF2)은 래치(L1)으로부터 공급되는 신호를 2분주하고, 그 분주된 신호를 제 3플립플롭(FF3)의 동기신호 입력단으로 공급한다.
상기 제 2및 제 3플립플롭(FF2,FF3)은 각기 공급신호를 2분주하는 분주기능을 수행하므로, 앤드게이트(AND1)의 출력신호(DTR)가 논리레벨 "로우"를 유지할 때, 제 1분주기(200)의 제 3플립플롭(FF3)은 타이밍 구간(T1)동안 4(P=4)분주신호를 생성하는 제 1분주모드로 동작하게 되고, 반면에 앤드게이트(AND1)의 출력신호(DTR)가 논리레벨 "하이"로 인에이블 될 때, 제 1분주기(200)는 타이밍 구간(T2)동안 P+1만큼 분주된 신호 즉, 5분주신호를 생성하는 제 2분주모드로 동작하게 된다.
본 발명의 실시예에 따라 제 3 플립플롭(FF3)은 4분주된 제 2분주신호(DS2)와, 제 2분주신호(DS2)를 반주기 지연한 제 3분주신호(DS3)를 생성하여 앤드게이트(AND1)에 공급하고, 또한 제 2분주신호(DS2)를 동기신호로서 제 2분주부(220)의 제 4플립플롭(FF4)의 동기신호 입력단에 공급한다.
본 발명의 실시예에 따라 제 2분주부(220)를 구성하는 복수의 플립플롭(FF4~FF8)은 각기 2분주 분주기로서 비동기 방식으로 분주동작을 수행한다.
제 2 분주부(220)에 있어서, 제 4플립플롭(FF4)은 제 2분주신호(DS2)를 2분주하여 분주신호(DS3)를 출력하고, 이를 제 5플립플롭(FF5)의 동기신호 입력단에 공급한다. 제 5내지 제 8플립플롭(FF5∼FF8)은 제 4플립플롭(FF4)과 동일한 분주동작을 수행하여 분주신호들(DS4∼DS8)을 출력하는데, 제 8플립플롭(FF8)의 분주신호(DS8)는 도 1의 제 1및 제 2카운터(28b,28c)에 공급된다.
한편, 논리연산부(240)의 제 2앤드게이트(AND2)는 상기 제 2 카운터(28c)로부터 모드제어신호(MC)를 입력받고, 또한 제 2분주부(220)로부터 분주신호들(DS4∼DS8)를 입력받아서 이 입력신호들을 논리곱 연산하여 제어신호(CTR)를 생성한다.
도 11은 본 발명의 실시예에 따른 펄스 스월로잉 과정을 나타낸 타이밍이다. 도 11에 나타낸 바와 같이, 제어신호(CTR)가 논리레벨 "하이"인 구간에서 제 2분주신호(DS2)와 제 3분주신호(DS3)가 논리레벨 "하이"일 때, 제 1앤드게이트(AND1)는 1클럭사이클 동안 논리레벨 "하이"의 신호(DTR)를 출력하고, 이 신호는 클럭신호(CLK)에 의해 동기되는 제 1플립플롭(FF1)의 입력단(D)에 공급되고, 제 1 플립플롭(FF1)에서 소정시간 지연된 후 래치제어신호(LC)로서 래치(L1)의 동기신호 입력단(c)에 인가된다.
그러면, 래치(L1)는 래치제어신호(LC)의 상승엣지에 동기하여 공급된 클럭신호(CLK)를 래칭하게 된다. 이때 래치제어신호(LC)는 클럭신호(CLK)의 한 주기동안만 논리레벨 "하이"를 유지하므로, 결국 클럭신호(CLK)의 펄스 하나를 제거하여 P+1분주를 얻는 결과가 얻어진다.
한편, 도 11에 나타낸 바와 같이, 래치(L1)의 출력신호(SL)는 td1만큼 지연되고, 제 2플립플롭(FF2)에 의해 분주된 분주신호(DS1)는 제 2플립플롭(FF2)의 출력신호(SL)의 하강엣지에 대해 td2만큼 지연되고, 제 3플립플롭(FF3)의 분주신호(DS2)는 제 2플립플롭(FF3)의 분주신호(DS1)의 하강엣지에 대해 td3만큼 지연되고, 앤드게이트(AND1)의 출력신호(DTR)는 제 3플립플롭의 분주신호(DS3)의 상승엣지에 대해 td4만큼 지연되고, 래치제어신호(LC)는 앤드게이트(AND1)의 출력신호(DTR)가 논리레벨 "하이"를 유지하는 구간에서 공급되는 클럭신호의 하강엣지에 대해 td5만큼 지연되므로, 본 발명의 실시예에서는 앤드게이트(AND)에서 출력신호가 나오기까지 td1+td2+td3+td4만큼의 전파지연이 발생한다. 그러나 본 발명의 실시예에서는 래치(L1)에서 클럭신호(CLK)에 의해 다시 동기화되므로, 결과적으로 td5만이 중요한 전파지연으로서 나타내게 된다. 만일 펄스 스월로우 로직인 래치(L1)가 클럭신호의 포지티브 펄스밖에 제거할 수 없다면 올바른 듀얼 모듈러스 프리스케일러 동작을 위해서는 아래의 수학식 3의 관계를 만족해야만 한다.
여기서, td5는 래치제어신호(LC)의 지연시간, T는 클럭신호(CLK)의 주기를 각각 나타낸다.
그러나, 상기 수학식 3에 나타낸 조건은 프로세스 변화 등의 문제로 보장되기가 쉽지 않은데, 본 발명에서는 상기의 조건이 만족되지 않더라도 듀얼 모듈러스 프리스케일러의 동작에는 영향을 미치지 않는다. 즉, 제 1플립플롭(FF1)의 전파지연 td5가 T/2보다 크더라도 래치(L1)는 단지 제 1플립플롭(FF1)의 출력신호가 인에이블 되었을 때 피드백된 자신의 신호를 논리레벨 "하이"이든 "로우"이든지, 바로 그 때의 논리레벨을 래칭하는 것이기 때문에 항상 클럭신호(CLK)의 한 펄스를 제거할 수 있다. 이러한 선택적인 래치기술을 사용할 경우 클럭신호(CLK)의 펄스를 포지티브 및 네거티브 모두를 스월로잉할 수가 있다.
따라서, 전파지연은 동작에 있어서 대기시간(Latency)으로만 작용하고, 또한, 전체적인 동작에 있어서 일정한 대기시간(Latency)을 갖게 되는 것이기 때문에, 본 발명의 실시예는 주기적인 P+1분주 동작을 얻을 수 있게 된다.
한편, 본 발명의 실시예에 따라 래치(L1)의 래칭 동작은, 도 11에 나타낸 바와 같이, 래치제어신호(LC)의 상승엣지에서 td6만큼 지연된 시점에서 시작하여 래치제어신호(LC)의 하강엣지에서 소정시간 지연된 후 종료된다.
도 12는 본 발명의 실시예에 따른 포지티브 클럭펄스의 스월로잉 과정을 나타낸 타이밍도이고, 도 13은 본 발명의 실시예에 따른 네거티브 클럭펄스의 스월로잉 과정을 나타낸 타이밍로서, 상술한 클럭펄스 스월로잉 과정으로부터 쉽게 이해될 수 있으므로 이하 그 상세한 설명은 생략한다.
도 14는 본 발명의 실시예에 따른 앤드게이트(AND1)의 출력신호(DTR)와 제 1 플립플롭(FF1)의 래치제어신호(LC)를 나타낸 파형도로서, 도시된 바와 같이, 래치제어신호(LC)는 앤드게이트(AND1)의 출력신호(DTR)에 대해 1사이틀 지연되어 나타난다.
도 15는 본 발명의 실시예에 따른 래치(L1)의 출력신호(SL)를 나타낸 파형로서, 클럭신호(CLK)가 논리레벨 "하이"에서 "로우"상태로 래칭됨을 볼 수 있다.
도 16은 본 발명의 실시예에 따른 제 1분주모드 동작시의 분주신호를 나타낸 파형도로서, 2분주, 4분주 및 8분주된 분주신호를 나타낸다.
도 17은 본 발명의 실시예에 따른 제 2분주모드 동작시의 분주신호를 나타낸 파형도로서, 3분주, 5분주 및 9분주된 분주신호를 나타낸다.
도 18은 본 발명의 실시예에 따른 듀얼 모듈러스 프리스케일러의 최종 출력신호를 나타낸 파형도로서, 동도면에서 듀얼 모듈러스 프리스케일러의 분주비를 경정하는 모드제어신호(MC)에 따라 분주비가 달라짐을 알 수 있다. 즉, 모드제어신호(MC)가 논리레벨 "하이"인 구간에서는 P분주 즉, 128분주로 동작하고, 이에 따라 클럭신호(CLK)를 래칭할 필요가 없으므로, 제 1플립플롭(FF1)의 출력신호는 나타나지 않는다. 반면에 모드제어신호(MC)가 논리레벨 "로우"가 되면 P+1분주 즉, 129분주로 동작을 해야하므로 129분주마다 한번씩 제 1플립플롭(FF1)의 출력신호가 인에이블됨을 볼 수 있다.
도 19는 종래의 쉬프트 링 방식의 듀얼 모듈러스 프리스케일러와 본 발명의 비동기 구조의 듀얼 모듈러스 프리스케일러 사이의 동작속도를 비교한 시믈레이션 결과를 나타낸 도면으로서, 전원전압(Vdd)에 대한 동작주파수(F)의 변화를 나타낸다.
동 도면에서, 전원전압(Vdd)이 2.7V일 때, 종래의 기술에서는 2.9㎓의 최대동작주파수를, 본 발명의 기술에서는 3.2㎓의 최대 동작주파수를 나타냄을 알수 있다.
또한, 소비전력을 비교해보면, 2.6㎓의 같은 동작주파수에서 종래의 기술에서는 28.3㎽를, 본 발명의 기술에서는 22.6㎽를 나타냄을 알 수 있다.
따라서, 본 발명에서는 종래 기술에 비해 동작속도 및 소비전력측면에서 모두 개선된 특성을 얻을 수 있음을 알 수 있다.
따라서, 앞으로 제한된 자원인 주파수를 사용하는 데에 있어서, 점차 높아져 가는 주파수 대역과, 이에 따른 소비전력의 증가는 불가피해지나 본 발명을 고주파 대역의 PLL모듈에 적용할 경우 최대 17%의 동작속도 향상과 20%의 소비전력 감소를 가져올 수 있다.
상기에서 4/5분주기 및 32분주기 등 본 발명의 특정한 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에서는 래치제어신호가 인에이블되는 구간동안에는 선택적인 래치로 하여금 자신의 피드팩신호를 래칭하도록 하고, 그 외의 구간에서는 전압제어발진기로부터 제공되는 클럭펄스를 그대로 통과시키도록 하는 선택적인 래치 기술을 이용하여 듀얼 모듈러스 프리스케일러를 구현함으로써, 동작속도 및 소비전력 측면에서 개선된 특성을 얻을 수 있는 효과가 있으며, 또한 클럭신호의 포지티브와 네거티프 펄스를 모두 제거 가능하게 함으로써, 비동기 구조에서 발생하는 전달지연의 문제를 해결할 수 있는 다른 효과가 있다.

Claims (11)

  1. 클럭신호를 발생하는 전압제어발진기와, 분주모드를 선택하기 위한 모드제어신호를 발생하는 프로그래머블 카운터를 구비한 듀얼 모듈러스 프리스케일러에 있어서,
    상기 클럭신호에 동기되어 래치제어신호를 생성하고, 상기 생성된 래치제어신호의 상승엣지에서 상기 클럭신호를 래치하고, 상기 클럭신호를 래칭함에 따라 제 1분주모드에서 제 2분주모드로 분주모드를 전환함과 아울러 상기 클럭신호를 분주하여 출력하는 제 1분주수단;
    상기 제 1분주수단으로부터의 분주신호를 소정의 분주비로 분주하여 분주된 복수의 분주신호를 출력하는 제 2분주수단; 및
    상기 복수의 분주신호 및 모드제어신호를 논리 연산하여 제 1분주수단의 분주모드를 제어하기 위한 제어신호를 발생하는 논리연산수단을 구비하는 것을 특징으로 하는 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러.
  2. 청구항 1에 있어서,
    상기 제 1분주수단은 상기 클럭신호에 동기하여 래치제어신호를 발생하는 제 1플립플롭과, 상기 래치제어신호의 상승엣지에서 상기 클럭신호의 소정의 사이클 구간동안 상기 클럭신호를 선택적으로 래치하는 래치와, 상기 래치의 출력신호를 소정의 분주비로 분주하여 제 1분주신호를 발생하는 제 2플립플롭과, 상기 제 1분주신호를 소정의 분주비로 분주하여 제 2및 제 3분주신호를 출력하는 제 3플립플롭과, 상기 제 2및 제 3분주신호 및 상기 논리연산수단으로부터의 제어신호를 논리곱 연산하여 상기 제 1플립플롭의 입력단으로 출력하는 제 1앤드게이트로 구성되는 것을 특징으로 하는 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러.
  3. 청구항 2에 있어서,
    상기 래치는 출력신호를 자신의 입력으로 피드백하는 것을 특징으로 하는 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러.
  4. 청구항 2에 있어서,
    상기 제 2플립플롭은 상기 래치의 출력신호의 하강엣지에 응답하여 상기 래치의 출력신호를 2분주한 제 1분주신호를 발생하는 것을 특징으로 하는 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러.
  5. 청구항 2에 있어서,
    상기 제 2플립플롭은 반전출력신호를 자신의 입력으로 피드백하는 것을 특징으로 하는 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러.
  6. 청구항 2에 있어서,
    상기 제 3플립플롭은 상기 제 1분주신호의 하강엣지에 응답하여 상기 제 1분주신호를 2분주한 제 2분주신호와, 상기 제 2분주신호를 반주기동안 지연한 제 3분주신호를 출력하는 것을 특징으로 하는 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러.
  7. 청구항 2에 있어서,
    상기 제 3플립플롭은 상기 제 1분주신호의 반전출력신호를 자신의 입력으로 피드백하는 것을 특징으로 하는 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러.
  8. 청구항 2에 있어서,
    상기 제 2분주수단은 상기 제 2분주신호를 소정의 분주비로 순차적으로 분주하여 상기 복수의 분주신호를 출력하는 복수의 플립플롭으로 구성되는 것을 특징으로 하는 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러.
  9. 청구항 7에 있어서,
    상기 복수의 플립플롭은 각각이 출력신호를 다음단의 플립플롭의 동기신호 입력단으로 출력하고, 반전출력신호를 자신의 입력단으로 피드백하는 것을 특징으로 하는 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러.
  10. 청구항 2에 있어서,
    상기 제 1분주수단은 상기 제 1앤드게이트의 출력신호가 제 1논리레벨 상태일 때 4분주모드 동작을 수행하고, 상기 제 1앤드게이트의 출력신호가 제 2논리레벨로 인에이블될 시 5분주모드 동작을 수행하는 것을 특징으로 하는 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러.
  11. 청구항 1에 있어서,
    상기 논리연산수단은 상기 제 2분주수단으로부터의 복수의 분주신호와 상기 모드제어신호를 논리곱 연산하는 앤드게이트로 구성되는 것을 특징으로 고주파 주파수합성기용 듀얼 모듈러스 프리스케일러.
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