KR100325611B1 - manufacturing method of semiconductor devices - Google Patents
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Abstract
기판 위에 소스 및 드레인 영역과 게이트를 각각 포함하는 다수의 단위 소자와 소자를 분리하는 소자 분리 영역을 형성한 다음, 적어도 하나의 단위 소자를 드러내는 감광막 패턴을 형성한다. 감광막 패턴을 마스크로 하여 이온 주입을 실시하고 감광막 패턴을 제거한다. 기판 전면에 고융점 금속막을 증착한 후, 1차 열처리를 실시하여 이온이 주입되지 않은 단위 소자의 소스 및 드레인 영역과 게이트 상부에 실리사이드막을 형성한다. 고융점 금속막을 제거하고, 필요에 따라 2차 열처리를 실시하여 단위 소자간의 저항이 다른 반도체 소자를 형성할 수 있다.A plurality of unit devices each including a source and a drain region and a gate and a device isolation region separating the devices are formed on the substrate, and then a photoresist pattern is formed to expose at least one unit device. Ion implantation is performed using the photosensitive film pattern as a mask to remove the photosensitive film pattern. After depositing a high melting point metal film on the entire surface of the substrate, a first heat treatment is performed to form a silicide film on the source and drain regions of the unit device to which ions are not implanted and on the gate. The high melting point metal film may be removed and a second heat treatment may be performed as necessary to form a semiconductor device having different resistances between the unit devices.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는 반도체 소자의 특성을 부분적으로 변화시키는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of partially changing the characteristics of a semiconductor device.
일반적으로 반도체 소자의 기판 상부에는 게이트 절연막과 다결정 실리콘 등으로 이루어진 게이트 전극이 형성되어 있다. 이 게이트 전극을 중심으로 기판의 양쪽에는 소스 영역과 드레인 영역이 형성되어 있으며, 각 영역에는 소스 전극과 드레인 전극의 단자가 연결되어 있다. 게이트 전극에 전압을 인가하기 시작하여 어느 일정한 전압 이상에서는 소스 영역과 드레인 영역 사이에 채널이 형성되고, 소스 전극과 드레인 전극 사이에 인가되는 전압에 의해서 채널을 통해 전류가 흘러 반도체 소자는 동작한다.In general, a gate electrode made of a gate insulating film and polycrystalline silicon is formed on the substrate of the semiconductor device. Source and drain regions are formed on both sides of the substrate around the gate electrode, and terminals of the source electrode and the drain electrode are connected to each region. When a voltage is applied to the gate electrode, a channel is formed between the source region and the drain region at a predetermined voltage or more, and current flows through the channel by the voltage applied between the source electrode and the drain electrode, thereby operating the semiconductor device.
이러한 반도체 소자는 게이트 전극 및 소스, 드레인으로 이루어진 하나 이상의 단위 소자를 포함하고 있으며, 각각의 단위 소자들은 배선을 통하여 서로 연결되어 있다. 이때, 각각의 단위 소자는 동일한 공정을 통하여 형성된 동일한 층으로 이루어졌다고 하더라도 각 소자에 해당하는 배선 또는 접촉부의 저항을 달리하거나 불순물의 종류를 달리하여 소자의 특성을 다양하게 변화시켜 용도에 따른 반도체 소자로 만들 수 있다.The semiconductor device includes at least one unit device including a gate electrode, a source, and a drain, and each unit device is connected to each other through a wiring. At this time, even if each unit device is made of the same layer formed through the same process, the semiconductor device according to the application by varying the characteristics of the device by varying the resistance or the resistance of the wiring or contact portion corresponding to each device Can be made with
그러면, 이러한 반도체 소자를 제조하는 종래의 방법을 첨부한 도 1a 내지 도 1e를 참조하여 설명한다.Next, a description will be given with reference to FIGS. 1A to 1E to which a conventional method of manufacturing such a semiconductor device is attached.
먼저, 도 1a에 도시된 바와 같이 실리콘 기판(1) 위에 각각 게이트 절연막(3, 13), 게이트(4, 14), 게이트 측벽 스페이서(5, 15), 그리고 소스 및 드레인(6, 16)을 포함하는 적어도 두 개의 반도체 소자 A, B와 그 사이에 위치하는 소자 분리 영역(2)을 형성한다.First, as shown in FIG. 1A, the gate insulating layers 3 and 13, the gates 4 and 14, the gate sidewall spacers 5 and 15, and the source and drain 6 and 16 are respectively disposed on the silicon substrate 1. At least two semiconductor devices A and B including the device isolation region 2 positioned therebetween are formed.
다음, 도 1b에 도시된 바와 같이 배리어막(barrier layer)(20)을 형성한다. 이는 후속 공정에서 부분적으로 한 소자에만 실리사이드막을 형성하기 위한 마스크로 사용된다.Next, as shown in FIG. 1B, a barrier layer 20 is formed. This is used as a mask for forming the silicide film only partially on one device in a subsequent process.
다음, 도 1c에서 도시된 바와 같이 소자 A의 상부에 감광막 패턴(30)을 형성한 다음, 감광막 패턴(30)을 마스크로 배리어막(20)을 식각하여 소자 A의 상부에 배리어막(20)을 남긴다.Next, as shown in FIG. 1C, the photoresist pattern 30 is formed on the upper portion of the element A, and then the barrier layer 20 is etched using the photoresist pattern 30 as a mask to form the barrier layer 20 on the upper portion of the element A. FIG. Leaves.
이어, 도 1d에 도시된 바와 같이 소자 A 상부의 감광막 패턴(30)을 제거한 후, 전면에 티타늄(Ti)막이나 코발트(Co)막 등의 고융점 금속막(40)을 증착한다.Subsequently, as shown in FIG. 1D, after removing the photoresist pattern 30 on the device A, a high melting point metal film 40 such as a titanium (Ti) film or a cobalt (Co) film is deposited on the entire surface.
다음, 도 1e에 도시된 바와 같이, 소자 B의 게이트(14), 소스/드레인(16)의 표면에만 실리사이드막(50)을 형성한다.Next, as shown in FIG. 1E, the silicide film 50 is formed only on the surfaces of the gate 14 and the source / drain 16 of the device B.
이를 좀 더 자세히 설명하면 먼저, 1차 열처리 공정을 실시하여 고융점 금속막(40)과 실리콘이 반응하도록 하여 배리어막(20)이 존재하지 않는 소자 B의 게이트(14), 소스/드레인(16)의 표면에 실리사이드막(50)이 형성되도록 한다. 이 단계에서, 소자 A의 상부에는 배리어막(20)이 있으므로 고융점 금속과 실리콘이 반응할 수 없다. 따라서 소자 A에서는 실리사이드 반응이 일어나지 않는다. 또한, 소자 B의 게이트 측벽 스페이서(15)와 소자 분리 영역(2)에서도 실리사이드 반응이 일어나지 않는다.In more detail, first, the first heat treatment process is performed to allow the high melting point metal film 40 to react with silicon, so that the gate 14 and the source / drain 16 of the device B in which the barrier film 20 does not exist. The silicide film 50 is formed on the surface. In this step, the high melting point metal and silicon cannot react because there is a barrier film 20 on the top of the device A. Therefore, the silicide reaction does not occur in the device A. In addition, no silicide reaction occurs in the gate sidewall spacer 15 and the device isolation region 2 of the device B.
다음, 실리사이드 공정에서 반응하지 않고 남아 있는 소자 A 상부의 고융점 금속막(40)과 소자 B의 소자 분리 영역(2) 및 게이트 측벽 스페이서(15) 상부의 고융점 금속막(40)을 제거하고 소자 A 상부의 배리어막(20)을 제거하면 소자 B의 게이트(14), 소스/드레인(16) 상부에만 실리사이드막(50)이 존재하게 된다.Next, the high melting point metal film 40 on the device A, the device isolation region 2 of the device B, and the high melting point metal film 40 on the gate sidewall spacer 15 that remain unreacted in the silicide process are removed. When the barrier layer 20 on the device A is removed, the silicide layer 50 exists only on the gate 14 and the source / drain 16 of the device B.
다음, 필요에 따라 2차 열처리를 실시하여 실리사이드막(50)의 저항이 낮아지도록 할 수 있다.Next, if necessary, the second heat treatment may be performed to lower the resistance of the silicide layer 50.
이와 같이, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에서는 소자 B의 상부에만 실리사이드막(50)을 형성하므로 소자 A와 소자 B는 서로 다른 저항 값을 갖게 된다. 그러므로 동일하게 형성된 소자 A와 B의 특성을 다르게 할 수 있다.As described above, in the method of manufacturing the semiconductor device according to the embodiment of the present invention, since the silicide film 50 is formed only on the device B, the device A and the device B have different resistance values. Therefore, the characteristics of the same elements A and B can be made different.
그러나, 이러한 반도체 소자의 제조 방법에서는 서로 다른 특성을 갖도록 부분적으로 소자의 저항을 변화시키기 위해 배리어막을 형성하고 제거해야하므로 공정 시간이 길어지는 문제점이 있다.However, such a method of manufacturing a semiconductor device has a problem in that the process time is long because a barrier film must be formed and removed to partially change the resistance of the device to have different characteristics.
본 발명의 과제는 배리어 층을 사용하지 않고, 부분적으로 반도체 소자의 저항을 변화시켜 공정을 단순화하는 데 있다.An object of the present invention is to simplify the process by partially changing the resistance of the semiconductor device without using a barrier layer.
본 발명의 다른 과제는 단일 반도체 기판 위에 형성된 두 소자 사이의 저항을 다르게 하여 소자간의 특성을 차별화 하는 데 있다.Another object of the present invention is to differentiate the characteristics between the devices by different resistance between the two devices formed on a single semiconductor substrate.
도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 단면도이고,1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art according to a process sequence;
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 단면도이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention in a process sequence.
이러한 과제를 해결하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 소스 및 드레인 영역과 게이트를 각각 포함하는 다수의 단위 소자와 단위 소자를 분리하는 소자 분리 영역을 기판 위에 형성한 다음, 다수의 단위 소자 중 적어도 하나의 단위 소자를 드러내는 감광막 패턴을 형성하고 감광막 패턴을 마스크로 이온 주입을 실시한다. 감광막 패턴을 제거한 후, 기판 전면에 고융점 금속막을 증착한다. 1차 열처리를 실시하여 이온이 주입되지 않은 단위 소자의 소스 및 드레인과 게이트의 상부에 실리사이드막을 형성하고 고융점 금속막을 제거한다.In the semiconductor device manufacturing method according to the present invention for solving the above problems, a plurality of unit devices each comprising a source and drain region and a gate and a device isolation region separating the unit devices is formed on a substrate, and then a plurality of unit devices A photoresist pattern is formed to expose at least one unit element, and ion implantation is performed using the photoresist pattern as a mask. After removing the photoresist pattern, a high melting point metal film is deposited on the entire surface of the substrate. The primary heat treatment is performed to form a silicide film on top of the source and drain and the gate of the unit device to which ions are not implanted and to remove the high melting point metal film.
필요에 따라 2차 열처리 공정을 실시하여 실리사이드막의 저항이 낮아지게 할 수도 있다.If necessary, a second heat treatment step may be performed to lower the resistance of the silicide film.
이온 주입시, 산소나 질소 이온을 사용할 수 있으며 주입되는 이온이 단위 소자의 표면에 분포하도록 하는 것이 바람직하다.In ion implantation, oxygen or nitrogen ions may be used, and it is preferable that the implanted ions are distributed on the surface of the unit device.
또한, 고융점 금속막은 타타늄막 또는 코발트막으로 형성할 수 있다.The high melting point metal film may be formed of a titanium film or a cobalt film.
본 발명에 따른 방법에서는 이온이 주입된 단위 소자의 게이트와 소스/드레인 상부에서, 주입된 이온과 실리콘이 반응하여 실리콘과 금속의 반응을 방해하므로 실리사이드막이 생성되지 않는다.In the method according to the present invention, since the implanted ions and silicon react on the gate and the source / drain of the unit device into which the ions are implanted, to prevent the reaction between silicon and the metal, no silicide film is formed.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 공정에 대하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명한다.Then, with reference to the accompanying drawings will be described in detail to be easily carried out by those skilled in the art with respect to the process according to an embodiment of the present invention.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
먼저, 도 2a에 도시된 바와 같이 반도체 기판(1) 위에 게이트 절연막(3, 13), 게이트(4, 14), 게이트 측벽 스페이서(5, 15), 그리고 소스 및 드레인(6, 16)을 포함하는 적어도 두 개의 반도체 소자 A, B와 반도체 소자 사이에 위치하는 소자 분리 영역(2)을 형성한다. 여기서 반도체 기판(1)의 소스/드레인(6, 16)과 게이트(4, 14) 등의 위에는 희생 산화막과 같은 얇은 산화막(60)이 존재한다.First, as shown in FIG. 2A, a gate insulating layer 3 and 13, a gate 4 and 14, a gate sidewall spacer 5 and 15, and a source and a drain 6 and 16 are disposed on the semiconductor substrate 1. An isolation region 2 is formed between at least two semiconductor elements A and B and the semiconductor element. Here, a thin oxide film 60 such as a sacrificial oxide film is present on the source / drain 6, 16, the gate 4, 14, and the like of the semiconductor substrate 1.
다음, 도 2b에 도시된 바와 같이 소자 A의 게이트(4) 상부에 이온 주입 방지막으로 감광막 패턴(31)을 형성하고, 산소 또는 질소 이온 등을 주입한다. 이 때 주입된 이온이 감광막 패턴(31)으로 덮이지 않은 소자 B 영역의 얇은 산화막(60)과 게이트(14) 표면에 집중되도록 주입되는 이온의 에너지를 설정한다.Next, as shown in FIG. 2B, a photoresist pattern 31 is formed on the gate 4 of the device A as an ion implantation prevention layer, and oxygen or nitrogen ions are implanted. At this time, the energy of the implanted ions is set so that the implanted ions are concentrated on the surface of the thin oxide film 60 and the gate 14 in the region B of the element B which is not covered with the photoresist pattern 31.
다음, 도 2c에 도시된 바와 같이 소자 A 상부의 감광막 패턴(31)을 제거하고 건식 식각이나 습식 식각을 통해 남아있는 얇은 산화막(60)을 제거하면 소자 B의 게이트(14) 표면에는 이온이 분포하는 영역(70)이 존재한다.Next, as shown in FIG. 2C, when the photoresist layer pattern 31 on the device A is removed, and the remaining thin oxide layer 60 is removed by dry etching or wet etching, ions are distributed on the surface of the gate 14 of the device B. There is an area 70.
이어, 도 2d에 도시된 바와 같이 티타늄막이나 코발트막과 같은 고융점 금속막(41)을 증착한다.Subsequently, as shown in FIG. 2D, a high melting point metal film 41 such as a titanium film or a cobalt film is deposited.
다음, 도 2e에서와 같이, 소자 A의 게이트(4), 소스 및 드레인(6) 표면에 실리사이드막(51)을 형성한다. 이를 좀 더 자세히 설명하면 다음과 같다. 먼저, 1차 열처리를 실시하여 소자 A의 게이트(4), 소스 및 드레인(6) 표면에 고융점 금속막(41)의 금속과 실리콘의 반응에 의한 실리사이드막(51)이 형성되도록 한다. 이때, 소자 B의 게이트(14), 소스 및 드레인(16) 표면에서는 주입된 이온이 실리콘과 반응하여 금속과 실리콘의 반응을 방해하므로 실리사이드화가 일어나지 않는다. 또한 소자 A의 게이트 측벽 스페이서(5)와 소자 분리 영역(2)에서도 실리사이드 반응은 일어나지 않는다.Next, as shown in FIG. 2E, the silicide film 51 is formed on the surfaces of the gate 4, the source and the drain 6 of the device A. This is explained in more detail as follows. First, the first heat treatment is performed to form the silicide film 51 formed by the reaction between the metal of the high melting point metal film 41 and silicon on the gate 4, the source and the drain 6 of the device A. At this time, since the implanted ions react with the silicon and interfere with the reaction between the metal and the silicon on the surfaces of the gate 14, the source, and the drain 16 of the device B, silicideization does not occur. In addition, no silicide reaction occurs in the gate sidewall spacer 5 and the device isolation region 2 of the device A.
다음, 실리사이드화 되지 않은 금속막(41)을 제거하는데, 1차 열처리 과정에서 소자 B에 주입된 이온과 실리콘이 반응하여 생성된 산화막 또는 질화막도 함께 제거될 수 있으며, 제거되지 않고 남은 산화막 또는 질화막이 존재할 경우에는 이후 제거 공정이 추가될 수도 있다.Next, the non-silicided metal film 41 is removed, and the oxide film or nitride film formed by reacting ions and silicon implanted in the device B during the first heat treatment process may also be removed together, and the remaining oxide film or nitride film is not removed. If present, then a removal process may be added.
필요에 따라서, 2차 열처리를 실시하여 실리사이드막(51)의 저항이 낮아지도록 할 수 있다.If necessary, secondary heat treatment may be performed to lower the resistance of the silicide film 51.
그러면, 두 소자간의 저항을 달리하여 용도에 알맞은 소자 특성을 얻을 수 있다.Then, the device characteristics suitable for the application can be obtained by varying the resistance between the two devices.
이와 같이 본 발명에 따른 공정은 종래의 기술에 비하여 다음과 같은 효과가 있다.Thus, the process according to the present invention has the following effects as compared to the prior art.
소자간의 저항을 차별화시키기 위해 두 소자 중 한 소자의 상부에만 산소 또는 질소 이온 주입을 실시하여, 이온이 주입된 소자는 실리사이드 공정시 산화막 또는 질화막의 형성으로 실리사이드되는 것을 방지한다. 그러므로 배리어막을 사용하지 않고 소자의 저항을 부분적으로 변화시킬 수 있으며, 배리어막을 사용하여 소자의 저항을 변화시키는 경우보다 공정 시간이 줄어들게 된다.In order to differentiate the resistance between the devices, oxygen or nitrogen ion implantation is performed only on one of the two devices, so that the ion-implanted device is prevented from being silicided by formation of an oxide film or a nitride film during the silicide process. Therefore, the resistance of the device can be partially changed without using the barrier film, and the process time is shorter than when the resistance of the device is changed using the barrier film.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990021193A KR100325611B1 (en) | 1999-06-08 | 1999-06-08 | manufacturing method of semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990021193A KR100325611B1 (en) | 1999-06-08 | 1999-06-08 | manufacturing method of semiconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010001767A KR20010001767A (en) | 2001-01-05 |
| KR100325611B1 true KR100325611B1 (en) | 2002-02-25 |
Family
ID=19590838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990021193A Expired - Fee Related KR100325611B1 (en) | 1999-06-08 | 1999-06-08 | manufacturing method of semiconductor devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100325611B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100435897B1 (en) * | 2001-12-27 | 2004-06-12 | 동부전자 주식회사 | Optional salicide layer forming method of semiconductor device |
| KR100862161B1 (en) * | 2002-08-22 | 2008-10-09 | 주식회사 포스코 | Dust automatic mixing discharge device of the furnace dust collector |
-
1999
- 1999-06-08 KR KR1019990021193A patent/KR100325611B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010001767A (en) | 2001-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| R17-X000 | Change to representative recorded |
St.27 status event code: A-3-3-R10-R17-oth-X000 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-3-3-R10-R18-oth-X000 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-5-5-R10-R18-oth-X000 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 7 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 8 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 9 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20120119 Year of fee payment: 11 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 11 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20130209 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20130209 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |