KR100317500B1 - Gate voltage control circuit for flash memory cell - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 플래쉬 메모리 셀의 게이트 전압 조절 회로에 관한 것이다.The present invention relates to a gate voltage regulation circuit of a flash memory cell.
2. 발명이 이루고자하는 기술적 과제2. The technical problem of the invention
셀에 저장되는 전하량을 조절하기 위하여 프로그램 또는 소거 전압 조건을 각각 다르게 조절하므로써 세밀한 펄스로 분할하기 때문에 발생되는 시간 소모의 문제점을 해결할 수 있도록 한다.In order to control the amount of charge stored in the cell, it is possible to solve the problem of time consuming caused by dividing into fine pulses by controlling the program or erase voltage conditions differently.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
반전된 셀 선택 신호에 따라 구동되는 NMOS 트랜지스터를 통해 셀을 프로그램 또는 소거시키는데 필요한 전압을 인가하므로써 상기 NMOS 트랜지스터의 문턱 전압만큼 강하시켜 셀의 게이트에 인가되도록 한다.The voltage required to program or erase the cell through the NMOS transistor driven according to the inverted cell selection signal is applied to the gate of the cell by dropping the threshold voltage of the NMOS transistor.
Description
본 발명은 플래쉬 메모리 셀의 게이트 전압 조절 회로에 관한 것으로, 특히 플래쉬 메모리 셀의 플로팅 게이트에 저장되는 전하량을 조절하기 위해 프로그램 및 소거시의 전압을 조절할 수 있는 플래쉬 메모리 셀의 게이트 전압 조절 회로에 관한 것이다.The present invention relates to a gate voltage control circuit of a flash memory cell, and more particularly, to a gate voltage control circuit of a flash memory cell capable of adjusting a voltage during programming and erasing to adjust the amount of charge stored in the floating gate of the flash memory cell. will be.
플래쉬 메모리 소자의 칩 밀도를 증가시키기 위해서는 셀 사이즈를 작게 하여야만 한다. 그러나 이러한 시도는 패턴 형성에 있어서 근본적인 한계에 도달하고 있을 뿐만 아니라 누설 전류의 증가라는 문제에 직면하고 있다. 이러한 문제를 극복하기 위한 방법으로 하나의 셀에 2비트 이상의 정보를 저장하는 멀티 레벨 셀(multi level cell) 방법이 제시되었다.In order to increase the chip density of the flash memory device, the cell size must be reduced. However, these attempts not only reach the fundamental limits of pattern formation but also face the problem of increased leakage current. As a method for overcoming such a problem, a multi level cell method for storing two or more bits of information in one cell has been proposed.
플래쉬 메모리 소자에서의 정보 저장 방법은 플로팅 게이트에 전자를 저장하여 그 전하량의 차이에 따른 셀의 문턱 전압 차이로 "1" 또는 "0"의 1비트 정보를 저장하는 것이다. 멀티 레벨 셀은 플로팅 게이트에 저장되는 전자의 양을 조절하면 하나의 셀에 2가지 이상의 문턱 전압을 형성할 수 있어 도 1에 도시된 바와 같이 하나의 셀당 2비트 이상의 정보를 저장할 수 있다. 이러한 멀티 레벨 셀 방법에 의하면 같은 셀 사이즈에서 칩 밀도를 2배, 3배 등 조절 가능한 문턱 전압에 따라 배가시킬 수 있다.An information storage method in a flash memory device stores electrons in a floating gate and stores 1-bit information of "1" or "0" as a difference in threshold voltage of a cell according to a difference in the amount of charge thereof. Multi-level cells can form two or more threshold voltages in one cell by adjusting the amount of electrons stored in the floating gate, thereby storing more than two bits of information per cell as shown in FIG. 1. According to the multi-level cell method, the chip density can be doubled according to an adjustable threshold voltage, such as twice or three times, at the same cell size.
멀티 레벨 셀을 형성하기 위한 기존의 방법은 프로그램 또는 소거 시간을 조절하여 플로팅 게이트에 저장되는 전하량을 조절한다. 이에 대해 도 2(a) 및 도2(b)에 도시하였으며, 도 2(a)는 프로그램시의 시간에 따른 전하량의 변화 그래프이고, 도 2(b)는 소거시의 시간에 따른 전하량의 변화 그래프이다.Existing methods for forming multi-level cells control the amount of charge stored in the floating gate by adjusting the program or erase time. 2 (a) and 2 (b), FIG. 2 (a) is a graph of change in charge amount with time during programming, and FIG. 2 (b) is change in charge amount with time during erasing. It is a graph.
이러한 종래 방법에서는 멀티 레벨을 형성하기 위하여 프로그램이나 소거 시간을 미세한 펄스로 세밀하게 분할하여 플로팅 게이트의 전하량을 조절해야 하므로 셀의 문턱 전압을 읽어서 그때의 상태가 원하는 전하량으로 조절되었는지 여부를 판단하는 검증 작업을 매번해야 한다는 문제점이 있다. 즉, 일정 펄스당 계속해서 검증을 해야 하기 때문에 실제 칩에 정보를 저장하기 위하여 많은 시간이 소요된다는 문제점이 있어서 실용성면에서 효용 가치가 떨어진다.In this conventional method, the amount of charge of the floating gate is controlled by finely dividing the program or erase time into minute pulses to form a multi-level, so that the threshold voltage of the cell is read to determine whether the state is adjusted to the desired amount of charge. The problem is that you have to do it every time. In other words, since it needs to continuously verify per predetermined pulse, it takes a long time to store information on the actual chip, and thus the utility value is low in practicality.
따라서, 본 발명은 셀에 저장되는 전하량을 조절하기 위하여 프로그램 또는 소거 전압 조건을 각각 다르게 조절하므로써 세밀한 펄스로 분할하기 때문에 발생되는 시간 소모의 문제점을 해결할 수 있는 플래쉬 메모리 셀의 게이트 전압 조절 회로를 제공하는 것을 목적으로 한다.Accordingly, the present invention provides a gate voltage control circuit of a flash memory cell that can solve the problem of time consuming caused by dividing into fine pulses by controlling program or erase voltage conditions differently to control the amount of charge stored in the cell. It aims to do it.
상술한 목적을 달성하기 위한 본 발명은 인버터를 통해 반전된 셀 선택 신호에 의해 구동되어 셀을 프로그램 또는 소거시키는데 필요한 전압을 인가하기 위한 제 1 PMOS 트랜지스터와, 상기 인버터를 통해 반전된 셀 선택 신호에 의해 구동되어 셀을 프로그램 또는 소거시키는데 필요한 전압을 그의 문턱 전압만큼 뺀 상태로 인가하기 위한 제 1 NMOS 트랜지스터와, 상기 셀 선택 신호에 따라 구동되며, 셀을 프로그램 또는 소거시키는데 필요한 전압으로써 상기 제 1 NMOS 트랜지스터의 문턱전압만큼 강하된 전압을 셀의 게이트 단자에 인가하기 위한 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.The present invention for achieving the above object is a first PMOS transistor for applying a voltage required to program or erase a cell driven by the inverted cell selection signal through the inverter, and to the cell selection signal inverted through the inverter A first NMOS transistor for applying a voltage required for programming or erasing a cell by subtracting its threshold voltage, and the first NMOS as a voltage required for programming or erasing a cell and driven according to the cell selection signal. And switching means for applying a voltage dropped by the threshold voltage of the transistor to the gate terminal of the cell.
도 1은 멀티 레벨 셀의 특성 그래프.1 is a characteristic graph of a multi-level cell.
도 2(a) 및 도 2(b)는 플래쉬 메모리 셀의 프로그램 및 소거 시간에 따른 플로팅 게이트의 전하량 변화 그래프.2 (a) and 2 (b) are graphs of charge variation of the floating gate according to program and erase times of a flash memory cell.
도 3은 플래쉬 메모리 셀의 동작에 따른 전압 조건을 설명하기 위한 셀의 개략도.3 is a schematic diagram of a cell for explaining a voltage condition according to the operation of a flash memory cell;
도 4는 플래쉬 메모리 셀의 프로그램시 전압 조건에 따른 문턱 전압의 변화 그래프.4 is a graph illustrating a change in threshold voltage according to a voltage condition during programming of a flash memory cell.
도 5는 플래쉬 메모리 셀의 소거시 전압 조건에 따른 문턱 전압의 변화 그래프.5 is a graph illustrating a change in threshold voltage according to a voltage condition when erasing a flash memory cell.
도 6은 본 발명에 따른 플래쉬 메모리 셀의 게이트 전압 조절 회로의 회로도.6 is a circuit diagram of a gate voltage regulation circuit of a flash memory cell according to the present invention.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.
본 발명의 설명을 위하여 핫 캐리어 인젝션(hot carroer injection) 방법에 의해 프로그램하고, 파울러-노드하임(Fowler-Nordheim; F-N) 터널링 방법으로 채널 소거하는 플래쉬 메모리 셀을 예로 설명한다.For example, a flash memory cell programmed by a hot carrier injection method and channel erased by a Fowler-Nordheim (F-N) tunneling method will be described as an example.
도 3은 플래쉬 메모리 셀의 동작에 따른 전압 조건을 설명하기 위한 셀의 개략도이다. 플래쉬 메모리 셀에 프로그램을 실시할 때 소오스(VS)와 기판(VB)은 접지 상태이고, 드레인(VD)과 콘트롤 게이트(VG)에는 각각 소정의 전압이 가해진다. 소거할 때는 소오스(VS)와 드레인(VD)은 플로팅 상태이고, 콘트롤 게이트(VG)에 네가티브 전압, 기판(VB)에 포지티브 전압이 가해진다.3 is a schematic diagram of a cell for explaining a voltage condition according to an operation of a flash memory cell. When programming the flash memory cell, the source V S and the substrate V B are grounded, and a predetermined voltage is applied to the drain V D and the control gate V G , respectively. During erasing, the source V S and the drain V D are in a floating state, and a negative voltage is applied to the control gate V G and a positive voltage is applied to the substrate V B.
도 4는 플래쉬 메모리 셀의 프로그램시 전압 조건에 따른 문턱 전압의 변화를 도시한 그래프이다. 도시된 바와 같이 핫 캐리어 인젝션 방법에 의해 프로그램을 실시할 때 같은 시간에서 드레인 전압을 5V로 고정시키고 게이트 전압을 각각 6V(A), 7V(B), 8V(C), 9V(D), 10V(E)로 변화시킴에 따라 약 1V의 문턱 전압이 변화되었음을 알 수 있다. 즉, 프로그램 시간을 고정시켜 놓고 게이트에 인가되는 전압을 1V씩 다르게 인가하는 경우 약 1V의 셀 문턱 전압 차이를 나타낸다. 이때의 장점은 콘트롤 게이트의 전압에 따라 셀 문턱 전압이 수 μsec내에 포화(saturation)되어 문턱 전압의 조절이 매우 용이하고 종래의 방법과 달리 1펄스만에 프로그램하므로 시간을 절약할 수 있을 뿐만 아니라 시간을 세분하지 않아도 되므로 셀 문턱 전압을 읽어서 검증하는 시간이 절약된다는 것이다.4 is a graph illustrating a change of a threshold voltage according to a voltage condition during programming of a flash memory cell. As shown, when programming by the hot carrier injection method, the drain voltage is fixed at 5V at the same time and the gate voltages are 6V (A), 7V (B), 8V (C), 9V (D) and 10V, respectively. As it is changed to (E), it can be seen that the threshold voltage of about 1V is changed. That is, when the program time is fixed and the voltage applied to the gate is differently applied by 1V, the cell threshold voltage difference of about 1V is displayed. The advantage of this is that the cell threshold voltage is saturated within several μsec according to the voltage of the control gate, so it is very easy to adjust the threshold voltage and unlike the conventional method, it saves time because it is programmed in only one pulse. This eliminates the time required to read and verify the cell threshold voltage.
도 5에 F-N 터널링에 의해 채널 소거를 실시하였을 경우 콘트롤 게이트와 기판에 인가되는 각각의 전압 조건에 따른 셀 문턱 전압의 변화 그래프이다. 그래프에서 알 수 있는 바와 같이 콘트롤 게이트 전압과 기판 전압의 전압차를 약 1V 변화시켰을 때 문턱 전압도 약 1V 차이남을 알 수 있다. 즉, 기판에 8V를 인가한 상태에서 콘트롤 게이트에 각각 6V(a), 7V(b)를 인가하였을 경우와 콘트롤 게이트에 8V를 인가한 상태에서 기판에 6V(c), 7V(d), 8V(e)를 인가하였을 경우 문턱 전압이 약 1V 차이난다. 이러한 방법은 프로그램할 때 전압 조건을 변화시켰을 때와 마찬가지로 문턱 전압 조절 후 셀의 상태를 읽는 시간의 절약을 얻을 수 있을 뿐만 아니라 전압 조건의 변화가 바로 문턱 전압의 변화를 나타내므로 멀티 레벨 셀을 구현하기가 더욱 용이함을 알 수 있다.5 is a graph showing changes in cell threshold voltages according to respective voltage conditions applied to the control gate and the substrate when F-N tunneling is performed. As can be seen from the graph, when the voltage difference between the control gate voltage and the substrate voltage is changed by about 1V, the threshold voltage is about 1V difference. In other words, when 6V (a) and 7V (b) are applied to the control gate while 8V is applied to the substrate, and 6V (c), 7V (d), 8V to the substrate when 8V is applied to the control gate, respectively. When (e) is applied, the threshold voltage is about 1V difference. This method not only saves time to read the state of the cell after adjusting the threshold voltage, but also changes the voltage condition when programming, and thus implements a multi-level cell. It can be seen that easier to do.
이러한 셀 문턱 전압을 ΔVT의 간격으로 조절하기 위하여 게이트에 ΔVT의 간격으로 바이어스를 공급해야 한다. 이렇게 게이트 바이어스를 조절하기 위한 회로를 도 6에 도시하였다.It shall supply a bias at intervals of ΔV T to the gate to control the threshold voltage of this cell at intervals of ΔV T. The circuit for adjusting the gate bias is shown in FIG. 6.
도 6은 본 발명에 따른 플래쉬 메모리 셀의 게이트 전압 조절 회로의 회로도로서, 다음과 같이 구성된다.6 is a circuit diagram of a gate voltage control circuit of a flash memory cell according to the present invention.
제 1 인버터(I1)를 통해 반전된 셀 선택 신호(S)에 의해 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)중 어느 하나가 턴온된다. 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)중 턴온된 트랜지스터를 통해 셀을 구동하기 위해 필요한, 즉 셀을 프로그램 또는 소거시키는데 필요한 소정의 전압(Vpx)이 인가된다. 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)로 이루어진 제 2 인버터(I2)는 셀 선택 신호(S)에 따라 입력된 소정의 전압(Vpx)을 셀의 게이트로 인가한다.One of the first PMOS transistor P1 and the first NMOS transistor N1 is turned on by the cell selection signal S inverted by the first inverter I1. A predetermined voltage V px required for driving the cell, that is, for programming or erasing the cell, is applied through the turned-on transistor of the first PMOS transistor P1 and the first NMOS transistor N1. The second inverter I2 including the second PMOS transistor P2 and the second NMOS transistor N2 applies a predetermined voltage V px input to the gate of the cell according to the cell selection signal S. FIG.
상기와 같이 구성되는 본 발명에 따른 플래쉬 메모리 셀의 게이트 전압 조절 회로의 구동 방법을 설명하면 다음과 같다.The driving method of the gate voltage control circuit of the flash memory cell according to the present invention configured as described above is as follows.
로우 상태의 셀 선택 신호(S)가 제 1 인버터(I1)를 통해 하이 상태로 반전되어 제 1 NMOS 트랜지스터(N1)를 턴온시키고, 제 1 PMOS 트랜지스터(P1)를 턴오프시킨다. 턴온된 제 1NMOS 트랜지스터(N1)를 통해 셀을 구동하기 위해 필요한 전압(Vpx)이 인가된다. 이때, 제 1 NMOS 트랜지스터(N1)의 문턱 전압, 예를 들어 0.7V 강하된 Vpx-0.7V의 전압이 인가된다. 로우 상태의 셀 선택 신호(S)에 의해 제2 인버터(I2)의 제 2 PMOS 트랜지스터(P2)가 턴온되어 상기 Vpx-0.7V의 전압이 셀의 게이트에 인가된다.The cell selection signal S in a low state is inverted to a high state through the first inverter I1 to turn on the first NMOS transistor N1 and turn off the first PMOS transistor P1. The voltage V px required to drive the cell is applied through the turned-on first NMOS transistor N1. At this time, a threshold voltage of the first NMOS transistor N1, for example, a voltage of V px -0.7 V dropped by 0.7 V is applied. The second PMOS transistor P2 of the second inverter I2 is turned on by the cell selection signal S in the low state, and the voltage of V px -0.7V is applied to the gate of the cell.
하이 상태의 셀 선택 신호(S)가 제 1 인버터(I1)를 통해 로우 상태로 반전되어 제 1 NMOS 트랜지스터(N1)를 턴오프시키고, 제 1 PMOS 트랜지스터(P1)를 턴온시킨다. 턴온된 제 1 PMOS 트랜지스터(P1)를 통해 셀을 구동하기 위해 필요한 전압(Vpx)이 인가된다. 그런데, 하이 상태의 셀 선택 신호(S)에 의해 접지 단자(VSS)와 접속된 제 2 인버터(I2)의 제 2 NMOS 트랜지스터(N2)가 턴온되어 로우 상태의 신호가 게이트에 인가되기 때문에 셀을 구동시키지 못한다.The high cell selection signal S is inverted to a low state through the first inverter I1 to turn off the first NMOS transistor N1 and to turn on the first PMOS transistor P1. The voltage V px required to drive the cell is applied through the turned-on first PMOS transistor P1. However, since the second NMOS transistor N2 of the second inverter I2 connected to the ground terminal V SS is turned on by the high cell selection signal S, the low state signal is applied to the gate. Can not drive.
상기와 같은 회로를 이용하면 게이트에 인가되는 전압을 조절할 수 있어 셀의 문턱 전압을 앞에서 설명한 바와 같이 조절할 수 있다.By using the circuit as described above, the voltage applied to the gate can be adjusted to adjust the threshold voltage of the cell as described above.
상술한 바와 같이 본 발명에 의하면 게이트에 인가되는 조절할 수 있어 셀을 프로그램할 때 셀의 문턱 전압이 수 μsec에서 포화되어 문턱 전압의 조절이 매우 용이하고, 1펄스만에 프로그램할 수 있어 시간을 절약할 수 있을 뿐만 아니라 시간을 세분하지 않아도 되므로 셀 문턱 전압을 읽어서 검증하는 시간을 절약할 수 있다. 또한 셀을 소거할 때 문턱 전압을 조절한 후 셀의 상태를 읽는 시간을 절약할 수 있으며, 멀티 레벨 셀을 구현하기가 더욱 용이해 진다.As described above, according to the present invention, the threshold voltage of the cell is saturated at several μsec when the cell is adjustable, and the threshold voltage is very easy to adjust. Not only can this be done, it also saves time by reading and verifying the cell threshold voltage. In addition, when the cell is erased, the threshold voltage is adjusted and the time of reading the state of the cell can be saved, and it is easier to implement a multi-level cell.
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