KR100304399B1 - 전계효과트랜지스터및전계효과트랜지스터가적층된어레이 - Google Patents

Abstract

전계 효과 트랜지스터의 기능을 구비한 실질적인 3-단자 디바이스에서 모트 천이(Mott transition)를 사용하여 금속-절연체 천이를 실현하는 것이 개시된다. 본 디바이스는 전도 채널로서 분자 어레이를 사용하며, 여기서 전하 캐리어(정공 또는 전자)는 강하게 상관된다. 모트 천이는 금속-절연체 스위칭을 결정하며, 외부 게이트 전극에 의해 제어되는 것으로 알려져 있다. 이외의 점에 있어서, 본 디바이스는 통상의 실리콘-기반 FET에 적합한 전기적 특성을 갖는 것으로 보인다. "온" 상태는 약 10e²/h의 전형적인 컨덕턴스를 갖는다.

"온" 컨덕턴스 및 "오프" 상태의 항복 전압의 견지에서 볼 때, 본 디바이스 성능은 회로 환경에서 만족할 만하다. 본 디바이스는 통상의 FET보다 작은 치수, 즉 대략 한 차수 작은 크기의 선형 치수로 구축될 수 있다. 본 디바이스는 셀프-어셈블리 기법을 이용하여 제조될 수 있고 다층 구조의 핵심 단계를 가능하게 한다. 따라서, 칩당 상당히 많은 트랜지스터가 극히 작은 디자인 룰의 요건없이도 어셈블링될 수 있다. 이는 본 디바이스의 저 전압 및 전력 요건에 의해 용이해 진다. 따라서, 모트 천이 전계 효과 트랜지스터(MTFET)는, 기존 실리콘 기법이 극히 높은 트랜지스터 밀도로 스케일링될 때 발생되는 문제점에 대한 해결책을 제시할 것으로 기대된다.

Description

전계 효과 트랜지스터 및 전계 효과 트랜지스터가 적층된 어레이{NANOSCALE MOTT-TRANSITION MOLECULAR FIELD EFFECT TRANSISTOR}

본 발명은 전반적으로 반도체 스위치, 특히 전계 효과 트랜지스터에 관한 것으로, 보다 구체적으로는 주문-설계형 쌍안정 분자(custom-designed bistable molecules)의 단층막 또는 다층막내의 모트 금속-절연체 천이(Mott metal-insulator transition)에 근거하는 신규한 나노스케일(nanoscale) 스위치에 관한 것이다.

현재의 컴퓨터 회로, 즉 논리 회로 및 동적 랜덤 액세스 메모리(DRAM)는 모두 주로 전계 효과 트랜지스터(FET) 스위치로 구성되어 있다. 시중의 칩당 트랜지스터의 개수는 지수 함수적으로 증가하는 시간 함수(무어(Moore)의 법칙)라고 알려져 있다. 따라서, DRAM 칩당 저장 비트의 개수도 또한 무어의 법칙에 따라 지수 함수적으로 증가하고 있다. 무어의 법칙은 몇 개의 공식을 갖고 있는데, 예를 들면 트랜지스터 밀도는 5년마다 10 배(factor)씩 증가하며, 계산 시간은 8년마다 6 배씩 감소하고, 계산 비용은 8년마다 10 배씩 감소한다는 공식이다. 무어의 법칙의 주요 요인은 시간에 따른 디자인 룰(design rule)의 지수 함수적인 감소이다. 따라서, 디자인 룰의 감소는 실리콘(Si) 기술의 고유의 물리적 한계와 서로 상반되는 것처럼 보인다. 기술적인 측면에서 보면, 재료와 상반되는 실리콘의 가장 중요한 물리적 특성중 두 가지, 즉 긴 캐리어 평균 자유 경로(long carrier mean free path) 및 도핑 능력은 매우 작은 스케일에서는 그 중요성이 감소되고 있는데, 그 이유는 긴 캐리어 평균 자유 경로가, 도펀트 간의 간격처럼 디바이스 치수와 필적하거나 혹은 이보다 크게 되었기 때문이다. 지금까지, 실험에 의해 밝혀진 최소 채널 길이는 40nm 차수(order)이며, 이는 달성가능한 최소 채널 길이에 가장 근접한 것으로 여겨진다. 따라서, 10 내지 20년 후에 일어날 것으로 예상되는, 디자인 룰이 40nm 한계에 근접할 때 새로운 기술이 요구된다.

실리콘의 이들 장점이 사라지고 있음과 동시에, 불이익, 즉 2차원 회로 어레이의 한계로 인해 비용이 높아지고 있는데, 그 이유는 메모리 용량에 대한 무어의 법칙은 디자인 룰 및 이에 따른 투자비에 대한 무어의 법칙을 또한 의미하기 때문이다. 실리콘 웨이퍼 기술에서와 같이 2차원으로 국한되지 않고 다층(multilayer)을 구현할 수 있는 기술은, 칩당 트랜지스터의 개수에 대한 무어의 법칙 효과를 디자인 룰로부터 배제함으로써 투자비에 가해지는 이러한 압력을 피할 수 있을 것이다.

이러한 것들을 고려해 보면, 물리계는 보다 짧은 평균 자유 경로 및 보다 높은 캐리어 농도를 구비한 계(system), 즉 금속을 선택하는 방향으로 가고 있는 것 같다. 이제는, 금속의 스위칭 문제가 쟁점으로 된다. 본 발명은 보다 높은 캐리어 농도를 갖는 3단자 디바이스를 구성하는 문제에 대한 해결책을 제시하는데, 이 디바이스는 "온(ON)" 상태일 때 금속의 특성을 나타낸다. 이 디바이스의 스위칭은 상관된 전자 계내에서의 모트 금속-절연체 천이의 개념을 통하여 실현된다. 이와 동시에, 이제 표준 셀프-어셈블리(self-assembly) 개념을 상당히 확장시키면, 제조된 구조체내에 어느 정도 3차원 구성이 실현가능하다. 이 디바이스는 기존 FET-기반 회로에 부합하는 예측된 전기적 특성(즉, 제로 정적 게이트 전류, 높은 "오프(OFF)" 임피던스, 및 낮은 "온" 임피던스)을 구비한 것으로 보인다.

이들 특성 및 가장 중요하게는 매우 작은 치수에서의 그 기능적 실현가능성으로 인해, 여기서 제안된 디바이스는, 컴퓨터 산업이 앞으로 10-20년 후에 직면할 것으로 예상되는 기본적인 문제에 대한 해결책을 제시해 줄 것이다.

몇 가지 유형의 전도체에 있어서, 전도대(conduction band)는 잘 정의된 원자 또는 분자 오비탈(orbital)로부터 형성된다. 컵레이트(cuprate) 초전도체에서, 이러한 역할은 Cu 위치 상의대칭 오비탈에 의해 수행된다. 다른 예인 K_nC₆₀에 있어서, C60의 가장 낮은 미점유 분자 오비탈(lowest unoccupied molecularorbitals : LUMO)의 3겹의 축퇴(degenerate) 세트가 유사한 역할을 수행한다. 이러한 재료를 기술하는 데 있어 가장 단순한 모델은 제이. 허바드(J. Hubbard)의 Proc. Roy. Sci.(London) A276, 238(1963), A277, 237(1963), A281, 401(1963)의 문헌에 개시된 허바드 모델(Hubbard model)이며, 이는 본 명세서에서 참조로 인용된다.

컵레이트 CuO₂평면과 같은 본질적으로 순서화된 계(system)에 있어서, 그 계의 적어도 두개의 가능한 글로벌 상태, 즉, 절연체 및 금속이 존재하는 것으로 밟혀졌다. 이들 상태는 엔. 모트(N. Mott)에 의한 Metal-Insulator Transitions, Taylor & Francis, London, 1990의 문헌에 개시된 모트 천이(Mott Transition)에 의해 분리되며, 이는 본 명세서에서 참조로 인용된다.

Cu 위치(site) 마다 정확히 하나의 전자(충진 계수 n=1)가 존재하면, 전자들은 그 활동 범위가 Cu 위치로 국부화될 수 있으며, 이에 따라 절연 특성이 야기될 수 있다. 이러한 국부화는 주로 동일한 오비탈내의 두 전자들간의 강력한 위치내(intra-site) 쿨롱 척력(Coulomb repulsion) U에 의해 야기된다. 모든 위치 상에 하나의 전자를 갖는 소정의 구성으로부터 시작하면, 이웃하는 위치에 전자가 전달되는 단일 호핑 프로세스(single hopping process)는 에너지 불이익(energy penalty) U를 수반한다. 따라서, 전자는 깊이 U의 포텐셜 우물(potential wells)로 효과적으로 갇히게 되므로, 전자들이 국부화된다. 이러한 절연체는 모트 절연체(Mott insulator)로 일컬어진다. 이는, 사실상 반 정도 채워진 전도대라는 점에서 밴드(band) 구조 의미상 절연체가 아니지만, 상호작용 U에 의해, 그리고 단위값(1)의 특수한 충진 계수 때문에 절연체이다.

국부화가 U보다 큰 온도에서 파괴되는 경향이 있음은 분명하다. 또한, 일반적으로 U는 호핑 적분 t보다 클 필요가 있는데, 이러한 호핑 적분 t는 단일 전자를 가장 인접한 위치에 전송하기 위한 매트릭스 엘리먼트이다(2차원의 단순한 정방형 격자에 대한 예외가 존재하고, 여기서 이러한 불일치(inequality)는 그 다음으로 인접한 위치에 대한 매트릭스 엘리먼트를 수반한다).

점유 상태가 절반 충진 상태로부터 상당히 벗어나면, 즉 n=1±δ(여기서, δ는 컵레이트로부터의 데이터를 기초한 것으로서, 대략 0.1-0.15보다 큼)이면 심지어 큰 U에서도, 국부화가 해제된 금속 상태가 발생한다.

절연 상태일 때, 큰 U에서 차수 U의 에너지 스펙트럼 내에 갭(상위 및 하위 허바드 대역 사이의 갭)이 존재한다. 전도 상태일 때에는 금속의 경우와 같이 갭이 존재하지 않는다. 전도 상태는 진정한 금속이므로, 2차원 계에서 컨덕턴스는 e²/h로 주어진 '최소 금속 컨덕턴스' 보다 작게 될 수 없다. 이러한 수치는 차수 20㏀의 2차원 쉬트(sheet) 저항에 대응한다.

소스, 드레인 및 게이트로 표기된 3개의 단자를 구비하고, 소스 및 드레인을 접속하는 채널을 포함하여, 채널을 구성하는 재료가 게이트 단자 상의 전압에 따라 모트 절연 상태 또는 금속 절연 상태중 어느 하나의 상태로 되도록 하는 구조체를 제조할 수 있다. 따라서, 게이트는 소스와 드레인 단자 사이에 도전 경로가 존재하는지의 여부를 제어하여, 디바이스가 게이트 제어형 스위치가 되게 한다.

도 1a는 단일 게이트를 갖는 3-단자 단일 발색단 단층 모트 천이 전계 효과 트랜지스터의 측면도를 개략적으로 나타낸 도면,

도 1b는 이중 게이트를 갖는 3-단자 단일 발색단 단층 모트 천이 전계 효과 트랜지스터의 개략도,

도 2는 단일 게이트를 갖는 3-단자 단일 발색단 다중층 모트 천이 FET의 측면도를 개략적으로 나타낸 도면,

도 3은 이중-게이트 4-단자 이중 발색단 단층 모트 천이 FET의 측면도를 개략적으로 나타낸 도면,

도 4는 도 1에 도시한 디바이스에 대한 에너지도를 나타낸 도면으로서, 특히 도 4a는 p-타입 인핸스먼트 모드 디바이스에 대한 평형 상태의 분자 에너지 수준을 나타내며, 도 4b는 n-타입 인핸스먼트 모드 디바이스에 대한 평형 상태의 분자 에너지 수준을 나타내고, 도 4c는 게이트와 소스 접속되고 전극 및 채널이 얇은 판으로 취급되며, 무한 게이트 전극을 구비한 p-타입 디바이스의 경우, 드레인-소스 바이어스 V_DS가 존재할 때 채널 방향으로의 분자 에너지 수준의 에너지 변동을 나타낸 도면,

도 5는 연속적인 층에 대한 캐패시턴스를 통해 어레이내의 분자당 캐패시턴스를 나타내는 도면으로서, 여기서 실선은 단일 게이트 경우에 대한 것이며(균일한 유전 상수 ε_ox=ε), 점선은 이중 게이트 경우에 대한 것을 나타낸 도면,

도 6은 소스-드레인 채널 방향으로의 전위 분포(실선) 및 정공 캐리어 분포를 나타낸 도면으로서, 도 6a는 V_sat=0.5V, V_DS=-0.25V를 갖는 약하게 바이어스된 드레인을 가지며, 도 6b는 V_sat=0.5V, V_DS=-0.75V를 갖는 ｜V_DS｜>V_sat인 핀치 영역에서 드레인에 가까이 있는 폭 2nm의 핀치-오프 영역을 갖는 도면,

도 7은 수학식 14로부터 결정되는 소스-단부 도핑에 대응하는 가변 게이트 전압하의 채널에서의 드레인-소스 전압, V_DS(-V)에 따른 전류 I_DS의 그래프,

도 8은 제로 캐리어 농도에서 게이트 전압 V_G=1V가 존재할 때 채널의 전위 분포를 나타내는 도면으로서, 채널 길이 L은 100nm라 가정하며, 산화물 스페이서의 폭은 d_ox=20Å인 도면,

도 9는 분자층의 절연 (오프) 에지 영역을 나타내는 V_G/V_T에 대한 (y_e/d)의 위상도로서, 여기서 d는 분자층과 게이트간의 거리를 나타낸 도면,

도 10은 본 발명의 디바이스의 적층형 어레이의 개략적인 단면도,

도 11은 표준 모트-천이 전계 효과 트랜지스터의 개략도,

도 12는 표준 모트-천이 전계 효과 트랜지스터의 성능 특성을 나타낸 도면.

도면의 주요 부분에 대한 부호의 설명

18 : 게이트 절연체 20 : 게이트

100 : 모트 전계 효과 트랜지스터 110 : 모트 천이층 채널

114 : 소스 전극 116 : 드레인 전극

118 : 유전 스페이서층 120 : 기판

제 1 실시예, 즉 인핸스먼트 모드의 단발색단(monochromophore)의 단층 구성에 있어서, 채널은 yz 평면에 위치하는 분자 단층(monolayer)으로부터 형성된다. 단층을 구성하는 분자 M은 불안정한 전자(또는 정공)을 포함하는 산화 환원 센터(redox centers)(이와 달리 발색단 또는 보조 인자(cofactors)로 또한 지칭됨)를 포함한다. 보다 구체적으로는, 산화 환원 센터는 전자 프로세스(즉, 모트 절연체-금속 천이 및 전류의 흐름)에 관여하는 적어도 하나의 활성 성분을 갖는 것을 특징으로 한다.

도 1a에는 필수 구성요소가 도시되어 있는 3 단자 디바이스의 단일 게이트 형태의 단순한 예가 제공된다. 먼저, 도전 채널(10)은, 파라미터 U에 대해 상당히 큰 값을 갖는다는 점에서 강하게 상관된 전자계일 필요가 있는 2차원 분자 어레이(12)로 구성된다. 채널은 좌측 및 우측상의 각각의 소스(14) 및 드레인(16)의 리드와 접촉한다. 분자층 또는 채널(10)로부터 절연 스페이서(18)에 의해 분리된 금속 전극은 게이트 전극(20)을 형성한다. 스페이서(18)에 대해 알맞은 재료는 SrTiO₃와 같은 산화물을 포함한다. 기본 디바이스 파라미터는 채널 길이 L 및 폭 W, 스페이서 두께 d_ox, 분자 반경 R_mol, 평면내 분자 간격 A_mol, 스페이서 층의 유전 상수 ε_ox, 충진제 및 층 자체의 유전 상수(이들은 모두 ε을 취함), 소스/드레인전극 페르미 준위에 대한 분자의 이온화 에너지(ionization energy) ε₁이다. 채널(10)에 직교하는 (채널로부터 게이트까지의) 거리는 x 방향으로, 채널(10)에 평행한 (소스로부터 드레인까지의) 거리는 y 방향으로 정의되고 채널내 방향(즉, 도 1a의 평면 내부로의 방향)은 z방향이 된다.

디바이스는 또한 도 1b에 도시된 바와 같이 이중 게이트 구성을 가질 수 있으며, 여기서 유전 상수 ε를 갖는 채널의 양측면 상의 절연체에 동일한 재료가 사용되는 것으로 가정한다. d는 절연체 두께이며, 이는 채널층의 중심으로부터 측정된다.

절연체에 대한 재료는 무기 재료 또는 유기 재료일 수 있지만, 단일 게이트 형태는 스페이서 층(필드 산화물)에 대한 산화물 기술과 보다 부합된다. 반드시 필수적인 것은 아니지만, 이중 게이트 구성의 절연층(18, 18')은 유기물, 예를 들어, 폴리이미드를 포함하는 상이한 재료로 이루어질 수 있다.

어레이(등가적으로, 채널 및 분자층이라는 용어가 사용됨)는 이동 전하(캐리어)의 가용도에 따라 전도 상태 또는 절연 상태중 어느 하나의 상태가 된다. 소정의 전위를 게이트 전극에 인가하면, 반대 극성의 캐리어가 채널로 끌려 들어가는 경향이 있다. 채널내의 캐리어의 밀도는 게이트 전위와 캐리어간 정전기적 척력간의 평형에 의해 결정된다. 캐리어의 농도와 게이트 전압 V_G간의 관계는 아래에서 유도된다.

인핸스먼트 모드 디바이스에 있어서, 게이트 전위가 존재하지 않은 때의 분자 레벨은 분자당 전자의 홀수 적분수를 갖는 소스 및 드레인 전극과 안정한 평형 상태에 있게 된다. 이러한 전하 상태에 있어서, (호핑 적분 t 및 온도 T에 대한 조건이 충족되면) 층 내의 전자는 모트 천이에 의해 국부화될 것이다. 소스 및 드레인 전극간의 도통과 관련해서, 디바이스는 "오프(OFF)" 상태를 갖는다.

전위가 단일(또는 이중) 게이트에 인가되면, 층상에 반대 부호의 전하가 유도될 것이다. 만약 이 전위가 적절한 부호이고 임계치를 초과하면(전형적으로 분자당 0.1-0.15 전자 혹은 정공), 분자층은 전도 상태로 스위칭할 것이다. 그러면, 디바이스는 "온(ON)" 상태가 된다.

인핸스먼트 모드 디바이스의 "온" 상태의 특징은 채널의 에지에 짧은(일분자폭 혹은 수 분자폭의) 비전도성 영역이 존재한다는 것이다. 캐리어는 이들 에지 영역을 통과하여 터널링되어야 한다.

캐리어가 전자 또는 정공 타입인지의 여부에 따라 포지티브 또는 네거티브 전압중 어느 하나의 전압에 의해 "온" 상태로 스위칭하기 위해, 디바이스는 두 가지 형태로 이루어질 수 있다. 이들 형태는 n 채널 및 p 채널의 MOSFET 디바이스와 유사하며, 유사한 방식으로 CMOS 회로의 구성에 사용될 수 있다.

디바이스의 제 2 실시예인 공핍 모드의 단발색단의 단층 구성은 공핍 모드 반도체 FET와 유사하다. 디바이스 내의 분자 특성은 게이트 전위가 존재하지 않을 경우 전자의 홀수의 적분수를 갖는 전자 구성이 불안정하지만, 분자층이 이온화되어, 0.1-0.15 정공(p 타입) 또는 전자(n 타입)의 차수 상의 캐리어 농도를 생성한다는 것이다. 그러면, 디바이스는 "온" 상태가 된다.

적절한 부호(p 타입에 대한 포지티브 부호, n 타입에 대한 네거티브 부호) 및 크기의 게이트 전위를 인가하면, 순(intrinsic) 캐리어 농도는 제거되고, 층은 모트 절연 상태, 즉 분자당 홀수 개의 전자수를 갖는 오프 상태로 반전된다. 따라서, 이러한 디바이스는 본래 "온" 상태이며, 공핍 모드 FET와 유사하게, 이를 "오프" 상태로 전환하는 데에는 게이트 전위를 필요로 한다. 공핍 모드 디바이스는 CMOS와 호환되지 않으나 다수의 DRAM 메모리 셀 회로와 호환성이 있다. 공핍 모드 디바이스의 기술적인 장점은 디바이스가 온 상태일 때 전도성 채널의 에지에 절연 영역이 존재하지 않는다는 것이다. 대신에, 디바이스가 오프 상태일 때, 채널의 에지에 전도성 영역이 존재하며, 이는 채널을 단축시키는 것 이외에 다른 물리적인 효과를 갖지 않는다.

도 2에는 제 3 실시예인 인핸스먼트 모드의 단발색단의 다층 구성만이 도시되어 있다. 채널은 단층 대신 결정 또는 비결정 다층 분자 조합체(assemblage)로 구성될 수 있다. 인핸스먼트 모드 디바이스에 있어서, 게이트 전압은 분자성 고체(molecular solid)의 표면에 전도층을 유도할 것이고, 이러한 전도층은 차수 1 단층의 폭을 갖는다. 따라서, 전도성 채널은 단층의 경우에서 형성된 것과 매우 유사하다. 항복 전압에 대한 상세한 결과, "오프" 상태에서 "온" 상태로 스위칭하는데 필요한 게이트 전압, "온" 컨덕턴스, 선형 및 비선형 영역에 있어서 채널 에지의 절연 영역의 폭과, 이 에지 영역을 통한 터널링 속도는 단층 인핸스먼트 모드 디바이스에 대한 것과 유사하다. 다층 전도체가 절연 상태로 스위칭될 수 없기 때문에 다층 공핍 모드 디바이스는 불가능하다.

제 4 실시예인 인핸스트 모드의 다중 발색단 단층 구성은 유리하게도, 두 개 이상의 발색단 또는 산화 환원 센터를 갖는 분자를 사용한다. 도 3에는 다중 발색단의 디바이스가 이중 발색단 또는 2 성분 분자의 형태로 도시되어 있다. 이중 발색단 디바이스는 본래 두 개의 독립적인 게이트 전압을 갖는 4 단자 디바이스이다. 간략하게 기술하면, 두 개의 발색단 디바이스는 다음과 같이 기능한다. 분자를 구성하는 두 개의 발색단은 산화 환원쌍을 형성한다. 가장 단순한 가정은 하나의 분자 V가 -ε_i에서 소스-드레인 페르미 준위에 대한 에너지 준위를 갖고 나머지 분자 C는 ε_i에서 소스-드레인 페르미 준위에 대한 에너지 준위를 갖는다는 것이다.

게이트 전압이 함께 묶이면 (이중 게이트 디바이스에서 흔한 공통 게이트 모드 동작시) 디바이스는 단발색단 MTFET의 동작과 유사한 방식으로 동작한다. ε_i/e 또는 -ε_i/e의 게이트 전압은 각각 n 타입 또는 p 타입 캐리어를 획득하도록 분자층을 임계치로 유도할 것이다. 분자당 0.1-0.15 컨덕턴스 임계치에 필요한 게이트 전압은 단발색단의 경우와 같이 C_mol의 계산에 따라 달라진다.

그러나, 차동(differential) 모드에서의 동작의 경우, 게이트가 (동일한 제로 전압으로 취해진) 소스 및 드레인에 대해 반대 극성이면, 에너지에 있어서 산화 환원 센터 C를 위쪽 방향으로, 산화 환원 센터 V를 아래쪽 방향으로 미는(pushing) 상기 극성은 층을 절연 상태로 유지할 것이다. 그러나, 일반적으로 2ε_i보다 큰통합 전위에 대한 임계치에서 C 및 V 레벨을 함께 미는 반대 극성은 n 타입 캐리어를 V에서 C 센터로 주입하고, p 타입 캐리어를 C에서 V 센터로 주입할 것이다. 또한, 컨덕턴스 임계치는 전기 용량을 고려하여(capacitative considerations) 제어된다.

이중 발색단 디바이스는 "온" 및 "오프" 상태를 제어하는 보다 충분한 상 공간을 갖는다. 주요한 잠재적 장점은, 차동 모드에서 단지 게이트들을 접속하는 모드에 의해 CMOS 회로를 실현할 수 있고, 별도의 n 타입 및 p 타입 디바이스를 필요로 하지 않는다는 것이다.

분자 M은 여러가지 형태를 가질 수 있고 여러가지 화학 성질을 가질 수 있다. 가장 단순한 형태에 있어서, 이들 분자는 헴(Heme) 계열의 구성원(예를 들어, Fe²⁺및 Fe³⁺상태간에 스위칭하는 Fe)과 같은 진정한 분자이다. 보다 복잡한 "분자"는 (X⁺TCNQ^-)와 같은 전하 전송 착물(charge transfer complexes)을 포함하며, 여기서 X는 알칼리 금속이고, TCNQ는 유기 테트라시아노(tetracyano)-p-퀴노디메탄(quinodimethane)이고, TCNQ는 정공 주입(hole injection)에 의해 TCNQ^-와 TCNQ 사이에서 스위칭하는 활성 성분이다.

보다 일반적으로, 인핸스먼트 모드 디바이스용 착물(complexes)은,

1) 정공 기반 계 X⁺A^-(여기서, A는 그 예가 TCNQ 및 C₆₀인 유기 억셉터(organic acceptor)이고, X는 알칼리 금속이다).

2) 전자 기반 계 D⁺Y^-(여기서, D는 유기 도너(organic donor)(예를 들어 테트라티오풀발렌(tetrathiofulvalene)인 TTF)이고, Y는 할로겐이다).

3) 정공 또는 전자 기반 계 D⁺A^-(여기서, D는 유기 도너(예를 들어, 비스 ―에틸렌디티오-테트라티오풀발렌인 BEDT-TTF(bis-ethylenedithio-tetrathiofulvalene)와, N, N, N', N'-테트라메틸-p-페닐렌디아민인 TMPD(N, N, N', N' ―tetramethyl-p-phenylenediamine))이고, A는 TCNQ와 같은 유기 억셉터이다). 분자 M에 대한 유용한 재료로서 전도성 폴리머를 배제할 만한 아무런 이유가 없다.

본 발명의 디바이스를 좀 더 설명하기 위해, p 타입 인핸스먼트 모드의 도 1a의 디바이스를 고려한다. 게이트 전위가 존재하지 않으면, 층(10)의 분자는 모트 절연 상태가 된다. 이러한 p 타입 인핸스먼트 모드 디바이스에 있어서, 게이트에 충분한 네거티브 전압이 공급되면, 분자들은 포지티브 전하를 띠게 되고 모트 절연체에서 금속 상태로 스위칭하여, 소스와 드레인간에 전도가 가능하게 된다. 이러한 디바이스에 있어서, 층(10)에 알맞은 재료는 알칼리 금속과 TCNQ간의 전하 전송 착물을 포함한다.

반면에, 도 1a의 디바이스가 n 타입 인핸스먼트 모드 디바이스이면, 게이트 전위가 존재하지 않을 경우, 층(10)의 분자는 또한 모트 절연 상태가 된다. 게이트에 충분한 포지티브 전압이 인가되면, 분자들은 네거티브 전하를 띠게 되고, 모트 절연체에서 금속 상태로 스위칭하여, 소스와 드레인간에 전도가 가능하게 된다.이러한 디바이스에 있어서, 층(10)에 적절한 재료는 TTF와 할로겐간의 전하 전송 착물을 포함한다.

도 1a의 디바이스가 p 타입 공핍 모드 디바이스일 때, 게이트 전위가 존재하지 않으면 층(10)의 분자들은 금속 전도 상태가 되고, 게이트에 충분한 포지티브 전압이 인가되면, 분자들은 포지티브 전하를 띠게 되고 절연 상태로 스위칭한다.

외부 전위가 존재하지 않을 때 디바이스가 "오프" 상태로 남아 있고, 전자 대신 정공이 전도 상태(즉, "온" 상태)의 전하 캐리어인 경우는 본 발명의 디바이스의 특성들을 밝히는데 사용될 것이다. 절연 및 전도 상태의 디바이스의 특성들은 전하 캐리어가 외부 게이트 전압에 의해 조절될 수 있게 하는 메카니즘과 함께 기술될 것이다. 디바이스 내에서의 금속-절연체 천이는 "온" 상태와 "오프" 상태간의 스위칭을 가능하게 한다.

먼저, 디바이스의 "오프" 상태가 모트 절연 상태임을 입증하기 위해, 디바이스는, 아래의 수학식 1이 충족되면, 평형 상태에서 어레이의 각 위치마다 평균적으로 하나의 전자가 존재하도록 설계된다. 운동 에너지를 무시하면, 도 4a에 도시된 바와 같이, 모든 전자들은 단일의 축퇴 에너지 수준을 점유하며, 이러한 에너지 수준은 리드 내에서 인접한 페르미 바다(seas)의 페르미 준위보다 작은 에너지 ε₁에 있도록 정의되어 있다. 강하게 상호 연관되어 있는 층 분자들 내의 전자들은 서로 접근할 때 강력한 쿨롱 척력을 받게 된다. 특히, 단일 위치 상에 두개의 전자를 허용하는 상태는 매우 높은 에너지 U를 갖는다(U>>k_BT 또는 소정의 다른 에너지 스케일). 그 결과, 어떠한 이중 점유도 이러한 상태에서 효율적으로 허용되지 않게 되며, 리드 내의 전자는 어레이를 관통 혹은 통과할 수 없다. 다시 말하면 위치당 임의의 이중 점유를 가능하게 하는 상태는 차수 U의 갭(도 4a)에 의해 제거된다. 다음의 수학식 1이 성립하면, 계(system)는 열평형 상태에서 모트 절연체 상태를 유지한다.

드레인-소스 전압의 인가는 용이하게 계를 금속 상태로 만들 수는 없다. 도 4c는 네거티브 바이어스 전압 V_DS=-V(CMOS 응용에서, 이는 중요한 부호이다)가 존재하는 경우 계에 대한 전자 에너지 다이어그램을 도시한 도면이다. 실제로, 네거티브 드레인-소스 전압은 드레인 단부에 인접한 어레이 내의 전자들의 에너지를 상승시킨다. 드레인 전극에 근접할 경우, 도 4c의 정전기 에너지의 변동은 대략 다음과 같은 분석적 형태를 따른다.

여기서, V_G는 게이트 전압이고, δy는 드레인 전극으로부터의 거리이고, d는 (거의 무한대의 얇은 판이라 간주되는) 드레인 전극과 (거의 무한대의 얇은 판이라 간주되는) 게이트 전극간의 간격이고, 유전 상수는 단위값으로 취해진다. 이러한 근사식의 제곱근 특이점은 도 4c의 수치 해법에서 분명하다.

전술한 계산은 단위 유전 상수를 가정한다. 균일한 유전 상수 ε가 도입되면, 도 4c의 절연체내의 전압 변동은 계수 ε만큼 감소되지만, 전극 표면에서 전위의 점프가 나타난다. 이러한 변형된 상황(picture)은 이하의 논의를 변경하지 못한다.

드레인에 인접한 분자 에너지 준위가 상승함에도 불구하고, (도 4c에 도시한 파라미터에 의해 충족되는) 다음의 수학식의 조건하에서, 어레이와 드레인 또는 소스간의 전자 전송이 계내의 허바드 장벽으로 인해 전혀 허용되지 않는다.

이온화 준위의 전자의 경우, 어레이로부터의 소정의 전자를 좌측면 상의 소스에 전송하려면, 중간 과정에서 이중 점유를 갖는 소정 상태를 기동해야 하는데, 이는 차수 U의 에너지를 필요로 한다. 또한, 드레인 페르미 준위가 여전히 상위 허바드 밴드 아래에 놓이기 때문에, 전자가 드레인에서 인접 준위(affinity level)(상위 허바드 밴드)로 터널링하는 것은 불가능하다. 따라서, 계는 수학식 3의 조건이 충족되는 한 모트 절연체를 유지한다. 층의 연속 모델을 비연속 모델로 대체한다고 하여, 전술한 설명이 질적으로 바뀌지는 않을 것이다.

중첩하는 게이트 전극과 기판 사이에 네거티브 전압을 인가함으로써, 어레이는, 일단 이온화 에너지 준위(하위 허바드 밴드)가 리드의 페르미 준위 위로 이동하면 금속 상태로 스위칭한다. 주어진 게이트 전압에서 어레이내의 가용 전하 캐리어의 실제 밀도는 또한, 어레이내의 쿨롱 상호작용(Coulomb interactions)에 따라 달라진다.

계가 평형 상태로 유지되는 동안 디바이스가 네거티브 게이트 전압 -V_G,V_G>0 하에 있는 것으로 가정한다. 소스-드레인 페르미 준위에 대한 제로 캐리어 밀도 e(V_G-ε₁)에서의 층 이온화 준위가 포지티브가 되면, 어레이내의 전자가 리드로 방출되어 층이 포지티브 전하로 충전되는 경향이 있다. 이러한 충전 경향은 층내의 정전기 에너지의 증가(build up)와 상반된다. 분자당 총 전기 에너지는 다음과 같이 표현될 수 있다.

여기서, δ는 분자당 부분(fractional) 포지티브 전하(0<δ<1)이고, C_mol은 다음과 같이 정의된다.

수학식 5에서, V_tot는 r_i의 분자에서 발생된 r₀의 분자의 총 전위(직접 전위+유도 전위)이다.

r₀의 분자 자체로부터 유도된 전위는 수학식 5에 포함되지 않는다. 이러한 전위는 ε₁을 재정규화하는데 작용하지만(이러한 전위는 기체 상태(gas-phase)값으로부터 ε₁을 감소시킨다), 수학식 4의 2항에 영향을 미치지 않는다. 재정규화의결과는 ε₁의 상기 값으로 정의되는 것으로 가정한다.

양 영역의 유전 상수가 동일하고, 도 1a에 도시된 단일 게이트 경우의 ε와 같으면, 수학식 5는 다음과 같이 표현될 수 있다.

여기서, 분자층은 yz 평면에 위치하는 것으로 정의되고, R_mol은 층 내의 분자의 반경이다.

분자간 간격 a_mol이 분자와 표면간의 거리보다 훨씬 적으면, C_mol의 연속 극한값 C_cont에 이르게 된다. 그러면, 표준 결과는 다음과 같이 도출된다.

여기서, n은 단위 면적당 분자의 농도이다.

ε_ox>>ε인 고 유전체 기능성 산화물의 경우, 수학식 6은 또한 다른 극한값에서 사용될 수 있다. 이제 d_ox+R_mol의 양이 분자 반경 R_mol로 되면, 수학식 6은 다음과 같이 된다.

수학식 6과 수학식 8 간의 근사 보간식은 극한 R_mol>>d_ox일 때에만 매우 정확한 것으로서, 수학식 6의 d_ox를 수학식 9로 대체함으로써 획득된다.

이 식에 의해, 도 1a의 d_ox의 임의의 값에 대한 C_mol을 대략적으로 추정할 수 있다.

도 5는 분자 어레이가 서로 가까이 밀집한 단층일 때, C_mol의 값을 d=d_ox+R_mol대 a_mol또는 d=R_mol대 a_mol의 비의 함수로서 나타낸 도면이다. d/a_mol의 비는 수학식 8의 경우 1/2 보다 작을 수 있으며, C_mol은 수학식 7의 연속 극한값보다 훨씬 클 수 있다.

도 1b에 도시된 이중 게이트 구성의 경우, 분자당 총 정적 에너지에 대한 수학식 4는 분자당 캐패시턴스가 다음과 같이 변경되는 것을 제외하면 여전히 유지된다.

여기서, p는 무한 개의 이미지 전하를 합한 모든 정수에 걸쳐 변한다.

C_mol의 값은 도 5에 또한 도시되어 있다.

수학식 4를 δ에 대해 최소화하면, 게이트 전압 V_G를 분자당 캐리어의 비율 δ에 접속하는 수식으로서 다음과 같은 수학식이 도출된다.

따라서, V_T=e^-1ε₁은 분자층의 전하 캐리어의 농도가 비제로가 되는데 필요한 최소 게이트 전압을 정의한다. δ=0.15가 (컵레이트 데이타를 기초하여) 적절하게 "온"(금속) 상태가 되는데 필요한 전형적인 캐리어의 비율이라 하면 여러 파라미터 세트에 대해 필요한 "온" 게이트 전압이 명시될 수 있다. ε₁에 대해 차수 0.25eV의 값(300K에서 ∼10k_eT)이 허용된다. 이들 결과는 단일 및 이중 게이트 구성 모두에 대한 표 1 및 2에 도시된다.

이들 결과를 요약하면, 0.4V와 0.8V 사이의 게이트 전압에 대해 동작이 가능함을 알 수 있다. U가 1-2eV의 차수인 것으로 가정하면, 이러한 범위는, 게이트가 소스-드레인 전압에 의해 구동될 경우 수학식 3이 만족되도록 하는데 적당하며, 이는 적당한 설계시 제시된 디바이스는 전술한 바와 같이 작용할 수 있음을 보여준다.

어레이의 연속 처리에 의존하는 차후의 엔지니어링 분석을 위하여, 편의상 이하의 정의를 도입한다(여기서, n은 어레이내의 단위 면적당 분자의 농도를 의미함).

또한, 가용 최대 정공의 수는 δ≤1로 제한됨을 알아두어야 한다. 즉, 어레이내의 정공 밀도는 게이트 전압 V_G≥ V_T+ ne/C'_T에 대해 n에서 불변인 채로 유지될 것이다. 이러한 사실을 좀 더 명확히 나타내기 위해,를 V_T+ ne/C'_T로 정의하면, 수학식 11은 이하의 수학식 14로 다시 표현된다.

디바이스 내의 전도 채널에 걸쳐 정공 분포가 균일하다는 가정하에서 임계 전압 V_T가 도출되었음에 유의하자. 디바이스가 소스에서 드레인까지의 채널에 걸쳐 가변 두께를 갖는 스페이서를 구비한다면, 이는 부정확할 것이다. 유한한 드레인-소스 바이어스 전압이 인가될 때 정공 분포도 또한 변할 것이다. 이러한 후자의 경우에 있어서, 상황은 전도 채널을 통과하는 전류 흐름으로 인해 더욱 복잡해진다. 또한, 정적 에너지 수식, 즉 수학식 4를 작성할 때, 양쪽 측면 상의 어레이-리드 접점에서의 에지 효과는 무시되었지만, 이하에서 상세히 기술하기로 한다.

에지 효과를 무시하는 것 이외에도, 분자 내부 호핑 적분 t의 효과도 또한 앞에서 무시되었다. t는 분자층에 대해 100mV 보다 현저하게 크게 될 것 같지 않고, 운동 에너지 효과(∼t)는 표 1에서 유도된 에너지의 스케일 상에서 작으므로, 모트 천이 FET의 앞선 처리 과정에서 이들을 무시할 수 있음은 타당하다.

적절한 게이트 전압을 인가함으로써, 어레이내의 상호연관된 전자계를 "오프" 상태에서 "온" 상태로(혹은 그 역으로) 전환할 수 있다. 이제, 드레인-소스 전압이 존재할 때 금속 상태의 전류-전압 특성을 고려한다.

선형 영역의 경우, 디바이스가 낮은 드레인-소스 전압 V_DS에 있음을 먼저 고려한다. 이 조건하에서, 게이트-어레이 바이어스 및 이에 따른 전하(정공) 분포는 소스(14)에서 드레인(16)까지의 전체 전도 채널을 따라 거의 균일하다. 이 계의 이동 전하 밀도는 대략 수학식 14에 의해 주어진다.

V_DS에 의해 구동된 정상 상태 전류는 y-축(즉, 소스-드레인 방향)을 따라 흐른다. 따라서, 옴의 법칙에 따라 아래와 같이 나타낼 수 있다.

여기서, μ_h= eτ/m_h는 정공 이동도로서, 상수로 가정한다. 따라서, 소정의 게이트 전압에서, 채널 컨덕턴스는 G_L= ∂I_DS/∂V_DS로 일정하게 된다. 수학식 15에서 V_G에 대한 의존은 전적으로 어레이내의 가용 이동 정공의 변화에 기인한다. 이제, 수학식 14를 도출할 때 언급된 바와 같이, 정공 밀도에 상한(위치당 하나의 정공)이 존재하며, 이 경우 어레이 밴드는 비게 되어, (모트 절연체와는 상반된) 통상의 절연체가 된다. 따라서, 가장 효과적인 채널 컨덕턴스는 δ=0과 δ=1 사이에 있다.

비선형 영역에서, 드레인-소스 전압의 값이 게이트 전압 V_G에 비해 무시할 수 없게 될 때까지 증가할 경우, 전술한 분석은 더 이상 유지되지 않는다. 유한한 드레인-소스 전압은 전도 채널에 따라 전위 분포를 변화시키도록 작용한다. 따라서, 게이트와 채널간의 전압, 및 실질적인 전하 밀도는 소스로부터 드레인으로진행하는 위치 y의 함수일 것이다. 특히, 드레인이 소스에 대해 네가티브로 바이어스될 때, 임계 전하 전위는 상승하여 효율적으로 가용 정공 밀도를 감소시킨다.

임의의 V_DS에 대한 전류-전압 특성의 정량 도면(quantitative picture)을 얻기 위해, 반도체 디바이스 물리계에서 널리 사용되는 소위 점진적 채널 근사법(gradual-channel approximation)이 이용된다. 이 근사법에서는, 전류 흐름 방향의 필드가 어레이에 수직인 필드보다 훨씬 작은 것(또한 느리게 변화함)으로 가정한다. 이 근사법 내에서, (정상 상태) 채널 전류의 함수로서 채널에 따라 증가하는 전압 강하는 이하와 같이 표현된다.

여기서, Q'_h(y)는 채널내의 위치 y에서의 정공 밀도이며, y는 소스에서 드레인까지 변하며, 또한 컵레이트 데이터(cuprate data)로부터 추론되는 바와 같이, 이동도 μ_h는 상수로 가정한다. 드레인이 네가티브로 바이어스되고 V_DS=-V(V>0)일 경우, 점진적 채널 근사법 내에서 분자당 정공 비율은 대략 수학식 11로 표현될 수 있으며, 여기서 V_T는 채널 방향의 위치 y의 위치-의존형 임계 전압으로서 V_T+V_y로 대체되며, V_y는 (0, V)에서 변한다. 위치 y에서 채널 방향의 단위 길이당 전체 전하 캐리어 밀도는 이하와 같이 나타낼 수 있다.

수학식 17과 수학식 16을 조합하면, 이하의 수학식과 같이 일정한 전류 I_DS의 함수로서 채널내의 임의의 위치 y에서의 전위 V_y를 계산할 수 있다.

소스-드레인 채널 방향의 V_y및 Q'_h(y)의 변화는 각각, 적절하고 강한 바이어스 전압에 대해 도 6a 및 도 6b에 도시된다. 또한, 이는 적분 경로를 소스에서 드레인까지의 전체 채널로 확장함으로써, 이하의 수학식과 같이 전류가 인가된 전압의 함수로서 표현될 수 있게 한다.

이제, 전류 I_DS는 드레인-소스 전압 V_DS(=-V)에 대한 비선형 함수이다. 드레인이 네가티브로 바이어스될 때, 전류는 V_DS값이 증가함에 따라 보다 점진적으로 증가하여, 결국 이하의 수학식과 같이 -V_DS=V_SAT=V_G-V_T에서 최대값에 도달한다.

통상의 MOSFET의 경우에, 수학식 17로부터 용이하게 알 수 있는 바와 같이, 드레인이 -V_sat에서 바이어스될 때, 드레인 전압은 드레인 단부(end)에 인접한 상관된 전자에 대한 네가티브 게이트 전압의 영향을 완전히 없애며, 이 경우 결국 가용 이동 전하(정공)가 존재하지 않게 된다 (Q'_h(L)=0).

드레인이 ｜V_DS｜>V_sat가 되도록 더 바이어스될 때, 도 6b에 도시된 바와 같이 가용 캐리어가 존재하지 않은 소위 핀치-오프(pinch-off) 영역이 드레인 전극 근방에 나타난다. 채널의 전류는 강한 전계가 존재하는 핀치-오프 영역을 가로질러 전하 캐리어를 주입함으로써 유지된다. 수학식 19에 나타낸 바와 같이 전류의 크기는, 핀치-오프 영역이 너무 넓어지게 될 경우 전류가 차단되고 핀치 영역 자체가 사라지는, 실리콘 MOSFET 환경에서의 잘 알려진 네가티브 피드백 현상에 의해 수학식 19에서와 같이 감소하지 않고 I_sat로 유지되거나 그보다 약간 크게 된다. 도 7은 여러 게이트 전압에서의 전류-전압 특성을 나타내는 도면이다. 도 7에서, δ=0.1-0.5(하부 곡선에서 상부 곡선까지를 나타냄)이다. 곡선에 나타난 전류 I_DS및 전압 V_DS는 I₀=G_TmaxV₀및 V₀=e/C_mol에 대하여 각각 스케일링된다. 게이트 전압은 인핸스먼트 모드 디바이스에서는 네가티브이며 그 값은 하부에서 상부 곡선으로 이동할수록 증가하는 반면, 공핍 모드에서는 포지티브이며 하부에서 상부 곡선으로 이동할수록 감소한다.

수학식 20으로부터 알 수 있는 바와 같이, 포화 영역에서의 정공 전류, I_sat는 게이트 전압에 따라 2차 함수적으로 변화한다. 게이트 전압이 네가티브로 될수록(혹은, V_G가 증가할수록), 드레인 포화 전압 V_sat및 채널내 가용 전하 캐리어는 모두 V_G에 따라 선형적으로 증가한다. 따라서, G_T=∂I_sat/∂V_G에 의해 정의되는 트랜스컨덕턴스는 이하의 수학식과 같이 게이트 전압의 선형 함수이다.

여기서, I는 전하 캐리어에 대한 평균 자유 경로를 지칭하며,는 층내의 정공 농도이며, k_f는 대응하는 파형 벡터이다. 수 분자간 거리의 차수의 I를 갖는 계(system)의 경우, 트랜스컨덕턴스 G_T는 컨덕턴스의 수 양자(quanta)의 차수 상에 있다. 컨덕턴스 e²/h의 하나의 양자는 약 26KΩ의 저항에 대응하기 때문에, 이에 따라 통상적인 포화 트랜스컨덕턴스는 수 킬로 Ω에 대응한다.

작은 드레인 바이어스하의 선형 영역에서, 캐리어 밀도 δ가 분자당 하나의 정공에 이르게 될 때 계가 통상적인 밴드 절연체로 되기 때문에 트랜스컨덕턴스는V_G가 증가함에 따라 무한적으로 증가할 수는 없다. 따라서, G_T는 소정의 중간 도핑값 0<δ₀<1에서 최대값에 도달할 것이다. 평균 자유 경로가 수 분자간 거리의 차수상에 있다고 가정하면, 최대 컨덕턴스는,

의 차수상에 있게 된다. 즉, 수 KΩ으로 된다.

따라서, 포지티브 바이어스 전압이 드레인에 인가될 때(V_DS>0), 핀치-오프 영역은 발생되지 않을 것이며, 포지티브 드레인-소스 바이어스하에서 전류-전압 곡선에는 포화 영역이 존재하지 않을 것이다. 그러나, 게이트 및 드레인 전압의 결합 효과가 너무 강하게 됨에 따라, 정공 밀도가 드레인 단부(end) 근방의 채널에서 상한에 도달하게 될 가능성이 존재한다. 이러한 한계를 넘어서면, 전류가 급속히 감소하며, 이 계는 마침내 통상적인 밴드 절연체로 될 것이다.

p-타입 인핸스먼트 모드 디바이스 특성에 초점을 맞추면, n-타입 인핸스먼트 모드 디바이스에 대한 분석은 동일 라인을 따라 수행될 수 있다. 그러나, 후자의 경우 도 4b에 도시한 바와 같이, 에너지도는 p-타입 디바이스의 에너지도와 반전된다. 즉, 이제 상위 허바드(Hubbard) 밴드가 금속-절연체 스위칭에 관여하게 되고, 정공 대신에 전자가 전하 캐리어로 된다. 마찬가지로, 이 디바이스는 제로 게이트 전압에서 "오프" 상태이며, 충분히 큰 포지티브 게이트 전압이 인가될 때 "온" 상태로 전환된다.

낮은 V_DS에서 채널을 금속 영역으로 바이어스하는 V_G로 전도될 경우, 전도되지 않을 수도 있는 에지를 통한 터널링은 전체 디바이스 전도도를 제한할 수 있다. 효과에 대한 연속적인 분석이 이하와 같이 행해질 수 있다.

도 8에는, 먼저 통상적인 게이트 전압이 인가될 때 채널이 여전히 절연 상태(δ=0)인, 채널의 전위 분포가 도시되어 있다. 양 단부에서의 전위 변화는 이하와 같이 근사적으로 나타낼 수 있다.

여기서 δy는 소스(또는 드레인) 전극으로부터 측정된 거리이며, d는 분자층과 게이트 전극간의 간격이다. 수학식 25는, δy가 전극에 매우 근접해 있는 한 채널이 전도될 때에도 여전히 정확하다. 따라서, 작은 절연 영역이 소스 및 드레인 전극에 근접한 분자층의 에지에 존재할 것이라고 예상된다.

도 9는 에지에서의 절연 영역의 폭을 결정하는 위상도이다. 소정의 게이트 전압 -V_G하의 평형 상태에서, 분자층중 전도 상태인 부분은 전위 -V_T를 갖는다. 위상도는 y_e/d-V_G/V_T파라미터 공간에 도시되며, 여기서 y_e는 절연 에지 영역의 폭이다. 도 9로부터, 무엇보다도 유의할 점은 적절하고 강한 게이트 전압에 대해 절연 영역이 단지 하나 이상의 분자 직경내로 한정될 뿐이라는 것이다. 반면에, 전체 층은 임계 전압 V_T보다 낮은 게이트 전압 V_G에 대해 절연 상태로 되며, 상기 절연 영역은 게이트 전압 V_G가 위쪽에서부터 V_T에 접근할수록 급격하게 성장하며, 이는 절연 에지 영역의 네가티브 효과를 방지하기 위해 게이트 전압이 임계 전압보다 충분히 커야함을 분명히 나타낸다. 예를 들면, V_G=2V_T일 때, 에지 영역은 20Å 폭의 스페이서에 대해 ∼10Å이다.

에지 영역은 일반적으로 하나 또는 두 개의 분자 직경의 차수이나, 반면에 전하 캐리어(정공)에 대한 장벽은 ε≒0.25eV이기 때문에, 터널링이 쉽게 발생할 수 있고, 에지 영역은 디바이스의 기능에 대해 매우 제한적인 효과만을 미칠 것으로 예상된다.

전하 캐리어가 차수 ε=V_G/y_e의 유효 전계를 갖는 에지 영역내의 삼각 장벽에 직면한다고 가정하면 ― 여기서 y_e는 도 9의 위상도로부터 결정된 최대 장벽폭임 ―, 장벽을 통한 터널링 컨덕턴스는 이하의 수학식과 같이 용이하게 계산될 수 있다.

컨덕턴스의 크기의 차수를 계산하기 위해, ε_f=0.5eV이고 디바이스 폭 W=100nm이라 가정한다. 파라미터 ε_l=0.5eV, V_G=1.0V(도 8로부터 알 수 있는 바와 같이, d=40Å에 대해 y_e≒17Å)의 바람직하지 못한 선택에 대해서 조차도, 터널링컨덕턴스는 ∼3e²/h만큼 큰 것으로 계산될 수 있다. 반면에, ε_l=0.25eV 및 V_G=0.6V로 하면, 장벽폭은 d=30Å에 대해 y_e≒11Å으로 되며, 컨덕턴스는 ∼25e²/h에 이른다.

터널링 컨덕턴스를 좀 더 정확히 분석하기 위해, 수학식 25에 나타낸 바와 같이 에지 영역의 실질적인 전위 변화와, V_im=-e²/2πεδy로 나타낼 수 있는 이미지 힘(force)의 장벽 저하 효과를 고려할 필요가 있다. 장벽 높이는 3(eV_G)^2/3(2e²/εd)^1/3/2π만큼 낮아질 것으로 예상되며, 이는 ε_l의 장벽 높이에 비해 매우 크다. 따라서, 하나 또는 두 개의 분자 거리의 장벽폭의 경우, 도 8의 위상도로부터 결정된 바와 같이, 이미지 힘은 터널링 전류를 더욱 증가시키고, 그 결과 가능한 에지 효과를 감소시키게 된다. 따라서, 결과적으로 에지 효과는 본 장치가 적절하게 동작하는데 별로 영향을 끼치지 않게 된다.

전술한 단층 트랜스컨덕턴스 스위치의 인핸스먼트 모드 버전 이외에도, 공핍 모드 버전의 디바이스도 또한 존재하지만, 이러한 공핍 모드 디바이스는 그 게이트 전위가 소스 및 드레인 전위의 범위 밖에 놓이게 되어, CMOS 응용에 부적합하다. 그러나, 공핍 모드 버전은 여러 DRAM 메모리 셀 설계에 적합하기 때문에, 공핍 모드 디바이스는 유용하리라 예상된다.

p-타입 공핍 모드 디바이스는 분자 에너지 수준 ε_l을 네가티브로 함으로써구현되므로, 분자는 게이트 전위가 없어도 이온화되는 경향이 있다. 제로-V_G캐리어 농도는 V_G=0인 수학식 11 즉, ε_l=-δ/C_mol에 의해 제어된다.

δ=0.15인 "온" 정공 농도의 경우, ε_l의 필요한 값은 표 1의 열 7로부터 판독될 수 있다.

게이트 전압을 포지티브로 함으로써, 디바이스는 "오프" 상태로 될 수 있다. 요구되는 전압 변동폭(swing)은 표 1의 마지막 열의 것과 동일하다.

따라서, ε_l의 상이한 튜닝 및 게이트 전압의 변이(이는 캐리어 농도로부터 수학식 11에 의해 결정됨)를 차치하면, 이 디바이스는 도 7의 특성에 따라 동작한다.

공핍 모드 디바이스의 이점은 채널의 에지에 터널링 임피던스가 존재하지 않는다는 것이다. 게이트 필드가 없을 때 채널이 "온" 상태이기 때문에, 금속 전극에 의해 차단되는(screen) 에지에서의 분자는 항상 "온" 상태에 있게 된다. 따라서, 채널의 나머지가 "온" 또는 "오프" 상태이던지 간에, 에지 분자는 전도 상태로 되며, "오프" 상태에서는 단지 채널을 약간 짧게 하는데 작용한다. 메모리 응용에 있어서, 이러한 이점은 매우 중요한 것으로 판명되었다.

단일 게이트 디바이스의 제조에서, 금속 전극 및 (존재한다면) 산화물이 열적 프로세스에서 형성된다. 다음에, 분자층이 표준 셀프-어셈블리 프로세스를 통해 도포된다. 이 산화물 프로세스는 2D 기술로 국한되는데, 그 이유는 다른 산화물 열 프로세스가 그 위의 다음 층의 증착중에 발생할 경우, 아마도 분자층에 열이가해질 것이기 때문이다.

이중 게이트 디바이스는 완전-유기 프로세스(all-organic process)에서, 폴리이미드와 같은 유기 절연체를 이용하여 제조될 수 있다. 이러한 프로세스는 다중층으로 된 구조를 구축하는데 사용될 수 있다. 게이트 길이가 100nm(차수 100×100 분자의 어레이)이고 층이 32 개이면, 차수 10¹¹비트의 저장 용량 ― 용량은 통상의 기술적 자원에 대한 도전을 제기할 것임 ― 이 실현가능하다.

디바이스내의 전도 채널을 구성하는 분자는, 단층의 형태이거나 또는 인핸스먼트 모드 디바이스의 경우 육안으로 보이는 결정체 또는 게이트에 가장 가까운 분자층만이 채널을 형성하는 비결정 3-차원 분자 어레이의 형태일 수 있다.

산화물일 수 있는 절연체의 표면은 분자를 수용할 준비가 되어 있어야 한다. 이는 낮은 스텝 밀도를 가진 평탄한 상태에 있을 필요가 있다. 표면은 세정되거나, 혹은 특히 단층 채널형 디바이스의 경우 "An Introduction to Ultrathin Organic Films, from Langmiur-Blodgett to Self-Assembly", A. Ulman, Academic Press, Boston(1991) 및 J.A.Tour 등, J.Am.Chem.Soc., 117, 9529, 1995 ― 이는 본 명세서에 참조로서 인용됨 ― 에 개시된 바와 같이 그 위에 어셈블될 분자에 적합하도록 선택된 화학적 활성 그룹을 구비할 수 있다.

분자를 어셈블링하는 프로세스는 용해 또는 증발에 의해 행해질 수 있으며, 혹은 분자 빔 또는 그 밖의 다른 프로세스에 의해 행해질 수 있다.

단층의 셀프-어셈블리는, 분자내에 합체된 화학적 그룹을 이용하여 진행되어단층이 그 표면에 부착되거나 그 분자에 사전 부착된 화학적 그룹에 부착될 수 있게 한다.

분자는, 랭뮤어-블로젯(Langmiur-Blodgett) 프로세스 또는 그 표면을 이들이 용해되어 있는 용액에 노출시키는 프로세스, 또는 그 밖의 다른 수단에 의해 부착될 수 있다. 분자층은 가까이 밀집되고, 가능한한 순서화되어 있어서 고도로 지향된 방식으로 표면에 부착되게 된다. 분자는, 이들을 표면에 결합시키는 그룹 이외에도 MTFET 디바이스의 기능에 있어서 중요한 역할을 하는 산화 환원 활성 센터를 포함해야 한다.

따라서, 단층 채널을 갖는 3단자 디바이스를 기술하였으며, 이는 모트 천이를 통해 동작하므로, 모트-천이 전계 효과 트랜지스터(MTFET)로 칭해진다. 이 디바이스는 전도 채널로서 분자의 어레이를 이용하며, 여기서 전하 캐리어(정공 또는 전자)는 강하게 상관된다. 모트 천이는 금속-절연체 스위칭을 결정하며, 외부 게이트 전극에 의해 제어되는 것으로 알려져 있다. 이외의 점에 있어서, 이 디바이스는 통상의 실리콘-기반 FET에 상응하는 전기적 특성을 갖는 것으로 보인다. "온" 상태는 전형적인 트랜스컨덕턴스인 ∼10e²/h를 갖는다.

분자층에 대한 가능성 있는 후보 분자를 선택할 때 중요한 기준은 (위치상(on-site)) 쿨롱 척력 U(Coulomb repulsion U)이다. 로직 환경내에서 MTFET이 적절하게 동작하려면, 디바이스 환경내의 쿨롱 상호작용 U가 각각 반지름 범위 0.5-1nm내의 분자에 대해 적어도 1.5-0.75eV 정도될 필요가 있다.

요약하면, 모트-천이 전계 효과 트랜지스터는 이하의 특징 및 이점을 갖는다. 모트 천이 디바이스의 특징은, 높은 캐리어 밀도를 이용하여 약 4 격자 간격의 비교적 짧은 평균 자유 경로를 허용한다는 것이다. 실리콘 기법에서와 같이 고순도의 주문된 재료를 필요로 하지 않으므로, 제조 공정을 단순화할 수 있다. 이 디바이스는 1보다 큰 가용 캐리어가 존재할 경우 캐리어 평균 자유 경로의 차수상의 최소 절대값 크기로 낮춰 동작할 수 있다. 따라서, 4×4 어레이 차수(예를 들면, 격자 간격에 따라 4nm×4nm) 상의 최소 사이즈가 실현가능하다. 4×4 어레이의 캐리어 수는 임의의 시각에서 2 캐리어의 차수상에 있으며, 이는 디바이스가 작동하는 하한에 또한 가깝다. 이 최소 사이즈는 통상적인 최소 사이즈의 FET에 비해 100배의 실장 밀도를 제공한다. "온" 저항은 크기에 무관하며, 예를 들어 수 KΩ인 수 양자 컨덕턴스의 차수이며, 이는 로직 및 메모리 응용 분야에서 적절한 것으로 평가된다. 동작 전압은 약 0.5V이며, 이는 여전히 실내 온도에서 노이즈를 겪지만, 현재의 수준보다 낮게 옴 가열(ohmic heating)을 현저히 감소시킬 것이다. 이 디바이스는 n 및 p타입 등에서 제조될 수 있어서, CMOS 기법의 실시를 가능하게 해준다.

공핍 모드 디바이스는 CMOS 응용에 부적절하나, DRAM 환경에서는 여전히 적합하다. 그 이점은 "온" 상태에서 에지 효과가 없다는 것이다. 다만, "오프" 상태에서 에지 효과가 나타나긴 하지만, 이는 무해하다. 공핍 모드 구성은 상당한 에지 문제가 있는 경우에 대한 이용가능한 하나의 대응 방안이다.

이 디바이스는 도 10에 도시한 바와 같이, 예를 들어 표준 셀프-어셈블리 기법에 의해 용액으로부터 단층을 연속적으로 도포함으로써 적층형 어레이로서 구축될 수 있으며, 이 후에 그 상부에 절연체 및 전극이 증착된다. (이전에 정의된 바와 같이) 이 디바이스의 어레이는 y-z 평면내에 있으며, 어레이의 스택은 x-방향에 있다. 이러한 유형의 프로세서는 이중-게이트 완전 유기형 디바이스에 대해 특히 실현가능하다. 적층형 어레이 DRAM 기법으로 획득할 수 있는 비트 밀도는 디자인 룰의 과감성(aggressiveness)에 따라 10¹¹-10¹²범위일 것으로 예상된다. 적층형 어레이 로직 디바이스도 또한 실현가능하다. 분자내의 호모 루모(HOMO-LUMO) 갭을 가로질러 여기하는 것이 디바이스 기능에 필요하지 않아서(유기 LED와 구별됨), 디바이스 수명이 증가된다. 도 10에서, 층(22)은 절연체를 평탄화하며, 층(24)은 스택 내의 디바이스간의 간섭을 방지하는 접지된 차단면이다. 적층형 어레이의 단일 게이트 변형예는 게이트(20) 및 이에 인접한 제 2 산화물 층(18')을 제거함으로써 형성된다.

도 11에는, 소스 전극(114), 드레인 전극(116), 게이트 전극(120), 게이트 절연체(118) 및 채널(110)을 갖는 도 2에 도시된 유형(즉, 다중층, 단일 게이트)의 프로토타입 인핸스먼트 모드 모트 전계 효과 트랜지스터(100)가 도시되어 있다. 전술한 바와 같이, 컵레이트는 모트 금속-절연체 천이를 보여주는 일군의 재료를 형성한다. 이는 그 컵레이트를 도 1a, 1b 및 도 2의 분자층으로서 사용하기에 적합하게 한다. 또한, 컵레이트는, 도 1a, 1b, 및 도 2의 게이트 절연체(18)로서 사용되기에 적절한 재료인 스트론튬 티탄산염(SrTiO₃) 및 Ba_1-xSr_xTiO₃와 같은 고유전체 산화물과 집적되기에 아주 적절하다. 도 11에 도시한 프로토타입 디바이스(100)는 이하에 기술되는 제조 시퀀스와 정반대로 제조된다.

디바이스(100)는 니오브(niobium) 도핑된 스트론튬 티탄산염(Nb-SrTiO₃) 기판(120) 상에서 성장한다. 니오브 도핑은 기판(120)을 전도 상태로 만든다. 기판(120)은 디바이스(100)내의 게이트 전극이다. 대략 1800Å 두께의 유전체 스페이서층(118)은, 진공 증착 챔버에서 스트론튬 티탄산염의 레이저 절삭 단결정 증착의 표준 셀프-어셈블리 공정에 의해 기판(120) 상에 에픽택셜 성장한다. 게이트 절연체 스페이서층(118)에 대한 양호한 유전체 특성, 예를 들면 높은 항복 전압, 낮은 누설 전류, 및 높은 유전 상수를 얻기 위해서는, 증착이 산소 존재하에서 실시되어야 함을 알게 되었다. 프로토타입 디바이스(100)에 대한 산소 압력은 대략 300(milliTorr)이다. 레이저 절삭 진공 증착 챔버로부터 디바이스를 제거하지 않고서, 컵레이트 Y_0.5Pr_0.5Ba₂Cu₃O_7-δ로 구성되는 200Å 두께의 모트 천이층 채널(110)을, 디바이스 위에서 산소 분압(여기서는 대략 4 milliTorr)의 레이저 절삭 단결정 증착의 표준 셀프-어셈블리 공정에 의해 게이트 절연체층(118) 상에 에피택셜 성장시킨다. 이는, 층 쉬트 저항을 포함한 원하는 특성을 나타내도록 모트 천이층 채널(110)의 화학양론적 제어를 가능하게 한다. 그 후, 소스 전극(114) 및 드레인 전극(116)이, 콘택트 마스크를 통해 전자빔 증발에 의해 컵레이트 모트 천이층(110)상에 증착된다. 소스 전극(114) 및 드레인 전극(116)은 2000Å의 두께의 50 마이크론×50마이크론의 백금(platinum)이다. 표준디바이스(100)는 5마이크론의 채널 길이와 50마이크론의 채널폭을 갖는다. 컵레이트층의 두께에 비해 소스 및 드레인 전극 영역의 비율이 크기 때문에, 컵레이트 모트 천이층으로의 전기 전도성이 게이트 필드, 즉 컵레이트/티탄산염 계면에 있는 층에 의해 가장 영향을 받게 될 수 있다.

프로토타입 모트 천이 FET의 성능 테스트는 소스 전극(114)을 접지시킨 상태로 수행된다. 드레인 전류는 여러 게이트 전압에 대한 드레인 전압의 함수로서 결정된다. 프로토타입 모트 천이 FET의 성능은 도 12에 도시된다. 도 12에서, 드레인 전류는 드레인 전압에 대해 도시된다. 도 12의 각 곡선은 상이한 게이트 전압을 나타낸다. 도 12의 성능 데이터는 포지티브 게이트 전압에서의 오프 상태(고저항)로부터 네가티브 게이트 전압에서의 온 상태(저저항)로 디바이스가 스위칭함을 분명히 나타낸다.

이러한 프로토타입 디바이스의 물리적 파라미터가 최적이라 생각되는 것은 아니지만, 그 프로토타입 디바이스는, 모트 천이 디바이스가 실현가능하며 우수한 스위칭 성능을 나타낼 수 있음을 명확하게 보여준다.

프로토타입 디바이스에서 실증된 에피택셜 성장의 결과로서, 이제 도 10에 도시한 디바이스 유형의 3차원 적층형 어레이를 구축하는 것이 가능하게 된다. 이러한 구조에서, 소스, 드레인 및 게이트 전극은, 예를 들면, 당업자에 알려진 기술에 의한 절연 스페이서층의 선택적인 이온 주입에 의해 형성될 수 있다. 이러한 어레이는, 산화물 재료의 상부에 양질의 실리콘 채널을 에피택셜 성장시키는데 어려움이 있기 때문에 통상의 실리콘 기술에서는 발견되지 않는다.

La₂CuO₄및 Y_0.6Pr_0.4Ba₂Cu₃O_7-δ가 모트 천이 채널(110)로서 사용되기에 적절한 재료임이 또한 증명되었다. 따라서, 일반적인 분자식 Y_1-XPr_xBa₂Cu₃O_7-δ, La_2-xSr_xCuO₄및 La_2-xBa_xCuO₄(여기서 0≤x≤1)을 갖는 것들을 포함한 넓은 범위의 컵레이트가 채널(10)에 대해 후보로 된다.

이러한 모든 것들로 인해, 전술한 FET 기술에 대해 다중층(즉, 저비용), 저전력, 및 작은 사이즈 제조가 가능하게 된다. 이들은 차세대 기술에 대한 명시된 요구 조건들이며, 현존 실리콘 기술의 외삽(extrapolation)이 이들을 충족시킬 수는 없을 것이다.

본 발명은 전계 효과 트랜지스터의 기능을 구비한 실질적인 3-단자 디바이스의 형태로 금속-절연체 천이를 실현하는데 모트 천이(Mott transition)를 사용하여, 기존 실리콘 기술에서 극히 높은 트랜지스터 밀도로 스케일링될 때 발생되는 문제점에 대한 해결책을 제공한다.

Claims (52)

1. 소스 전극과, 드레인 전극과, 상기 소스 전극과 상기 드레인 전극 사이에 전도 채널(a conducting channel)을 갖는 게이트 전극을 구비하는 전계 효과 트랜지스터에 있어서,

   상기 전도 채널은 적어도 하나의 분자층의 2차원 어레이로 구성되고,

   상기 채널은 절연 스페이서층(an insulating spacer layer)에 의해 상기 게이트 전극으로부터 분리되며,

   상기 분자 내에 모트 금속-절연체 천이(a Mott metal-insulator transition)가 일어날 수 있는 전계 효과 트랜지스터.
2. 제 1 항에 있어서,

   상기 분자는 불안정한 전자(a labile electron)를 포함하는 산화 환원 센터(redox center)인 전계 효과 트랜지스터.
3. 제 2 항에 있어서,

   상기 분자는 D⁺Y^-유형이며, D⁺는 유기 도너(an organic donor)이며, Y^-는 할로겐 이온(a halogen ion)인 전계 효과 트랜지스터.
4. 제 2 항에 있어서,

   상기 분자는 D⁺A^-유형이며, D⁺는 유기 도너이며, A^-는 유기 억셉터(an organic acceptor)인 전계 효과 트랜지스터.
5. 제 3 항에 있어서,

   상기 D⁺는 TTF이며, 상기 Y^-는 Br인 전계 효과 트랜지스터.
6. 제 4 항에 있어서,

   상기 D⁺는 BEDT-TTF이며, 상기 A^-는 TCNQ인 전계 효과 트랜지스터.
7. 제 1 항에 있어서,

   상기 분자는 불안정한 정공을 포함하는 산화 환원 센터인 전계 효과 트랜지스터.
8. 제 7 항에 있어서,

   상기 분자는 X⁺A^-유형이며, X는 알칼리 금속이며, A는 유기 억셉터인 전계 효과 트랜지스터.
9. 제 7 항에 있어서,

   상기 분자는 D⁺A^-유형이며, D⁺는 유기 도너이고 A^-는 유기 억셉터인 전계 효과 트랜지스터.
10. 제 8 항에 있어서,

    상기 X⁺는 알칼리 금속이며, 상기 A^-는 C₆₀인 전계 효과 트랜지스터.
11. 제 8 항에 있어서,

    상기 X⁺는 알칼리 금속이며, 상기 A^-는 TCNQ인 전계 효과 트랜지스터.
12. 제 9 항에 있어서,

    상기 D⁺는 TMPD이며, 상기 A^-는 TCNQ인 전계 효과 트랜지스터.
13. 제 1 항에 있어서,

    상기 절연 스페이서층은 산화물인 전계 효과 트랜지스터.
14. 소스 전극과, 드레인 전극과, 상기 소스 전극과 상기 드레인 전극 사이에 전도 채널을 갖는 제 1 게이트 전극 및 제 2 게이트 전극을 구비하는 전계 효과 트랜지스터에 있어서,

    상기 전도 채널은 적어도 하나의 분자층의 2차원 어레이로 구성되고,

    상기 채널은 제 1 절연 스페이서층에 의해 상기 제 1 게이트 전극으로부터 분리되고 제 2 절연 스페이서층에 의해 상기 제 2 게이트 전극으로부터 분리되며,

    상기 분자 내에 모트 금속-절연체 천이가 일어날 수 있는 전계 효과 트랜지스터.
15. 제 14 항에 있어서,

    상기 분자는 불안정한 전자를 포함하는 산화 환원 센터인 전계 효과 트랜지스터.
16. 제 15 항에 있어서,

    상기 분자는 D⁺Y^-유형이며, D⁺는 유기 도너이며, Y^-는 할로겐 이온인 전계 효과 트랜지스터.
17. 제 14 항에 있어서,

    상기 분자는 D⁺A^-유형이며, D⁺는 유기 도너이며, A^-는 유기 억셉터인 전계 효과 트랜지스터.
18. 제 15 항에 있어서,

    상기 D⁺는 TTF이며, 상기 Y^-는 Br인 전계 효과 트랜지스터.
19. 제 17 항에 있어서,

    상기 D⁺는 BEDT-TTF이며, 상기 A^-는 TCNQ인 전계 효과 트랜지스터.
20. 제 14 항에 있어서,

    상기 분자는 불안정한 전자를 포함하는 산화 환원 센터인 전계 효과 트랜지스터.
21. 제 20 항에 있어서,

    상기 분자는 X⁺A^-유형이며, X는 알칼리 금속이며, A는 유기 억셉터인 전계 효과 트랜지스터.
22. 제 20 항에 있어서,

    상기 분자는 D⁺A^-유형이며, D⁺는 유기 도너이고 A^-는 유기 억셉터인 전계 효과 트랜지스터.
23. 제 21 항에 있어서,

    상기 X⁺는 알칼리 금속이며, 상기 A^-는 C₆₀인 전계 효과 트랜지스터.
24. 제 21 항에 있어서,

    상기 X⁺는 알칼리 금속이며, 상기 A^-는 TCNQ인 전계 효과 트랜지스터.
25. 제 22 항에 있어서,

    상기 D⁺는 TMPD이며, 상기 A^-는 TCNQ인 전계 효과 트랜지스터.
26. 제 14 항에 있어서,

    상기 분자는 다중 발색단(multichromophores)인 전계 효과 트랜지스터.
27. 제 26 항에 있어서,

    상기 분자는 이중 발색단인 전계 효과 트랜지스터.
28. 제 14 항에 있어서,

    상기 제 1 절연층은 산화물이며, 상기 제 2 절연층은 산화물인 전계 효과 트랜지스터.
29. 제 28 항에 있어서,

    상기 제 1 및 제 2 절연층의 상기 산화물은 동일한 전계 효과 트랜지스터.
30. 제 28 항에 있어서,

    상기 제 1 및 제 2 절연층의 상기 산화물은 서로 다른 전계 효과 트랜지스터.
31. 제 14 항의 트랜지스터가 적층된 어레이.
32. 제 1 항의 트랜지스터가 적층된 어레이.
33. 제 2 항에 있어서,

    상기 분자는 컵레이트(a cuprate)인 전계 효과 트랜지스터.
34. 제 15 항에 있어서,

    상기 분자는 컵레이트인 전계 효과 트랜지스터.
35. 제 33 항에 있어서,

    상기 컵레이트는 Y_1-XPr_xBa₂Cu₃O_7-δ(0≤X≤1)인 전계 효과 트랜지스터.
36. 제 34 항에 있어서,

    상기 컵레이트는 Y_1-XPr_xBa₂Cu₃O_7-δ(0≤X≤1)인 전계 효과 트랜지스터.
37. 제 33 항에 있어서,

    상기 컵레이트는 La_2-XSr_xCuO₄(0≤X≤1)인 전계 효과 트랜지스터.
38. 제 34 항에 있어서,

    상기 컵레이트는 La_2-XSr_xCuO₄(0≤X≤1)인 전계 효과 트랜지스터.
39. 제 33 항에 있어서,

    상기 컵레이트는 La_2-XBa_xCuO₄(0≤X≤1)인 전계 효과 트랜지스터.
40. 제 34 항에 있어서,

    상기 컵레이트는 La_2-XBa_xCuO₄(0≤X≤1)인 전계 효과 트랜지스터.
41. 제 35 항에 있어서,

    상기 컵레이트는 Y_0.5Pr_0.5Ba₂Cu₃O_7-δ인 전계 효과 트랜지스터.
42. 제 36 항에 있어서,

    상기 컵레이트는 Y_0.5Pr_0.5Ba₂Cu₃O_7-δ인 전계 효과 트랜지스터.
43. 제 37 항에 있어서,

    상기 컵레이트는 La₂CuO₄인 전계 효과 트랜지스터.
44. 제 38 항에 있어서,

    상기 컵레이트는 La₂CuO₄인 전계 효과 트랜지스터.
45. 제 13 항에 있어서,

    상기 산화물은 SrTiO₃인 전계 효과 트랜지스터.
46. 제 13 항에 있어서,

    상기 산화물은 Ba_1-XSr_XTiO₃(0≤X≤1)인 전계 효과 트랜지스터.
47. 제 28 항에 있어서,

    상기 산화물은 SrTiO₃인 전계 효과 트랜지스터.
48. 제 28 항에 있어서,

    상기 산화물은 Ba_1-XSr_XTiO₃(0≤X≤1)인 전계 효과 트랜지스터.
49. 기판과, 소스 전극과, 드레인 전극과, 상기 소스 전극과 상기 드레인 전극 사이에 채널을 갖는 게이트 전극을 구비하는 전계 효과 트랜지스터에 있어서,

    상기 채널은 모트 금속-절연체 천이가 일어날 수 있는 재료의 적어도 하나의 층의 어레이로 구성되고,

    상기 채널은 절연 스페이서층에 의해 상기 게이트 전극으로부터 분리되며,

    상기 전극과, 상기 절연 스페이서와, 상기 채널은 에피택셜적으로 성장하는전계 효과 트랜지스터.
50. 제 49 항의 트랜지스터가 적층된 어레이.
51. 기판과, 소스 전극과, 드레인 전극과, 상기 소스 전극과 상기 드레인 전극 사이에 채널을 갖는 제 1 게이트 전극 및 제 2 게이트 전극을 구비하는 전계 효과 트랜지스터에 있어서,

    상기 채널은 모트 금속-절연체 천이가 일어날 수 있는 재료의 적어도 하나의 층의 어레이로 구성되고,

    상기 채널은 제 1 절연 스페이서층에 의해 상기 제 1 게이트 전극으로부터 분리되고 제 2 절연 스페이서층에 의해 상기 제 2 게이트 전극으로부터 분리되며,

    상기 전극과, 상기 절연 스페이서와, 상기 채널은 에피택셜적으로 성장하는 전계 효과 트랜지스터.
52. 제 51 항의 트랜지스터가 적층된 어레이.