[go: up one dir, main page]

KR100273296B1 - Method for fabricating mos transistor - Google Patents

Method for fabricating mos transistor Download PDF

Info

Publication number
KR100273296B1
KR100273296B1 KR1019980037004A KR19980037004A KR100273296B1 KR 100273296 B1 KR100273296 B1 KR 100273296B1 KR 1019980037004 A KR1019980037004 A KR 1019980037004A KR 19980037004 A KR19980037004 A KR 19980037004A KR 100273296 B1 KR100273296 B1 KR 100273296B1
Authority
KR
South Korea
Prior art keywords
oxide film
forming
well
trench structure
ion implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019980037004A
Other languages
Korean (ko)
Other versions
KR20000019080A (en
Inventor
성양수
박성조
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980037004A priority Critical patent/KR100273296B1/en
Publication of KR20000019080A publication Critical patent/KR20000019080A/en
Application granted granted Critical
Publication of KR100273296B1 publication Critical patent/KR100273296B1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/292—Non-planar channels of IGFETs

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 종래 모스 트랜지스터 제조방법은 소자의 미세화에 따라 단채널효과가 발생하여 집적도가 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 액티브영역이 정의된 기판에 불순물 이온주입을 통해 특정형의 웰을 형성하는 웰형성단계와; 상기 웰의 상부중앙부에 트랜치구조를 형성하고, 그 트랜치구조의 내측면 및 저면에 게이트산화막을 증착하고, 그 트랜치구조 측면에 형성된 게이트산화막의 측면에 산화막측벽을 형성하는 게이트산화막 형성단계와; 상기 게이트산화막의 상부에 게이트전극패턴을 형성하는 게이트형성단계와; 상기 게이트전극패턴의 측면 웰에 저농도 불순물 이온주입과 고농도 불순물 이온주입을 통해 표면으로부터 그 하부측으로 소정깊이로 고농도 소스 및 드레인과 그 고농도 소스 및 드레인의 저면으로부터 상기 트랜치구조의 저면의 깊이까지 위치하는 저농도 소스 및 드레인을 형성하는 엘디디구조 형성단계를 포함하여 저농도 소스 및 드레인의 확산을 방지하여 채널영역의 감소를 방지함으로써, 단채널효과의 발생을 막을 수 있으며 이로인해 집적도가 향상되는 효과가 있다.The present invention relates to a MOS transistor manufacturing method, the conventional MOS transistor manufacturing method has a problem that the integration degree is reduced due to the short channel effect occurs according to the miniaturization of the device. In view of the above problems, the present invention includes a well forming step of forming a well of a specific type by implanting impurity ions into a substrate in which an active region is defined; Forming a trench structure in an upper center portion of the well, depositing a gate oxide film on an inner side surface and a bottom surface of the trench structure, and forming an oxide film side wall on a side surface of the gate oxide film formed on the side of the trench structure; A gate forming step of forming a gate electrode pattern on the gate oxide film; A high concentration source and drain and a bottom surface of the high concentration source and drain from the bottom of the trench structure to a predetermined depth from the surface through the low concentration impurity ion implantation and high concentration impurity ion implantation into the side well of the gate electrode pattern Including an LED structure forming step of forming a low concentration source and drain to prevent the diffusion of the low concentration source and drain to prevent the reduction of the channel region, it is possible to prevent the occurrence of a short channel effect, thereby improving the degree of integration .

Description

모스 트랜지스터 제조방법MOS transistor manufacturing method

본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 특히 공정단계를 단순화 하고, 0.25 μ m급 이하의 모스 트랜지스터에서 단채널효과를 개선하는데 적당하도록 한 모스 트랜지스터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a MOS transistor, in particular to simplify the process steps, 0.25 μ The present invention relates to a MOS transistor manufacturing method suitable for improving the short channel effect in a MOS transistor of class m or less.

일반적으로, 모스 트랜지스터는 게이트, 고농도 및 저농도 소스/드레인을 포함하여 구성되며, 그 저농도 소스 및 드레인의 확산에 의한 단채널효과로 인해 0.3 μ m이하급에서는 그 공정이 용이하지 않게 되며, 이와 같은 종래 모스 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Generally, a MOS transistor includes a gate, a high concentration, and a low concentration source / drain, and is 0.3 because of the short channel effect due to the diffusion of the low concentration source and drain. μ The process is not easy in m or less, and will be described in detail with reference to the accompanying drawings, such a conventional MOS transistor manufacturing method as follows.

도1a 내지 도1d는 종래 모스 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하여 소자가 형성될 액티브영역을 정의하고, 그 액티브영역의 상부에 버퍼산화막(3)을 증착한 후, 불순물 이온주입을 통해 특정 형의 웰(4)을 형성하는 단계(도1a)와; 상기 버퍼산화막(3)을 제거하고, 상기 웰(4)과 필드산화막(2)의 상부전면에 게이트산화막(5), 다결정실리콘(6), 텅스텐실리사이드(7), 질화막(8)을 순차적으로 증착하는 단계(도1b)와; 사진식각공정을 통해 상기 증착된 질화막(8), 텅스텐실리사이드(7) 및 다결정실리콘(6)을 패터닝하여 상기 웰(4)의 중앙상부에 위치하는 게이트전극, 접속층, 절연층을 형성한 후, 그 사진식각공정으로 노출된 게이트산화막(5)을 이온주입 버퍼로 사용하는 저농도 이온주입공정으로, 상기 웰(4)에 불순물 이온을 이온주입하여 저농도 소스 및 드레인(9)을 형성하는 단계(도1c)와; 상기 잔존하는 다결정실리콘(6), 텅스텐실리사이드(7), 질화막(8)의 측면에 질화막측벽(10)을 형성하고, 그 질화막측벽(10)과 상기 질화막(8)을 이온주입 마스크로 사용하는 이온주입공정으로 상기 웰(4)에 고농도 소스 및 드레인(11)을 형성하는 단계(도1d)를 포함하여 구성된다.1A to 1D are cross-sectional views of a conventional MOS transistor fabrication process. As shown in the drawing, a field oxide film 2 is formed on a substrate 1 to define an active region in which an element is to be formed, and an upper portion of the active region. Depositing a buffer oxide film 3 on the substrate, and forming a well 4 of a specific type through impurity ion implantation (FIG. 1A); The buffer oxide film 3 is removed, and the gate oxide film 5, the polycrystalline silicon 6, the tungsten silicide 7, and the nitride film 8 are sequentially formed on the upper surfaces of the wells 4 and the field oxide films 2. Depositing (FIG. 1B); After patterning the deposited nitride film 8, tungsten silicide (7) and polycrystalline silicon (6) through a photolithography process to form a gate electrode, a connection layer, an insulating layer located on the center of the well (4) In the low concentration ion implantation process using the gate oxide film 5 exposed by the photolithography process as an ion implantation buffer, implanting impurity ions into the well 4 to form a low concentration source and drain 9 ( 1c); A nitride film side wall 10 is formed on side surfaces of the remaining polysilicon 6, tungsten silicide 7, and nitride film 8, and the nitride film side wall 10 and the nitride film 8 are used as an ion implantation mask. And forming a highly concentrated source and drain 11 in the well 4 by an ion implantation process (FIG. 1D).

이하, 상기와 같이 구성된 종래 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, the conventional MOS transistor manufacturing method configured as described above will be described in more detail.

먼저, 도1a에 도시한 바와 같이 피형 실리콘 기판(1)의 상부 일부에 필드산화막(2)을 증착하여 모스 트랜지스터가 제조될 액티브영역을 정의하고, 그 모스 트랜지스터를 전기적으로 분리시킨다.First, as shown in FIG. 1A, a field oxide film 2 is deposited on an upper portion of the silicon substrate 1 to define an active region in which a MOS transistor is to be manufactured, and the MOS transistor is electrically separated.

그 다음, 상기 피형 실리콘 기판(1)의 상부에 버퍼산화막(3)을 약 100 Å 의 두께로 증착하고, 그 버퍼산화막(3)을 이온주입 버퍼로 사용하는 이온주입공정으로, 피형 불순물 이온을 이온주입한다. 이때 이온주입공정은 붕소(B)를 300KeV의 에너지로, 8.0E12/cm2의 양이 되도록 이온주입하여 피형 웰(4)을 형성한다.Next, a buffer oxide film 3 is placed on the top of the silicon substrate 1 about 100. Å In the ion implantation process using the buffer oxide film 3 as an ion implantation buffer, the implanted impurity ions are implanted. At this time, the ion implantation process implants boron (B) with energy of 300 KeV and ion implanted so as to have an amount of 8.0E12 / cm 2 to form the well 4.

그 다음, 도1b에 도시한 바와 같이 상기 버퍼산화막(3)을 제거하여, 그 하부의 피형 웰(4)을 노출시킨 다음, 그 피형 웰(4)과 필드산화막(2)의 상부전면에 게이트산화막(5)을 70 Å 의 두께로 증착하고, 그 게이트산화막(5)의 상부에 다결정실리콘(6)을 500 Å 의 두께로 증착하여 게이트를 형성하며, 그 다결정실리콘(6)의 상부에 텅스텐실리사이드(7)를 1000 Å 의 두께로 증착한다. 이때 텅스텐실리사이드(7)는 이후의 배선공정에서 배선과 게이트의 접촉저항을 줄이는 역할을 하게 된다.Next, as shown in FIG. 1B, the buffer oxide film 3 is removed to expose the lower well 4 of the lower portion, and then the gate is formed on the upper surface of the upper surface of the well 4 and the field oxide film 2. 70 oxide film Å And deposited polycrystalline silicon 6 on the gate oxide film 5 Å To form a gate by depositing a thickness of tungsten silicide (7) on top of the polysilicon (6) Å To a thickness of. At this time, the tungsten silicide 7 serves to reduce the contact resistance between the wiring and the gate in a subsequent wiring process.

또한, 계속해서 상기 텅스텐실리사이드(7)의 상부에 질화막(8)을 증착한다. 이때, 질화막(8)과 텅스텐실리사이드(7)의 구조적인 차이에 의해 그 텅스텐실리사이드(7)에 손상이 발생하지 않도록 고온저압산화막(7')을 증착한 후, 그 질화막(8)을 1500 Å 의 두께로 증착한다. 이와 같이 증착한 질화막(8)은 이온주입의 버퍼로 작용하여 상기 텅스텐실리사이드(7) 및 게이트에 불순물 이온이 주입되는 것을 방지하는 역할을 한다.Subsequently, a nitride film 8 is deposited on the tungsten silicide 7. At this time, the high-temperature low-pressure oxide film 7 'is deposited so as not to cause damage to the tungsten silicide 7 due to the structural difference between the nitride film 8 and the tungsten silicide 7, and then the nitride film 8 is 1500. Å To a thickness of. The nitride film 8 deposited as described above serves as a buffer for ion implantation to prevent the implantation of impurity ions into the tungsten silicide 7 and the gate.

그 다음, 도1c에 도시한 바와 같이 상기 증착된 질화막(8)의 상부에 포토레지스트(도면미도시)를 도포, 노광 및 현상하여 패턴을 형성하고, 그 패턴이 형성된 포토레지스트를 식각마스크로 하는 식각공정으로, 상기 증착된 질화막(8), 고온저압산화막(7'), 텅스텐실리사이드(7), 다결정실리콘(6)을 순차적으로 식각하여 상기 웰(4)의 상부중앙에 위치하는 패턴을 형성한다.Then, as shown in FIG. 1C, a photoresist (not shown) is applied, exposed, and developed on the deposited nitride film 8 to form a pattern, and the photoresist on which the pattern is formed is used as an etching mask. In the etching process, the deposited nitride film 8, the high temperature low pressure oxide film 7 ', the tungsten silicide 7, and the polysilicon 6 are sequentially etched to form a pattern located at the upper center of the well 4 do.

그 다음, 상기 질화막(8)을 이온주입 마스크, 상기 게이트산화막(5)을 이온주입버퍼로 사용하는 이온주입공정으로 불순물 이온을 상기 웰(4)에 주입하여 저농도 소스 및 드레인(9)을 형성한다. 이때 이온주입공정은 상기 웰(4)의 성분인 붕소(B)와는 다른 형인 인(P)을 20KeV의 에너지로, 5.0E13/cm2의 양만큼 주입한다.Then, an ion implantation process using the nitride film 8 as an ion implantation mask and the gate oxide film 5 as an ion implantation buffer to implant impurity ions into the well 4 to form a low concentration source and drain 9. do. In this case, the ion implantation process injects phosphorus (P), which is a different form from boron (B), as a component of the well 4 at an energy of 20 KeV, by 5.0E13 / cm 2 .

그 다음, 도1d에 도시한 바와 같이 상기 저농도 소스 및 드레인(9)과 다결정실리콘(6), 텅스텐실리사이드(7), 질화막(8) 적층구조가 형성된 웰(4)의 상부전면에 질화막을 증착하고 건식식각하여 상기 다결정실리콘(6), 텅스텐실리사이드(7), 고온저압산화막(7'), 질화막(8) 적층구조의 측면에 질화막 측벽(10)을 형성한다.Next, as shown in FIG. 1D, a nitride film is deposited on the upper surface of the well 4 on which the low concentration source and drain 9, the polycrystalline silicon 6, the tungsten silicide 7, and the nitride film 8 are laminated. Dry etching is performed to form nitride film sidewalls 10 on the side surfaces of the polycrystalline silicon 6, tungsten silicide 7, high temperature low pressure oxide film 7 ', and nitride film 8 stacked structure.

그 다음, 상기 질화막(8)과 질화막 측벽(10)을 이온주입마스크로, 상기 게이트산화막(5)을 이온주입버퍼로 사용하는 이온주입공정으로 고농도 엔형 불순물 이온을 이온주입하여 고농도 소스 및 드레인(11)을 형성한다. 이때 주입되는 이온은 비소(As)이며, 이온주입에너지는 50KeV, 주입되는 양은 2.0E15/cm2개로 한다.Next, an ion implantation process using the nitride film 8 and the nitride film sidewall 10 as an ion implantation mask and the gate oxide film 5 as an ion implantation buffer is performed to ion implant a high concentration of en-type impurity ions to form a high concentration source and drain ( 11) form. At this time, the implanted ion is arsenic (As), the ion implantation energy is 50KeV, the amount of implantation is 2.0E15 / cm 2 pieces.

이후의 공정에서는 평탄화막의 증착과, 그 평탄화막에 콘택홀을 형성하고, 그 콘택홀을 통해 상기 고농도 소스 및 드레인(11)에 접속되는 배선을 형성하게 된다.In the subsequent steps, the planarization film is deposited, and contact holes are formed in the planarization film, and wirings connected to the high concentration source and drain 11 are formed through the contact holes.

상기한 바와 같이 종래 모스 트랜지스터 제조방법은 반도체 소자가 미세화됨에 따라 그 게이트의 크기가 줄어들게 되면, 알려진 바와 같이 단채널효과(short channel effect)의 발생으로 소자의 특성이 열화되는 문제점과 아울러 두 번의 선택적 이온주입을 통해 엘디디(lightly doped drain) 구조를 형성하기 위해 게이트의 측면에 질화막 측벽을 형성하는 과정이 필요하여 제조비용이 증가하는 문제점이 있었다.As described above, in the conventional method of manufacturing a MOS transistor, when the size of the gate is reduced as the semiconductor device is miniaturized, it is known that the characteristics of the device deteriorate due to the occurrence of a short channel effect, as well as two selective methods. In order to form a lightly doped drain structure through ion implantation, a process of forming a nitride film sidewall on the side of the gate is required, thereby increasing manufacturing costs.

이와 같은 문제점을 감안한 본 발명은 채널영역을 입체적으로 형성하여 소자의 미세화에도 일정값 이상의 채널길이를 유지하며, 공정단계를 줄일 수 있는 모스 트랜지스터 제조방법을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a MOS transistor manufacturing method capable of forming a channel region in three dimensions to maintain a channel length of a predetermined value or more even in miniaturization of a device and to reduce process steps.

도1a 내지 도1d는 종래 모스 트랜지스터 제조공정 수순단면도.1A to 1D are cross-sectional views of a conventional MOS transistor manufacturing process.

도2a 내지 도2d는 본 발명 모스 트랜지스터 제조공정 수순단면도.2A to 2D are cross-sectional views of a MOS transistor manufacturing process of the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

21:기판 22:필드산화막21: substrate 22: field oxide film

23:버퍼산화막 24:웰23: buffer oxide film 24: well

25:질화막 26:게이트산화막25: nitride film 26: gate oxide film

27:산화막측벽 28:다결정실리콘27: oxide film side wall 28: polycrystalline silicon

29:텅스텐실리사이드 30:고온저압산화막29: tungsten silicide 30: high temperature low pressure oxide film

31:고농도 소스 및 드레인 32:저농도 소스 및 드레인31: high concentration source and drain 32: low concentration source and drain

상기와 같은 목적은 액티브영역이 정의된 기판에 불순물 이온주입을 통해 특정형의 웰을 형성하는 웰형성단계와; 상기 웰의 상부중앙부에 트랜치구조를 형성하고, 그 트랜치구조의 내측면 및 저면에 게이트산화막을 증착하고, 그 트랜치구조 측면에 형성된 게이트산화막의 측면에 산화막측벽을 형성하는 게이트산화막 형성단계와; 상기 게이트산화막의 상부에 게이트전극패턴을 형성하는 게이트형성단계와; 상기 게이트전극패턴의 측면 웰에 저농도 불순물 이온주입과 고농도 불순물 이온주입을 통해 표면으로부터 그 하부측으로 소정깊이로 고농도 소스 및 드레인과 그 고농도 소스 및 드레인의 저면으로부터 상기 트랜치구조의 저면의 깊이까지 위치하는 저농도 소스 및 드레인을 형성하는 엘디디구조 형성단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a well-forming step of forming a well of a specific type through the implantation of impurity ions on a substrate having an active region defined; Forming a trench structure in an upper center portion of the well, depositing a gate oxide film on an inner side surface and a bottom surface of the trench structure, and forming an oxide film side wall on a side surface of the gate oxide film formed on the side of the trench structure; A gate forming step of forming a gate electrode pattern on the gate oxide film; A high concentration source and drain and a bottom surface of the high concentration source and drain from the bottom of the trench structure to a predetermined depth from the surface through the low concentration impurity ion implantation and high concentration impurity ion implantation into the side well of the gate electrode pattern It is achieved by including an LED structure forming step of forming a low concentration source and drain, described in detail with reference to the accompanying drawings, the present invention as follows.

도2a 내지 도2d는 본 발명 모스 트랜지스터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(21)의 상부에 필드산화막(22)을 형성하여 소자가 형성될 액티브영역을 정의하고, 그 액티브영역의 상부에 버퍼산화막(23)을 증착한 후, 불순물 이온주입을 통해 특정 형의 웰(24)을 형성하는 단계(도2a)와; 상기 웰(24)의 상부에 질화막(25)을 증착하고, 패터닝하여 상기 웰(24)의 중앙상부를 노출시킨 후, 그 노출된 웰(24)을 트랜치식각하고, 그 트랜치구조의 측면 및 저면에 게이트산화막(26)을 증착한 다음, 그 측면에 형성된 게이트산화막(26)의 측면에 산화막측벽(27)을 형성하는 단계(도2b)와; 상기 질화막(25)을 제거하고, 상기 버퍼산화막(23), 게이트산화막(26) 및 산화막측벽(27)의 상부전면에 다결정실리콘(28), 텅스텐실리사이드(29) 및 고온저압산화막(30)을 순차적으로 증착하는 단계(도2c)와; 사진식각공정을 통해 상기 웰(24)에 형성한 트랜치구조의 상부에만 그 패턴이 잔존하도록, 상기 고온저압산화막(30), 텅스텐실리사이드(29) 및 다결정실리콘(28)을 식각하고, 상기 고온저압산화막(30)을 이온주입마스크, 상기 버퍼산화막(23)을 이온주입버퍼로 사용하는 저농도 및 고농도 불순물 이온을 순차적으로 주입하여 웰(24)의 표면부근에 위치하는 고농도 소스 및 드레인(31)과 그 하부에 위치하는 저농도 소스 및 드레인(32)을 형성하는 단계(도2d)를 포함하여 구성된다.2A to 2D are cross-sectional views of a manufacturing process of the MOS transistor according to the present invention. As shown in this figure, the field oxide film 22 is formed on the substrate 21 to define an active region in which an element is to be formed. Depositing a buffer oxide film 23 on top of the substrate, and forming a well 24 of a specific type through impurity ion implantation (FIG. 2A); The nitride film 25 is deposited on the well 24, and patterned to expose the upper portion of the center of the well 24. The exposed well 24 is then etched, and the side and bottom surfaces of the trench structure are formed. Depositing a gate oxide film 26 thereon, and then forming an oxide film side wall 27 on the side of the gate oxide film 26 formed on its side (FIG. 2B); The nitride film 25 is removed, and the polysilicon 28, the tungsten silicide 29, and the high temperature low pressure oxide film 30 are disposed on the upper surfaces of the buffer oxide film 23, the gate oxide film 26, and the oxide film side wall 27. Depositing sequentially (FIG. 2C); The high temperature low pressure oxide film 30, the tungsten silicide 29 and the polysilicon 28 are etched so that the pattern remains only on the trench structure formed in the well 24 through a photolithography process, and the high temperature low pressure A high concentration source and drain 31 positioned near the surface of the well 24 by sequentially implanting low concentration and high concentration impurity ions using the oxide film 30 as an ion implantation mask and the buffer oxide film 23 as an ion implantation buffer; And forming a low concentration source and drain 32 located below it (FIG. 2D).

이하, 상기와 같이 구성된 본 발명 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, the MOS transistor manufacturing method of the present invention configured as described above will be described in more detail.

먼저, 도2a에 도시한 바와 같이 피형 기판(21)의 상부에 필드산화막(22)을 형성하여 소자가 형성될 액티브영역을 정의하고, 그 액티브영역에 형성되는 모스 트랜지스터를 전기적으로 분리시킨다.First, as shown in FIG. 2A, the field oxide film 22 is formed on the top of the substrate 21 to define an active region in which the device is to be formed, and the MOS transistors formed in the active region are electrically separated.

그 다음, 상기 액티브영역의 상부에 버퍼산화막(23)을 100 Å 의 두께로 증착한 후, 불순물 이온주입을 통해 피형 웰(24)을 형성한다. 이때의 이온주입공정은 붕소(B)를 450KeV의 에너지로 8.0E12/cm2의 개수만큼 이온주입한다.Next, a buffer oxide film 23 is formed on the active region 100. Å After the deposition to a thickness of, the implanted well 24 is formed through impurity ion implantation. In this case, the ion implantation process implants boron (B) as much as 8.0E12 / cm 2 with 450 KeV of energy.

그 다음, 도2b에 도시한 바와 같이 상기 웰(24)의 상부에 질화막(25)을 500 Å 의 두께로 증착하고, 사진식각공정을 통해 패터닝하여 상기 웰(24)의 중앙상부를 노출시킨다.Next, as shown in FIG. 2B, a nitride film 25 is formed on the well 24. Å It is deposited to a thickness of, and patterned through a photolithography process to expose the central upper portion of the well (24).

그 다음, 상기와 같은 식각공정으로 노출된 웰(24)의 일부영역을 트랜치식각하여 트랜치구조를 형성한다. 이때 트랜치구조의 깊이는 1500 Å 이 되도록 한다.Next, a trench structure is formed by trench etching a portion of the well 24 exposed by the etching process as described above. The depth of trench structure is 1500 Å To be

그 다음, 상기 형성한 트랜치구조의 내부에 그 두께가 100 Å 이 되도록 게이트산화막(26)을 증착하고, 그 트랜치구조에 고온저압산화막을 증착하고 건식식각하여 상기 트랜치구조 측면에 형성한 게이트산화막(26)의 측면에 위치하며, 그 두께가 500 Å 인 산화막측벽(27)을 형성한다.Then, the thickness of the inside of the formed trench structure is 100 Å The gate oxide film 26 is deposited so as to be deposited, and a high temperature low pressure oxide film is deposited on the trench structure and dry-etched to be located on the side of the gate oxide film 26 formed on the side of the trench structure, and the thickness thereof is 500. Å Phosphorus oxide side wall 27 is formed.

그 다음, 도2c에 도시한 바와 같이 상기 질화막(25)을 제거하고, 상기 버퍼산화막(23), 게이트산화막(26) 및 산화막측벽(27)의 상부전면에 다결정실리콘(28)을 500 Å 의 두께로 증착하고, 계속해서 상기 다결정실리콘(28)의 상부에 두께가 1000 Å 인 텅스텐실리사이드(29)를 증착한 후, 상기 텅스텐실리사이드(29)의 상부에 1500 Å 의 두께를 갖는 고온저압산화막(30)을 증착한다.Next, as shown in FIG. 2C, the nitride film 25 is removed, and the polysilicon 28 is formed on the upper surface of the buffer oxide film 23, the gate oxide film 26, and the oxide film side wall 27. Å To a thickness of 1000, and then on top of the polysilicon 28, a thickness of 1000 Å Phosphorus tungsten silicide 29 is deposited, and then 1500 is deposited on top of the tungsten silicide 29. Å A high temperature low pressure oxide film 30 having a thickness of is deposited.

그 다음, 도2d에 도시한 바와 같이 사진식각공정을 통해 상기 웰(24)에 형성한 트랜치구조의 상부에만 그 패턴이 잔존하도록, 상기 고온저압산화막(30), 텅스텐실리사이드(29) 및 다결정실리콘(28)을 식각한다.Next, as shown in FIG. 2D, the high temperature low pressure oxide film 30, tungsten silicide 29 and polycrystalline silicon are formed so that the pattern remains only on the upper portion of the trench structure formed in the well 24 through a photolithography process. Etch (28).

그 다음, 상기 고온저압산화막(30)을 이온주입마스크, 상기 버퍼산화막(23)을 이온주입버퍼로 사용하는 저농도 엔형 불순물 이온을 상기 웰(24)의 표면으로부터 소정거리 이격된 부분으로부터 그 하부로 특정거리에 이르도록 주입하고, 열처리하여 저농도 소스 및 드레인(32)를 형성하고, 고농도 불순물 이온을 상기 웰(24)의 표면으로부터 상기 저농도 소스 및 드레인(32)의 상부측에 이르는 영역에 주입하여 고농도 소스 및 드레인(31)을 형성한다.Subsequently, the low concentration en-type impurity ions using the high temperature low pressure oxide film 30 as the ion implantation mask and the buffer oxide film 23 as the ion implantation buffer are separated from the surface spaced apart from the surface of the well 24 by a predetermined distance. Implanted to a specific distance and heat treated to form a low concentration source and drain 32, and high concentration impurity ions are implanted into a region from the surface of the well 24 to the upper side of the low concentration source and drain 32 High concentration source and drain 31 are formed.

이때 상기 저농도 엔형 불순물 이온주입공정은 그 이온주입에너지가 비교적 큰 120KeV로 5.0E13/cm2개의 인(P)이온을 이온주입하고, 상기 고농도 엔형 불순물 이온주입공정은 비소(As)이온을 50KeV의 에너지로 2.0E15/cm2의 개수로 이온주입한다.At this time, the low concentration en-type impurity ion implantation process implants 5.0E13 / cm 2 phosphorus (P) ions at 120KeV having a relatively large ion implantation energy, and the high concentration en-type impurity ion implantation process has arsenic (As) ion of 50KeV. Ion implantation in the number of 2.0E15 / cm 2 as energy.

상기한 바와 같이 본 발명은 웰에 트랜치구조를 형성하여 그 트랜치구조에 게이트를 형성하고, 그 게이트의 측면상부에 고농도 불순물 이온, 측면하부에 저농도 불순물 이온을 이온주입하여 그 주입된 이온의 활성화를 위해 어닐링하는 과정에서 상기 저농도 불순물이 상기 트랜치구조의 저면하부로 확산되는 것을 최대한 줄여 채널의 길이를 확보하여 단채널효과를 방지함으로써, 모스 트랜지스터의 크기를 줄일수 있는 효과가 있으며, 엘디디구조 형성을 위한 2회의 불순물 이온을 동일한 영역에 실시하여, 게이트측면에 측벽을 형성하는 과정을 거치지 않아 공정단계 감소와 그에 따른 제조비용을 절감하는 효과가 있다.As described above, the present invention forms a trench structure in the well to form a gate in the trench structure, and implants high concentration impurity ions on the upper side of the gate and low concentration impurity ions on the lower side of the gate to activate the implanted ions. In order to minimize the diffusion of the low concentration impurities into the bottom of the trench structure during the annealing process, the channel length is prevented to prevent the short channel effect, thereby reducing the size of the MOS transistor and forming the LED structure. By performing two impurity ions in the same region, the process does not go through the process of forming sidewalls on the gate side, thereby reducing the process steps and the manufacturing cost.

Claims (9)

액티브영역이 정의된 기판에 불순물 이온주입을 통해 특정형의 웰을 형성하는 웰형성단계와; 상기 웰의 상부중앙부에 트랜치구조를 형성하고, 그 트랜치구조의 내측면 및 저면에 게이트산화막을 증착하고, 그 트랜치구조 측면에 형성된 게이트산화막의 측면에 산화막측벽을 형성하는 게이트산화막 형성단계와; 상기 게이트산화막의 상부에 게이트전극패턴을 형성하는 게이트형성단계와; 상기 게이트전극패턴의 측면 웰에 저농도 불순물 이온주입과 고농도 불순물 이온주입을 통해 표면으로부터 그 하부측으로 소정깊이로 고농도 소스 및 드레인과 그 고농도 소스 및 드레인의 저면으로부터 상기 트랜치구조의 저면의 깊이까지 위치하는 저농도 소스 및 드레인을 형성하는 엘디디구조 형성단계를 포함하여 된 것을 특징으로 하는 모스 트랜지스터 제조방법.Forming a well by implanting impurity ions into a substrate having an active region defined therein; Forming a trench structure in an upper center portion of the well, depositing a gate oxide film on an inner side surface and a bottom surface of the trench structure, and forming an oxide film side wall on a side surface of the gate oxide film formed on the side of the trench structure; A gate forming step of forming a gate electrode pattern on the gate oxide film; A high concentration source and drain and a bottom surface of the high concentration source and drain from the bottom of the trench structure to a predetermined depth from the surface through the low concentration impurity ion implantation and high concentration impurity ion implantation into the side well of the gate electrode pattern An MOS transistor manufacturing method comprising the step of forming an LED structure to form a low concentration source and drain. 제 1항에 있어서, 상기 웰형성단계는 상기 액티브영역의 상부에 100 Å 의 두께를 갖는 버퍼산화막을 증착한 후, 그 버퍼산화막을 통해 상기 액티브영역에 붕소이온을 450KeV의 에너지로 8.0E12/cm2의 개수만큼 이온주입하는 것을 특징으로 하는 모스 트랜지스터 제조방법.The method of claim 1, wherein the well forming step is performed on the upper portion of the active region. Å And depositing boron ions into the active region by the number of 8.0E12 / cm 2 at 450KeV energy into the active region through the buffer oxide film. 제 1항에 있어서, 상기 게이트산화막 형성단계에서 형성하는 트랜치구조는 그 깊이가 1500 Å 이 되도록 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.The trench structure of claim 1, wherein the trench structure formed in the gate oxide film forming step has a depth of 1500. Å The MOS transistor manufacturing method characterized in that it is formed to be. 제 1항 또는 제 3항에 있어서, 상기 트랜치구조는 상기 형성된 웰의 상부에 위치하는 버퍼산화막의 상부에 500 Å 의 두께로 증착하고, 사진식각공정을 통해 패터닝하여 상기 웰의 중앙상부를 노출시킨 다음, 그 노출된 웰을 건식식각하여 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.4. The trench structure of claim 1 or 3, wherein the trench structure is formed on the upper portion of the buffer oxide layer on the formed well. Å And depositing to a thickness of, and patterning the photoresist to expose a central portion of the well, and then dry etching the exposed well. 제 1항에 있어서, 상기 게이트산화막은 그 두께가 100 Å 이 되도록 증착한 것을 특징으로 하는 모스 트랜지스터 제조방법.The method of claim 1, wherein the gate oxide has a thickness of 100 Å Method for manufacturing a MOS transistor characterized in that deposited to be. 제 1항에 있어서, 상기 산화막측벽 형성단계는 상기 트랜치구조의 내부에 고온저압산화막을 증착하고, 그 두께가 500 Å 이 되도록 건식식각하여 형성한 것을 특징으로 하는 모스 트랜지스터 제조방법.The method of claim 1, wherein the forming of the oxide side wall comprises depositing a high temperature low pressure oxide film in the trench structure, the thickness of which is 500. Å Method of manufacturing a MOS transistor, characterized in that formed by dry etching to be. 제 1항에 있어서, 상기 게이트전극패턴은 상기 트랜치구조가 형성된 웰의 상부에 다결정실리콘, 텅스텐실리사이드, 고온저압산화막을 각각 500 Å , 1000 Å , 1500 Å 의 두께로 증착하고, 사진식각공정을 통해 패터닝하여 형성한 것을 특징으로 하는 모스 트랜지스터 제조방법.The gate electrode pattern of claim 1, wherein the polycrystalline silicon, the tungsten silicide, and the high temperature low pressure oxide film are formed on the wells in which the trench structures are formed. Å , 1000 Å , 1500 Å Method of manufacturing a MOS transistor, characterized in that formed by the thickness of the deposition, and patterned through a photolithography process. 제 1항에 있어서, 상기 엘디디구조 형성단계에서 저농도 이온주입과정은 인이온을 120KeV의 이온주입에너지로 5.0E13/cm2의 이온수를 갖도록 주입하는 것을 특징으로 하는 모스 트랜지스터 제조방법.The method of claim 1, wherein the low concentration ion implantation process in the step of forming the LED structure comprises injecting phosphorus ions into ionized energy of 5.0E13 / cm 2 with an ion implantation energy of 120 KeV. 제 1항에 있어서, 상기 엘디디구조 형성단계에서 고농도 이온주입과정은 비소이온을 50KeV의 에너지로, 2.0E15/cm2의 이온수가 되도록 주입하는 것을 특징으로 하는 모스 트랜지스터 제조방법.The method of claim 1, wherein the ion implantation process in the step of forming the LED structure comprises injecting arsenic ions into an ionized water of 2.0E15 / cm 2 with energy of 50 KeV.
KR1019980037004A 1998-09-08 1998-09-08 Method for fabricating mos transistor Expired - Fee Related KR100273296B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980037004A KR100273296B1 (en) 1998-09-08 1998-09-08 Method for fabricating mos transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980037004A KR100273296B1 (en) 1998-09-08 1998-09-08 Method for fabricating mos transistor

Publications (2)

Publication Number Publication Date
KR20000019080A KR20000019080A (en) 2000-04-06
KR100273296B1 true KR100273296B1 (en) 2000-12-15

Family

ID=19549950

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980037004A Expired - Fee Related KR100273296B1 (en) 1998-09-08 1998-09-08 Method for fabricating mos transistor

Country Status (1)

Country Link
KR (1) KR100273296B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100905174B1 (en) 2002-12-30 2009-06-29 주식회사 하이닉스반도체 Semiconductor Device Formation Method

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100457222B1 (en) * 2002-06-25 2004-11-16 동부전자 주식회사 Method of manufacturing high voltage device
KR100424414B1 (en) * 2002-06-25 2004-03-25 동부전자 주식회사 Method for forming high voltage transistor
KR100521369B1 (en) 2002-12-18 2005-10-12 삼성전자주식회사 High speed and low power consumption semiconductor device and method for fabricating the same
KR100876883B1 (en) 2007-05-22 2008-12-31 주식회사 하이닉스반도체 Semiconductor device, manufacturing method thereof and gate forming method of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100905174B1 (en) 2002-12-30 2009-06-29 주식회사 하이닉스반도체 Semiconductor Device Formation Method

Also Published As

Publication number Publication date
KR20000019080A (en) 2000-04-06

Similar Documents

Publication Publication Date Title
US5612240A (en) Method for making electrical connections to self-aligned contacts that extends beyond the photo-lithographic resolution limit
JP2003179227A (en) Semiconductor device and manufacturing method thereof
US5652152A (en) Process having high tolerance to buried contact mask misalignment by using a PSG spacer
US5547903A (en) Method of elimination of junction punchthrough leakage via buried sidewall isolation
KR100273296B1 (en) Method for fabricating mos transistor
KR100292939B1 (en) Semiconductor device and manufacturing method thereof
KR20010066327A (en) A method for fabricating dual gate electrode
KR100323718B1 (en) Method for manufacturing of semiconductor device
KR100320436B1 (en) Method for manufacturing mosfet
KR0129984B1 (en) Semiconductor device and manufacturing method
US7259070B2 (en) Semiconductor devices and methods for fabricating the same
KR100347149B1 (en) Manufacturing method for semiconductor device
KR100273299B1 (en) Method for fabricating mos transistor
KR100625392B1 (en) Manufacturing method of semiconductor device
KR100305205B1 (en) Manufacturing method of semiconductor device
KR100274979B1 (en) Contact formation method in semiconductor device
KR100609584B1 (en) Manufacturing method of semiconductor device
KR100280530B1 (en) Method for forming internal connection layer of semiconductor device
KR100313505B1 (en) Manufacturing method for semiconductor memory
KR100309645B1 (en) Semiconductor device and fabricating method thereof
KR100226496B1 (en) Method of manufacturing semiconductor device
JPH09321287A (en) Fabrication of semiconductor device
KR100252857B1 (en) Manufacturing method of semiconductor device
KR100273685B1 (en) Method for forming semiconductor device
KR20030001750A (en) method for manufacturing of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

FPAY Annual fee payment

Payment date: 20090828

Year of fee payment: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20100903

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20100903

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000