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KR100272508B1 - 내부전압(vdd) 발생회로 - Google Patents

내부전압(vdd) 발생회로 Download PDF

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KR100272508B1
KR100272508B1 KR1019970068193A KR19970068193A KR100272508B1 KR 100272508 B1 KR100272508 B1 KR 100272508B1 KR 1019970068193 A KR1019970068193 A KR 1019970068193A KR 19970068193 A KR19970068193 A KR 19970068193A KR 100272508 B1 KR100272508 B1 KR 100272508B1
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Abstract

본 발명은 공정변화에 대한 신뢰성을 갖는데 적당한 내부전압 발생회로에 관한 것으로서, 외부전원을 이용해서 내부전원을 생성하는 내부전압 발생회로에 있어서, 상기 외부전원을 받아 기준전압으로 발생하는 기준전압 발생부와, 상기 기준전압 발생부에서 발생된 기준전압을 내부전압 레벨로 증폭시키는 내부전압 레벨 증폭부와, 상기 내부전압 레벨 증폭부에서 기준전압을 증폭시킬때의 공정변화를 보상하는 공정변화 보상부와, 그리고 상기 증폭된 내부전압 레벨에 의하여 구동하는 드라이버부를 포함하여 구성됨을 특징으로 한다.

Description

내부전압(Vdd) 발생회로{INTERNAL VOLTAGE GEBERATION CIRCUIT}
본 발명은 내부전압 발생(Vdd Generator)회로에 관한 것으로 특히, 공정변화에 대한 신뢰성을 갖는데 적당한 내부전압 발생회로에 관한 것이다.
일반적으로 회로 내에 특정 노드(Node)의 AC 임피던스(Impedance)를 낮추어 주고, DC 레벨(Level)을 안정화하여 그 노드의 전압을 내부 전원으로 사용하는 것이 필요할 때가 있다.
그런데 이러한 두 가지 요구 조건을 함께 만족시키는 것은 어렵기 때문에 그 중 한 가지만 강조를 하게 되는데 로우(Low) 임피던스라는 면에 초점을 둔 것을 내부 전원(Internal Voltage Source)이라 하고, 온도나 외부 전압 변동에 대해 안정하게 일정한 전압을 공급해주는 회로를 기준 전압 발생기(Voltage Reference Generator)라고 하며, 우수한 내부 전원을 확보하기 위해서는 이 들을 연계해서 설계하여야 한다.
한편, 외부 전원 전압과 외부 온도 변화에 무관하게 항상 일정한 전압을 공급하는 기준전압 발생기를 설계하기 위해서는 물리적 상수(Physical Constant)에 기초를 둔 전압을 사용하여야 하며 여기에 대표적인 것으로는 PN 정션의 빌트-인(Built-in) 전압과 MOS 구조의 문턱전압(Threshold Voltage)이 있다.
이 값들은 소자의 크기보다는 공정 조건에만 의존하는 특성이 있기 때문에 설계 변수들이 적어서 기준전압으로 사용하기 편리하다. 따라서 주변 회로를 설계하여 온도에 따른 변동(온도 계수)을 최소화하는 것이 관건이며 이 방법에 따라 다양한 회로 형태가 제안되어 왔다.
그리고 외부 전압, 온도, 제조 공정 등의 변화에 영향을 받지 않는 일정한 기준 전압을 발생한 뒤 이를 내부 전원 전압이 변동하는 경우 그 변동을 검출하여 그 결과에 대응해서 고속으로 피드백(Feedback)을 걸어 그 변동을 억제하게 된다.
따라서 내부 전원 전압 회로는 정확한 기준 정전압 회로와 고속 피드백 루프 및 대용량 전류 공급능력이 필요하다.
이하, 첨부된 도면을 참고하여 종래의 내부전압 발생회로에 관하여 설명하면 다음과 같다.
도 1은 종래의 내부전압 발생회로를 나타낸 회로도이다.
도 1에 도시한 바와 같이 외부 전압을 받아 기준(Reference)전압을 발생시키는 기준전압(Vref) 발생부(10)와, 상기 기준전압 발생부(10)로부터 발생된 기준전압을 내부전압 레벨(Level)까지 증폭시키는 내부전압 레벨 증폭부(20)와, 상기 내부전압 레벨 증폭부(20)에서 내부 전원 전압 레벨까지 증폭된 값에 의해 내부 전원 전압을 구동하는 드라이버(Driver)부(30)를 포함하여 구성된다.
여기서 상기 기준전압 발생부(10)는 내부 전원 전압의 변동에 무관하게 바이어스 전압을 발생하는데, 그 구성은 다음과 같다.
먼저, 게이트를 공유하는 제 1, 제 2 nMOS 트랜지스터(11,12)와, 상기 제 2 nMOS 트랜지스터(12)의 소스 단자에 직렬로 연결되어 Vss 전원에 접속되는 저항(R)(13)과, 상기 제 1, 제 2 nMOS 트랜지스터(11,12)의 공유된 게이트 노드에 드레인 단자가 접속되는 제 1 pMOS 트랜지스터(14)와, 상기 제 1 pMOS 트랜지스터(14)와 게이트를 공유하고 소스 단자가 Vcc 전원에 연결되는 제 2 pMOS 트랜지스터(15)를 포함하여 구성되고, 상기 제 1, 제 2 pMOS 트랜지스터(14,15)의 공유된 게이트 노드는 상기 제 2 pMOS 트랜지스터(15)의 드레인 단자에 접속되어 기준전압이 출력되는 노드가 된다.
상기와 같이 구성된 기준전압 발생부(10)는 상기 제 1, 제 2 pMOS 트랜지스터(14,15)가 동일한 트랜지스터라고 하면 게이트를 공유하고 있으므로 포화 영역(Saturation Region)에서는 상기 제 1, 제 2 pMOS 트랜지스터(14,15)를 통하여 흐르는 전류는 같게 된다.
이어, 상기 내부전압 레벨 증폭부(20)는 Vcc 전원과 Vss 전원 사이에 직렬로 연결되는 4개의 pMOS 트랜지스터로 구성되는데 상기 기준전압 발생부(10)의 출력되는 노드에 게이트가 접속되고 소스 단자는 Vcc 전원에 연결되는 제 3 pMOS 트랜지스터(16)와, 상기 제 3 pMOS 트랜지스터(16)의 드레인 단자에 소스 단자가 접속되고 드레인 단자는 게이트에 접속되는 제 4 pMOS 트랜지스터(17)와, 상기 제 4 pMOS 트랜지스터(17)의 드레인 단자에 소스 단자가 접속되고 드레인 단자는 게이트에 접속되는 제 5 pMOS 트랜지스터(18)와, 상기 제 5 pMOS 트랜지스터(18)의 드레인 단자에 소스 단자가 접속되며 드레인 단자는 게이트와 접속되면서 Vss 전원에 연결되는 제 6 pMOS 트랜지스터(19)로 이루어진다.
한편, 상기 제 3 pMOS 트랜지스터(16)의 드레인 단자와 제 4 pMOS 트랜지스터(17)의 소스 단자가 공유된 지점이 상기 내부전압 레벨 증폭부(20)의 출력노드가 된다.
그리고 상기 드라이버부(30)는 내부전압 레벨 증폭부(20)의 출력노드를 통해 출력되는 내부 전원 전압 레벨 값(VLR)과 내부 전원 전압 값(Vdd)의 전압차를 검출하는 비교기(21)와, 상기 비교기(21)의 비교 결과에 의해 구동되는 제 7 pMOS 트랜지스터(22)와, 상기 제 7 pMOS 트랜지스터(22)의 드레인 단자에 드레인 단자가 접속되고 소스 단자는 Vss 전원에 연결되는 제 3 nMOS 트랜지스터(23)로 구성된다.
여기서 상기 제 7 pMOS 트랜지스터(22)의 드레인과 제 3 nMOS 트랜지스터(23)의 드레인 공통으로 접속되어 피드백(Feedback)되면서 내부전압(Vdd)을 출력하게 된다.
상기와 같이 구성된 종래의 내부전압 발생회로의 상기 기준전압 발생부(10)에서 상기 제 1 pMOS 트랜지스터(14)의 게이트 단자에 흐르는
Figure pat00001
이고, 동일한 공정으로 형성되므로
Figure pat00002
라고 하면 포화영역에서 공통 게이트에 흐르는 전류는
Figure pat00003
여기서 (V_T1 = V_T2 )
Figure pat00004
이 된다.
정리하면
Figure pat00005
이 되어 Vcc와는 무관한 전류가 흐르게 된다.
여기서 상기 VGS1은 제 1 nMOS 트랜지스터(11)의 게이트와 Vss에 연결된 소오스간의 전압이고, VGS2는 제 2 nMOS 트랜지스터(12)의 게이트와 저항(R)에 연결된 소오스간의 전압이며, k1, k2는 각각 제 1, 제 2 nMOS 트랜지스터(11,12)의 k값이다.
한편, VT1, VT2, VTP는 각각 제 1, 제 2 nMOS 트랜지스터(11,12) 및 제 1 pMOS 트랜지스터(15)의 문턱전압(Threshold Voltage)이다.
그리고
Figure pat00006
Figure pat00007
이 되고,
Figure pat00008
이기 때문에
Figure pat00009
이 된다.
여기서 VGS4는 제 2 pMOS 트랜지스터(15)의 게이트와 소오스간의 전압이다.
따라서 내부전압V_LR =3( vert Vtp vert + alpha ) 이므로 내부전압은 공정(Vtp)의 변화를 3배 증폭시켜서 나오는 값이므로 내부전압 값은 공정변화에 민감하다.
즉, 문턱전압은 기판의 불순물 농도, 소오스-드레인 확산층 깊이, 게이트 산화막의 두께 등 여러 가지 제조 공정상의 변수들에 의해 영향을 받게 된다. 만일 제조 공정상의 변수에 의해 문턱 전압이 변화했을 경우에 내부전압 VLR은 결과적으로 문턱전압의 변화량의 3배 만큼 변하게 된다.
여기서 μ는 이동도(Mobility)이고, COx는 옥사이드 커패시턴스(Oxide Capacitance)이고, W는 채널 폭(Channel Width)이며, L은 채널 길이(Channel Length)이고, k3, k4는 각각 제 1, 제 2 pMOS 트랜지스터(14,15)의 k값이다.
그리고 상기 드라이버부(30)는 내부전압 값을 구동 능력이 크게 바꾸어진 형태로 내부전압 레벨이 곧 드라이버부(30)의 레벨이 된다.
그러나 이와 같은 종래의 내부전압 발생회로에 있어서 다음과 같은 문제점이 있었다.
첫째, 내부전압은 공정변화에 민감하여 공정변화량을 3 배 증폭하여 내부전압 레벨로 변화되는데 번-인(Burn-in)시에 공정변화에 따라 내부전압 레벨이 달라지므로 정확한 번-인을 진행할 수 없기 때문에 칩에 대한 신뢰도가 떨어진다.
둘째, 내부전압 레벨을 맞추기 위해서 트리밍(Triming) 회로를 추가해야하기 때문에 부가적인 노력이 필요하다.
즉, 트리밍 회로는 공정상의 변수에 의해 내부 전압에 변동이 생겼을 경우 원하는 레벨로 맞춰주기 위한 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 공정변화의 보상을 통해 내부 전원 전압 레벨을 일정하게 유지시킴으로써 칩에 대한 신뢰도를 향상시키는데 적당한 내부전압 발생회로를 제공하는데 그 목적이 있다.
도 1은 종래의 내부전압 발생회로를 나타낸 회로도
도 2는 본 발명에 의한 내부전압 발생회로를 나타낸 회로도
도면의 주요 부분에 대한 부호의 설명
40 : 기준전압 발생부 50 : 내부전압 레벨 증폭부
60 : 공정변화 보상부 70 : 드라이버부
31,32,45 : nMOS 트랜지스터 33,41 : 저항
34,35,36,37,38,39,44 : pMOS 트랜지스터 43 : 비교기
상기와 같은 목적을 달성하기 위한 본 발명에 의한 내부 전원 전압 발생회로는 외부전원을 이용해서 내부전원을 생성하는 내부전압 발생회로에 있어서, 상기 외부전원을 받아 기준전압으로 발생하는 기준전압 발생부와, 상기 기준전압 발생부에서 발생된 기준전압을 내부전압 레벨로 증폭시키는 내부전압 레벨 증폭부와, 상기 내부전압 레벨 증폭부에서 기준전압을 증폭시킬때의 공정변화를 보상하는 공정변화 보상부와, 그리고 상기 증폭된 내부전압 레벨에 의하여 구동하는 드라이버부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 내부전압 발생회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 내부전압 발생회로를 나타낸 회로도이다.
도 2에 도시된 바와 같이 본 발명에 의한 내부전압 발생회로는 외부전압을 입력으로 받아 기준전압(Vref)을 발생시키는 기준전압 발생부(40)와, 상기 기준전압 발생부(40)로부터 발생된 기준전압을 내부전압 레벨까지 증폭시키는 내부전압 레벨 증폭부(50)와, 상기 내부전압 레벨 증폭부(50)에서 발생한 내부전압 레벨에 따라 공정변화에 의해 생긴 내부전압레벨의 변화를 보상하여 출력하는 공정변화 보상부(60)와, 상기 공정변화 보상부(60)에서 보상되며 상기 증폭된 내부전압 레벨을 입력으로 받아 내부전압을 구동하는 드라이버부(70)를 포함하여 구성된다.
여기서 상기 기준전압 발생부(40)는 내부전압의 변동에 무관하게 바이어스 전압을 발생하는데, 그 구성은 다음과 같다.
먼저, 게이트를 공유하는 제 1, 제 2 nMOS 트랜지스터(31,32)와, 상기 제 2 nMOS 트랜지스터(32)의 소스 단자에 직렬로 연결되어 Vss 전원에 접속되는 제 1 저항(R)(33)과, 상기 접속된 게이트 노드에 드레인 단자가 접속되는 제 1 pMOS 트랜지스터(34)와, 상기 제 1 pMOS 트랜지스터(34)와 게이트를 공유하고 소스 단자가 Vcc 전원에 연결되는 제 2 pMOS 트랜지스터(35)를 포함하여 구성되고, 상기 공유된 게이트는 상기 제 2 pMOS 트랜지스터(35)의 드레인 단자에 접속되어 기준전압이 출력되는 노드가 된다.
상기와 같이 구성된 기준전압 발생부(40)는 상기 제 1, 제 2 pMOS 트랜지스터(34,35)가 동일한 트랜지스터라고 하면 게이트를 공유하고 있으므로 포화 영역(Saturation Region)에서는 상기 제 1, 제 2 pMOS 트랜지스터(34,35)를 통하여 흐르는 전류는 같게 된다.
이어, 상기 내부전압 레벨 증폭부(50)는 Vcc 전원과 Vss 전원 사이에 직렬로 연결되는 4개의 pMOS 트랜지스터로 구성되는데 상기 기준전압 발생부(40)의 출력노드에 게이트가 접속되고 소스 단자는 Vcc 전원에 연결되는 제 3 pMOS 트랜지스터(36)와, 상기 제 3 pMOS 트랜지스터(36)의 드레인 단자에 소스 단자가 접속되고 드레인 단자는 게이트에 접속되는 제 4 pMOS 트랜지스터(37)와, 상기 제 4 pMOS 트랜지스터(37)의 드레인 단자에 소스 단자가 접속되고 드레인 단자는 게이트에 접속되는 제 5 pMOS 트랜지스터(38)와, 상기 제 5 pMOS 트랜지스터(38)의 드레인 단자에 소스 단자가 접속되며 드레인 단자는 게이트와 접속되면서 Vss 전원에 연결되는 제 6 pMOS 트랜지스터(39)로 이루어진다.
한편, 상기 제 3 pMOS 트랜지스터(36)의 드레인 단자와 제 4 pMOS 트랜지스터(37)의 소스 단자가 공유된 지점이 상기 내부전압 레벨 증폭부(50)의 출력노드가 된다.
이어, 상기 공정변화 보상부(60)는 상기 내부전압 레벨 증폭부(50)의 출력단에 드레인 단자가 접속되고 소스 단자가 제 2 저항(R)(41)에 직렬로 연결해서 Vss 전원에 연결되는 제 3 nMOS 트랜지스터(42)로 구성된다.
한편, 상기 공정변화 보상부(60)는
I_1 =I_2 +I_3 이고,
Figure pat00010
이다.
만약, vert Vtb vert 가 높게 공정 되면 제 3 nMOS 트랜지스터(42)를 통해 I_3값이 커지고, vert Vtb vert 가 낮게 공정 되면 상기 제 3 nMOS 트랜지스터(42)를 통해 I_3값이 감소한다.
따라서 vert Vtb vert 공정의 변화를 피드백(Feedback)회로인 상기 제 3 nMOS 트랜지스터(42)와 제 2 저항(41)을 통해 보상한다.
여기서 상기 제 3 nMOS 트랜지스터(42)는 낮은 문턱전압을 갖는 트랜지스터를 사용함으로 안정하게 문턱전압을 조절할 수 있기 때문에 vert Vtb vert 공정의 변화를 확실하게 보상한다.
한편, Vtb는 내부전압 레벨 증폭기(50)의 제 5, 제 6 pMOS 트랜지스터(38,39) 사이의 전위를 나타낸다.
그리고 상기 드라이버부(70)는 내부전압 레벨 증폭부(50)의 출력노드를 통해 출력되는 내부전압 레벨 값(VLR)과 출력전압(Vdd)의 전압차를 검출하는 비교기(43)와, 상기 비교기(43)의 비교 결과에 게이트가 접속되고 소스 단자는 Vcc 전원에 연결되어 구동되는 제 7 pMOS 트랜지스터(44)와, 상기 제 7 pMOS 트랜지스터(44)의 드레인 단자에 드레인 단자가 접속되고 소스 단자는 Vss 전원에 연결되는 제 3 nMOS 트랜지스터(45)로 구성된다.
상기와 같이 구성된 드라이버부(70)의 동작은 Vdd 단자로부터 부하에 과도한 전류가 유입되면 Vdd 전압이 순간적으로 하강한다. 이때 Vdd 전압이 VLR보다 낮아지면 비교기(43) 동작에 의해 제 7 pMOS 트랜지스터(44) 전압이 더욱 하강하여 제 7 pMOS 트랜지스터(44)가 온(ON)이 되므로 부하에 전류가 공급되어 Vdd 전압이 상승하기 시작한다.
만약, Vdd 전압이 VLR보다도 커지면 이번에는 제 7 pMOS 트랜지스터(44)의 게이트 전압이 상승하여 제 7 pMOS 트랜지스터(44)가 오프(OFF)되므로 Vdd는 상승을 멈춘다.
상기 Vdd의 하강 폭이 큰 만큼 제 7 pMOS 트랜지스터(44)의 게이트 전압도 더욱 하강하게 되므로 Vdd는 보다 빨리 상승한다. 또한, 제 7 pMOS 트랜지스터(44)의 사이즈(Size)가 커서 고속으로 전류를 흘려줌으로 Vdd의 변동폭도 그 만큼 감소한다.
여기서 상기 제 7 pMOS 트랜지스터(44)의 드레인과 제 3 nMOS 트랜지스터(45)의 드레인 공통으로 접속되어 상기 비교기(43)로 피드백 되면서 내부전압(Vdd)을 출력하게 된다.
이상에서 설명한 바와 같이 본 발명에 의한 내부전압 발생회로에 있어서 다음과 같은 효과가 있다.
첫째, 기준전압을 내부전압 레벨로 증폭시킬 때 발생하는 공정변화 보상기를 통해 공정변화를 보상하여 안정된 내부전압 레벨을 유지할 수 있으므로 번-인시에 내부전압의 변화에 의한 칩의 신뢰성을 향상시킬 수 있다.
둘째, 공정변화 보상기를 구성하여 내부전압 레벨을 일정하게 유지하기 위한 트리밍 회로가 필요하지 않기 때문에 쉽게 내부전압을 정확하게 맞출 수 있다.

Claims (3)

  1. 외부전원을 이용해서 내부전원을 생성하는 내부전압 발생회로에 있어서,
    상기 외부전원을 받아 기준전압으로 발생하는 기준전압 발생부와,
    상기 기준전압 발생부에서 발생된 기준전압을 내부전압 레벨로 증폭시키는 내부전압 레벨 증폭부와,
    상기 내부전압 레벨 증폭부에서 기준전압을 증폭시킬 때의 공정변화를 보상하는 공정변화 보상부와, 그리고
    상기 증폭된 내부전압 레벨에 의하여 구동하는 드라이버부를 포함하여 구성됨을 특징으로 하는 내부전압 발생회로.
  2. 제 1 항에 있어서,
    상기 공정변화 보상부는 상기 내부전압 레벨 증폭부의 출력단에 드레인 단자가 접속되고 소스 단자가 제 2 저항에 직렬로 연결해서 Vss 전원에 연결되는 제 3 nMOS 트랜지스터로 구성된 피드백 회로임을 특징으로 하는 내부전압 발생회로.
  3. 제 2 항에 있어서,
    상기 제 3 nMOS 트랜지스터는 낮은 문턱전압을 갖는 트랜지스터로 구성됨을 특징으로 하는 내부전압 발생회로.
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