KR100200058B1 - 반전 주입물을 분리시키는 방법 - Google Patents
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Abstract
에미터가 벽으로 둘러싸인 바이폴라 접합 트랜지스터의 성능을 개선시키는 방법 및 이 방법으로부터 제조되는 개선된 에미터가 벽으로 둘러싸인 바이폴라 접합 트랜지스터가 개시되어 있다. 상기 방법은 분리 산화물 및 에미터 - 베이스 영역을 교차하는 부분에 P - 형 도우펀트, 바람직하게는 붕소를 도입시키는 것이다. 선택 주입은 상기 트랜지스터의 기능에 아무런 영향을 주지 않으며 그 제조공정을 별로 복잡하게 하지 않고 공지된 에미터가 벽으로 둘러싸인 바이폴라 접합 트랜지스터에 있어 진성 베이스 붕소 차폐 및 산화물 충전에 대한 공치된 문제점을 해결한다.
Description
제1a도 및 제1b도는 본 발명의 한 실시예에 따른 BiCMOS 구조의 단면도.
제2a도 내지 제2o도는 본 발명을 합체하여 BiCOMOS 디바이스를 제조하는 공정단계의 예시도.
본 발명은 반도체 디바이스 및 이를 제조하는 방법에 관한것이다. 더 구체적으로는, 바이폴라 접합 트랜지스터 (Bipolar junction transistor : 이하 BJT 라 한다) 의 성능을 개선시키기 위하여 본 발명의 한 실시예에서는 붕소와 같은 p - 형 도우펀트를 선택적으로 주입하는 방법이 교습되어 있다.
BJT 및 이를 반도체 웨이퍼상에 제조하는 방법이 공지되어 있다. 크기가 감소된 BJT 를 제조하기 위하여는, 가끔은 에미터가 벽으로 둘러싸인 그러한 트랜지스터를 제조하는 것이 바람직하다. 에미터가 벽으로 둘러싸인 (walled emitter) BJT 는 상기 트랜지스터의 에미터가 분리 산화물과 교차하는 BJT 이다. 일반적으로는, 에미터가 벽으로 둘러싸인 트랜지스터는 트랜지스터당 감소된 레이아웃 (layout) 면적을 필요로한다. 에미터가 벽으로 둘러싸여 있지않은 BJT 와 비교해보면, 상기 에미터는 상기 분리 산화물로부터 분리되어 그 결과로 얻어지 구조는 모든 에지상에 일반적으로 균일한 에미터 - 베이스 에지 프로필을 지닌다. 이러한 형태의 트랜지스터는 보통, 주어진 석판 인쇄 기술에 대하여 에미터가 벽으로 둘러싸인 BJT 보다 큰 레이아웃 면적을 필요로 한다.
벽으로 둘러싸인 에미터는 여러 단점을 지니는데, 그 중에서도 상기 벽으로 둘러싸인 에미터의 에지에서 콜렉터 - 에미터 누설 전류 (ICEO) 가 있다는 저미다. ICEO는 상기 트랜지스터의 베이스 단자가 주어진 콜렉터 - 에미터 전압으로 바이어스되지 않는 경우 콜렉터 및 에미터사이에 흐르는 전류이다. 일반적으로, ICEO는 상기 트랜지스터가 항복(breakdown) 전압에서 동작되는 경우가 아니라 다시 말하면, ICEO가 이상적인 상태에서 제로(0) 값인 경우가 아니라, 정상동작 영역내에서 콜렉터 - 에미터 전압이 유지되는 경우에 측정된다.
ICEO는 여러 인자에 기인하여 제로값이 될 수 없다. 상기 벽으로 둘러싸인 에미터 에지는 전계 산화물내로의 진성 베이스 붕소 차폐에 기인하여 베이스 폭 및/또는 이동 전하 캐리어 농도를 감소시킬 수 있다. 이러한 베이스 폭의 감소는 ICEO를 증가시킬 수 있다.
또한, 전계 산화물 영역에 존재하는 산화물 충전은 상기 벽으로 둘러싸인 에미터이 에지에서 p - 형 진성 베이스 영역을 반전시킬 수 있으므로 베이스 폭 및/또는 이동 전하 캐리어 농도를 감소시킨다. 또한, 이러한 결과에 이하여 ICEO가 증가된다.
상기 디바이스가 주입 확산된 폴리 실리콘 에미터 디바이스로 제조되는 경우에도 베이스 폭은 벽으로 둘러싸인 에미터 에지에서 감소될 수 있다. 그러한 디바이스에서는, 분리 산화물 윈도우가 진성 베이스 영역을 한정하는 윈도우보다 큰 경우 산화물이 베이스 및 에미터 사이에 존재하는 능동 윈도우(active window) 를 에칭하여 그의 영역을 넓힐 수 있다.
벽으로 둘러싸인 에미터에서 ICEO누설을 감소시키거나 제어하는 공지된 방법은 일반적으로 BJT 의 성능을 감소시키는 경향이 있었다.
예를들면, 베이스 영역에서 베이스 폭을 증가시키거나 이동 전하 캐리어 농도를 증가시키는 경우 베이스 영역의 전하 이동 시간을 증가시키고 BJT 의 기생 캐패시턴스를 증가시킴으로써 상기 BJT 의 성능이 감소된다.
분리 영역의 에지에 존재하는 새의 부리형태를 관통하며 벽으로 둘러싸인 에미터의 에지에서 베이스 폭 및 충전을 증가시키는 높은 에너지 및 적은 선량의 2 차적인 베이스 주입을 사용하는 것도 공지되어 있다. 불행히도, 이러한 방법은 기생 캐패시턴스를 증가시키는 동시에 상기 디바이스의 베이스 접합 깊이 및 상기 트랜지스터에 대한 전기 이동 시간 모두를 증가시킨다.
에미터가 벽으로 둘러싸인 BJT 에서 ICEO전류를 제어하는 신규한 방법이 공지된 기술의 조악한 성능을 지니지 않고서 개발될 수 있는 경우에는 상당한 잇점이 있다.
[발명의 요약]
에미터가 벽으로 둘러싸인 BJT 의 성능을 개선시키는 방법 및 이 방법으로부터 제조되는 BJT 가 본 명세서에서 기술된다. 상기 방법은 분리 산화물 영역 및 에미터 - 베이스 영역이 교차되는 부분에 붕소나 또 다른 p - 형 도우펀트를 선태적으로 도입시키는 단계를 포함한다.
이와같이 붕소를 선택적으로 도입시키는 것은 여러 잇점을 지닌다. 상기 붕소는 전계 산화 공정 단계동안 진성 베이스의 붕소 차폐를 보상하므로, 전계 산화물에 인접한 영역에서 반전되는 경향을 감소시킨다. 또한, 상기 붕소는 검사되지 않는 경우라도 상기 p - 형 베이스 영역의 반전을 야기시키거나 상기 p - 형 베이스 영역의 반전에 기여할 수 있는 전계 산화물의 산화물 충전을 보상한다.
상기 진성 베이스의 붕소 차폐 및 상기 산화물 충전 모두를 보상함으로써, 바람직한 베이스 폭이 에미터 분리 에지에서 유지될 수 있으며 ICEO가 감소될 수 있다. 상기 ICEO를 감소시킬 경우에는 잡음 마진이 증가되어 신호대 잡음비가 개선된다.
이러한 기술은 공지된 기술보다 유리한 여러 잇점을 지닌다.
상기 붕소는 상기 디바이스이 기생 캐패시턴스를 단지 소규모로 증가시키는데, 이는 바람직한 BJT 성능, 구체적으로는 상기 BJT 의 베이스 이동 시간을 유지한다. 또한, 붕소주입 공정단계는 제조 공정의 복잡성에 있어 최소한의 증가를 필요로하며, 예를 들면 본 명세서에서 참고사항으로 적절하게 합체되는 Peltzer 의 미합중국 특허 제 3,648,125 호에서와 같은 표준 ISOPLANAR 또는 관련된 분리 방법내에 용이하게 통합될 수 있다.
본 발명은 공지된 산화물 분리 방법내에 자기 정렬된 반전 주입 단계 및 어닐링(annealing) 단계를 도입시킨다. 본 발명은 결과적으로 에미터 및 베이스 사이에 존재하는 새의 부리(bird's beak)형태에 근접해서 붕소를 조절 배치하는 것인데, 이는 대부분의 능동적인 진성 베이스에 영향을 주지 않고서도 에미터 에지에서 ICEO누설 전류를 감소시킨다.
또한, 본 발명은 종래의 수직형 트렌치 분리 방법에도 도입될 수 있다. 반전 주입단계 및 어닐링 단계는 트렌치 희생 마스크 에칭단계 다음에 그리고, 실리콘 렌치 에칭 단계전에 이행된다. 이러한 방식에서는, 붕소 농도가 산화물 분리 방법에서와 동일한 방식으로 상기 트렌치의 상부 에지에서 증가된다. 이것에 의하여 능동 디바이스가 상기 트렌치에 대하여 벽으로 둘러싸여질수 있다.
본원에 제시된 본 발명의 특징 및 잇점에 대한 보다 나은 이해는 본 명세서의 나머지 부분 및 첨부된 도면을 참조하면 실현될 수 있다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
I. 총괄적인 설명
제1a도 및 제1b도는 바이폴라 트랜지스터(2)를 예시한 것으로, 제 1 도에 도시된 실시예에서는 NPN 트랜지스터이다. 제 1b 도의 단면도는 제 1a 도에 도시된 에미터(35)를 통하여 취해진 것이다. 제 1 도에 도시된 실시예에 있어서의 기판은 대략 11013및 11016/cm3사이에 존재하며, 바람직한 범위로서는 21014및 31015/cm3도우펀트 농도를 지니는 p - 기판이다. 이러한 기판 상부에는 감압 상태로 도우핑된 n - 형 에피택셜 실리콘층이 성장되며 이 에픽택셜층에서 디바이스가 제조된다.
상기 NPN 트랜지스터(2)는 두껍게 도우핑된 매몰층(12) 및 콜렉터 싱크 영역(13)과 함께 제공되며, 상기 매몰층(12) 및 콜렉터 싱크영역(13) 모두는 콜렉터 접점(36) 및 콜렉터(21) 사이에 저 저항 접속영역으로 제공한다. 바람직한 실시예에 있어서의 매몰층(12) 및 싱크 영역(13)은 대략 51017및 11020/cm3사이에 존재하며, 바람직한 범위로는 대략 51018및 11020/cm3사이에 존재하는 최고 도우펀트 농도로 도우핑된다.
p+ 채널 정지영역(19)은 상기 NPN 트랜지스터 및 인접 디바이스 사이에 제공되어, 상기 매몰층(12)을 인접 디바이스와 접속시킬 우려가 있는 얇게 도우핑된 기판의 표면 반전을 방지한다. 트랜지스터(2) 및 다른 트랜지스터 사이, 그리고 싱크 영역(12) 및 베이스(15) 사이에는 산화물 분리영역(31)이 제공되어 있으며, 상기 산화물 분리 영역(31)은 디바이스 분리를 위해 SiO2인 것이 전형적이다. 붕소 주입 영역(23)은 산화물 분리영역(31) 및 베이스 영역(15)을 교차하는 부분에 배치되어 있다. 그러한 붕소 주입 영역(23)은 실질적으로 외인성 베이스 영역(23)의 도우펀트 농도를 변환시키지 않는다. 그러나, 전계 산화물 영역에 인접한 진성 베이스 영역의 에지에서는 상기 붕소 주입 영역이 실질적으로 상기 전계 산화물내로의 붕소 외부 확산을 보상한다. 어떤 실시예에서의 그러한 주입물은 제 1b 도에 도시된 바와 같이 상기 전계 산화물에 바로 인접한 영역에서 베이스 폭을 약간 증가시켜서 외부로 확산하는 붕소에 대한 완전한 보상을 확실하게 한다.
단일의 데포지트된 다결정질 실리콘( 폴리 실리콘 )층으로 부터 상기 디바이스의 표면을 따라서는 레지스터(39), 베이스 접점(37), 에미터 접점(35), 및 콜렉터 접점(36)이 형성되어 있다 에미터 영역(38)은 에미터 접점(35)으로부터 단결정질 에피택셜층내로 확산된다. 상기 바이폴라 에미터 접점(35)의 측벽상에는 측벽 산화물(49)이 제공된다. 영역(35)이 본 명세서에서 에미터 접점으로서 언급되며 영역(38)이 본 명세서에서 에미터로 언급되어 있지만, 본 기술에 통상의 지식을 지닌 자는 가끔 영역(35, 38)을 한데묶어 에미터로서 통칭할 수 있다는 점을 이해하여야 한다. 이는 의미상 아무런 차이가 없다는 것을 뜻한다.
상기 p+ 바이폴라 트랜지스터 베이스 접정(37) 상에는 고융점 금속 실리사이드 접점(51)이 형성된다. 상기 측벽 스페이서 산화물 영역(49) 사이에 존재하는 에미터 접점(35)의 상부면을 따라서는 분리 실리사이드 접점(53)이 제공된다. 마찬가지로, 상기 콜렉터 접점(36)에 대해서도 실리사이드 접점(51)이 제공된 것이다.
상기와 같은 구조는 상호 접속 목적으로 사용되는 금속층(57)으로부터 상기 디바이스를 절연시키기 위하여 두꺼운( 0.8 내지 1.3이고 바람직하게는 대략 1.3임) 산화물 층(53)을 포함한다. 텅스텐 플러그는 제 1 금속층 및 여러 실리사이드 영역사이에 존재하는 산화물층(59)의 개구부분을 선택적으로 충전시킬 수 있다. 부가적인 금속/산화물 상호 접속층(61, 63)이 제공될 수 있으며, 비활성화 층(69)에 의하여 표면이 덮혀질 수 있다.
II. BiCMOS 디바이스의 제조 순서
제2a도 내지 제2o도는 제1도에 예시된 바이폴라 디바이스를 제조함에 있어 본 발명을 이해하는데 매우 적합한 공정 단계를 예시한 것이다.
제2a도는 맨처음 제조 단계를 나타내는 디바이스의 단면도이다. 이러한 단계에 도달하기 위하여는, p- 반도체 기판을 노출시켜서 (산소를 제거하기 위해 가열하였음), 초기의 산화물 층이 형성되었다. 그러한 연후에는, N+ 매몰층을 주입하기 위해 상기 디바이스가 마스크되었다.
이 다음에 상기 산화물층이 마스크되지 않은 영역으로부터 에칭되고, 이후에는 얇게 주입된 보호 산화물층이 상기 에칭된 영역상에 성장된다. 이번에는 N+ 매몰층이 주입된다. 영역(12)을 형성하기 위해 사용되는 주입 에너지는, 영역(12)의 최고 도우펀트 농도가 궁극적으로는 대략 51017및 221020/cm3사이의 범위에 걸쳐 있으며, 바람직하게는 대략 11014및 11020/cm3사이의 범위에 걸쳐 있도록 대략 50 및 200 KeV 사이의 범위, 바람직하게는 대략 60 내지 800 KeV 사이에 범위에 걸쳐 있다.
상기 마스크를 제거한 다음에는 상기 매몰층을 어닐 처리하고 부가적으로 산화 처리한다. 이러한 단계는 제2b도에 도시되어 있다.
상기 산화물층을 벗겨내고 얇게 주입된 전계 보호 산화물(11)이 성장된다.
그러한 연후에는 P+ 채널 정지물을 주입하기 위해 상기 디바이스를 마스크하고 상기 P+ 채널 정지물이 주입된다. 상기 채널 정지 영역(19)을 형성하는데 사용되는 주입 에너지는, P+ 채널 정지영역의 최고 도우펀트 농도가 궁극적으로는 대략 12017내지 11018/cm3사이의 범위에 걸쳐 있도록 대략 50 내지 200 KeV 의 범위, 바람직하게는 대략 140 내지 200 KeV 사이의 범위에 걸쳐있다. 상기 P+ 영역은 붕소로 도우핑되는 것이 바람직하다. 레지스트를 제거하고 상기 디바이스가 어닐처리된다.
제2c도에 도시된 바와 같이, 상기 채널 정지 영역 및 산화물층을 제거한 다음에는, 예로 대략 1.1의 두께를 지니는 n- 형으로 도우핑된 에피택셜 실리콘층(21)이 기판 표면 전반에 걸쳐 성장되고, 이 위에 얇은 산화물층(25)이 형성된다. 열(thermal)질화물층(27) 및 산화물층(29)을 샌드위치 형태로 데포지트시킨 후에는, 이 표면상에 포토레지스트 마스크를 형성하여 전계 산화물 영역이 한정되게 한다. 그 다음에는 상기 데포지트된 산화물층 및 질화물층이 에칭되어 마스크되지 않은 영역으로부터 제거된다. 상기 질화물층이 벗겨져 버린 영역에 있는 에피택셜 실리콘 층상에는 얇은 산하물 층이 잔재한다.
상기 질화물 에칭 단계 다음으로 이행되는 3 가지 공정 단계는 제2c도 및 제2d도에 도시되어 있으며, 부가적인 공정단계 다음에 분리 산화물 영역 및 베이스 영역을 교차하는 부분에 보다 두껍게 도우핑된 영역을 형성하는 붕소 주입단계를 포함한다. 상기 붕소 주입 단계는, 첫번째로 대략 40 및 60 KeV 사이의 범위에 걸쳐 있는 주입 에너지와 아울러 대략 1010및 1013/cm3사이의 범위에 걸쳐 있는 선량, 바람직하게는 대략 50 KeV 의 주입에너지와 아울러 대략 1011및 1012/cm3사이의 범위에 걸쳐 있는 선량을 사용하여, 상기 질화물층이 에칭되어 제거된 영역내에 주입되게 하는것이다. 그 다음 단계로는, 잔재하는 질화물층의 마스크가 에칭되어 제거되게 하는 것이다. 마직막 단계로는, 상기 붕소 주입물이 어닐처리되게 하는 것이다. 도시된 바와 같이, 상기 붕소는 상기 마스크된 질화물 영역하부에 P+ 영역이 확장하도록 수평 확산된다. 바람직하게는, 이러한 주입물의 확산으로부터 생성된 p-n 접합이 상부에 놓여진 재료의 마스크 에지로부터 수이도록 어닐처리가 이행된다.
상기 붕소 주입물을 어닐처리한 다음에 산화물층 및 실리콘층 모두를 에칭하여 얻은 결과가 제2d도에 도시된 웨이퍼의 단면도이다. 상기 붕소가 주입된 실리콘층 대부분을 제거하여 현재 적은 영역만이 점유된다. 이러한 영역은 상기 질화물 마스크 및 수직하지 않은 에칭으로부터 얻어진 주입물의 잔류 부분하부에 확산하는 주입 부분이다.
다음에는, 제2e도에 도시된 바와같이 전계 산화물 영역이 성장된다. 이러한 산화 단계는 고압(대략 10 기압)증기에서 이행하는 것이 바람직하다. 상기 전계 산화물 영역은 상기 잔류 질화물층(27)의 하부를 밀어 올리므로, 새롭게 성장된 산화물층을, 상기 질화물층 및 n - 영역 사이에 존재하는 산화물층내로 확장하는 것을포함하는 새의 부리(bird's beak) 형태를 형성한다. p - 형의 붕소 주입 영역(23)은 상기 새의 부리 영역 바로밑에 있는 n - 재료에 잔재한다.
상기 전계 산화 단계가 이행된 다음에는, 질화물층이 벗겨지게 한다. 상기 질화물층을 벗겨내는 단계 다음에는 평탄화하는 산화 단계가 이행되어 사기 웨이퍼표면이 실질적으로 평탄하게 된다. 그러한 결과로 얻어진 구조가 제2f도에 예시되어 있다. 레지스트 재 에칭 및 또 다른 얇은 산화 단계를 사용하여 새의 부리 영역을 평탄화한 다음에는 마스크를 형성하여 싱크 영역(12)만 노출되게 한다. 제2g도에 도시된 바와 같이, 싱크 영역의 주입은 도우펀트로서 인을 사용할 경우에 대략 100 및 190 KeV 사이의 범위에 걸쳐 있는 농도를 사용하여 이행된다. 결과적으로 얻어지는 싱크 영역(12)의 도우펀트 농도는 대략 11014및 11016/cm3사이의 범위에 걸쳐 있는 농도를 사용하여 이행된다. 결과적으로 얻어지는 싱크 영역(12)의 도우펀트 농도는 대략 11018및 11020/cm3사이의 범위에 걸쳐있다. 상기 주입물을 어닐 처리한 다음에는, 마스크되지않은 부분에 베이스를 주입하여 베이스 영역(15)이 형성되게 한다.
그러한 연후에는 제2h도에 도시된 바와같이, 폴리 실리콘을 데포지트하고 도우펀트를 사용하여 선택적으로 주입하여 여러 접점이 형성되게 한다. 제2i도에 도시된 바와같이 질화물층을 데포지트하여 상기 디바이스가 대략 800 내지 900로 어닐처리되게 한다. 그러한 연후에는 제2j도에 도시된 바와같이 레지스트 마스크를 형성하고 폴리 실리콘을 에칭한 다음에 외인성 베이스 주입 단계가 이행되게 한다. 상기 외인성 베이스 주입물에 노출된 영역(23) 부분에서는, 상기 영역(23)은 전체 도우펀트 농도에 대하여 단지 적은 영향을 준다.
제2k도에 도시된 바와 같이, 실리사이드 차폐 마스크를 형성한 다음에는 질화물이 에칭되게 한다. 제2i도에 도시된 바와같이, 상기 디바이스가 어닐처리되고 산화처리되도록 하되, 상기 질화물 및 얇은 산화물층은 제2i도에 도시된 바와같이 벗겨지게 한다. 어닐처리하는 동안, 에미터 영역(15), 및 상기 외인성 베이스 영역의 잔류 부분을 형성하도록 상부에 놓여진 접점으로부터 도우펀트가 확산된다. 그러한 연후에는 질화물을 벗겨내고 얇은 산화물을 벗겨내는 단계를 이행하여 얻어진 구조가 제2m도에 도시되어 있다. 다음에는 제2n도에 도시된 바와같이 상기 디바이스의 전체 표면에 걸쳐 티타늄을 데포지트하고 하부에 놓인 실리콘과 반응하도록 가열하여 제2n도에 도시된 바와같이 실리사이드 영역(51)이 형성되게 한다. 이때, 반응되지 않은 금속을 제거한 다음에 상기 디바이스가 제2o도에 도시된 바와같이 상기 실리콘과 부가적으로 반응하기 위해 가열된다.
BJT를 형성하는데 필요한 나머지 공정단계는 발명의 명칭이High Performance Semiconductor Device 인 미합중국 특허출원 제 503,498 호에 기술되어 있다. 여기에 기술된 단계 다음으로 얻어지는 디바이스가 제1a도 및 제1b도에 도시되어 있다. 상기와 같은 출원은 본 명세서에서 참고사항으로 적절하게 합체된다.
상기한 기술 내용은 한정하기 위한 것이 아니라 예시하기 위한 것이라는 것을 이해하여야 한다. 본 발명의 여러 변형예는 본 기술에 통상의 지식을 지닌자가 본 명세서를 검토해 보면 자명해 진다. 본 발명이 어떤 실시예에서 특정한 도우펀트 농도에 대하여 예시되었지만, 도우펀트 농도의 범위가 본 발명의 범위에서 벗어나지 않고서 본원의 디바이스에 대한 여러 특징을 위해 폭넓게 사용될 수 있다는 것도 알아야 한다. 그러므로, 본 발명의 범위는 상기한 기술내용을 기준으로 결정되어서는 안되지만, 그 대신에 등가예까지 포함하는 첨부된 특허청구의 범위를 기준으로 결정되어야 한다.
Claims (1)
- 바이폴라 트랜지스터를 이루며 측벽 산화물에 인접한 부분을 적어도 지니는 일부분의 베이스 영역을 형성하는 방법에 있어서, a) 상기 베이스 영역상에 마스크를 형성하는 단계, b) 상기 마스크에 의해 노출된 영역에 동일한 도전율 형태의 도우펀트를 주입하는 단계, c) 산화물 확산 보상 영역을 형성하도록 상기 주입으로부터 얻어진 도우펀트를 상기 마스크일부 아래에 수평으로 확산시키는 단계, d) 상기 마스크로부터 노출된 영역을 에칭하는 단계, 및 e) 상기 마스크에 의해 노출된 영역에 전계 산화물 영역을 형성하는 단계를 포함하는 방법.
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