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KR0118111B1 - 바이폴라트랜지스터 - Google Patents

바이폴라트랜지스터

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Publication number
KR0118111B1
KR0118111B1 KR1019880002429A KR880002429A KR0118111B1 KR 0118111 B1 KR0118111 B1 KR 0118111B1 KR 1019880002429 A KR1019880002429 A KR 1019880002429A KR 880002429 A KR880002429 A KR 880002429A KR 0118111 B1 KR0118111 B1 KR 0118111B1
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KR
South Korea
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region
base
type
bipolar transistor
conductive type
Prior art date
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Application number
KR1019880002429A
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English (en)
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Inventor
아키오 가야누마
Original Assignee
오가 노리오
소니 가부시키가이샤
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/30—Devices controlled by electric currents or voltages
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    • H10D48/34—Bipolar devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body

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  • Bipolar Transistors (AREA)

Abstract

본 발명은 베이스취출용의 이른바 그라프트베이스 영역을 가지는 바이폴라트랜지스터에 관한 것이며, 제1도전형의 기판상에 배설된 제2도전형의 에피택셜층이 소자분리영역에 에워싸여 형성되고, 상기 제2도전형 에피택셜층중에 형성된 제1도전형의 베이스영역과, 상기 제1도전형의 베이스영역 중에 제2도전형의 에미터영역이 형성된 바이폴라트랜지스터로서, 상기 바이폴라트랜지스터가 동작할 때, 상기 베이스영역과 상기 소자분리영역 사이가 공핍(- -)영역으로 됨으로서, 콜렉터-베이스간의 기생용량이 대폭 저감되어, 고속화를 실현 가능하게 된다.

Description

바이폴라트랜지스터
제1도는 본 발명의 일실시예를 나타낸 개략단면도.
제2도는 제1도의 실시예의 요부(- -)를 확대하여 나타낸 개략단면도.
제3도는 종래의 공핍층(- - -) 형성상태의 일예를 나타낸 개략평면도.
제4도는 본 발명의 다른 실시예를 나타낸 개략단면도.
제5도 ∼ 제8도는 종래예를 나타내고,
제5도는 종래 예를 나타낸 개략단면도.
제6도는 제5도의 종래예의 요부를 확대하여 나타낸 개략단면도.
제7도는 다른 종래예를 나타낸 개략단면도.
제8도는 제7도의 종래예의 요부를 확대하여 나타낸 개략단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리 영역
23 : 섬모양 영역 ( n형 에피택셜층 ) 24 : 베이스영역
24i : 베이스활성영역 24g : 그라프트베이스영역(베이스전극취출영역)
25 : 에미터 영역 26 : 베이스취출전극
34 : 절연막 37 : 진성 (- -) 반도체 영역
본 발명은, 바이폴라트랜지스터에 관한 것이며, 특히 베이스취출용의 이른바 그라프트베이스영역을 가지는 바이폴라트랜지스터에 관한 것이다.
본 발명은, 제1도전형의 기판상에 배설된 제2도전형의 에피택셜층이 소자분리영역에 에워싸여 형성되고, 상기 제2도전형 에피택셜층중에 형성된 제1도전형의 베이스영역과, 상기 제1도전형의 베이스영역중에 제2도전형의 에미터영역이 형성된 바이폴라트랜지스터로서, 상기 바이폴라트랜지스터가 동작할 때, 상기 베이스영역과 상기 소자분리영역 사이가 공핍영역으로 됨으로써, 기생(寄生)용량의 저감을 도모하고, 고속동작을 가능하게 하는 것이다.
고속 또한 저소비전력의 바이폴라트랜지스터로서, 예를 들면 제5도에 나타낸 바와 같은 구조의 것이 알려져 있다. 이 제5도에 있어서, 예를 들면 p형의 반도체기판(1)상에 n형 반도체층이, 예를 들면 에피택셜성장에 의하여 배설되고, 이 n형 반도체 층은 산화실리콘 등의 소자분리영역(2)에 의하여 몇 개의 섬모양 영역, 예를 들면 영역(3)등으로 분리되어 있다. 이 섬모양 영역(3)의 n형 반도체층의 표면에 면하여 p형의 베이스 영역(4)이 형성되고, 이 베이스영역(4)내에 n+형의 에미터 영역(5)이 형성되어 있다. 이 베이스영역(4)은, 대략 중앙부의 본래의 베이스 기능을 행하는 베이스 활성영역(4i)과, 베이스전극취출을 위한 고농도의 이른바 그라프트베이스영역(4g)으로 이루어져 있다. 그라프트베이스영역(4g)은 p+형 다결정실리콘층의 베이스 취출 전극(6)으로부터의 p형 불순물확산에 의하여, 또 베이스활성영역(4i)은 상기 베이스취출전극(6)을 마스크로 하는 p형 불순물주입에 의하여, 각각 형성된다. 에미터영역(5)은, 상기 베이스취출전극(6)의 최소한 측벽에 형성된 절연층(8)을 마스크로 하고, 이 절연층(8)상에 형성된 에미터취출용의 n+형 다결정실리콘층(7)으로부터의 n형 불순물도입에 의하여 형성된다. 또한, 베이스취출전극(6)에는 Al 등의 베이스전극(9B)이, 또 n+형 다결정실리콘층(7)에는 에미터전극(9E)이 각각 접속되어 있다. 그리고, 이 제5도의 예에서는, 콜렉터영역으로 되는 n형 에피택셜층의 섬모양 영역(3)에 대하여, n+형의 매입층(11) 및 n+형의 전극취출영역(12)을 통하여 콜렉터전극(9C)을 전기적으로 접속하고 있다.
이와 같은 구조의 이른바 그라프트베이스형의 바이폴라트랜지스터에 의하면, 에미터, 베이스의 자기정합화(自己整合化)에 의한 공정의 간략화, 기생용량의 저감화를 도모할 수 있고, 에미터폭의 미세화, 이른바 샬로정크션화를 도모할 수 있다.
그런데, 제6도는, 상기 트랜지스터의 이른바 그라프트베이스영역(4g) 부근의 확대도를 나타낸 것이다. 이 제6도에서도 명백한 바와 같이, 접합저면 근방의 공핍층 Dp를 통한 기생용량 Co가 크게 존재하여, 고속화의 장해로 된다. 또, 선택산화법 등에 의하여 소자분리영역(2)을 형성할 때에, 영역(2)의 경계부의 반도체 표면근방에 발생하는 이른바 버드비크 때문에, 소자치수에 불균일이 생기고, 특히 소자의 점유면적을 축소하여 고집적화를 도모할 때의 치수의 불균일이 상대적으로 커져서, 고집적화의 장해로 된다.
이런 점을 고려하여, 제7도에 나타낸 바와 같은 구조의 바이폴라트랜지스터가 제안되어 있다. 즉, 반도체 표면에 얇은 절연막(14)을 피착 형성하고, 이 절연막(14)에 대하여, 상기 소자분리영역(2)의 경계로부터 소정의 거리를 두고 창개방한 후, 상기 p+형 다결정실리콘으로 이루어지는 베이스취출전극(6)을 피착형성하고 있다. 이때의 상기 소정거리는, 전술한 소자분리영역(2)의 경계부에서의 이른바 버드비크에 의한 영향을 회피할 수 있도록 설정된다. 그밖의 구조는 상기 제5도의 예와 동일하므로, 대응하는 부분에 동일 지시부호를 붙여 설명을 생략한다.
이 제7도의 바이폴라트랜지스터에 의하면, 비교적 고정밀도로 베이스면적을 작게 할 수 있고, 기생용량의 저감을 도모할 수 있다.
그러나, 이 제7도의 그라프트베이스영역(4g)의 근방을 보면, 제8도에 나타낸 바와 같이, 그라프트베이스 영역(4g)을 에워싸도록 한 공핍층 Dp가 존재하므로, 콜렉터-베이스간 용량을 고려할 때, 접합저면부측의 용량 Co', 접합측면부측의 용량 Cs, 절연막(14)을 통하여 베이스취출전극(6)과 콜렉터영역(n형 에피택셜층)(3)에 의하여 형성되는 용량 Cox 등이 생기게 되고, 치수에 따라서는, 오히려 제5도의 구조보다도 기생용량이 커져 버릴 수도 있다.
본 발명은, 전술한 문제점을 해결하기 위하여 이루어진 것이며, 콜렉터-베이스간의 기생용량을 삭감하고, 고속화를 도모할 수 있도록 한 바이폴라트랜지스터의 제공을 목적으로 한다.
본 발명은, 전술한 문제점을 해결하기 위하여, 제1도전형의 기판상에 배설된 제2도전형의 에피택셜층이 소자분리영역에 에워싸여 형성되고, 상기 제2도전형 에피택셜층 중에 형성된 제1도전형의 베이스영역과, 상기 제1도전형의 베이스영역중에 제2도전형의 에미터영역이 형성된 바이폴라트랜지스터로서, 상기 바이폴라트랜지스터가 동작할 때, 상기 베이스영역과 상기 소자분리영역 사이가 공핍영역으로 되는 것을 특징으로 한다.
상기 베이스취출영역과 상기 소자분리영역과의 사이의 기판표면 근방이 공핍상태가 됨으로써, 콜렉터-베이스간의 기생용량이 대폭 저감되고, 고속화가 실현 가능하게 된다.
다음에, 본 발명의 실시예에 대하여 도면에 따라서 상세하게 설명한다.
제1도는, 본 발명의 일실시예로 되는 반도체 장치의 요부를 취출하여 나타낸 개략단면도이다.
이 제1도에 있어서, 예를 들면 p형의 반도체기판(21)상에 n형 반도체층이 에피택셜성장 등에 의하여 배설되고, 이 n형 반도체층은 산화실리콘 등의 소자분리영역(22)에 의하여 몇 개의 섬모양 영역, 예를 들면 영역(23) 등으로 분리되어 있다. 이 섬모양 영역(23)의 n형 반도체층의 표면에 면하여 p형의 베이스영역(24)이 형성되고, 이 베이스영역(24)내에 n+형의 에미터영역(25)이 형성되어 있다. 이 베이스영역(24)은, 대략 중앙부의 본래의 베이스의 기능을 행하는 베이스활성영역(24i)과, 베이스전극취출을 위한 고농도의 이른바, 그라프트베니스영역(24g)으로 이루어져 있다. 그라프트베이스영역(24g)은 p+형 다결정실리콘층의 베이스취출전극(26)으로부터의 p형 불순물확산에 의하여 형성되고, 또 베이스활성영역(24i)은 상기 베이스취출전극(26)을 마스크로 하는 p형 불순물주입에 의하여 형성된다. 에미터영역(25)은, 상기 베이스취출전극(26)의 최소한 측벽에 형성된 절연층(28)을 마스크로 하고, 이 절연층(28)상에 형성된 에미터취출용의 n+형 다결정실리콘층(27)으로부터의 n형 불순물도입에 의하여 형성된다.
또한, 베이스취출전극(26)에는 Al 등의 베이스전극(29B)이, 또 n+형 다결정실리콘층(27)에는 에미터전극(29E)이 각각 접속되어 있다. 그리고, 이 제1도의 예에서는, 콜렉터영역으로 되는 n형 에피택셜층의 섬모양 영역(23)에 대하여, n+형의 매입층(31) 및 n+형의 전극취출영역(32)을 통하여 콜렉터전극(29C)을 전기적으로 접속하고 있다.
여기서, 상기 p+형 다결정실리콘층의 베이스취출전극(26)은, 반도체표면에 얇게 형성된 절연막(34)상에 피착형성되어 있으며, 이 절연막(34)에 형성된 개구부(35)를 통하여 베이스취출전극(26)이 에피택셜성장층(섬모양 영역)(23)에 접촉하고, 상기 p형 불순물확산이 행해지도록 되어 있다. 이 경우, 상기 개구부(35)에 대해서는, 상기 소자분리영역(22)의 경계로부터 소정 거리를 둔 위치에 형성함으로써, 소자분리영역(22)의 경계부에 생기는 이른바 버드비크의 영향을 회피하여, 치수정밀도의 불균일을 억제하고 있다. 따라서, 그라프트베이스영역(24g)은 상기 소자분리영역(22)으로부터 소정거리를 두고 배설되게 된다.
본 발명에 있어서는, 반도체기판표면, 즉 상기 에피택셜층(의 섬모양(23))의 표면으로서, 상기 고농도의 베이스취출영역인 그라프트베이스영역(24g)과 상기 소자분리영역(22)과의 사이에 이르는 부분의 근방에, 최소한 소자의 동작상태에 있어서 공핍영역으로 되는 영역(37)을 배설한 것이고, 구체적으로는, 예를 들면 이 영역(37)을 이른바 진성 반도체영역으로 하는 것이다.
이와 같은 진성 반도체영역(37)은, 예를 들면 미리 이온주입 등에 의하여 상기 n형 에피택셜층의 n형 불순물을 없앨 정도의 p형 불순물을 도입하는 것으로 형성하면 된다. 이 밖에, 동작상태에 있어서 충분히 공핍화되는 것이라면, n-형 또는 p-형으로 되도록 상기 반도체영역(37)을 형성해도 된다.
제2도는, 동작상태에 있어서의 상기 그라프트베이스영역(24g)과 상기 소자분리영역(22)과의 사이에 걸치는 부분을 확대하여 나타낸 것이며, 영역(37)이 완전히 공핍화되어 있으므로, 공핍영역 Dp는 그라프트베이스영역(24g)과 소자분리영역(22)과의 사이에 걸쳐 중단되지 않고 형성되어 있다. 이때, 얇은 절연막(34) 아래의 기생용량 Cox'은 , 전술한 종래의 절연막(14)의 기생용량 Cox과 공핍층 Dp의 용량과의 직렬접속용량으로 되어, 대폭 저하한다. 또, 그라프트베이스영역(24g)의 측면부의 용량 Cs'은, 실효적인 공핍층 폭이 넓어져, 저하한다. 그리고, 접합저면측의 기생용량 Co'은 종래와 동일하나, 상기 용량 Cox' 및 용량 Cs'이 저하함으로써, 콜렉터-베이스간의 용량을 대폭 저감하는 것이 가능하게 되었다.
이와 같은 영역(37)을 배설하니 않을 경우에는, 콜렉터-베이스간에 바이어스전압이 인가됨으로써 공핍층이 넓어져도, 제3도에 나타낸 바와 같이, 콜렉터영역으로 되는 섬모양 영역(23)의 코너부 등에 있어서 공핍화되기 어려운 부분이 남고, 이것에 의한 기생용량을 무시할 수 없다.
이에 대하여, 상기 진성 반도체영역(n-형 영역이나 p-형 영역이라도 됨)(37)을 미리 배설하여 동작상태에서의 공핍화를 촉진함으로써, 기판표면인 섬모양 영역(23)의 표면 근방으로서, 상기 그라프트베이스영역(24g)과 소자분리영역(22)과의 사이의 부분은, 전 영역에 걸쳐 공핍층이 중단되지 않고 형성된다. 그런데, 동작시에 상기 그라프트베이스영역(24g)과 소자분리영역(22)과의 사이에 이르는 기판표면 근방에 공핍영역이 형성되도록 하기 위해서는, 상기 진성(또는 n-형, p-형) 반도체영역(37)을 배설하는 이외에, 제4도에 나타낸 바와 같이, 마이너스의 전하 Qss를 가지는 Al2O3(알루미나) 등의 절연막(34′)을 사용해도 된다. 이 제4도의 예에 있어서는, 절연막(34′)에 마이너스의 전하 Qss가 생기고 있으므로, 이 절연막(34′)의 하부의 섬모양 영역(23)의 표면 근방에 공핍층이 생기기 쉽게 되어 있으며, 최소한 동작시에는 , 상기 그라프트베이스영역(24g)과 소자분리영역(22)과의 사이에 이르는 기판표면 근방의 전 영역이 공핍층화되는 것이다. 이 공핍층화에 의하여 기생용량이 저감되는 것은 물론이다. 그리고, 본 발명은 상기 실시 예만에 한정되는 것은 아니고, 예를 들면 상기 p, n의 도전형을 서로 역으로 하여 구성해도 된다. 이 밖에, 본 발명의 요지를 일탈하지 않는 범위 내에 있어서 여러 가지의 변경이 가능하다.
이상의 설명으로부터 명백한 바와 같이, 본 발명에 관한 바이폴라트랜지스터에 의하면, 최소한 동작시에, 베이스취출영역(그라프트베이스영역)과 소자분리영역과의 사이의 기판(예를 들면 에피택셜성장층의 섬모양 영역)표면 근방이 공핍상태로 되고, 콜렉터-베이스간의 기생용량이 대폭 저감되어, 고속화가 실현 가능하게 된다.

Claims (1)

  1. 제1도전형의 기판상에 배설된 제2도전형의 에피택셜층이 소자분리영역에 에워싸여 형성되고, 상기 제2도전형 에피택셜층중에 형성된 제1도전형의 베이스영역과, 상기 제1도전형의 베이스영역중에 제2도전형의 에미터영역이 형성된 바이폴라트랜지스토로서, 상기 바이폴라트랜지스터가 동작할 때, 상기 베이스영역과 소자분리영역 사이가 공핍(空乏)영역으로 되는 것을 특징으로 하는 바이폴라트랜지스터.
KR1019880002429A 1987-04-10 1988-03-09 바이폴라트랜지스터 Expired - Lifetime KR0118111B1 (ko)

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JP62088353A JPS63253664A (ja) 1987-04-10 1987-04-10 バイポ−ラトランジスタ
JP87-88353 1987-04-10

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KR880013255A KR880013255A (ko) 1988-11-30
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