KR0178001B1 - Ferroelectric memory - Google Patents
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Abstract
본 발명은 반도체 메모리에 관한 것으로, 특히, 집적도 및 수명을 향상시킬 수 있는 강유전체 메모리(FRAM : Ferro-electric RAM : 이하 에프램이라 한다.)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly, to a ferroelectric memory (FRAM: Ferro-electric RAM) which can improve the degree of integration and lifetime.
본 발명은 복수의 비트라인쌍들; 복수의 워드라인들; 각 비트라인쌍들에 연결된 복수의 센스 증폭기들; 상기 각 비트라인쌍들에 각각 연결된 복수의 등화 수단들; 상기 각 비트라인쌍의 하나의 비트라인과 각 워드라인의 교차부에 하나의 강유전체 캐패시터와 하나의 셀스위칭 소자로 형성되고, 상기 셀스위칭 소자는 캐패시터의 일측 전극과 상기 비트라인 사이에 연결되어 워드라인에 인가되는 신호에 응답하여 스위칭되도록 형성된 복수의 메모리셀들; 상기 복수의 메모리셀들 중 공통 워드라인에 연결된 메모리셀들의 각 강유전체 캐패시터의 타측전극에 공통으로 연결된 복수의 공통전극라인들; 상기 각 비트라인쌍의 다른 하나의 비트라인과 접지 사이에 각각 연결되어 선택된 비트라인을 접지 전압으로 초기화시키는 복수의 스위칭소자들; 상기 복수의 스위칭 소자들중 하나를 선택하기 위한 디코더; 및 상기 각 비트라인쌍들 중 상기 스위칭 소자와 연결된 비트라인들에 공통으로 기준전압을 인가하는 공통기준전압공급기를 구비한 것을 특징으로하여 리드/라이트 동작을 할 수 있도록 함으로서 집적도 및 메모리 수명 연장을 할 수 있다.The present invention provides a plurality of bit line pairs; A plurality of word lines; A plurality of sense amplifiers coupled to respective bit line pairs; A plurality of equalization means connected to the respective bit line pairs, respectively; One ferroelectric capacitor and one cell switching element are formed at the intersection of one bit line and each word line of each bit line pair, and the cell switching element is connected between one side electrode of the capacitor and the bit line. A plurality of memory cells configured to be switched in response to a signal applied to the line; A plurality of common electrode lines commonly connected to the other electrode of each ferroelectric capacitor of the memory cells connected to a common word line among the plurality of memory cells; A plurality of switching elements respectively connected between the other bit line of each bit line pair and ground to initialize the selected bit line to a ground voltage; A decoder for selecting one of the plurality of switching elements; And a common reference voltage supply unit for applying a reference voltage to the bit lines connected to the switching element among the pairs of bit lines to enable read / write operations to extend integration and memory life. can do.
Description
제1도 (a), (b)는 종래 강유전체 메모리의 단위 메모리셀을 나타낸 회로도.1 (a) and (b) are circuit diagrams showing unit memory cells of a conventional ferroelectric memory.
제2도는 본 발명에 따른 강유전체 메모리의 단위 메모리 구조를 나타낸 회로도.2 is a circuit diagram illustrating a unit memory structure of a ferroelectric memory according to the present invention.
제3도는 본 발명에 따른 강유전체 메모리의 주요 부분을 나타낸 구성도.3 is a block diagram showing a main part of a ferroelectric memory according to the present invention.
제4도는 본 발명에 따른 강유전체 메모리의 데이터 독출 방법을 설명하기 위한 파형도.4 is a waveform diagram illustrating a data reading method of a ferroelectric memory according to the present invention.
제5도는 본 발명에 따른 강유전체 메모리의 데이터 기입 방법을 설명하기 위한 파형도.5 is a waveform diagram for explaining a data writing method of a ferroelectric memory according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 ; 등화수단 20 : 메모리셀10; Equalization means 20: memory cell
100 : 기준전압공급기 200 : 디코더100: reference voltage supply 200: decoder
WL : 워드라인 CL : 공통전극라인WL: word line CL: common electrode line
DL : 디코더 출력 라인 RL : 기준전압공급라인DL: Decoder output line RL: Reference voltage supply line
VL1, VL2 : 전원라인 S/A : 센스 증폭기VL1, VL2: Power Line S / A: Sense Amplifier
본 발명은 반도체 메모리에 관한 것으로, 특히, 집적도 및 수명을 향상시킬 수 있는 강유전체 메모리(FRAM : Ferro-electric RAM : 이하 에프램이라 한다.)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly, to a ferroelectric memory (FRAM: Ferro-electric RAM) which can improve the degree of integration and lifetime.
일반적으로, 이피롬(EPROM)이나 이이피롬(EEPROM)과 같은 비휘발성 메모리 장치는 데이터 리딩(Reading)시에 디램(DRAM)이나 에스램(SRAM)과 비슷한 레벨의 시간 주기를 갖는다. 그러나 라이팅(Writing)이나 이레이즈(Erase)시에는 디램이나 에스램보다 훨씬 긴 시간 주기를 갖게 되며, 특히 이피롬은 데이터를 지울 때 자외선을 조사시켜 중화시켜야 하고, 이이피름은 추가로 파워 서플라이가 필요하다.In general, nonvolatile memory devices such as EPROM or EEPROM have a time period similar to that of DRAM or SRAM during data reading. However, when writing or erasing, it has a much longer time period than DRAM or E-RAM, especially if pyramids need to be neutralized by irradiating UV rays when erasing data. need.
상기와 같이 시간 지연이나 추가 장치가 필요하다는 문제점을 해결하기 위하여 에프램이 고안되었으며, 그러한 에프램 장치는 페로일렉트릭 물질의 특징인 히스테리시스 특성을 이용하여 물질의 반전·비반전 된 분극에 따라 데이터를 센싱하고, 메모리 셸과 더미(Dummy) 메모리 셀을 비교하여 데이터를 판단하도록 되어 있다. 일반적인 에프램의 구동 장치 및 구동 방법은 US Patent Number 5414654를 참조하기 바란다.The fram has been devised to solve the problem of time delay and additional devices as described above, and the fram device uses hysteresis characteristics, which is characteristic of ferroelectric material. And sense the data by comparing the memory shell with a dummy memory cell. For a general apparatus and a driving method of the fram, see US Patent Number 5414654.
제1도의 (a), (b)는 종래 에프램의 단위 메모리셀을 나타낸 회로도로서, (a)는 2개의 트랜지스터(N1, N2)와 2개의 캐패시터(C1, C2)로 구성되며, 각 메모리 셀마다 그와 상반되는 데이터를 갖는 더미셀을 가지기 때문에 집적도 향상에 어려움이 있고, (b)는 1개의 트랜지스터(N3)와 1개의 캐패시터(C3)로 구성되어 다소 면적을 줄일 수 있지만 복수개의 메모리셀에 대응되는 기준 더미셀을 가짐으로 더미셀의 열화로 인해 수명 단축의 요인이 되며, 더미셀의 수명에 따라 메모리 장치의 수명이 결정되기 때문에 수명이 짧다는 문제점이 있다.(A) and (b) of FIG. 1 are circuit diagrams showing a unit memory cell of a conventional fram, and (a) is composed of two transistors N1 and N2 and two capacitors C1 and C2. Since each cell has a dummy cell having data opposite to that, it is difficult to improve the density, and (b) is composed of one transistor N3 and one capacitor C3, so that the area can be somewhat reduced, but a plurality of memories Having a reference dummy cell corresponding to the cell is a factor of shortening the life due to deterioration of the dummy cell, and has a short life because the life of the memory device is determined according to the life of the dummy cell.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 더미 셀을 사용하지 않고 기준 전압을 이용함으로써 집적도 향상 및 수명을 연장할 수 있는 강유전체 메모리 장치 및 그 구동 방법을 제공하는 데 있다.Disclosure of Invention An object of the present invention is to provide a ferroelectric memory device and a method of driving the same, which can improve integration and extend lifespan by using a reference voltage without using a dummy cell in order to solve the above problems.
상기의 목적을 달성하기 위한 본 발명의 장치는 복수의 비트라인쌍들; 복수의 워드라인들; 각 비트라인쌍들에 연결된 복수의 센스 증폭기들; 상기 각 비트라인쌍들에 각각 연결된 복수의 등화 수단들; 상기 각 비트라인쌍의 하나의 비트라인과 각 워드라인의 교차부에 하나의 강유전체 캐패시터와 하나의 셀스위칭 소자로 형성되고, 상기 셀스위칭 소자는 캐패시터의 일측전극과 상기 비트라인 사이에 연결되어 워드라인에 인가되는 신호에 응답하여 스위칭되도록 형성된 복수의 메모리셀들; 상기 복수의 메모리셀들 중 공통 워드라인에 연결된 메모리셀들의 각 강유전체 캐패시터의 타측전극에 공통으로 연결된 복수의 공통전극라인들; 상기 각 비트라인쌍의 다른 하나의 비트라인과 접지 사이에 각각 연결되어 선택된 비트라인을 접지 전압으로 초기화시키는 복수의 스위칭소자들; 상기 복수의 스위칭 소자들 중 하나를 선택하기 위한 디코더; 및 상기 각 비트라인쌍들 중 상기 스위칭 소자와 연결된 비트라인들에 공통으로 기준전압을 인가하는 공통기준전압공급기를 구비한 것을 특징으로 한다.An apparatus of the present invention for achieving the above object is a plurality of bit line pairs; A plurality of word lines; A plurality of sense amplifiers coupled to respective bit line pairs; A plurality of equalization means connected to the respective bit line pairs, respectively; One ferroelectric capacitor and one cell switching element are formed at the intersection of one bit line and each word line of each bit line pair, and the cell switching element is connected between one side electrode of the capacitor and the bit line. A plurality of memory cells configured to be switched in response to a signal applied to the line; A plurality of common electrode lines commonly connected to the other electrode of each ferroelectric capacitor of the memory cells connected to a common word line among the plurality of memory cells; A plurality of switching elements respectively connected between the other bit line of each bit line pair and ground to initialize the selected bit line to a ground voltage; A decoder for selecting one of the plurality of switching elements; And a common reference voltage supplier for applying a reference voltage to the bit lines connected to the switching element among the pair of bit lines.
상기의 목적을 달성하기 위한 본 발명의 데이터 독출 방법은 복수의 비트라인쌍들; 복수의 워드라인들; 복수의 센스 증폭기들; 복수의 등화수단들; 각 비트라인쌍의 하나의 비트라인과 각 워드라인의 교차부에 하나의 강유전체 캐패시터와 하나의 셀스위칭 소자로 형성되고, 상기 셀스위칭 소자는 캐패시터의 일측전극과 상기 비트라인 사이에 연결되어 워드라인에 인가되는 신호에 응답하여 스위칭되도록 형성된 복수의 메모리셀들; 상기 복수의 메모리셀들 중 공통 워드라인에 연결된 메모리셀들의 각 강유전체 캐패시터의 타측전극에 공통으로 연결된 복수의 공통전극라인들; 각 비트라인쌍의 다른 하나의 비트라인과 접지 사이에 각각 연결되어 선택된 비트라인을 접지 전압으로 초기화 시키는 복수의 스위칭 소자들; 복수의 스위칭 소자들 중 하나를 선택하기 위한 디코더; 각 비트라인쌍들 중 상기 스위칭 소자와 연결된 비트라인들에 공통으로 기준전압을 인가하는 공통기준전압공급기를 포함하는 강유전체 메모리에 있어서, 상기 등화수단을 통하여 각 비트라인쌍을 동전위로 유지한 상태에서 상기 복수의 워드라인들 중 하나의 워드라인을 선택함과 동시에 상기 디코더를 통하여 선택된 다른 하나의 비트라인의 전위를 접지전압으로 초기화시키는 단계; 상기 초기화 이후에 상기 공통전극라인에 제1전압신호를 인가함과 동시에 상기 공통 기준전압공급기를 통하여 다른 하나의 비트라인에 기준전압을 인가하는 단계; 및 선택된 워드라인에 의해 턴 온된 셀스위칭소자를 통하여 하나의 비트라인에 인가된 전압신호와, 초기화된 후에 인가된 기준 전압을 가지는 다른 하나의 비트라인의 전압신호를 센스증폭기에서 비교하여 선택된 셀데이타를 리드하는 단계를 구비한 것을 특징으로 한다.A data reading method of the present invention for achieving the above object is a plurality of bit line pairs; A plurality of word lines; A plurality of sense amplifiers; A plurality of equalization means; One ferroelectric capacitor and one cell switching element are formed at the intersection of one bit line and each word line of each bit line pair, and the cell switching element is connected between one side electrode of the capacitor and the bit line. A plurality of memory cells configured to be switched in response to a signal applied to the plurality of memory cells; A plurality of common electrode lines commonly connected to the other electrode of each ferroelectric capacitor of the memory cells connected to a common word line among the plurality of memory cells; A plurality of switching elements connected between the other bit line of each bit line pair and ground to initialize the selected bit line with a ground voltage; A decoder for selecting one of the plurality of switching elements; A ferroelectric memory including a common reference voltage supply for applying a reference voltage to bit lines connected to the switching element among the pairs of bit lines, wherein each bit line pair is maintained at a coin position through the equalization means. Selecting one word line from among the plurality of word lines and initializing a potential of another selected bit line through the decoder to a ground voltage; Applying a first voltage signal to the common electrode line after the initialization and applying a reference voltage to another bit line through the common reference voltage supplier; And a cell signal selected by comparing a voltage signal applied to one bit line through a cell switching device turned on by the selected word line and a voltage signal of another bit line having a reference voltage applied after initialization to the sense amplifier. It characterized in that it comprises a step of reading.
또한 상기의 목적을 달성하기 위한 본 발명의 데이터 기입 방법은 복수의 비트라인쌍들; 복수의 워드라인들; 복수의 센스 증폭기들; 복수의 등화 수단들; 각 비트라인쌍의 하나의 비트라인과 각 워드라인의 교차부에 하나의 강유전체 캐패시터와 하나의 셀스위칭 소자로 형성되고, 상기 셀스위칭 소자는 캐패시터의 일측전극과 상기 비트라인 사이에 연결되어 워드라인에 인가되는 신호에 응답하여 스위칭되도록 형성된 복수의 메모리셀들; 상기 복수의 메모리셀들 중 공통 워드라인에 연결된 메모리셀들의 각 강유전체 캐패시터의 타측전극에 공통으로 연결된 복수의 공통전극라인들; 각 비트라인쌍의 다른 하나의 비트라인과 접지 사이에 각각 연결되어 선택된 비트라인을 접지 전압으로 초기화시키는 복수의 스위칭 소자들; 복수의 스위칭 소자들중 하나를 선택하기 위한 디코더; 각 비트라인쌍들 중 상기 스위칭 소자와 연결된 비트라인들에 공통으로 기준전압을 인가하는 공통기준전압공급기를 포함하는 강유전체 메모리에 있어서, 상기 등화 수단을 통하여 각 비트라인쌍을 등전위로 유지한 상태에서 상기 복수의 워드라인들 중 하나의 워드라인을 선택함과 동시에 상기 센스증폭기를 통하여 기입하고자 하는 데이터를 선택된 비트라인쌍에 인가하는 단계; 상기 공통전극라인에 제1전압 신호를 인가하여 선택된 워드라인에 의해 턴 온된 셀스위칭소자를 통하여 상기 강유전체 캐패시터에 데이터를 기입하는 단계; 상기 등화 수단을 통하여 선택된 비트라인쌍을 등전위로 등화시키는 단계; 및 상기 워드라인이 선택이 완료된 시점에서 상기 디코더를 통하여 선택된 스위칭 소자를 통하여 다른 하나의 비트라인을 접지전압으로 초기화 시키는 단계를 구비한 것을 특징으로 한다.In addition, the data writing method of the present invention for achieving the above object comprises a plurality of bit line pairs; A plurality of word lines; A plurality of sense amplifiers; A plurality of equalization means; One ferroelectric capacitor and one cell switching element are formed at the intersection of one bit line and each word line of each bit line pair, and the cell switching element is connected between one side electrode of the capacitor and the bit line. A plurality of memory cells configured to be switched in response to a signal applied to the plurality of memory cells; A plurality of common electrode lines commonly connected to the other electrode of each ferroelectric capacitor of the memory cells connected to a common word line among the plurality of memory cells; A plurality of switching elements each connected between the other bit line of each bit line pair and ground to initialize the selected bit line to a ground voltage; A decoder for selecting one of the plurality of switching elements; A ferroelectric memory including a common reference voltage supply for applying a reference voltage to bit lines connected to the switching element among the pairs of bit lines, wherein each bit line pair is maintained at the same potential through the equalization means. Selecting one word line among the plurality of word lines and simultaneously applying data to be written to the selected bit line pair through the sense amplifier; Applying a first voltage signal to the common electrode line and writing data to the ferroelectric capacitor through a cell switching device turned on by the selected word line; Equalizing the selected bit line pairs to the equipotential via the equalization means; And initializing the other bit line to the ground voltage through the switching element selected through the decoder when the word line is selected.
이하 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
제2도는 본 발명에 따른 에프램의 단위 메모리 구조를 보인 회로도로서, 단위 메모리 구조는 데이터 신호 및 전압 신호를 전송하기 위하여 하나의 비트라인(B)과 하나의 반전 비트라인(/B)으로 이루어진 비트라인쌍(B, /B)과, 상기 비트라인쌍(B, /B)에 연결된 센스 증폭기(S/A)와, 상기 비트라인(B)과 반전 비트라인(/B)에 동일한 전압을 인가하기 위한 등화 수단(10)과, 상기 비트라인쌍(B, /B)에 교차하는 워드라인(WL)과, 상기 비트라인쌍(B, /B)과 워드라인(WL)의 교차부에 하나의 강유전체 캐패시터(C)와 셀스위칭소자로서의 제1 트랜지스터(T1)로 구성되며, 상기 제1 트랜지스터(T1)는 상기 캐패시터(C)의 일측 전극과 상기 비트라인(B) 사이에 연결되어 워드라인(WL)에 인가되는 신호에 응답하여 스위칭 되도록 형성된 메모리셀(20)과, 상기 메모리셀(20)의 강유전체 캐패시터(C)의 타측전극에 연결되어 상기 캐패시터(C)에 인가되는 전압을 제어하기 위한 신호를 전달하는 공통전극라인(CL)과, 상기 반전 비트라인(/B)와 접지 사이에 연결되며 스위칭 신호에 의해 반전 비트라인(/B)의 전압을 접지 전압으로 초기화시키는 제2트랜지스터(T2)와, 상기 제2트랜지스터(T2)에 스위칭 신호를 전달하기 위한 디코더라인(DL) 및 상기 반전 비트라인(/B)에 기준전압을 전달하기 위한 기준전압공급라인(RL)으로 구성된다.2 is a circuit diagram showing a unit memory structure of an fram according to the present invention, wherein the unit memory structure includes one bit line B and one inverted bit line / B for transmitting data signals and voltage signals. The same voltage is applied to a pair of bit lines (B, / B), a sense amplifier (S / A) connected to the pair of bit lines (B, / B), and the bit line (B) and an inverting bit line (/ B). Equalization means 10 for application, a word line WL intersecting the bit line pairs B, / B, and an intersection portion of the bit line pairs B, / B and word line WL. One ferroelectric capacitor (C) and a first transistor (T1) as a cell switching device, the first transistor (T1) is connected between the one electrode of the capacitor (C) and the bit line (B) is a word A memory cell 20 configured to switch in response to a signal applied to a line WL, and a ferroelectric capacitor of the memory cell 20 A common electrode line CL connected to the other electrode of the emitter C to transmit a signal for controlling the voltage applied to the capacitor C, and connected between the inverting bit line / B and the ground and switching A second transistor T2 for initializing the voltage of the inverting bit line / B to the ground voltage by a signal, a decoder line DL for transmitting a switching signal to the second transistor T2, and the inverting bit line It consists of a reference voltage supply line RL for delivering a reference voltage to (/ B).
상기 등화 수단(10)은 제1전원 라인(VL1)의 신호에 응답하는 제3트랜지스터(T3)가 상기 비트라인(B)과 반전 비트라인(/B)에 연결되고, 상기 제1전원 라인(VL1)에 인가된 신호에 응답하는 제4트랜지스터(T4)가 상기 비트라인(B) 사이에 연결되며, 상기 제1전원라인(VL1)의 신호에 응답하는 제5트랜지스터(T5)가 상기 반전 비트라인(/B) 사이를 연결한다. 그리고 제2전원 라인(VL2)은 상기 비트라인(B)과 반전 비트라인(/B)에 공통으로 연결되어 전압을 공급하는 구조를 가진다.The equalizing means 10 is a third transistor (T3) in response to the signal of the first power line (VL1) is connected to the bit line (B) and inverting bit line (B), the first power line ( The fourth transistor T4 in response to the signal applied to VL1 is connected between the bit lines B, and the fifth transistor T5 in response to the signal of the first power line VL1 is the inverted bit. Connect between lines (/ B). In addition, the second power line VL2 is connected to the bit line B and the inverting bit line / B in common to supply a voltage.
제3도는 본 발명에 따른 에프램의 주요부분을 나타낸 구성도로서, 데이터 신호와 전압 신호를 전송하는 제1내지 제m비트라인쌍((B1, /B1) (B2, /B2), …, (Bn, /Bm))이 있으며, 각 비트라인쌍들((B1, /B1) (B2, /B2), …, (Bn, /Bm))은 제1내지 제m센스증폭기(SA1, SA2, …, SAm)에 연결된다. 제1 내지 제n워드라인(W1, W2, …, Wn)과 제1내지 제n 공통 전극 라인(CL1, CL2, …, CLn)은 상기 제1 내지 제m비트라인쌍((B1, /B1), (B2, /B2), …, (Bn, /Bm))에 교차된다. 또한 상기 제1내지 제n비트라인(B1, B2, …, Bm)과 제1내지 제n워드라인(W1, W2, …, Wn)이 교차되는 위치에 각각 트랜지스터(T)와 강유전체 캐패시터(C)를 갖는 복수의 메모리 셀(M11-Mmn)이 연결된다. 또한 상기 제1내지 제n반전 비트라인(/B1, /B2, /B3)에 전압을 공급하기 위한 공통기준 전압공급기(100)가 연결되고, 상기 제1내지 제n반전 비트라인(/B1, /B2, /B3)과 접지 사이에 각각 스위칭 신호에 응답하는 제1내지 제n스위칭 소자(N1, N2, …, Nm)가 연결되며, 상기 스위칭 소자들(N1, N2, …, Nm)중 하나를 선택하기 위한 스위칭 신호를 발생하는 디코더(200)가 연결된다.3 is a block diagram showing the main part of the fram according to the present invention, wherein the first to mth bit line pairs ((B1, / B1) (B2, / B2), ..., (Bn, / Bm)), and each bit line pair ((B1, / B1) (B2, / B2), ..., (Bn, / Bm)) is the first to mth sense amplifiers SA1 and SA2. ,…, SAm). The first to nth word lines W1, W2,..., Wn and the first to nth common electrode lines CL1, CL2,..., CLn are the first to mth bit line pairs ((B1, / B1). ), (B2, / B2), ..., (Bn, / Bm)). In addition, the transistor T and the ferroelectric capacitor C are respectively positioned at positions where the first to n-th bit lines B1, B2,..., Bm and the first to n-th word lines W1, W2,..., Wn cross each other. The plurality of memory cells M11-Mmn having the () are connected. In addition, a common reference voltage supplier 100 for supplying voltage to the first to nth inverting bit lines / B1, / B2, and / B3 is connected, and the first to nth inverting bit lines / B1, The first to nth switching elements N1, N2,..., Nm are connected between / B2 and / B3 and ground, respectively, and respond to a switching signal, and among the switching elements N1, N2,..., Nm. A decoder 200 for generating a switching signal for selecting one is connected.
상기와 같은 구성에서 제2도의 단위 메모리 구조와 제4도의 타이밍도를 참조하여 데이터 독출방법에 대해 설명하면, 먼저 상기 제1전원 라인(VL1)과 상기 제2전원 라인(VL2)을 통해 상기 비트라인(B)과 상기 반전 비트라인(/B)의 전위는 동일하게 유지된 상태에서 상기 워드라인(WL)에 인가된 신호에 응답하여 상기 제1트랜지스터(T1)가 동작되도록 한다. 한편, 상기 워드라인(WL)에 신호 인가시 상기 디코더 출력라인(DL)에 인가된 신호에 의해 상기 제2트랜지스터(T2)가 동작하여 상기 반전 비트라인(/B)의 전위를 접지전압(0V)으로 떨어지게 되는 단계를 갖도록 한다. 그리고 상기 공통전극라인(CL)에 신호가 인가됨과 동시에 상기 기준전압공급라인(RL)에 인가된 기준 전압이 상기 반전 비트라인(/B)에 인가되는 단계를 갖도록 한다. 이때 인가되는 기준 전압은 상기 메모리셀(20)의 데이터가 '1'인 경우와, '0'인 경우의 합을 평균한 전압값이다. 그리고 상기 워드라인(WL)에 의해 턴 온된 상기 제1트랜지스터(T1)를 통하여 상기 비트라인(B)에 인가된 상기 캐패시터(C)의 데이터 전압과 초기화된 후에 인가된 기준전압을 가지는 반전 비트라인(/B)의 전압 신호르 상기 센스증폭기(S/A)에서 비교하여 저장된 데이터 신호를 리드하는 단계를 갖도록 하여 저장된 데이터를 독출할 수 있다.In the above configuration, the data reading method will be described with reference to the unit memory structure of FIG. 2 and the timing diagram of FIG. 4. First, the bit is read through the first power line VL1 and the second power line VL2. The first transistor T1 is operated in response to a signal applied to the word line WL while the potentials of the line B and the inverted bit line / B remain the same. On the other hand, when the signal is applied to the word line WL, the second transistor T2 is operated by the signal applied to the decoder output line DL, thereby converting the potential of the inverted bit line / B to the ground voltage (0V). Have a step that drops to). A signal is applied to the common electrode line CL and a reference voltage applied to the reference voltage supply line RL is applied to the inverting bit line / B. In this case, the reference voltage applied is a voltage value obtained by averaging the sum of the case where the data of the memory cell 20 is '1' and the case where the data is '0'. And an inverting bit line having a data voltage of the capacitor C applied to the bit line B through the first transistor T1 turned on by the word line WL and a reference voltage applied after initialization. The stored data can be read by comparing the voltage signal (/ B) with the sense amplifier S / A to read the stored data signal.
또한, 제2도의 단위 메모리 구조와 제5도의 타이밍도를 참조하여 데이터 기입방법에 대해 설명하면, 라이트 동작시에도 리드 동작과 유사한 동작이 이루어지며, 마찬가지로 라이트 동작을 하는 경우 상기 제1 및 제2전원 라인(VL1, VL2)을 통해 상기 비트라인(B)과 반전 비트라인(/B)의 전위는 동일하게 유지된다. 그리고 상기 워드라인(WL)에 신호가 인가되어 상기 제1트랜지스터(T1)가 턴 온됨과 동시에 상기 센스증폭기(S/A)를 통하여 증폭된 신호가 상기 비트라인(B)에 인가되는 단계를 갖도록 한다. 그리고 상기 공통전극라인(CL)에 신호가 인가되어 상기 워드라인(WL) 신호 인가시에 턴 온된 상기 제1트랜지스터(T1)를 통하여 상기 비트라인(B)에 인가된 증폭된 신호가 상기 강유전체 캐패시터(C)에 저장되는 단계를 갖도록 한다. 그리고 상기 워드라인(WL) 선택의 종료시점에서 상기 디코더 출력라인(DL)에 인가된 신호에 의해 상기 제2트랜지스터(T2)가 응답하여 상기 반전 비트라인(/B)의 전위가 0(V)로 떨어지는 단계를 갖도록 한다. 이와 같이 데이터 가입시에는 상기 기준전압공급라인(RL)에 전압이 고급되지 않도록 한다.In addition, the data writing method will be described with reference to the unit memory structure of FIG. 2 and the timing diagram of FIG. 5, and similar operations to the read operation are performed during the write operation. Similarly, when the write operation is performed, the first and second operations are performed. The potentials of the bit line B and the inverting bit line / B through the power supply lines VL1 and VL2 are kept the same. The signal is applied to the word line WL so that the first transistor T1 is turned on and the signal amplified through the sense amplifier S / A is applied to the bit line B. do. In addition, an amplified signal applied to the bit line B through the first transistor T1 turned on when the word line WL signal is applied when the signal is applied to the common electrode line CL is the ferroelectric capacitor. (C) has a step stored. In response to the signal applied to the decoder output line DL at the end of the word line WL selection, the second transistor T2 responds so that the potential of the inverting bit line / B is 0 (V). Make sure you have a step down. As such, when data is subscribed, the voltage is not advanced to the reference voltage supply line RL.
이상과 같이 본 발명에서는 선택된 메모리셀에 저장되어 있는 데이터를 리드 또는 라이트 하기 위해서 더미셀을 이용하지 않고 기준전압공급기를 통한 기준 전압으로 더미셀을 대신함으로써 각 메모리셀마다 더미셀을 부여하여 비교하는 메모리 장치보다 집적도 면에서 유리하고, 복수의 메모리셀에 비교되는 기준 더미셀을 가진 메모리 장치보다 수명 연장에서 유리한 점을 갖는다.As described above, in the present invention, a dummy cell is assigned to each memory cell by comparing the dummy cell with a reference voltage through a reference voltage supply, without using the dummy cell to read or write data stored in the selected memory cell. It is advantageous in terms of integration degree than the memory device, and has an advantage in extending the life of the memory device having a reference dummy cell compared to a plurality of memory cells.
따라서 본 발명은 더미셀을 사용하지 않기 때문에 면적확보가 용이하여 집적도를 향상시킬 수 있으며 더미셀의 열화로 인한 수명 단축을 현저하게 개선할 수 있다.Therefore, since the present invention does not use a dummy cell, the area can be easily secured to improve the degree of integration, and the life shortening due to deterioration of the dummy cell can be remarkably improved.
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