JPS63273333A - ゲ−トアレイ型半導体集積回路 - Google Patents
ゲ−トアレイ型半導体集積回路Info
- Publication number
- JPS63273333A JPS63273333A JP62108584A JP10858487A JPS63273333A JP S63273333 A JPS63273333 A JP S63273333A JP 62108584 A JP62108584 A JP 62108584A JP 10858487 A JP10858487 A JP 10858487A JP S63273333 A JPS63273333 A JP S63273333A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- gate array
- input
- semiconductor integrated
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレイ型半導体集積回路に係り、特に
基本セルをチップ全面に敷き詰めたゲートアレイ型半導
体集積回路の人出カバソファに関するものである。
基本セルをチップ全面に敷き詰めたゲートアレイ型半導
体集積回路の人出カバソファに関するものである。
近年、市場の要求に伴ってゲートアレイ型のセミカスダ
ム半導体集積回路（以下ゲートアレイと言う）が注目を
浴びている。従来、電子装置はマイコン、メモリ等のＬ
ＳＩと論理回路に通用するＳＳＩ、ＭＳＩクラスのＴＴ
Ｌ又はＣＭＯ３標準ＩＣとで構成されていたが、装置の
小型化、装置価格の低廉化、信頼性及び性能の向上のた
めに論理回路部のＬＳＩ化の必要性が生じている。ゲー
トアレイはカスタムＬＳＩで、オリジナルにＬＳＩを開
発することができ機密も保持できる上に、フルカスタム
ＬＳＩに比較して大幅な納期短縮が図れる等のメリット
を有している。
ム半導体集積回路（以下ゲートアレイと言う）が注目を
浴びている。従来、電子装置はマイコン、メモリ等のＬ
ＳＩと論理回路に通用するＳＳＩ、ＭＳＩクラスのＴＴ
Ｌ又はＣＭＯ３標準ＩＣとで構成されていたが、装置の
小型化、装置価格の低廉化、信頼性及び性能の向上のた
めに論理回路部のＬＳＩ化の必要性が生じている。ゲー
トアレイはカスタムＬＳＩで、オリジナルにＬＳＩを開
発することができ機密も保持できる上に、フルカスタム
ＬＳＩに比較して大幅な納期短縮が図れる等のメリット
を有している。
ゲートアレイはＣＡＤを用いることによって容易に設計
でき、製造工程も短くすむのでＴＴＬをはじめとする標
準論理ＩＣにとって代わりつつある。近年、高度な論理
回路を効率良く実現するために、基本セルをチップ全面
に敷き詰めるゲート敷き詰め方式が開発された。これは
ゲートアレイの特徴であり欠点ともなっている配線専用
領域を除去し、集積度を向上させたものである。（例え
ば日経マイクロデバイス１９８６年７月号Ｐ、Ｐ １１
１〜１２６参照） 第４図により、従来のゲート敷き詰め方式のゲートアレ
イを説明する。チップ１には、基本セル２が全面に敷き
詰められている。基本セル２はＰ型トランジスタとＮ型
トランジスタからなり、第４図に於いては上下の方向に
揃えて配置されている。入出力バッファ３ａ、３ｂは基
本セル２を組み合わせて形成され、接続用配線５を通し
てチップ１の周辺に形成されたポンディングパッド４に
接続される。
でき、製造工程も短くすむのでＴＴＬをはじめとする標
準論理ＩＣにとって代わりつつある。近年、高度な論理
回路を効率良く実現するために、基本セルをチップ全面
に敷き詰めるゲート敷き詰め方式が開発された。これは
ゲートアレイの特徴であり欠点ともなっている配線専用
領域を除去し、集積度を向上させたものである。（例え
ば日経マイクロデバイス１９８６年７月号Ｐ、Ｐ １１
１〜１２６参照） 第４図により、従来のゲート敷き詰め方式のゲートアレ
イを説明する。チップ１には、基本セル２が全面に敷き
詰められている。基本セル２はＰ型トランジスタとＮ型
トランジスタからなり、第４図に於いては上下の方向に
揃えて配置されている。入出力バッファ３ａ、３ｂは基
本セル２を組み合わせて形成され、接続用配線５を通し
てチップ１の周辺に形成されたポンディングパッド４に
接続される。
１個の人出カバソファは６個の基本セルから形成されて
いる。
いる。
各基本セル２に電源電圧を供給するための電源線６は、
第４図の様に横方向に並ぶ入出力バッファ３ｂを結んで
から縦方向にチップの辺に沿って配線され、そこから縦
方向に並ぶ各入出力バッファ３ａに電源電圧ＶＩ、Ｄを
供給する。
第４図の様に横方向に並ぶ入出力バッファ３ｂを結んで
から縦方向にチップの辺に沿って配線され、そこから縦
方向に並ぶ各入出力バッファ３ａに電源電圧ＶＩ、Ｄを
供給する。
第４図に示す様に、従来の敷き詰め型ゲートアレイニ於
いては、縦方向の入出力バッファ３ａを構成するトラン
ジスタの向きと横方向の人出カバソファ３ｂを構成する
トランジスタのそれが一致していない。つまり縦方向の
入出力バッファ３ａのトランジスタはチップの辺と平行
に向い”でいるのに対し、横方向の人出力バッファ３ｂ
のトランジスタはチップの辺に対して垂直の向きとなっ
ている。このため縦方向の入出力バッファ３ａと横方向
の入出力バッファ３ｂのインピーダンス特性が相違して
しまうと言う問題がある。
いては、縦方向の入出力バッファ３ａを構成するトラン
ジスタの向きと横方向の人出カバソファ３ｂを構成する
トランジスタのそれが一致していない。つまり縦方向の
入出力バッファ３ａのトランジスタはチップの辺と平行
に向い”でいるのに対し、横方向の人出力バッファ３ｂ
のトランジスタはチップの辺に対して垂直の向きとなっ
ている。このため縦方向の入出力バッファ３ａと横方向
の入出力バッファ３ｂのインピーダンス特性が相違して
しまうと言う問題がある。
またポンディングパッド４と複数の基本セル２からなる
入出力バッファ３ａ、３ｂとの位置関係が、縦方向入出
力バッファと横方向の人出力バッファで異なるので、ポ
ンディングパッド４と入出力バッファ３ａ、３ｂを結ぶ
配線方法を両者で変えなければならない。このために数
多くの入出力バッファを’Ｊ−ＤＨしなければならず、
コンピュータへのセルライブラリの登録に手間がかかる
ことになる。
入出力バッファ３ａ、３ｂとの位置関係が、縦方向入出
力バッファと横方向の人出力バッファで異なるので、ポ
ンディングパッド４と入出力バッファ３ａ、３ｂを結ぶ
配線方法を両者で変えなければならない。このために数
多くの入出力バッファを’Ｊ−ＤＨしなければならず、
コンピュータへのセルライブラリの登録に手間がかかる
ことになる。
さらに、第４図に示した様に、■、電源′！ａ６は横方
向に配線された後、一旦縦方向のチップの辺を通って、
再度縦方向の入出力バッファ３ａ、３ｂのトランジスタ
にｖｎｏ電位を供給するために内側に配線される。この
様に電源線６がチップの辺を通って、遠廻りしなければ
ならないのは、もしこの電源線６が直接縦方向の入出力
バッファ３ａ、３ｂのトランジスタに配線されると、そ
の途中で途中のトランジスタに悪影古を与えるからであ
る。
向に配線された後、一旦縦方向のチップの辺を通って、
再度縦方向の入出力バッファ３ａ、３ｂのトランジスタ
にｖｎｏ電位を供給するために内側に配線される。この
様に電源線６がチップの辺を通って、遠廻りしなければ
ならないのは、もしこの電源線６が直接縦方向の入出力
バッファ３ａ、３ｂのトランジスタに配線されると、そ
の途中で途中のトランジスタに悪影古を与えるからであ
る。
従って、第４図に示す様な従来の敷き詰め型ゲートアレ
イに於いては、電源線６の配線が複雑になると言う問題
点がある。
イに於いては、電源線６の配線が複雑になると言う問題
点がある。
本発明は、敷き詰め型ゲートアレイに於いて、チップの
周辺の基本セルの各辺に対する向きをチップの四辺の間
で同一にし、入出力バッファを当該チップ周辺の基本セ
ルによって構成して、上記問題点を解決した。
周辺の基本セルの各辺に対する向きをチップの四辺の間
で同一にし、入出力バッファを当該チップ周辺の基本セ
ルによって構成して、上記問題点を解決した。
本発明の敷き詰め型ゲートアレイに於いては、チップの
周辺の基本セルは各辺で全て同一の方向を向いているの
で、これらの基本セルを用いて入出力バッファを形成し
て、これをポンディングパッドに接続する場合、ポンデ
ィングパッドと人出カバソファを構成するトランジスタ
の位置関係は全ての場所で同一となる。従って、従来の
敷き詰め型ゲートアレイと異なり、本発明のゲートアレ
イに於いては、場所によって入出力バッファの特性が異
なると言う事がない。
周辺の基本セルは各辺で全て同一の方向を向いているの
で、これらの基本セルを用いて入出力バッファを形成し
て、これをポンディングパッドに接続する場合、ポンデ
ィングパッドと人出カバソファを構成するトランジスタ
の位置関係は全ての場所で同一となる。従って、従来の
敷き詰め型ゲートアレイと異なり、本発明のゲートアレ
イに於いては、場所によって入出力バッファの特性が異
なると言う事がない。
（実施例〕
第１図に、本発明の敷き詰め型ゲートアレイチップ１の
全体図を示すが、チップの周辺の基本セルは全て各辺に
対して垂直に、同一に向いている。
全体図を示すが、チップの周辺の基本セルは全て各辺に
対して垂直に、同一に向いている。
第２図は、第１図のチップの入出力バッファ部分の拡大
図を示すが、縦方向に配置された入出力バッファ３ｃを
構成する６個の基本セル（斜線部）は、横方向に配置さ
れ辺に対して垂直の向きにある。一方、横方向に配置さ
れた入出力バッファ３ｄを構成する６個の基本セルは、
垂直方向に配置され辺に対して垂直の向きにある。従っ
て、このチップに於いては、チップの辺の周辺に設けら
れたポンディングパッド４からみた人出カバソファ３Ｃ
１３ｄ、３ｅの向き、位置関係は全て同一となる。
図を示すが、縦方向に配置された入出力バッファ３ｃを
構成する６個の基本セル（斜線部）は、横方向に配置さ
れ辺に対して垂直の向きにある。一方、横方向に配置さ
れた入出力バッファ３ｄを構成する６個の基本セルは、
垂直方向に配置され辺に対して垂直の向きにある。従っ
て、このチップに於いては、チップの辺の周辺に設けら
れたポンディングパッド４からみた人出カバソファ３Ｃ
１３ｄ、３ｅの向き、位置関係は全て同一となる。
第３図に基づいて、本発明のゲートアレイの基本セル部
分を説明する。基本セル２はＣＭＯ３Ｉ−ランジスタか
らなり、それはＰ゛拡散領域９内に形成されるＰチャン
ネルトランジスタとＮ゛拡散領域１０内に形成されるＮ
チャンネルトランジスタから構成されている。ゲート電
極８の下には、拡散領域は形成されておらず、ゲート電
極の両側のＴｒＲ域をソース、ドレインとして１個のト
ランジスタが構成される。素子分離を行う時には、分離
領域にあるｎ型トランジスタのゲートをアースし、Ｐ型
トランジスタのゲートをｖａｎにするゲートアイソレー
ション方式が採用される。チップの辺に近い側にＮ型ト
ランジスタが、それより内側にＰ型トランジスタが配置
され、／ｌ電極によりチップの周辺側に■。、ライン７
と内側に■。。ライン６が設けられている。
分を説明する。基本セル２はＣＭＯ３Ｉ−ランジスタか
らなり、それはＰ゛拡散領域９内に形成されるＰチャン
ネルトランジスタとＮ゛拡散領域１０内に形成されるＮ
チャンネルトランジスタから構成されている。ゲート電
極８の下には、拡散領域は形成されておらず、ゲート電
極の両側のＴｒＲ域をソース、ドレインとして１個のト
ランジスタが構成される。素子分離を行う時には、分離
領域にあるｎ型トランジスタのゲートをアースし、Ｐ型
トランジスタのゲートをｖａｎにするゲートアイソレー
ション方式が採用される。チップの辺に近い側にＮ型ト
ランジスタが、それより内側にＰ型トランジスタが配置
され、／ｌ電極によりチップの周辺側に■。、ライン７
と内側に■。。ライン６が設けられている。
なお前記説明ではチップ各辺に対し基本セルが直角方向
に形成された例について説明したが、本発明は勿論これ
のみに限定されるものではなく、例えば水平でも、斜め
でもよい。
に形成された例について説明したが、本発明は勿論これ
のみに限定されるものではなく、例えば水平でも、斜め
でもよい。
従来の敷き詰め型ゲートアレイでは、横置き用、縦置き
用等数種類の入出力バッファを用意し、それらを別々に
セルライブラリに登録しなければならなかったのに対し
、本発明のゲートアレイに於いては、入出力バッファは
１種類のみで良いので、セルライブラリへの登録や保守
が極めて容易になる。また、入出力バッファが一種類し
かないので、従来のゲートアレイのように、人出力バッ
ファ間で特性のばらつきを生じることもなく、設計品質
が向上する。
用等数種類の入出力バッファを用意し、それらを別々に
セルライブラリに登録しなければならなかったのに対し
、本発明のゲートアレイに於いては、入出力バッファは
１種類のみで良いので、セルライブラリへの登録や保守
が極めて容易になる。また、入出力バッファが一種類し
かないので、従来のゲートアレイのように、人出力バッ
ファ間で特性のばらつきを生じることもなく、設計品質
が向上する。
一方、第２図に示すように、ＶＤＤラインをチップ周辺
部まで引き廻す必要がないので、電源配線がシンプルに
なり、レイアウト設計の自由度が広がる。
部まで引き廻す必要がないので、電源配線がシンプルに
なり、レイアウト設計の自由度が広がる。
第１図〜第３図は、本発明のゲート敷き詰め型ゲートア
レイを示す図、第４図は従来のゲート敷き詰め型ゲート
アレイを示す図である。 １−チップ ２−基本セル ３Ｃ１３ｄ、３ｅ−・入出力バッファ ４・・−ポンディングパッド
レイを示す図、第４図は従来のゲート敷き詰め型ゲート
アレイを示す図である。 １−チップ ２−基本セル ３Ｃ１３ｄ、３ｅ−・入出力バッファ ４・・−ポンディングパッド
Claims (1)
- チップの全面に敷きつめた基本セルを配線し所望の論
理回路を得るゲートアレイ型半導体集積回路において、
チップの周辺の基本セルの各辺に対する向きを各辺の間
で同一にし、入出力バッファを当該チップ周辺の基本セ
ルにより構成したことを特徴とするゲートアレイ型半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62108584A JPS63273333A (ja) | 1987-05-01 | 1987-05-01 | ゲ−トアレイ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62108584A JPS63273333A (ja) | 1987-05-01 | 1987-05-01 | ゲ−トアレイ型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63273333A true JPS63273333A (ja) | 1988-11-10 |
Family
ID=14488514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62108584A Pending JPS63273333A (ja) | 1987-05-01 | 1987-05-01 | ゲ−トアレイ型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63273333A (ja) |
-
1987
- 1987-05-01 JP JP62108584A patent/JPS63273333A/ja active Pending
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