JPS6113668A

JPS6113668A - 半導体装置

Info

Publication number: JPS6113668A
Application number: JP59133147A
Authority: JP
Inventors: Katsutada Horiuchi; 勝忠堀内; Takaaki Hagiwara; 萩原　隆旦
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-06-29
Filing date: 1984-06-29
Publication date: 1986-01-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体装置に係り、特に高耐圧特性と高い電流
駆動能力を合わせ持つ超微細ＭＯ８型電界効果トランジ
スタに関する。

〔発明の背景〕

１μｍ以下の実効チャネル長を有する従来の超微細ＭＯ
８型電界効果トランジスタ（以下単にＭＯＳと略記する
。、）は５ｖ電源で動作を可能にするため、第１図及び
第２図に示すような高耐圧構造を有しており、第１図に
示すものはＬＤＤ（Ｌｉｇｈｔｌｙ旦ａｐｅｄ旦ｒａｉ
ｎ）構造、第２図に示すものはＤＤ　（Ｄｏｕｂｌｅ　
Ｄｒａｉｎ二重ドレイン）構造と称されているｅ　　（
ＩＥＥＥ　ｔａｒａｎｓａｃｔＪ、ｏｎｇ　ｏｎ　ｅｌ
ｓｃｔｒｏｎｄａｖｉｅｓｓ　ｖｏｌ、２７　Ｎａ８．
　Ｄｅｓｉｇｎ　ａｎｄ　ｃｈａｒａｃｔｅｒｉｓｔｉ
ｃｏｆ　ｌｉｇｈｔｌｙ　ｄｏｏｐｅｄ　ｄｒａｉｎ−
ｓａｕｃｅ（Ｌ、Ｄ、Ｄ）ｉｎｓｕｌａｔｅｄｇａｔｅ
　ｆｉｅｌｄ−ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｏｒ　ｐ
、１３５９Ｎ１３６７、　Ｓ。

Ｏｇｕｒａ　ａｔ　ａｔ、　）第１図及び第２図において、１はｐ導電形シリコン基板
、２は素子間分離用の厚いフィールド酸化膜、３はゲー
ト絶縁膜、４はゲート電極、５はゲート保護絶縁膜であ
る。６はｎ導電形の低不純物濃度ソース領域（ｎ−拡散
層）、７はｎ導電形の低不純物濃度ドレイン領域（ｎ−
拡散層）であリ、ゲート電極４をマスクにした不純物導
入により形成される。８はゲート側壁絶縁膜、９はｎ導
電形の高不純物濃度ソース領域（ｎ＋拡散層）、１０は
ｎ導電形の高不純物濃度ドレイン領域（ｎ＋拡散層）で
あり、ＬＤＤ構造（第１図）においてはゲート側壁絶縁
膜８を、またＤＤ溝構造第２図）においてはゲート電極
４を不純物導入の際のマスクとして形成される。１１は
表面保護絶縁膜、１２はソース電極、１３はドレイン電
極である。

第１図及び第２図に示す従来構造の超微細ＭＯ８におい
て、ドレイン印加電圧はｎ導電形の低不純物濃度ソース
及びドレイン領域（ｎ−拡散層）６，７内で降下するた
め、製造時にこのｎ−拡散層幅を任意に制御すなわち広
げることによって実効チャネル長が１μｍ以下の超微細
ＭＯ８において５ｖなるドレイン電圧を印加しても雪崩
降服を生じない高耐圧化が可能となっている。特に第１
図に示すＬ　Ｄ　Ｄ構造においては、前述のように低不
純物濃度ソース及びドレイン領域（ｎ−拡散層）６，７
と高不純物濃度ソース及びドレイン領域（ｎ＋拡散層）
９．１０の不純物導入境界が異なるため、ゲート側壁絶
縁膜８の幅を広げることにより高耐圧化は原理的にどこ
までも可能となる。しかしながらＬＤＤ構造における低
不純物濃度ソース及びドレイン領域６．７の領域の一部
は図示のようにゲート電極４で覆われていないため、こ
の低不純物濃度ソース及びドレイン領域６，７はゲート
電圧で制御することができない。すなわちＬＤＤ構造に
おける低不純物濃度ソース及びドレイン領域６，７は直
列抵抗として作用し、高耐圧化をはかるためにこの低不
純物濃度ソース及びドレイン領域６，７の幅を増大させ
る程電流駆動能力が低下する欠点が生ずる。この欠点は
半導体装置を微細化する最大の目的である高速動作化を
無効にするものである。

ＬＤＤ構造の他の欠点は、低不純物濃度ソース及びドレ
イン領域６，７と高不純物濃度ソース及びドレイン領域
９，１０の不純物導入境界が異なることにより生ずる。

すなわち、ＬＤＤ構造においては、ゲート電極４をマス
クにして低不鈍物濃度ソース及びドレイン領域６，７を
形成した後、ゲート側壁絶縁膜８を形成し、この、ゲー
ト側壁絶縁膜８をマスクとして高不純物濃度ソース及び
ドレイン領域９，１０を形成する。しかし、ゲート側壁
絶縁膜８はスパッタエツチングにより残置形成するため
、その幅の制御性が常道悪く、従って、低不純物濃度ソ
ース及びドレイン領域６，７の幅はゲート側壁絶縁膜８
の幅のバラツキに依存して変動する。このことはソース
・ドレイン間耐圧特性、及び電流駆動能力のバラツキと
なって表われ、製造歩留まりを著しく低下させてしまう
。

−力筒２図のとときＤＤ溝構造おいては、前述のように
低不純物濃度ソース及びドレイン領域６゜７と高不純物
濃度ソース及びドレイン領域９゜１０の不純物導入境界
が一致しているため、低不純物濃度ソース及びドレイン
領域６．７の変動幅も小さく、歩留まり低下の問題は無
視できる。さらに、低不純物濃度ソース及びドレイン領
域６゜７の表面部分はゲート電極４で覆われており、電
流駆動能力の低下も問題にならない。しかじなから、こ
のＤＤ溝構造おいては、高耐圧化を図るためには低不純
物濃度ソース及びドレイン領域６゜７を十分深く形成し
、かつ高不純物濃度ソース及びドレイン領域９，１０を
十分浅く形成しなければならない。ところが、現状の製
造方法においては高不純物濃度ソース及びドレイン領域
９，１０の接合深さを０．１　μｍ以下に十分に浅く形
成することは技術上困難である。一方、低不純物濃度ソ
ース及びドレイン領域６，７の深さを十分深くすると、
実効チャネル長が１μｍ以下と超微細構造の場合、ソー
ス・ドレイン間でパンチスルー現象が生じ、耐圧が低下
して高耐圧化が実現できなくなる。さらに、ＤＤ溝構造
他の欠点はゲート電極４と低不純物濃度ソース領域６及
び高不純物濃度ソース領域９間、及び低不純物濃度ドレ
イン領域７及び高不純物濃度ドレイン領域１０間の容量
が大きくなり、高速動作を阻害することである。

［発明の目的］本発明の目的は、上述した従来技術の欠点を解消し、ソ
ース・ドレイン間耐圧が十分に高く、かつ電流駆動能力
の低下度合いの小さい半導体装置を提供することにある
。

〔発明の概要〕

本発明は高耐圧化構造を有する超微細ＭＯ３のソース・
ドレイン電流（以下単に電流と称する。）の低下現象に
関する要因解析結果に基づいてなされたものである。実
効チャネル長が１μｍ以下の超微細高耐圧化構造の従来
ＭＯ８において、第１図に示したＬＤＤ構造が高耐圧化
特性に関して優れているこ・とは前述した。しかしなが
ら、ソース・ドレイン間耐圧（以下ｍに耐圧と称する。

）９ｖを確保させたＬＤＤＪ造にｊ９いて、実効チャネ
ル長０．３　μｍの超微細ＭＯ８の電流はゲート及びド
レイン電圧５ｖなる条件で、同一実効チヤネル長を有す
る通常ＭＯ８の電流値に較べて２０％も低下する欠点を
有する。この電流低下は電流経路に挿入された低不純物
濃度ソース及びドレイン領域（ｎ−拡散層）６，７によ
るものである。

本発明者等は種々のｎ−拡散層構成について数値解析的
に電流低下特性を詳細に解析したところ、ｎ−拡散層の
表面不純物濃度、ｎ−拡散層幅、及びゲート電極がｎ−
拡散層上を覆う割合等が電流低下特性に密接に関連があ
ることが明らかになった。特に、実効チャネル長０．３
　μｍの超微細ＭＯ８でソース・ドレイン間耐圧９ｖ程
度を保証するＬＤＤ構造ＭＯ８においては、ｎ−及びｎ
＋拡散層を形成する拡散マスク境界間幅（ゲート電極端
とゲート側壁絶縁膜端との距離）０．３　μｍ、ｎ−拡
散層表面不純物濃度５　Ｘ　１０１７■−３等が最適条
件となるが、上記のような低濃度ｎ−拡散層の場合、ゲ
ート電極がｎ−拡散層上を部分的にも覆わないことが電
流低下の最大要因であることが明らかになった。さらに
、上記の電流低下傾向は１０１７Ｇ−３以下の不純物濃
度領域上がゲート電極で覆われていない場合、特に顕著
となり、不純物濃度が１０１７ａｎ−”以上の領域上は
ゲート電極で覆われなくても電流低下にあまり影響しな
いこともＭＯ８特性の数値解析結果から明らかになった
。

すなわち、電流低下の観点からはソース・ドレイン不純
物濃度に関し、従来構造のように、１０２０■−３以上
の高不純物濃度に構成する必要はなく、１０”ａｎ−”
以上であればよいことが明らかになった。上記解析結果
に基づけば従来の高耐圧構造ＭＯ８に必ず設置されてい
たｎ＋拡散層はＭＯＳの高耐圧化、及び電流低下防止の
点で無意味であり、半導体基板内の活性領域内に設置す
る必然性がないことがわかる。すなわち、ｎ＋拡散層は
配線電極との良好なオーミック接触を確保するためにの
み必要となり、上記役割りを果すためには半導体基板上
に１ａｆＷされても何等問題がない。

本発明は上記数値解析結果に基づき、配線電極との良好
なオーミック接触にのみ必要な１０１３１１以上の高不
純物濃度を有する拡散層を半導体基板上に設けた半導体
薄膜内に設け、半導体基板内の低不純物濃度ドレイン領
域は高耐圧化に適し、かつ電流低下が極めて少ない１０
”Ｑｌｌ−”以上１０”ｃｍ−”未満の拡散層で構成す
るものである。

すなわち１本発明の基本思想は従来の超微細・高耐圧Ｍ
Ｏ８の低不純物濃度ドレイン領域が高耐圧化と良好なオ
ーミック接触なる２つの役割りを合わせ持つことに基づ
く欠を克服し、半導体基板内においては低不純物濃度ド
レイン領域全域を強電界緩和と大電流確保の目的にのみ
限定させ、極限までその効果を追求せんとするものであ
る。

高不純物濃度拡散層を半導体基板内に設けないことによ
る第１の利点は、従来構造に較べてより微小な占有面積
により高耐圧化及び大電流化に適したＭＯ８構造を実現
することができ、高集積化が可能となる点である。また
、第２の利点は半導体基板内に設けるソース・ドレイン
拡散層が高不純物濃度層でないため、ゲート電位による
制御がソース・トレイン拡散層領域にまで多少可能であ
り、超微細ＭＯ８において重大な欠点であったパンチス
ルー電圧または閾電圧値の低下のような二次元効果、ま
たは短チャンネル効果と称される欠点を緩和することが
できることである。

〔発明の実施例〕

以下、本発明の実施例を図面を用いて詳細に説明する。

なお、図面においては要部が拡大して示されているので
注意を要する。

実施例１第３図（ａ）〜（ｃ）は本発明の第１の実施例の半導体
装置の製造工程を示す断面図である。まず、比抵抗１Ω
・■のｐ導電形シリコン電極配線に公知の素子分離技術
を利用して０．６　μｍの厚いフィールド酸化膜２を選
択的に形成した後、このフィールド酸化膜２で囲まれた
活性領域内の半導体表面上に、公知の方法により１０ｎ
ｍの正常なゲート酸化膜３．０．３　μｍのシリコン薄
膜４を逐次形成する。シリコン薄膜４にはＰＯＣＱ　ｚ
を拡散源とする熱拡散により燐の高濃度拡散を行ない、
しかる後、燐を僅かに添加した膜厚０．２　　μｍのシ
リコン酸化膜５を公知の方法により全面に堆積した。続
いて、シリコン薄膜４及びシリコン酸化膜５からなる２
層重合わせ膜を公知の写真食刻法により加工し、ゲート
電極４及びゲート保護絶縁膜５を形成した。なお、ゲー
ト電極４長は０．５μｍとした。次に、テトラエトキシ
シラン（ｓｌ（ｏｃｚＨｉ）４）を用いた化学気相反応
により膜厚０．１μｍのシリコン酸化膜を全面に堆積し
た。このシリコン酸化膜を反応性イオンオツチング法に
より半導体基板表面と垂直方向にのみエツチングを行な
い、平坦部に堆積されたシリコン酸化膜を除去すると第
３図（ａ）に示すように、ゲート電極４及びゲート保護
絶縁膜５の側壁部にのみシリコン酸化膜が残置され、ゲ
ート側壁絶縁膜８を形成することができる。この状態で
ゲート電極４．ゲート保護絶縁膜５及びゲート側壁絶縁
膜８をマスクとしてゲート酸化膜３を介して燐を加速エ
ネルギー３０ＫｅＶの条件でシリコン基板１内にイオン
打込みを行なった。このイオン打込みの注入量に関して
は１０１７〜１０１０２Ｇａ”の表面不純物濃度が最終
的に得られるように種々の注入量条件を設定し、多数個
のトランジスタを作製した。上記のイオン打込みの後、
注入イオンを活性化熱処理を施し、低不純物濃度ソース
領域６及び低不純物濃度ドレイン領域７を半導体基板１
内に形成した。上記の熱処理は９５０℃で行なったが、
注入量に関係なく接合深さが０．２　　μｍとなるよう
に熱処理時間を設定した（本実施例では３０分間）。続
いて、第３図（ａ）に示すように低不純物濃度ソース及
びドレイン領域６，７上に露出しているゲート酸化膜３
を全面的に除去した。

次に第３図（ｂ）に示すように、膜厚０．３５μｍのシ
リコン薄膜を公知の方法により堆積し、写真食刻法によ
り所望の回路構成に従い加工してソースシリコン電極１
４．ドレインシリコン電極１５を含むシリコン電極配線
を形成した。この状態で砒素を加速エネルギー７０Ｋａ
Ｖ、打込量５Ｘ　１０”ｍ−”の条件でイオン打込みを
行なった。

この条件はシリコン薄膜表面から約４３ｎｍの深さ近傍
で最大不純物濃度となる打込み条件である。

上記イオン打込みの後、１１００℃、３０秒間の短時間
熱処理により注入イオンの活性化を行なった。

このようにして形成された多結晶質または非晶質からな
るソースシリコン電極１４及びトレインシリコン電極１
５内における不純物の拡散係数は単結晶シリコン内での
拡散係数に較べて１０〜２０倍も大きい、従って、上記
の短時間高温熱処理によりソースシリコン電極１４及び
ドレインシリコン電極１５内における不純物は、シリコ
ン薄膜内テ不Ｍ物ＩＩ　Ｒ１，０”　ｒｓ−３以上Ｍ　
＊　Ｉｆ　ｉ、　Ｏ”　ａｎ−ａテはぼ均一分布となる
ように分布するが、シリコン基板１内の低不純物濃度ソ
ース及びドレイン領域６．７の不純物分布はほとんど影
響を受けない。

上記短時間高温熱処理によりソースシリコン電極１４及
びドレインシリコン電極１５内の均一分布不純物濃度（
１０２１ａｎ−ａ）とほぼ同一濃度を有する高不純物濃
度層が半導体基板１内の低不純物濃度ソース及びドレイ
ン領域６，７内にも形成される。しかしながら上記高不
純物濃度層の接合深さは第３図（ｂ）に示すように約３
０ｎｍと極めて浅いものである。

短時間高温熱処理を施した後、公知の技術を用いて第３
図（Ｑ）に示すように表面保護絶縁膜１１と堆積と所望
箇所への開孔、さらにはＡＱ膜の蒸着とその蝕刻を行な
い、ソース金属電極１２及びドレイン金属電極１３を含
む電極配線を所望の回路方式に従って形成した。

上記の製造工程を経て製造された低不純物濃度ソース及
びドレイン領域６，７の表面不純物濃度Ｃ，ｌが異なる
種々のＭＯＳに関してソース・ドレイン間耐圧とソース
・ドレイン電流の関係を測定した。ソース・ドレイン間
耐圧ＢｖＤｌｌはゲート電圧及び基板電圧Ｏｖの条件で
測定し、ソース・ドレイン電流■、、６に関しては基板
電圧をＯ■に設定し、ゲート電圧Ｖ。及びドレイン電圧
ｖ、、は５■の条件で測定した。」二記の各印加電圧は
いずれもソース電圧を基準とした値である。本実施例に
基づいて製造したＭＯＳにおけるＢＶ□値は約９■であ
った。また上記条件におけるＩＤａ値は約５．９ｍＡで
あった。本実施例に基づき製造したゲート長０．５　μ
ｍのＭＯＳにおける実効チャネル長は約０．３　　μｍ
であったが、実効チャネル長及びＢｖｌ、、値が本実施
例のものと一致するごとく設計・製造した公知のＬＤＤ
構造ＭＯ８においてはＶ、＝Ｖ、＝５Ｖなる条件でＩＤ
ａ値は５　、１　　ｍ　Ａであった。なお、このＬＤＤ
構造ＭＯ８は低不純物濃度ソース及びドレイン領域６，
７の接合深さが０．１　　μｍ、表面不純物濃度が５　
Ｘ　１０１７ａｎ−”、低不純物濃度ソース領域６また
は低不純物濃度ドレイン領域７と高不純物濃度ソース領
域９または高不純物濃度ドレイン領域１０との間の間隔
すなわちゲート電極４端とゲート側壁絶縁膜８端間の距
離は０．３　μｍになるように製造した（第１図参照）
。上記の各工、値を評価するために実効チャネル長０．
３　μｍの通常構造ＭＯ８＋１製造したが、そのＢＶ□
値は４．８　ｖにしかならなかった。

通常構造Ｍ　ＯＳ　ニおけるＶ０＝ＶＩ、’＝５Ｖなる
条件における。、８値に関しては■。＝Ｖ、＝３Ｖ以上
の飽和領域における平常な電流電圧特性を外挿し、降服
状態にないとした時■、値を算出すると６．４ｍＡとな
った。各構造ＭＯ８における上記各々の工□値を通常構
造のものを基準にして比較すると、公知の高耐圧構造で
あるＬＤＤ構造ＭＯ８において、約２０％の電流低下が
不可避であるのに対し、同一の高耐圧特性を有する本実
施例のＭＯＳにおいては約８％の電流低下に押えられた
。超微細ＭＯ８における電流低下は動作速度の低下を招
き、微細化の最大の特長を半減するものであるが、本実
施例に基づ＜ＭＯ８構造においては５■通常電源使用の
条件を維持しつつ、微細化とともにさらに高速動作を可
能にしている。

本実施例に基づく高耐圧・超微細ＭＯ８の大きさは同一
の高耐圧特性を有する従来のＬＤＤ構造ＭＯ８の寸法よ
りさらに小さく、集積化にもより優れていることがわか
る。すなわち、ゲート側壁絶縁膜８端の間隔で両者を比
較すると本実施例に基づく場合０．７　　μｍとなり、
ＬＤＤ構造においては１．１　μｍとなる。従って、本
実施例に基づけばゲート長０．５　　μｍ　Ｍ　ＯＳに
おいてゲート長とほぼ同等のを寸法０．４　μｍもの微
細化が可能となっている。

本実施例に基づく他の効果はチヤネル長の縮小に伴って
閾電圧値が低下するいわゆる短チヤネル効果が通常構造
ＭＯ８に較べて緩和されていることである。すなわち％
２μｍの実効チャネル長を有するＭＯＳの閾電圧値に比
較して、実効チャネル長が各々０．８　μｍ、０．５　
　μｍの通常構造ＭＯ８のＶ、＝５Ｖにおける各閾電圧
値がそれぞれ０．３　■及び０．８７以上低下するのに
対し、本実施例に従って実効チャネル長が各々０．８ｐ
ｍ、０．５　　μｍ、及び０．３　　μｍとなるように
設計・製造したＭＯＳの各閾電圧値は各々０．ＩＶ、０
．２　Ｖ及びＱ、４８Ｖの低下に留まっていた。上記の
閾電圧値の低下傾向は公知のＬＤＤ構造における短チヤ
ネル効果（実効チャネル長０．３μｍの場合で０．３　
　Ｖ）に較べてやや劣るが実用化上問題にならない範囲
に留まっている。

実施例２第４図（ａ）〜（ｃ）は本発明の第２の実施例の製造工
程を示す断面図である。

第３図（ａ）〜（Ｑ）に示した前述の第１の実施例にお
いて、フィールド酸化膜２を形成した後、所望領域を膜
厚１μｍのホトレジスト膜で覆い、ホトレジスト膜で覆
われない活性領域内の所望領域に燐のイオン打込みを行
ない、その後の熱処理による接合深さ２μｍ、表面不純
物濃度３Ｘ１０”Ｃａｌ　−”のｎ導電形ウェル１６を
形成する。その後、第１の実施例に従ってゲート酸化膜
３．ゲート電極４．ゲート保護絶縁膜５及びシリコン酸
化膜によるゲート側壁絶縁膜８を形成する。次に、ウェ
ル領域１６上をホトレジスト膜で選択的に覆った後、第
１の実施例の条件に従い燐イオン打込みによりｎ導電形
の低不純物濃度ソース領域６及び低不純物濃度ドレイン
領域７を形成する。次にウェル領域１６以外の活性領域
をホトレジストＩＩ々で選択的に覆い、加速エネルギー
２５　Ｋ　ｅ　Ｖの条件でボロンのイオン打込みを行な
い、ウェル領域１６内のゲート電極５及びゲート側壁絶
縁膜８以外の領域に選択的にｐ導電形波散層を形成した
。しかる後、イオン打込みのマスクとして使用したホト
レジスト膜を除去し、熱処理により打込みイオンの活性
化を施してｎ導電形の低不純物濃度ソース領域１７及び
低不純物濃度ドレイン領域１８を形成した。このイオン
打込みの注入量に関しては１０１７〜１０”ｃｓ−”の
表面不純物濃度が最終的に得られるように種々の注入量
条件を設定し、多数個のトランジスタを作製した。上記
イオン打込みの活性化は８００℃〜９００℃の熱処理に
よったが、熱処理時間は各注入量によらず接合深さが０
．２　　μｍとなるように各々設定した。次に、第４図
（ａ）に示すようにｎ導電形の低不純物濃度ソース・ド
レイン領域６，７、さらにはｎ導電形の低不純物濃度ソ
ース・ドレイン領域１７．１８上に露出しているゲート
酸化膜３を全面的に除去した。

次に、第４図（ｂ）に示すように、０．３５　μｍの膜
厚のシリコン薄膜を堆積し、写真蝕刻法により所望の回
路構成に従い加工し、ｎ導電形ソース低濃度拡散層６及
びｐ導電形ソース低濃度拡散層１７を接続するソース電
極２１．ｎ導電形の低不純物濃度ドレイン領域７に接続
する第１のドレイン電極２０、さらにはｎ導電形の低不
純物濃度ドレイン領域１８に接続する第２のドレイン電
極２２を含むシリコン電極配線を形成した。その後、ウ
ェル領域１６上を選択的に覆うごとくホトレジスト膜を
塗布・加工し、砒素イオンを加速エネルギー７０ＫｅＶ
、打込量５　Ｘ　１０”ａｎ−”の条件でイオン打込み
を行ない、シリコン薄膜からなるソ−スミ極２１の一部
、及び第１のドレイン電極２０に砒素を注入した。次に
、砒素イオン打込みのマスクに使用したホトレジスト膜
を除去し、ウェル領域１６上以外を選択的に覆うように
第２のホトレジスト膜２３を形成した。この状態でボロ
ンイオンを加速エネルギー３０ＫｅＶ、打込量ＩＸ　１
．　Ｏ”　ｃＭ−”の条件でイオン打込みを行なった。

１−記ボロン打込みの後、ホトレジスト膜２３を除去し
、第１の実施例に従い１１００”Ｃ，３０秒の短時間熱
処理を行なって打込みイオンの活性化を実施した。なお
、この熱処理によっては半導体基板１内の低濃度不純物
層の分布はほとんど変化せず、一方高不純物濃度のｎ導
電形第１ドレイン電極２０、ｐ導電形第２ドレイン電極
２２及びｎ導電形とｐ導電影領域からなるソース電極２
１はシリコン薄膜内で不純物濃度１０”Ｑｌｌ−”以上
例えば１０”ａｎ−”でほぼ均一分布を有して形成され
る。

また第４図（ｃ）に示すように、シリコン基板１内の低
不純物濃度ソース及びドレイン領域６，７内に形成され
る高不純物濃度領域は第［の実施例の場合と同様に３０
ｎｍ程度と極めて浅いものであった。上記短時間熱処理
の後、第１の実施例に従い表面保護絶縁膜１１の堆積と
所望箇所への開孔、さらにはＡＱ膜の形成とその蝕刻に
より第１のドレイン金属電極２４．ソース金属電極２５
及び第２のドレイン金属電極２６を含む電極配線を所望
の回路構成に従って形成した。

上記の製造工程を終ることにより相補型絶縁ゲート電界
効果トランジスタ（以下ＣＭＯ３と略記する）。

が製造されたが、この０ＭＯ３においては第１の実施例
の場合と同様に高耐圧でかつ電流低下率が極めて小さい
特性が超微細ＣＭＯ３において実現できた。

本実施例の０ＭＯ３においては、第１の実施例で得られ
た際立った全ての効果が得られたが、さらに本実施例固
有の効果も見出された。すなわち、本実施例のＣＭＯ８
においては、従来構造ＣＭＯ８で重大な欠点となってい
たラッチアップ現象による素子破壊が大幅に緩和される
ことである。０ＭＯ３のラッチアップ現象は、ｎ導電形
の低不純物濃度ドレイン領域７．シリコン基板１．ウェ
ル領域１６及びｐ導型彫の低不純物濃度ソース領域１８
間にｎｐｎｐ構造を有する寄生サイリスタが過電圧の印
加や通常スイッチ動作中の内部過渡的過電圧により触発
されて動作を開始し、電源を停止するまでサイリスタ動
作を抑制できなくなりトランジスタを破壊するものであ
る。この現象はＣＭＯ３の微細化に伴って各拡散層間隔
が縮小され寄生ｐｎｐバイポーラトランジスタ及び寄生
ｎｐｎバイポーラトランジスタの各々の電流利得率の積
が１より大きくなるために生ずることが知られている。

本実施例のＣＭＯ３の対ラッチアップ特性の評価には次
のものを測定した。すなわち、ｎ導電形ドレイン拡散層
７をエミッタ、半導体基板１をベース、ウェル領域１６
をコレクタとする寄生ｎｐｎ　トランジスタの電流利得
率β、と、ｐ導電形の低不純物濃度ソース領域１７をエ
ミッタ、ウェル領域１６をベース、シリコン基板１をコ
レクタとする寄生ｐｎｐトランジスタの電流利得率β２
との積β、・β、を測定した。この測定ではベース・コ
レクタ間に５■の電圧を印加し、１０−６〜１Ｏ−２Ａ
の範囲のエミッタ電流の関数としてβ、・β、積を求め
た。その結果、ｎｓ＠形の低不純物濃度ドレイン領域７
及びｐ導電形の低不純物濃度ドレイン領域１８の各表面
不純物濃度がともに５　Ｘ　１０”ｓ−”、１×１０ｉ
ｓａｎ−”及び３　Ｘ　１０１７ｃｏ−’で実効チャネ
ル長が０．３　　μｍの各トランジスタにおける各β１
　・β、積の最高値はいずれも１０−２〜１０−４であ
つ、　た。上記の値はラッチアップが発生する条件β。

・β、≧１を満たすものではなく、対ラッチアップ特性
の観点から本実施例に基づ＜　ＣＭＯ８は優れたもので
あることが判明した。なお、上記ドレイン表面不純物濃
度を１０”ａｍ−’以上に設定したＣＭＯ３も同時に製
造したが、β、・β、積はドレイン表面不純物濃度が高
くなる程大きくなり、最小でも０．１　以上であった。

すなわち、　１０”Ｃ！ｌ−”以上のドレイン表面不純
物濃度を有するＣＭＯ３においては、対ラッチアップ特
性においても前述の結果に較べると劣ることがわかった
。

なお、前述の第１の実施例においては説明の都合」二ｐ
導型彫のシリコン基板１を用い、ｎ導電形不純物による
ソース領域及びドレイン領域を構成するいわゆるｎチャ
ネル型ＭＯ８について示したが、本発明に基づく半導体
装置は上記のとときｎチャネル型に限定されることなく
、ｎ導電形半導体基板とｐ導電形不純物によるソース領
域及びドレイン領域で構成されるいわゆるｐチャネル型
ＭＯ８にも適用できる。

また、本発明は前記のごとき単体ＭＯ８に限定されるこ
となく、半導体集積回路装置さらにはゲート絶縁膜がシ
リコン窒化膜、アルミナ膜、チタン酸化膜、タンタル酸
化膜、珪燐酸ガラス酸、硅硼酸ガラス膜、またはシリコ
ン酸化膜を含めた上記絶縁膜の重合わせ膜で構成される
いわゆるＭＩＳ型構造の単体及びその集積回路にも適用
できる。

さらに、本発明は絶縁ゲート型電界効果トランジスタに
限定されることなく、ショットキーゲート型電界効果ト
ランジスタにも適用できる。また、基板はシリコンに限
らず、ＧａＡｓ等化合物半導体でもよい。

上記実施例においては、高濃度イオン打込み層の熱処理
法として短時間高温熱処理法を用いる例につき記載した
が、上記熱処理工程は８００℃以下の低温・長時間熱処
理法、パルス状ランプ加熱法、レーザ照射法、あるいは
電子線照射法等他の手法に基づいてもよい。さらにソー
ス・ドレインシリコン電極１４．１５は多結晶質または
非晶質に限定されることなく、単結晶であってもよい。

この場合、高濃度ソース・ドレイン拡散層は半導体基板
表面にまで到達する必要はなく、最低シリコン薄膜表面
部分にのみ存在すればよい。

〔発明の効果〕

本発明によれば、５ｖなる通常電源で動作でき、かつ電
流低下を従来構造より１．２％以上も改善できる極超微
細ＭＯ８を得ることができる。このＭＯＳにおいては、
高不純物濃度を有するソースまたはドレイン領域を半導
体基板上に設置するため、実効チャネル長０．３　　μ
ｍの極超微細ＭＯ８において、公知のＬＤＤ構造を有す
る高耐圧ＭＯ３に比較し、約０．４　　μｍも寸法を縮
小できる効果も有する。また、本発明によれば、いわゆ
る短チヤネル効果と称される閾電圧低下傾向も、実効チ
ャネル長０．３　　μｍの場合においても０．５　ｖ以
下と実用上許容できる範囲内に押える効果も有している
。

さらに、本発明によれば従来構造の超微細相補型絶縁ゲ
ート電界トランジスタで重大な問題となっていたラッチ
アップ現象を完全に防止できるので、高速動作を損うこ
となく超微細型捕型絶縁ゲートトランジスタを実現する
ことが可能である。

【図面の簡単な説明】

第１図は従来のＬＤＤ構造のＭＯＳを示す断面図、第２
図は従来のＤＤ槽構造有するＭＯＳを示す断面図、第３
図（ａ）〜（ｃ）は本発明の第１の実施例の半導体装置
の製造工程を示す断面図、第４図（ａ）〜（ｏ）は本発
明の第２の実施例の半導体装置のｊｌ造工程を示す断面
図である。１・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４・・・ゲート電極、５・・・ゲ
ート保護絶縁膜、６．１７・・・低不純物濃度ソース領
域、７゜１８・・・低不純物濃度ドレイン領域、８・・
・ゲート側壁絶縁膜、９・・・高不純物濃度ソース領域
、１０・・・高不純物濃度ドレイン領域、１１・・・表
面保護絶縁膜、１２・・・ソース電−１１３・・・ドレ
イン電極、１４・・・ソースシリコン電極、１５・・・
ドレインシリコン電極、１６・・・ウェル領域、２０・
・・第１のドレイン電極、２１・・・ソース電極、２２
・・・第２のドレＹ　Ｊ　図（ｂン（Ｃ）１８１ｍ８ａＧ１−１３１１ｉＧ８（９）Ｚ　４　　図Ｃｂ）（Ｃ，）第　４　図（久）Ｂ４慢７）−一し８

Claims

【特許請求の範囲】

１．ゲート電極と、該ゲート電極端に隣接して形成され
たゲート側壁絶縁膜と、半導体基板と反対導電形を有し
、上記ゲート側壁絶縁膜端を不純物導入境界として半導
体基板内に導入された１０＾１＾７ｃｍ＾−＾３以上１
０＾２＾０ｃｍ＾−＾３未満の表面濃度の低不純物濃度
ドレイン領域と、上記ゲート側壁絶縁膜に隣接し、上記
低不純物濃度ドレイン領域上に形成された１０＾１＾９
ｃｍ＾−＾３以上の高不純物濃度を有する半導体薄膜と
を具備することを特徴とする半導体装置。
２．上記半導体薄膜がｐ導電形を有することを特徴とす
る特許請求の範囲第１項記載の半導体装置。