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JPS6017939Y2 - integrated circuit device - Google Patents

integrated circuit device

Info

Publication number
JPS6017939Y2
JPS6017939Y2 JP8431778U JP8431778U JPS6017939Y2 JP S6017939 Y2 JPS6017939 Y2 JP S6017939Y2 JP 8431778 U JP8431778 U JP 8431778U JP 8431778 U JP8431778 U JP 8431778U JP S6017939 Y2 JPS6017939 Y2 JP S6017939Y2
Authority
JP
Japan
Prior art keywords
circuit
power amplifier
ground line
ground
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP8431778U
Other languages
Japanese (ja)
Other versions
JPS54184050U (en
Inventor
弘一 深谷
正志 庄司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8431778U priority Critical patent/JPS6017939Y2/en
Publication of JPS54184050U publication Critical patent/JPS54184050U/ja
Application granted granted Critical
Publication of JPS6017939Y2 publication Critical patent/JPS6017939Y2/en
Expired legal-status Critical Current

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  • Amplifiers (AREA)

Description

【考案の詳細な説明】 この考案は電力増幅回路を組み込んだ半導体集積回路、
特に信号増幅用入力回路と大電流出力用出力回路を含む
電力増幅器を複数個同一半導体基板に集積化した半導体
集積回路に関する。
[Detailed explanation of the invention] This invention is a semiconductor integrated circuit incorporating a power amplifier circuit,
In particular, the present invention relates to a semiconductor integrated circuit in which a plurality of power amplifiers including a signal amplification input circuit and a large current output output circuit are integrated on the same semiconductor substrate.

従来、この種既知の電力増巾回路用半導体集積回路にお
いては複数個の電力増巾器の相互干渉を抑えるために各
々の増巾器を構成する回路素子に独立に電源供給するよ
うにすると共にモノリシック電力増巾回路の製造に当っ
て生じるポンディングパッドと端子を接続するためのホ
ンディング線あるいは端子の導体抵抗分による干渉を抑
えるために接地端子も別々に設けるようにしていた。
Conventionally, in this type of known semiconductor integrated circuit for power amplifier circuits, in order to suppress mutual interference between a plurality of power amplifiers, power is supplied independently to circuit elements constituting each amplifier. A separate ground terminal was also provided in order to suppress interference caused by the conductor resistance of the terminal or the bonding wire for connecting the bonding pad and the terminal, which occurs when manufacturing a monolithic power amplifier circuit.

更に一個のモノリシック電力増巾器の製造に当っては、
入力回路を含む高利得増巾段及び大電流を出力する出力
段の接地配線あるいは接地端子を共通部分とすることは
この接地端子が出力電流の経路の一部となり、ボンディ
ング線あるいは端子の導体抵抗に電圧降下を生じ、この
電圧降下にもとづく電圧差が入力段に帰還し、その結果
、入力信号に対し出力信号が歪むという欠点がある。
Furthermore, in manufacturing one monolithic power amplifier,
By making the ground wiring or ground terminal of the high gain amplification stage including the input circuit and the output stage that outputs large current a common part, this ground terminal becomes part of the output current path, and the conductor resistance of the bonding wire or terminal is reduced. There is a drawback that a voltage drop occurs in the input stage, and a voltage difference based on this voltage drop is fed back to the input stage, resulting in distortion of the output signal with respect to the input signal.

この欠点を防ぐため、出力回路とその他の回路との接地
電位を各々別々の接地端子から供給して接地配線の電圧
降下による電圧が前段の回路に帰還しないようにしてい
る。
In order to prevent this drawback, the ground potentials of the output circuit and other circuits are supplied from separate ground terminals, so that the voltage due to the voltage drop in the ground wiring does not return to the preceding circuit.

このような電力増巾器を例えば2つ組み込んだ従来の半
導体集積回路は、第1図に模式的に示すように1つの半
導体基板51に出力回路部とその他の回路である入力回
路触とで構成される電力増巾器と出力回路AB’と入力
回路んVとで構成される電力増幅器とが形成されており
、入力回路AA、 AA’にはそれぞれ入力端子52.
53から入力信号が加えられ、出力回路AB、 AB’
の出力信号はそれぞれ出力端子55.59から取り出さ
れている。
A conventional semiconductor integrated circuit incorporating two such power amplifiers, for example, has an output circuit section and an input circuit section (other circuits) on one semiconductor substrate 51, as schematically shown in FIG. A power amplifier consisting of an output circuit AB' and an input circuit V is formed, and the input circuits AA and AA' each have an input terminal 52.
An input signal is added from 53, and output circuits AB, AB'
The output signals of are taken out from output terminals 55 and 59, respectively.

又電源電圧は電源端子54から入力回路触と出力回路A
Bとに供給され、電源端子58から入力回路んVと出力
回路AB’とに供給されている。
Also, the power supply voltage is connected to the input circuit and the output circuit A from the power supply terminal 54.
It is supplied from the power supply terminal 58 to the input circuit V and the output circuit AB'.

一方接地電位は別々に設けられた接地端子57.56,
61,60からそれぞれ入力回路舷、出力回路AB、入
力回路AA’、出力回路部′に印加されている。
On the other hand, the ground potential is set at separately provided ground terminals 57, 56,
61 and 60 are applied to the input circuit side, output circuit AB, input circuit AA', and output circuit section', respectively.

このコンデンサ等が必要な場合にはコンデンサ1つに対
し1つ又は2つの外付端子が半導体基板51に設けられ
る。
If this capacitor or the like is required, one or two external terminals are provided on the semiconductor substrate 51 for each capacitor.

このように従来のモノリシック電力増巾回路においては
端子数特に接地端子を多数必要と腰このため半導体基板
や容器が大きくなったり複雑になったりして、集積回路
の製造が複雑かつコストが高くなるばかりでなく、集積
回路基板を搭載する容器が大きくなり実装密度も低くな
る。
In this way, conventional monolithic power amplifier circuits require a large number of terminals, especially a large number of ground terminals.This makes the semiconductor substrate and container larger and more complex, making integrated circuit manufacturing complicated and expensive. In addition, the container in which the integrated circuit board is mounted becomes larger and the packaging density becomes lower.

この考案の目的は、集積回路の端子数を最小に減少しか
つ配線抵抗にもとづぐ電圧帰還をなくし、特に製造の容
易なモノリシック集積回路の電力増巾回路を提供せんと
するものである。
The purpose of this invention is to reduce the number of integrated circuit terminals to a minimum, eliminate voltage feedback due to wiring resistance, and provide a power amplifier circuit for monolithic integrated circuits that is particularly easy to manufacture. .

この考案によれば、B級プッシュプル回路等で構成され
る出力回路とその他の信号増巾回路等の入力回路とから
なる電力増巾器を複数個(ここでは2個の例で説明する
)同一半導体基板に集積化した電力増巾回路において、
電力増巾器の入力回路の接地配線同志を第1の共通接地
端子に接続し、更に電力増巾器の出力回路の接地配線同
志を第2の共通接地端子に接続したモノリシック電力増
巾回路を得る。
According to this invention, there are a plurality of power amplifiers (here, two examples will be explained) each consisting of an output circuit such as a class B push-pull circuit and an input circuit such as another signal amplification circuit. In power amplifier circuits integrated on the same semiconductor substrate,
A monolithic power amplification circuit in which the grounding wires of the input circuit of the power amplifier are connected to a first common grounding terminal, and the grounding wires of the output circuit of the power amplifier are further connected to a second common grounding terminal. obtain.

次に図面を参照して本考案をより詳細に説明する。Next, the present invention will be explained in more detail with reference to the drawings.

第2図に糸す一実施例において、点線内増巾回路1はモ
ノリシック集積回路部分を示し、二個の電力増巾器A、
Bは中央に対して対称に構成要素を配されており、そ
の構成、回路動作については一方の電力増巾器について
のみ記すこととし、他方についても同様である。
In one embodiment shown in FIG. 2, the amplifier circuit 1 in the dotted line indicates a monolithic integrated circuit part, and two power amplifiers A,
In B, the components are arranged symmetrically with respect to the center, and the configuration and circuit operation will be described only for one power amplifier, and the same applies to the other.

第2図に示す半導体集積回路1にはm個のポンディング
パッド又は出力端子を設け、これらに各々2〜7,2′
〜3′。
The semiconductor integrated circuit 1 shown in FIG. 2 is provided with m bonding pads or output terminals, and each of
~3'.

5′〜6′の番号をつける。Number them 5' to 6'.

第2図による実施例において、端子3に加えられた入力
信号はエミッタホロアトランジスタ12および直流レベ
ルシフトダイオード13を通してトランジスタ16のベ
ースに加えられ、トランジスタ16.17で構成した差
動増巾器で増巾されてトランジスタ16のコレクタに出
力されると共に、トランジスタ23.24をダーリント
ン接続してなる前置駆動トランジスタ23−24に加え
られ、この前置駆動トランジスタ23−24で増巾され
た後、トランジスタ27.28で構威した複合NPN
)ランジスタと、トランジスタ29゜30で構威した複
合PNP トランジスタからなるシングルエンデツドプ
ッシュプル回路を通して、端子6およびコンデンサCo
を介して負荷RLに出力される。
In the embodiment according to FIG. 2, the input signal applied to the terminal 3 is applied through the emitter follower transistor 12 and the DC level shift diode 13 to the base of the transistor 16, and is applied to the base of the transistor 16, which is connected to a differential amplifier constituted by the transistors 16 and 17. It is amplified and output to the collector of the transistor 16, and is also added to the pre-drive transistors 23-24 formed by connecting the transistors 23 and 24 in Darlington, and after being amplified by the pre-drive transistors 23-24, Composite NPN composed of 27.28 transistors
) through a single-ended push-pull circuit consisting of a transistor and a composite PNP transistor composed of transistors 29° and 30, terminal 6 and capacitor Co.
is output to load RL via.

抵抗11はトランジスタ12のベース電流の電流経路で
あり一端が接地端子4に接続されており、差動増巾器1
6−17の負荷抵抗18の一端及び前置駆動トランジス
タ24のエミッタも接地端子4に接続されている。
The resistor 11 is a current path for the base current of the transistor 12, and one end is connected to the ground terminal 4, and the differential amplifier 1
One end of the load resistor 18 of 6-17 and the emitter of the predrive transistor 24 are also connected to the ground terminal 4.

抵抗20、ダイオード21で入力回路にバイアスする電
圧源を構威しており、ダイオード21の一端は接地端子
4に接続されており電流源19は抵抗22を通して出力
端子6のバイアス電圧が供給電源電圧の概ね半分の電圧
値に設定するものであり、ダイオード26はバイアス決
定及び温度補償用のダイオードである。
A resistor 20 and a diode 21 constitute a voltage source that biases the input circuit. One end of the diode 21 is connected to the ground terminal 4, and the current source 19 passes through the resistor 22 so that the bias voltage at the output terminal 6 is connected to the supply power supply voltage. The diode 26 is a diode for bias determination and temperature compensation.

出力回路は複合NPNトランジスタ27−28と複合P
NP )ランジスタ29−30からなるシングルエンデ
ツドプッシュプル回路で構威し、終段トランジスタ28
及び30は大電流出力トランジスタであり、トランジス
タ30のエミッタは接地端子7に接続されている。
The output circuit consists of composite NPN transistors 27-28 and composite P
NP) consists of a single-ended push-pull circuit consisting of transistors 29-30, with a final stage transistor 28
and 30 are large current output transistors, and the emitter of the transistor 30 is connected to the ground terminal 7.

上記構成の電力増巾器Aと、更にそれと同様な電力増巾
器Bを同一半導体集積基板に集積化腰二出力(二チャン
ネル)の電力増巾回路を一個のモノリシック集積回路と
して構成する。
A power amplifier A having the above configuration and a power amplifier B similar to the power amplifier B are integrated on the same semiconductor integrated substrate.A two-output (two-channel) power amplifier circuit is constructed as one monolithic integrated circuit.

上記構成の電力増巾回路は、入力信号印加時においては
抵抗11、トランジスタ24に流れる信号電流は接地端
子4を介して接地に流れ込む一方出力トランジスタ28
及び30は交互にオン・オフを繰り返しており、トラン
ジスタ30のエミッタから接地端子7を介して接地に流
れ込む信号電流もオン・オフしている。
In the power amplification circuit configured as described above, when an input signal is applied, the signal current flowing through the resistor 11 and the transistor 24 flows to the ground via the ground terminal 4, while the output transistor 28
and 30 are alternately turned on and off, and the signal current flowing from the emitter of the transistor 30 to the ground via the ground terminal 7 is also turned on and off.

集積回路に符するポンディングパッド−ボンディング線
一端子の一連の導体抵抗分は非常に小さい値である。
The conductor resistance of the bonding pad-bonding line one terminal series corresponding to the integrated circuit has a very small value.

かかる導体抵抗にもかかわらず、それの経路電流の大小
により電圧降下分も異なり、その電圧差が問題となる。
Despite such conductor resistance, the amount of voltage drop varies depending on the magnitude of the path current, and the voltage difference poses a problem.

接地端子4を介して流れる信号電流は、入力回路を含む
利得増巾段の信号電流であり、概して余り大きくなくポ
ンディングパッド4及びポンディングパッド4に配線さ
れる接地ラインへ接続される回路素子の接続点は接地電
圧と、はとんど電圧差をもたない。
The signal current flowing through the ground terminal 4 is the signal current of the gain amplification stage including the input circuit, and is generally not very large, and the signal current flows through the grounding pad 4 and the circuit elements connected to the ground line wired to the bonding pad 4. The connection point has almost no voltage difference from the ground voltage.

一方接地端子7を介して流れる信号電流は大きくトラン
ジスタ30のエミッタと接地電圧には半サイクルの信号
電圧成分が生じる。
On the other hand, the signal current flowing through the ground terminal 7 is large and a half-cycle signal voltage component occurs between the emitter of the transistor 30 and the ground voltage.

この信号電圧差がポンディングパッド4に発生した場合
にはたとえば抵抗11を通して入力端子3に入力信号と
重畳し、出力端子6に出力される出力信号は入力信号に
対し、歪んだ信号となる悪影響なる。
When this signal voltage difference occurs at the bonding pad 4, it is superimposed on the input signal at the input terminal 3 through the resistor 11, for example, and the output signal output at the output terminal 6 becomes a distorted signal with respect to the input signal. Become.

しかるに接地端子を上記構成のように端子4及び7の2
つに設けることにより上記のような弊害を除去できる。
However, the ground terminal is connected to terminals 4 and 7 as in the above configuration.
By providing it in the above, the above-mentioned disadvantages can be eliminated.

更に、他方の電力増巾器の入力回路を含む利得増巾段、
及びバイアス回路の接地ラインはポンディングパッド4
に接続されており、出力回路の接地ラインはポンディン
グパッド7に接続されており、ポンディングパッド4及
び7を介して接地に流れる信号電流は各々の電力増巾器
で共通電流経路となるが、ポンディングパッド4の接地
に対する電圧差は、はとんどなく、又、ポンディングパ
ッド7の接地に対する電圧差が出力トランジスタ30及
び30′のエミッタに加えられてもそれらトランジスタ
のベースはPNPトランジスタ29及び29′のコレク
タから電流駆動されているため、それらトランジスタの
コレクタすなわち出力端子6及び6′に出力されるのは
非常に小さく、電力増巾器間の相互干渉は極めて少ない
Furthermore, a gain amplification stage including an input circuit of the other power amplifier;
and the ground line of the bias circuit is connected to the bonding pad 4.
The ground line of the output circuit is connected to the bonding pad 7, and the signal current flowing to the ground via the bonding pads 4 and 7 becomes a common current path in each power amplifier. , the voltage difference between the bonding pad 4 and the ground is negligible, and even if the voltage difference between the bonding pad 7 and the ground is applied to the emitters of the output transistors 30 and 30', the bases of these transistors are PNP transistors. Since the current is driven from the collectors of transistors 29 and 29', the output to the collectors of these transistors, that is, the output terminals 6 and 6', is very small, and mutual interference between the power amplifiers is extremely small.

第3図はこの考案の更に他の実施例であって、電力増巾
回路は入力回路BA、 BA’出力回路BB。
FIG. 3 shows yet another embodiment of this invention, in which the power amplification circuit includes an input circuit BA, and an output circuit BA' output circuit BB.

BB’からなる電力増巾器を同一の半導体基板81に設
け、これを容器71に取り付けたものである。
A power amplifier made of BB' is provided on the same semiconductor substrate 81, and this is attached to the container 71.

半導体基板81には入力回路BA、 BA’、出力回路
BB、 BB’の外にポンディングパッド80〜89が
設けられており、容器71には半導体基板81を載置す
る外に端子72〜79が設けられており、ポンディング
パッド80〜89と各端子72〜79との間は各々ボン
ディング線90(90の符号はポンディングパッド80
て外部導出出力端子72と接続するボンディング線90
にのみ付す)で接続されている。
The semiconductor substrate 81 is provided with bonding pads 80 to 89 outside the input circuits BA, BA' and the output circuits BB and BB', and the container 71 is provided with terminals 72 to 79 in addition to the semiconductor substrate 81 placed thereon. A bonding line 90 is provided between the bonding pads 80 to 89 and each terminal 72 to 79 (the reference numeral 90 indicates the bonding pad 80).
A bonding wire 90 is connected to the external output terminal 72.
).

信号入力端子72.73とポンディングパッド80.8
1信号出力端子75.78とポンディングパッド83.
87、it源供給端子74.77とポンディングパッド
82゜86、入力回路BA、 BA’の接地端子79と
ポンディングパッド8B、89、出力回路BB、 BB
’の接地端子76とポンディングパッド84.85とを
ボンディング線90で接続されている。
Signal input terminal 72.73 and bonding pad 80.8
1 signal output terminal 75.78 and a bonding pad 83.
87, IT source supply terminal 74.77 and bonding pad 82°86, input circuit BA, BA' ground terminal 79 and bonding pad 8B, 89, output circuit BB, BB
The ground terminal 76 and the bonding pads 84 and 85 are connected by a bonding wire 90.

入力回路BA、 BA’の接地ラインはそれぞれポンデ
ィングパッド88.89に接続されており、出力回路B
B、 BB’の接地ラインはそれぞれポンディングパッ
ド84.85に接続されている。
The ground lines of input circuits BA and BA' are connected to the bonding pads 88 and 89, respectively, and
The ground lines B and BB' are connected to bonding pads 84 and 85, respectively.

かかる電力増巾回路においては、入力回路BA、 BA
’の接地ライン及び出力回路BB、 BB’の接地ライ
ンはそれぞれ外部導出接地端子79及び76で共通に接
続されているため、ボンディング線90の抵抗に生じる
信号成分が電力増巾器間に相互に影響せず、第2図の一
実施例の如く半導体基板上で接地ライン同志を接続した
場合の電力増巾器間の相互干渉より更に少なくなる。
In such a power amplification circuit, the input circuits BA, BA
Since the ground lines of ' and the ground lines of output circuits BB and BB' are commonly connected by external ground terminals 79 and 76, the signal components generated in the resistance of the bonding wire 90 are mutually connected between the power amplifiers. There is no influence, and the mutual interference between power amplifiers is even less than that in the case where ground lines are connected together on a semiconductor substrate as in the embodiment shown in FIG.

このように、本考案によれば、2つの電力増幅器を組み
込んでも接地端子は2つでよく、この時配線抵抗の電圧
降下による電圧帰還もない。
As described above, according to the present invention, only two ground terminals are required even if two power amplifiers are installed, and at this time, there is no voltage feedback due to voltage drop due to wiring resistance.

又従来の半導体集積回路に比して接地端子数を減少でき
るので、半導体基板及び容器を小型かつ高密度にできる
Furthermore, since the number of ground terminals can be reduced compared to conventional semiconductor integrated circuits, the semiconductor substrate and container can be made smaller and more dense.

又余分な端子を必要としないので集積回路の製造も容易
にかつ安価にできる。
Further, since no extra terminals are required, the integrated circuit can be manufactured easily and at low cost.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の電力増巾回路のブロック図、第2図はこ
の考案の一実施例を示す回路図、第3図はこの考案の他
の実施例を示すブロック図である。 12.12’・・・・・・エミッタホロアトランジスタ
、16,16’、17,17’・・・・・・差動トラン
ジスタ、23,23’、24,24’・・・・・・前置
駆動トランジスタ、28.28’、30.30’・・・
・・・出力トランジスタ。
FIG. 1 is a block diagram of a conventional power amplifier circuit, FIG. 2 is a circuit diagram showing one embodiment of this invention, and FIG. 3 is a block diagram showing another embodiment of this invention. 12.12'... Emitter follower transistor, 16, 16', 17, 17'... Differential transistor, 23, 23', 24, 24'... Front position drive transistors, 28.28', 30.30'...
...Output transistor.

Claims (1)

【実用新案登録請求の範囲】 ■ 第1および第2の外部導出リードと、入力端子に供
給された入力信号を増幅する信号増幅回路およびこの信
号増幅回路の出力を電力増幅する出力回路を夫々が備え
かつ両方とも一つの半導体基板上に形成された第1およ
び第2の電力増幅器とを有し、前記半導体基板上には、
前記第1の電力増幅器における前記信号増幅回路を構成
する各回路素子のための共通接地ラインとなる第1の接
地ラインと、前記第2の電力増幅器における前記信号増
幅回路を構成する各回路素子のための共通接地ラインで
あって前記各回路素子と接続する部分では前記第1の接
地ラインの前記各回路素子と接続する部分とは独立して
形成されている第2の接地ラインと、前記第1の電力増
幅器における前記出力回路のための接地ラインとなる第
3の接地ラインと、前記第2の電力増幅器における前記
出力回路のための接地ラインであって前記第2の電力増
幅器における前記出力回路の回路素子と接続される部分
は前記第3の接地ラインの前記第1の電力増幅器におけ
る前記出力回路の回路素子と接続される部分とは独立し
て形成された第4の接地ラインとかさらに設けられ、前
記第1および第2の接地ラインは最終的に前記第1の外
部導出リードに共通に接続され、前記第3および第4の
接地ラインは最終的に前記第2の外部導出リードに共通
に接続されていることを特徴とする集積回路装置。 2 前記第1および第2の接地ラインは前記半導体基板
上で合流して前記半導体基板上に形成された第1のポン
ディングパッドに接続され、前記第3および第4の接地
ラインは前記半導体基板上に合流して前記半導体基板上
に形成された第2のポンディングパッドに接続され、前
記第1および第2のポンディングパッドは前記第1およ
び第2の外部導出リードに夫々接続されていることを特
徴とする実用新案登録請求の範囲第1項記載の集積回路
装置。 3 前記第1乃至第4の接地ラインは前記半導体基板上
に形成された第1乃至第4のポンディングパッドに互い
に独立して夫々接続され、前記第1および第2のポンデ
ィングパッドは前記第1の外部導出リードに、前記第3
および第↓のポンディングパッドは前記第2の外部導出
リードに夫々共通接続されていることを特徴とする実用
新案登録請求の範囲第1項記載の集積回路装置。 4 前記第1の電力増幅器は第3の外部導出リードを介
して、前記第2の電力増幅器は第4の外部導出リードを
介して夫々動作電圧が別々に供給されていることを特徴
とする実用新案登録請求の範囲第1項、第2項、または
第3項記載の集積回路装置。
[Claims for Utility Model Registration] ■ The first and second external leads, a signal amplification circuit that amplifies the input signal supplied to the input terminal, and an output circuit that amplifies the power of the output of this signal amplification circuit, respectively. a first power amplifier and a second power amplifier, both of which are formed on one semiconductor substrate;
A first ground line serving as a common ground line for each circuit element forming the signal amplification circuit in the first power amplifier, and a common ground line for each circuit element forming the signal amplification circuit in the second power amplifier. A common ground line for connecting to each of the circuit elements is a second ground line that is formed independently of a part of the first ground line that connects to each of the circuit elements; a third ground line serving as a ground line for the output circuit in the first power amplifier; and a third ground line serving as a ground line for the output circuit in the second power amplifier, and the output circuit in the second power amplifier. The portion connected to the circuit element of the third ground line is formed independently of the portion of the third ground line connected to the circuit element of the output circuit of the first power amplifier, or a fourth ground line is further provided. The first and second ground lines are finally commonly connected to the first external lead, and the third and fourth ground lines are finally common to the second external lead. An integrated circuit device characterized in that it is connected to. 2. The first and second ground lines meet on the semiconductor substrate and are connected to a first bonding pad formed on the semiconductor substrate, and the third and fourth ground lines meet on the semiconductor substrate. The first and second bonding pads are connected to the first and second external leads, respectively. An integrated circuit device according to claim 1, characterized in that: 3. The first to fourth ground lines are respectively connected to first to fourth bonding pads formed on the semiconductor substrate independently of each other, and the first and second bonding pads are connected to the first to fourth bonding pads formed on the semiconductor substrate. The third external lead is connected to the third external lead.
2. The integrated circuit device according to claim 1, wherein the second and third bonding pads are commonly connected to the second external lead. 4. A practical application characterized in that the first power amplifier is separately supplied with an operating voltage through a third external lead, and the second power amplifier is supplied with an operating voltage through a fourth external lead. An integrated circuit device according to claim 1, 2, or 3 of the patent claims.
JP8431778U 1978-06-19 1978-06-19 integrated circuit device Expired JPS6017939Y2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8431778U JPS6017939Y2 (en) 1978-06-19 1978-06-19 integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8431778U JPS6017939Y2 (en) 1978-06-19 1978-06-19 integrated circuit device

Publications (2)

Publication Number Publication Date
JPS54184050U JPS54184050U (en) 1979-12-27
JPS6017939Y2 true JPS6017939Y2 (en) 1985-05-31

Family

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