JPH1197561A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
- Publication number
- JPH1197561A JPH1197561A JP25674497A JP25674497A JPH1197561A JP H1197561 A JPH1197561 A JP H1197561A JP 25674497 A JP25674497 A JP 25674497A JP 25674497 A JP25674497 A JP 25674497A JP H1197561 A JPH1197561 A JP H1197561A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- floating gate
- semiconductor memory
- insulating film
- nonvolatile semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】不揮発性半導体記憶装置の大容量化を実現する
にあたって、従来からのセルサイズの縮小化と、多値化
を実現するために、メモリトランジスタの保持特性を改
善した不揮発性半導体記憶装置、およびその製造方法を
提供する。 【解決手段】積層型に配列された複数のゲート電極を有
する不揮発性半導体記憶装置において、フローティング
ゲートの側壁と層間絶縁膜との界面が窒化されている不
揮発性半導体記憶装置、および、ゲート電極の加工後、
熱酸化によりフローティングゲートの側壁に絶縁膜を成
長させる工程と、熱窒化又は熱窒化酸化を行う工程と、
層間絶縁膜を形成する工程とを有する該不揮発性半導体
記憶装置の製造方法。
にあたって、従来からのセルサイズの縮小化と、多値化
を実現するために、メモリトランジスタの保持特性を改
善した不揮発性半導体記憶装置、およびその製造方法を
提供する。 【解決手段】積層型に配列された複数のゲート電極を有
する不揮発性半導体記憶装置において、フローティング
ゲートの側壁と層間絶縁膜との界面が窒化されている不
揮発性半導体記憶装置、および、ゲート電極の加工後、
熱酸化によりフローティングゲートの側壁に絶縁膜を成
長させる工程と、熱窒化又は熱窒化酸化を行う工程と、
層間絶縁膜を形成する工程とを有する該不揮発性半導体
記憶装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートの側壁と層間絶縁膜の界面を窒化することにより、
いわゆるＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発
性半導体記憶装置の保持特性を改善する技術に関する。
ートの側壁と層間絶縁膜の界面を窒化することにより、
いわゆるＳｔａｃｋｅｄ Ｇａｔｅ型構造をもつ不揮発
性半導体記憶装置の保持特性を改善する技術に関する。
【０００２】
【従来の技術】近年、半導体記憶装置、特に不揮発性半
導体記憶装置では、セルサイズの縮小化に伴い、トラン
ジスタのしきい値電圧（Ｖｔｈ）分布がますます狭くな
ってきている。そして、Ｖｔｈ分布がオーバーラップし
てしまった場合には、記憶されたデーターを正確に読み
だせなくなってしまうため、Ｖｔｈがオーバラップしな
いようにしなければならず、不揮発性半導体記憶装置の
保持特性の改善がますます求められている。
導体記憶装置では、セルサイズの縮小化に伴い、トラン
ジスタのしきい値電圧（Ｖｔｈ）分布がますます狭くな
ってきている。そして、Ｖｔｈ分布がオーバーラップし
てしまった場合には、記憶されたデーターを正確に読み
だせなくなってしまうため、Ｖｔｈがオーバラップしな
いようにしなければならず、不揮発性半導体記憶装置の
保持特性の改善がますます求められている。
【０００３】また、不揮発性半導体記憶装置の大容量化
を実現するにあたって、従来からのセルサイズの縮小と
いう方法と並行して、これまでメモリトランジスタ一つ
で１ビット（２値）、すなわち、Ｖｔｈのレベルが２種
類であったところを４種類以上にすることで、メモリト
ランジスタ一つで２ビット以上を記憶する多値技術の検
討も進められている。
を実現するにあたって、従来からのセルサイズの縮小と
いう方法と並行して、これまでメモリトランジスタ一つ
で１ビット（２値）、すなわち、Ｖｔｈのレベルが２種
類であったところを４種類以上にすることで、メモリト
ランジスタ一つで２ビット以上を記憶する多値技術の検
討も進められている。
【０００４】このような多値化を実現する場合、図１７
に示すように、これまではある電圧範囲内にＶｔｈ分布
を２つ収めればよかったところが、それ以上の数のＶｔ
ｈ分布を収めなければならなくなり、これに伴って、各
Ｖｔｈ分布間の差がより小さくなっている。
に示すように、これまではある電圧範囲内にＶｔｈ分布
を２つ収めればよかったところが、それ以上の数のＶｔ
ｈ分布を収めなければならなくなり、これに伴って、各
Ｖｔｈ分布間の差がより小さくなっている。
【０００５】このため、従来以上にディスターブ特性や
保持特性の影響を受けやすくなるため、図１８に示すよ
うに、Ｖｔｈ同士がオーバーラップしてしまった場合に
は、記憶されたデーターを正確に読みだすことができな
くなる。
保持特性の影響を受けやすくなるため、図１８に示すよ
うに、Ｖｔｈ同士がオーバーラップしてしまった場合に
は、記憶されたデーターを正確に読みだすことができな
くなる。
【０００６】従って、メモリトランジスタの保持特性を
改善することは、不揮発性半導体記憶装置の大容量化と
セルサイズの縮小化を実現する上で重要である。
改善することは、不揮発性半導体記憶装置の大容量化と
セルサイズの縮小化を実現する上で重要である。
【０００７】ここで、従来用いられている積層型に複数
のゲート電極を有する不揮発性半導体記憶装置、いわゆ
るＳｔａｃｋｅｄ Ｇａｔｅ型不揮発性半導体記憶装置
の断面図を図１９に示す。図で、１はシリコン半導体基
板、２はトンネル酸化膜、３はフィールド酸化膜、４は
フローティングゲート、５はゲート間絶縁膜、６はコン
トロールゲート、７は拡散層、８は酸化膜、９は層間絶
縁膜をそれぞれ示す。
のゲート電極を有する不揮発性半導体記憶装置、いわゆ
るＳｔａｃｋｅｄ Ｇａｔｅ型不揮発性半導体記憶装置
の断面図を図１９に示す。図で、１はシリコン半導体基
板、２はトンネル酸化膜、３はフィールド酸化膜、４は
フローティングゲート、５はゲート間絶縁膜、６はコン
トロールゲート、７は拡散層、８は酸化膜、９は層間絶
縁膜をそれぞれ示す。
【０００８】かかるＳｔａｃｋｅｄ Ｇａｔｅ型不揮発
性半導体記憶装置では、フローテイングゲート４中に蓄
積する電荷の量によってＶｔｈを変化させ、これをデー
タに対応させている。
性半導体記憶装置では、フローテイングゲート４中に蓄
積する電荷の量によってＶｔｈを変化させ、これをデー
タに対応させている。
【０００９】すなわち、通常、コントロールゲート等に
電圧が加わっていない場合、フローティングゲート中の
電子は、図２０に示すように、フローティングゲートの
内壁に沿って分布し、読み出し時には、図２１に示すよ
うにフローティングゲートの上壁に分布することにな
る。
電圧が加わっていない場合、フローティングゲート中の
電子は、図２０に示すように、フローティングゲートの
内壁に沿って分布し、読み出し時には、図２１に示すよ
うにフローティングゲートの上壁に分布することにな
る。
【００１０】
【発明が解決しようとする課題】しかしながら、図２２
に示すように、従来のメモリーセルのように、フローテ
ィングゲートの側壁Ｃが直接絶縁膜に接しているような
構造の場合には、時間が経ったときその界面の準位に電
子が捕獲されてしまうことになる。
に示すように、従来のメモリーセルのように、フローテ
ィングゲートの側壁Ｃが直接絶縁膜に接しているような
構造の場合には、時間が経ったときその界面の準位に電
子が捕獲されてしまうことになる。
【００１１】こうした界面準位に電子が捕獲された状態
で読み出しを行った場合、図２３に示すように全ての電
子がフローティングゲートの上壁に分布せず、結果的に
電子が前述の界面準位に捕獲されていない場合と比較し
て、見かけ上、Ｖｔｈが下がっているように見える。こ
のＶｔｈの低下によって、Ｖｔｈの分布が広がってしま
い、前述したように多値化を進める上での問題となる。
で読み出しを行った場合、図２３に示すように全ての電
子がフローティングゲートの上壁に分布せず、結果的に
電子が前述の界面準位に捕獲されていない場合と比較し
て、見かけ上、Ｖｔｈが下がっているように見える。こ
のＶｔｈの低下によって、Ｖｔｈの分布が広がってしま
い、前述したように多値化を進める上での問題となる。
【００１２】さらに、メモリーセルサイズが小さくなれ
ばなるほど、フローティングゲート表面積に対してフロ
ーティングゲートの側壁面積の占める割合は上がってく
るため、こうした側壁の界面準位に電子が捕獲されるこ
とによる影響がより顕著になってくる。
ばなるほど、フローティングゲート表面積に対してフロ
ーティングゲートの側壁面積の占める割合は上がってく
るため、こうした側壁の界面準位に電子が捕獲されるこ
とによる影響がより顕著になってくる。
【００１３】以上説明したように、不揮発性半導体記憶
装置の大容量化を実現するにあたって、従来からのセル
サイズの縮小化と、多値化を実現するために、メモリト
ランジスタの保持特性を改善することが求められてい
る。
装置の大容量化を実現するにあたって、従来からのセル
サイズの縮小化と、多値化を実現するために、メモリト
ランジスタの保持特性を改善することが求められてい
る。
【００１４】本発明は、以上のような背景に基づいてな
されたものであって、不揮発性半導体記憶装置の保持特
性を改善することをその目的とする。
されたものであって、不揮発性半導体記憶装置の保持特
性を改善することをその目的とする。
【００１５】
【課題を解決するための手段】本発明は、半導体基板上
に電荷蓄積のためのフローティングゲートを設け、その
上に層間絶縁膜を介してコントロールゲートを有する不
揮発性半導体記憶装置において、前記フローティングゲ
ートの側壁と層間絶縁膜との界面が窒化されている不揮
発性半導体記憶装置である。また本発明は、半導体基板
上に電荷蓄積のためのフローティングゲートを設け、そ
の上に層間絶縁膜を介してコントロールゲートを有する
不揮発性半導体記憶装置の製造方法において、 ゲート
電極の加工後、熱酸化によりフローティングゲートの側
壁に絶縁膜を成長させる工程と、少なくとも前記フロー
ティングゲートの側壁に対して熱窒化を行う工程と、層
間絶縁膜を形成する工程とを有する不揮発性半導体記憶
装置の製造方法である。
に電荷蓄積のためのフローティングゲートを設け、その
上に層間絶縁膜を介してコントロールゲートを有する不
揮発性半導体記憶装置において、前記フローティングゲ
ートの側壁と層間絶縁膜との界面が窒化されている不揮
発性半導体記憶装置である。また本発明は、半導体基板
上に電荷蓄積のためのフローティングゲートを設け、そ
の上に層間絶縁膜を介してコントロールゲートを有する
不揮発性半導体記憶装置の製造方法において、 ゲート
電極の加工後、熱酸化によりフローティングゲートの側
壁に絶縁膜を成長させる工程と、少なくとも前記フロー
ティングゲートの側壁に対して熱窒化を行う工程と、層
間絶縁膜を形成する工程とを有する不揮発性半導体記憶
装置の製造方法である。
【００１６】以下、本発明を詳細に説明する。
【００１７】本発明の不揮発性半導体記憶装置は、例え
ば、図１（ａ），（ｂ）に示すように、フローティング
ゲート４とコントールゲート６が積層された構造（Ｓｔ
ａｃｋｅｄ Ｇａｔｅ構造）を有する。図中、１はシリ
コン半導体基板、２はトンネル酸化膜、３はフィールド
酸化膜、４はフローティングゲート、５はゲート間絶縁
膜、６はコントロールゲート、７は拡散層、８は酸化
膜、９は層間絶縁膜をそれぞれ示す。本発明の不揮発性
半導体記憶装置は、フローティングゲート４の側壁と層
間絶縁膜９との界面が窒化されていることを特徴とす
る。
ば、図１（ａ），（ｂ）に示すように、フローティング
ゲート４とコントールゲート６が積層された構造（Ｓｔ
ａｃｋｅｄ Ｇａｔｅ構造）を有する。図中、１はシリ
コン半導体基板、２はトンネル酸化膜、３はフィールド
酸化膜、４はフローティングゲート、５はゲート間絶縁
膜、６はコントロールゲート、７は拡散層、８は酸化
膜、９は層間絶縁膜をそれぞれ示す。本発明の不揮発性
半導体記憶装置は、フローティングゲート４の側壁と層
間絶縁膜９との界面が窒化されていることを特徴とす
る。
【００１８】前記窒化は、例えば、１）Ｓｔａｃｋｅｄ
Ｇａｔｅの加工後に、熱酸化又は化学的気相成長法
（ＣＶＤ法）によってフローティングゲートの側壁に絶
縁膜を成長させ、その後、例えば、アンモニアの存在下
に急速熱窒化（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒ
ｉｄａｔｉｏｎ）を行う、２）Ｓｔａｃｋｅｄ Ｇａｔ
ｅの加工後に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、フローテ
ィングゲートの側壁に絶縁膜を成長させ、その後に、例
えば、アンモニアの存在下に急速熱窒化を行う、あるい
は、３）Ｓｔａｃｋｅｄ Ｇａｔｅの加工後に、例え
ば、Ｎ2 Ｏ、ＮＯガスの存在下に、急速熱窒化酸化（Ｒ
ＴＯＮ）などにより行うことができる。
Ｇａｔｅの加工後に、熱酸化又は化学的気相成長法
（ＣＶＤ法）によってフローティングゲートの側壁に絶
縁膜を成長させ、その後、例えば、アンモニアの存在下
に急速熱窒化（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒ
ｉｄａｔｉｏｎ）を行う、２）Ｓｔａｃｋｅｄ Ｇａｔ
ｅの加工後に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、フローテ
ィングゲートの側壁に絶縁膜を成長させ、その後に、例
えば、アンモニアの存在下に急速熱窒化を行う、あるい
は、３）Ｓｔａｃｋｅｄ Ｇａｔｅの加工後に、例え
ば、Ｎ2 Ｏ、ＮＯガスの存在下に、急速熱窒化酸化（Ｒ
ＴＯＮ）などにより行うことができる。
【００１９】本発明の不揮発性半導体記憶装置は、フロ
ーティングゲート側壁と層間絶縁膜の界面が窒化されて
いるため、従来の不揮発性半導体記憶装置のように、フ
ローティングゲート側壁に電子が捕獲されることはな
い。従って、フローティングゲート側壁に電子が捕獲さ
れることにより生じるＶｔｈのシフトを効果的に抑制す
ることができるので、メモリトランジスタの保持特性、
すなわち、データの信頼性が向上し、また、各Ｖｔｈ分
布間の差を小さく設定することができる。そのため、半
導体記憶装置の多値化を実現しやすくなり、半導体メモ
リの大容量化を図ることができる。
ーティングゲート側壁と層間絶縁膜の界面が窒化されて
いるため、従来の不揮発性半導体記憶装置のように、フ
ローティングゲート側壁に電子が捕獲されることはな
い。従って、フローティングゲート側壁に電子が捕獲さ
れることにより生じるＶｔｈのシフトを効果的に抑制す
ることができるので、メモリトランジスタの保持特性、
すなわち、データの信頼性が向上し、また、各Ｖｔｈ分
布間の差を小さく設定することができる。そのため、半
導体記憶装置の多値化を実現しやすくなり、半導体メモ
リの大容量化を図ることができる。
【００２０】本発明の不揮発性半導体記憶装置の製造方
法は、ゲート電極の加工後、熱酸化によりフローティン
グゲートの側壁に絶縁膜を成長させる工程と、熱窒化を
行う工程と、層間絶縁膜を形成する工程とを有する積層
型に配列された複数のゲート電極を有することを特徴と
する。
法は、ゲート電極の加工後、熱酸化によりフローティン
グゲートの側壁に絶縁膜を成長させる工程と、熱窒化を
行う工程と、層間絶縁膜を形成する工程とを有する積層
型に配列された複数のゲート電極を有することを特徴と
する。
【００２１】より具体的には、前記窒化の方法として、
例えば、以下の２つを挙げることができる。
例えば、以下の２つを挙げることができる。
【００２２】（１）Ｓｔａｃｋｅｄ Ｇａｔｅの加工後
に、熱酸化によってフローティングゲートの側壁に酸化
膜またはＯＮＯ膜などの絶縁膜を成長させ、その後、例
えば、アンモニアの存在下に急速熱窒化（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）を行う方法 先ず、例えば、以下の手順でＳｔａｃｋｅｄ Ｇａｔｅ
の加工を行う。
に、熱酸化によってフローティングゲートの側壁に酸化
膜またはＯＮＯ膜などの絶縁膜を成長させ、その後、例
えば、アンモニアの存在下に急速熱窒化（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）を行う方法 先ず、例えば、以下の手順でＳｔａｃｋｅｄ Ｇａｔｅ
の加工を行う。
【００２３】例えば、ｐ型シリコン半導体基板上に、選
択酸化技術により、ＬＳＩの配線部分（フィールド部）
に厚い酸化シリコンの膜を形成し、次いで、例えば、メ
モリセル部にフローティングゲートを形成するための１
層目の多結晶シリコンを、例えば、化学的気相成長法
（ＣＶＤ法）により成長させる。この際、例えば、リン
等の不純物を高濃度にドーピングすることにより導電性
を高めることもできる。その上に、熱酸化またはＣＶＤ
法により酸化膜あるいはＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／
ＳｉＯ2 の積層膜）を形成する。その後、メモリセルの
コントロールゲートと周辺トランジスタ形成のための２
層目の多結晶シリコンあるいはポリサイドからなる膜
を、例えば、ＣＶＤ法により形成する。前記ポリサイド
膜は、例えば、タングステンシリサイド、モリブデンシ
リサイド、チタニウムシリサイド、タンタルシリサイド
等のシリサイド膜とポリシリコン膜とからなる積層膜等
で構成されている。次いで、フォトエッチング工程によ
り、素子形成部の多結晶シリコン（またはポリサイド）
膜と酸化絶縁膜をすべて除去することによりゲート加工
が終了する。
択酸化技術により、ＬＳＩの配線部分（フィールド部）
に厚い酸化シリコンの膜を形成し、次いで、例えば、メ
モリセル部にフローティングゲートを形成するための１
層目の多結晶シリコンを、例えば、化学的気相成長法
（ＣＶＤ法）により成長させる。この際、例えば、リン
等の不純物を高濃度にドーピングすることにより導電性
を高めることもできる。その上に、熱酸化またはＣＶＤ
法により酸化膜あるいはＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／
ＳｉＯ2 の積層膜）を形成する。その後、メモリセルの
コントロールゲートと周辺トランジスタ形成のための２
層目の多結晶シリコンあるいはポリサイドからなる膜
を、例えば、ＣＶＤ法により形成する。前記ポリサイド
膜は、例えば、タングステンシリサイド、モリブデンシ
リサイド、チタニウムシリサイド、タンタルシリサイド
等のシリサイド膜とポリシリコン膜とからなる積層膜等
で構成されている。次いで、フォトエッチング工程によ
り、素子形成部の多結晶シリコン（またはポリサイド）
膜と酸化絶縁膜をすべて除去することによりゲート加工
が終了する。
【００２４】次に、例えば、熱酸化によって、ゲート部
分を完全に酸化シリコン膜で包囲する。そして、例え
ば、アンモニアガスの雰囲気中で、１０分〜６０分間
程、熱アニールを行う。アニールの温度は、特に制限は
ないが、好ましくは８００〜１１００℃である。８００
℃以下では窒化反応の進行が遅く窒化の効果が得られな
いし、１１００℃を越える場合には、第１ポリシリコン
膜の下のゲート酸化膜の耐圧が低下する等して、デバイ
スに好ましくない影響が懸念される。
分を完全に酸化シリコン膜で包囲する。そして、例え
ば、アンモニアガスの雰囲気中で、１０分〜６０分間
程、熱アニールを行う。アニールの温度は、特に制限は
ないが、好ましくは８００〜１１００℃である。８００
℃以下では窒化反応の進行が遅く窒化の効果が得られな
いし、１１００℃を越える場合には、第１ポリシリコン
膜の下のゲート酸化膜の耐圧が低下する等して、デバイ
スに好ましくない影響が懸念される。
【００２５】フローティングゲートを構成するポリシリ
コンと上層の酸化シリコン膜との界面には、ＳｉからＳ
ｉＯ2 に構造を変える遷移領域が存在している。そし
て、この遷移領域にはダングリングボンドと呼ばれる第
２の原子と結合しておらず固体表面にむかって出ている
化学結合手が存在している。酸化膜で覆われたフローテ
ィングゲートの側壁に電子が捕獲されるのは、このダン
グリングボンドの存在であると考えられ、この急速熱窒
化により、該ダングリングボンドが終端されるために、
フローティングゲートの側壁に電子が捕獲されることに
起因するＶｔｈのシフトを抑制することができると考え
られる。
コンと上層の酸化シリコン膜との界面には、ＳｉからＳ
ｉＯ2 に構造を変える遷移領域が存在している。そし
て、この遷移領域にはダングリングボンドと呼ばれる第
２の原子と結合しておらず固体表面にむかって出ている
化学結合手が存在している。酸化膜で覆われたフローテ
ィングゲートの側壁に電子が捕獲されるのは、このダン
グリングボンドの存在であると考えられ、この急速熱窒
化により、該ダングリングボンドが終端されるために、
フローティングゲートの側壁に電子が捕獲されることに
起因するＶｔｈのシフトを抑制することができると考え
られる。
【００２６】（２）Ｓｔａｃｋｅｄ Ｇａｔｅの加工後
に、例えば、Ｎ2 Ｏ、ＮＯの存在下に、急速熱窒化酸化
（ＲＴＯＮ）を行う方法 前記と同様にして、Ｓｔａｃｋｅｄ Ｇａｔｅを加工す
る。その後、Ｎ2 Ｏ又はＮＯガスの存在下に、１０分〜
６０分間、８００〜１１００℃で熱アニールを行うこと
により、フローティングゲートの側壁に窒化酸化膜を形
成する方法である。
に、例えば、Ｎ2 Ｏ、ＮＯの存在下に、急速熱窒化酸化
（ＲＴＯＮ）を行う方法 前記と同様にして、Ｓｔａｃｋｅｄ Ｇａｔｅを加工す
る。その後、Ｎ2 Ｏ又はＮＯガスの存在下に、１０分〜
６０分間、８００〜１１００℃で熱アニールを行うこと
により、フローティングゲートの側壁に窒化酸化膜を形
成する方法である。
【００２７】この窒化酸化に使用されるＮＯ，Ｎ2 Ｏ等
のガスは、純ＮＯ，Ｎ2 Ｏガスのほか、これらを窒素、
アルゴン等で希釈したものを用いることもできる。
のガスは、純ＮＯ，Ｎ2 Ｏガスのほか、これらを窒素、
アルゴン等で希釈したものを用いることもできる。
【００２８】このような処理を行うことにより、前記
（１）と同様にフローティングゲートと酸化膜との界面
に存在するダングリングボンドを終端させることがで
き、フローティングゲートの側壁に電子が捕獲されるこ
とに起因するＶｔｈのシフトを抑制することができる。
（１）と同様にフローティングゲートと酸化膜との界面
に存在するダングリングボンドを終端させることがで
き、フローティングゲートの側壁に電子が捕獲されるこ
とに起因するＶｔｈのシフトを抑制することができる。
【００２９】
【発明の実施の形態】本発明の不揮発性半導体記憶装置
として、例えば、ＥＰＲＯＭ、Ｅ2 ＰＲＯＭやフラッシ
ュ型Ｅ2 ＰＲＯＭ等の積層型に配列された複数のゲート
電極を有する不揮発性半導体記憶装置がある。
として、例えば、ＥＰＲＯＭ、Ｅ2 ＰＲＯＭやフラッシ
ュ型Ｅ2 ＰＲＯＭ等の積層型に配列された複数のゲート
電極を有する不揮発性半導体記憶装置がある。
【００３０】第１実施形態 本発明の第１の実施形態として、ＥＰＲＯＭを例にとっ
て説明する。
て説明する。
【００３１】図２に、ｎチャネル型ＥＰＲＯＭメモリセ
ルの断面図を示す。このｎチャネル型メモリセルは、コ
ントロールゲート１５とフローティングゲート１４の２
層のポリシリコンからなるゲートを有している。１層目
のフローティングゲート１４は完全に酸化シリコン膜で
覆われており、書き込みにより注入された電子の保持用
ゲートである。このフローティングゲート１４の側壁表
面は窒化されており、該フローティングゲート１４の側
壁と上層の酸化シリコン膜１２との界面に存在していた
ダングリングボンドは完全に終端されている。従って、
フローティングゲート１４の側壁に電子が捕獲されるこ
とに起因するＶｔｈのシフトを抑制することができる構
造となっている。
ルの断面図を示す。このｎチャネル型メモリセルは、コ
ントロールゲート１５とフローティングゲート１４の２
層のポリシリコンからなるゲートを有している。１層目
のフローティングゲート１４は完全に酸化シリコン膜で
覆われており、書き込みにより注入された電子の保持用
ゲートである。このフローティングゲート１４の側壁表
面は窒化されており、該フローティングゲート１４の側
壁と上層の酸化シリコン膜１２との界面に存在していた
ダングリングボンドは完全に終端されている。従って、
フローティングゲート１４の側壁に電子が捕獲されるこ
とに起因するＶｔｈのシフトを抑制することができる構
造となっている。
【００３２】２層目のコントロールゲート１５は、図示
しないワード線選択のデコーダ出力に接続されており、
ｐチャネル形で必要であったセル選択用トランジスタを
兼用している。そして、全体は層間絶縁膜１２で覆わ
れ、コンタクトホールを介してアルミニウム配線膜１３
が配接されている。また、ゲート電極部の両側には拡散
層１１が設けられている。
しないワード線選択のデコーダ出力に接続されており、
ｐチャネル形で必要であったセル選択用トランジスタを
兼用している。そして、全体は層間絶縁膜１２で覆わ
れ、コンタクトホールを介してアルミニウム配線膜１３
が配接されている。また、ゲート電極部の両側には拡散
層１１が設けられている。
【００３３】メモリの書き込みは、ドレイン１６に電圧
を印加し、空乏層領域内の高電界で加速された電子の一
部が、酸化膜のエネルギー障壁を越えてフローティング
ゲートに注入されることにより行う。電子が注入された
状態ではＶｔｈが正の方向にシフトするため導通状態と
なり、この導通、非導通状態を各々記憶内容”１”、”
０”に対応させて、メモリ情報として記憶されることに
なる。メモリの消去は、例えば、Ｘ線や紫外線を照射す
ることにより行う。
を印加し、空乏層領域内の高電界で加速された電子の一
部が、酸化膜のエネルギー障壁を越えてフローティング
ゲートに注入されることにより行う。電子が注入された
状態ではＶｔｈが正の方向にシフトするため導通状態と
なり、この導通、非導通状態を各々記憶内容”１”、”
０”に対応させて、メモリ情報として記憶されることに
なる。メモリの消去は、例えば、Ｘ線や紫外線を照射す
ることにより行う。
【００３４】上記ＥＰＲＯＭは、以下のようにして製造
することができる。
することができる。
【００３５】すなわち、図３に示すように、ｐ型シリコ
ン半導体基板１０上に選択酸化技術により、フィールド
酸化膜１７を形成する。次いで、図４に示すように、熱
酸化によりゲート酸化膜を形成したのち、メモリセル部
（Ａ）のフローティングゲートを形成するための１層目
不純物としてのリンをｉｎ−ｓｉｔｕでドーピングし
た、多結晶シリコン層１８を成長させる。
ン半導体基板１０上に選択酸化技術により、フィールド
酸化膜１７を形成する。次いで、図４に示すように、熱
酸化によりゲート酸化膜を形成したのち、メモリセル部
（Ａ）のフローティングゲートを形成するための１層目
不純物としてのリンをｉｎ−ｓｉｔｕでドーピングし
た、多結晶シリコン層１８を成長させる。
【００３６】次に、図５に示すように、ＳｉＯ2 ／Ｓｉ
Ｎ／ＳｉＯ2 からなる積層のゲート間絶縁膜１９をＣＶ
Ｄ法により形成した後、図６に示すように、コントロー
ルゲートを形成するためのＷＳｉ／ＰｏｌｙＳｉの積層
膜２０をＣＶＤ法により堆積させる。
Ｎ／ＳｉＯ2 からなる積層のゲート間絶縁膜１９をＣＶ
Ｄ法により形成した後、図６に示すように、コントロー
ルゲートを形成するためのＷＳｉ／ＰｏｌｙＳｉの積層
膜２０をＣＶＤ法により堆積させる。
【００３７】次いで、熱酸化により、図６（ａ），
（ｂ）に示すように，エッチング加工を施した後、トラ
ンジスタの表面に酸化膜を形成し、Ｎ2 Ｏガスの雰囲気
下、９００℃、１０分間熱アニールを行う。この処理を
行う。
（ｂ）に示すように，エッチング加工を施した後、トラ
ンジスタの表面に酸化膜を形成し、Ｎ2 Ｏガスの雰囲気
下、９００℃、１０分間熱アニールを行う。この処理を
行う。
【００３８】次に、図７に示すように、拡散層２６と層
間絶縁膜２４を形成し、アルミニウムからなる配線層２
５を配設することにより、ＥＰＲＯＭを製造することが
できる。
間絶縁膜２４を形成し、アルミニウムからなる配線層２
５を配設することにより、ＥＰＲＯＭを製造することが
できる。
【００３９】以上のようにして製造したＥＰＲＯＭは、
フローティングゲート側壁と絶縁膜との界面に存在して
いたダングリングボンドを窒化させて終端させることが
でき、電子が捕獲されることがなく、Ｖｔｈの変動を生
じることもない。
フローティングゲート側壁と絶縁膜との界面に存在して
いたダングリングボンドを窒化させて終端させることが
でき、電子が捕獲されることがなく、Ｖｔｈの変動を生
じることもない。
【００４０】第２実施形態 本発明の第２の実施形態では、Ｅ2 ＰＲＯＭを例にとっ
て説明する。
て説明する。
【００４１】Ｅ2 ＰＲＯＭは、電気的に書き換え可能な
不揮発性半導体記憶装置である。このＥ2 ＰＲＯＭの断
面図（メモリトランジスタのみ）を図８に示す。図に示
したのは、ＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ
Ｔｕｎｎｅｌ Ｏｘｉｄｅ）構造と呼ばれるものであ
る。ＦＬＯＴＯＸセルでは、メモリトランジスタのドレ
インとフローティングゲートとの間に一部酸化膜厚の薄
いトンネル酸化膜３１が設けられている。この酸化膜中
を電子をトンネルさせることにより、フローティングゲ
ートに電子を注入したり、フローティングゲートから電
子を取り除いたりすることができる。消去は、コントロ
ールゲートに１５〜２０Ｖの高電圧を印加し、ドレイン
を接地し、フローティングゲートに電子を注入すること
により行う。この場合、フローティングゲート３０の側
壁表面には、Ｎ2 Ｏの存在下、熱アニールを行うことに
よって、窒化酸化膜が形成されており、フローティング
ゲート側壁と絶縁膜との界面に存在していたダングリン
グボンドが窒化酸化されて終端されている。従って、電
子が捕獲されることがなく、Ｖｔｈの変動を生じること
もない。
不揮発性半導体記憶装置である。このＥ2 ＰＲＯＭの断
面図（メモリトランジスタのみ）を図８に示す。図に示
したのは、ＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ
Ｔｕｎｎｅｌ Ｏｘｉｄｅ）構造と呼ばれるものであ
る。ＦＬＯＴＯＸセルでは、メモリトランジスタのドレ
インとフローティングゲートとの間に一部酸化膜厚の薄
いトンネル酸化膜３１が設けられている。この酸化膜中
を電子をトンネルさせることにより、フローティングゲ
ートに電子を注入したり、フローティングゲートから電
子を取り除いたりすることができる。消去は、コントロ
ールゲートに１５〜２０Ｖの高電圧を印加し、ドレイン
を接地し、フローティングゲートに電子を注入すること
により行う。この場合、フローティングゲート３０の側
壁表面には、Ｎ2 Ｏの存在下、熱アニールを行うことに
よって、窒化酸化膜が形成されており、フローティング
ゲート側壁と絶縁膜との界面に存在していたダングリン
グボンドが窒化酸化されて終端されている。従って、電
子が捕獲されることがなく、Ｖｔｈの変動を生じること
もない。
【００４２】上記Ｅ2 ＰＲＯＭは、以下のようにして製
造することができる。
造することができる。
【００４３】先ず、図９に示すように、ｐ型シリコン半
導体基板２７に不純物としてリンをイオン注入し、ｎウ
ェルを形成し、選択酸化技術によりフィールド酸化膜２
８を形成することにより、素子分離を行う。
導体基板２７に不純物としてリンをイオン注入し、ｎウ
ェルを形成し、選択酸化技術によりフィールド酸化膜２
８を形成することにより、素子分離を行う。
【００４４】次いで、図１０に示すように、メモリトラ
ンジスタのトンネル領域に砒素若しくはリンを注入し、
ｎ層を形成する。さらに、熱酸化により、その部分に厚
さ１００Å程度のトンネル酸化膜３１を形成する。
ンジスタのトンネル領域に砒素若しくはリンを注入し、
ｎ層を形成する。さらに、熱酸化により、その部分に厚
さ１００Å程度のトンネル酸化膜３１を形成する。
【００４５】次に、図１１に示すように、フローティン
グゲート形成のための１層目のポリシリコン層を堆積さ
せ、フォトエッチングによりフローティングゲート３４
を形成する。次いで、図１２に示すように、周辺回路の
フィールド上の酸化膜を除去した後、ＭＯＳトランジス
タのゲート酸化膜３５を形成する。このとき、同時にメ
モリセル部のフローティングゲート上のポリシリコン層
も酸化され、層間絶縁膜３５が形成される。
グゲート形成のための１層目のポリシリコン層を堆積さ
せ、フォトエッチングによりフローティングゲート３４
を形成する。次いで、図１２に示すように、周辺回路の
フィールド上の酸化膜を除去した後、ＭＯＳトランジス
タのゲート酸化膜３５を形成する。このとき、同時にメ
モリセル部のフローティングゲート上のポリシリコン層
も酸化され、層間絶縁膜３５が形成される。
【００４６】次に、図１３に示すように、コントロール
ゲート形成のための２層目のポリシリコン層を、例え
ば、ＣＶＤ法により堆積させる。そして、図１４に示す
ように、フォトエッチングにより、ＭＯＳトランジスタ
のゲート３７を加工する。このとき、メモリセル部はレ
ジスト膜で覆っておく。次いで、周辺回路部をレジスト
膜で覆っておき、メモリセル部のコントロールゲートお
よびワード線を形成する。
ゲート形成のための２層目のポリシリコン層を、例え
ば、ＣＶＤ法により堆積させる。そして、図１４に示す
ように、フォトエッチングにより、ＭＯＳトランジスタ
のゲート３７を加工する。このとき、メモリセル部はレ
ジスト膜で覆っておく。次いで、周辺回路部をレジスト
膜で覆っておき、メモリセル部のコントロールゲートお
よびワード線を形成する。
【００４７】次いで、図１４に示すように、ホウ素をイ
オン注入により導入して，ｐチャネルトランジスタのソ
ース／ドレイン３９を形成し、砒素をイオン注入して、
ｎチャネルトランジスタのソース／ドレイン４０を形成
する。
オン注入により導入して，ｐチャネルトランジスタのソ
ース／ドレイン３９を形成し、砒素をイオン注入して、
ｎチャネルトランジスタのソース／ドレイン４０を形成
する。
【００４８】最後に、図１５に示すように、ＰＳＧ（リ
ンガラス）膜４１を堆積させ、コンタクトホールを開口
し、図 に示すように、アルミニウム配線４２を行い、
パッシベーション膜４３を形成することにより、目的と
するＦＬＯＴＯＸ構造のＥ2ＰＲＯＭを製造することが
できる。
ンガラス）膜４１を堆積させ、コンタクトホールを開口
し、図 に示すように、アルミニウム配線４２を行い、
パッシベーション膜４３を形成することにより、目的と
するＦＬＯＴＯＸ構造のＥ2ＰＲＯＭを製造することが
できる。
【００４９】本発明は、積層型に配置された複数のゲー
ト電極を有する不揮発性半導体記憶装置において、フロ
ーティングゲートの側壁と層間絶縁膜との界面が窒化さ
れていることを特徴とする不揮発性半導体記憶装置、お
よびその製造方法である。従って、本発明は、上記した
説明の中で特に言及した以外の事項については、特に限
定されること無く、本発明の範囲内で種々に改変するこ
とができる。
ト電極を有する不揮発性半導体記憶装置において、フロ
ーティングゲートの側壁と層間絶縁膜との界面が窒化さ
れていることを特徴とする不揮発性半導体記憶装置、お
よびその製造方法である。従って、本発明は、上記した
説明の中で特に言及した以外の事項については、特に限
定されること無く、本発明の範囲内で種々に改変するこ
とができる。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
フローティングゲート側壁に捕獲されて生じるＶｔｈの
シフトを抑制することができるので、不揮発性半導体記
憶装置の保持特性（データの信頼性）を改善することが
できる。本発明によればＶｔｈのシフトを効果的に抑制
することができるため、各Ｖｔｈ分布間の差を小さく設
定することができる。
フローティングゲート側壁に捕獲されて生じるＶｔｈの
シフトを抑制することができるので、不揮発性半導体記
憶装置の保持特性（データの信頼性）を改善することが
できる。本発明によればＶｔｈのシフトを効果的に抑制
することができるため、各Ｖｔｈ分布間の差を小さく設
定することができる。
【００５１】従って、不揮発性半導体記憶装置の多値
化、メモリーの大容量化を図ることができる。
化、メモリーの大容量化を図ることができる。
【図１】積層型に配列された複数の電極を有する本発明
の不揮発性半導体記憶装置の一例である（ａ）。（ｂ）
は（ａ）に対し垂直方向の断面図である。
の不揮発性半導体記憶装置の一例である（ａ）。（ｂ）
は（ａ）に対し垂直方向の断面図である。
【図２】本発明の一実施形態であるｎチャネル型のＥＰ
ＲＯＭの断面図である。
ＲＯＭの断面図である。
【図３】図２に示すＥＰＲＯＭを製造する途中図であ
り、ｐ型半導体基板上にフィールド酸化膜を形成した図
である。
り、ｐ型半導体基板上にフィールド酸化膜を形成した図
である。
【図４】図２に示すＥＰＲＯＭを製造する途中図であ
り、多結晶シリコン層１８を堆積した図である。
り、多結晶シリコン層１８を堆積した図である。
【図５】図２に示すＥＰＲＯＭを製造する途中図であ
り、ＷＳｉ／ＰｏｌｙＳｉの積層膜２０を堆積した図で
ある。
り、ＷＳｉ／ＰｏｌｙＳｉの積層膜２０を堆積した図で
ある。
【図６】図２に示すＥＰＲＯＭを製造する途中図であ
り、ゲート加工を行ったのち、トランジスタの表面に酸
化膜を形成し、Ｎ2 Ｏガスの存在下に熱アニールを行っ
たずである（ａ）。（ｂ）は、フローティングゲートと
コントロールゲート部分の拡大図である。
り、ゲート加工を行ったのち、トランジスタの表面に酸
化膜を形成し、Ｎ2 Ｏガスの存在下に熱アニールを行っ
たずである（ａ）。（ｂ）は、フローティングゲートと
コントロールゲート部分の拡大図である。
【図７】図２に示すＥＰＲＯＭを製造する途中図であ
り、拡散層２６、層間絶縁膜２４、およびアルミニウム
配線層２６を配設した図である。
り、拡散層２６、層間絶縁膜２４、およびアルミニウム
配線層２６を配設した図である。
【図８】本発明の一実施形態であるＥ2 ＰＲＯＭの断面
図である。
図である。
【図９】図８に示すＥ2 ＰＲＯＭを製造する途中図であ
り、ｐ型半導体基板２７上に、ｎウェル３２、およびフ
ィールド酸化膜２８を形成した図である。
り、ｐ型半導体基板２７上に、ｎウェル３２、およびフ
ィールド酸化膜２８を形成した図である。
【図１０】図８に示すＥ2 ＰＲＯＭを製造する途中図で
あり、ｎ層３３上にトンネル酸化膜３１を形成した図で
ある。
あり、ｎ層３３上にトンネル酸化膜３１を形成した図で
ある。
【図１１】図８に示すＥ2 ＰＲＯＭを製造する途中図で
あり、フローティングゲート３４を形成した図である。
あり、フローティングゲート３４を形成した図である。
【図１２】図８に示すＥ2 ＰＲＯＭを製造する途中図で
あり、フローティングゲート３４を形成したのち、ゲー
ト酸化膜３５を形成した図である。
あり、フローティングゲート３４を形成したのち、ゲー
ト酸化膜３５を形成した図である。
【図１３】図８に示すＥ2 ＰＲＯＭを製造する途中図で
あり、ゲート酸化膜３５を形成したのち、ＭＯＳトラン
ジシスタ３７のゲートを加工した図である。
あり、ゲート酸化膜３５を形成したのち、ＭＯＳトラン
ジシスタ３７のゲートを加工した図である。
【図１４】図８に示すＥ2 ＰＲＯＭを製造する途中図で
あり、ＭＯＳトランジシスタ３７のゲートを加工したの
ち、ｐチャネルトランジスタのソース／ドレイン３９、
およびｎチャネルトタンジスタのソース／ドレイン４０
を形成した図である。
あり、ＭＯＳトランジシスタ３７のゲートを加工したの
ち、ｐチャネルトランジスタのソース／ドレイン３９、
およびｎチャネルトタンジスタのソース／ドレイン４０
を形成した図である。
【図１５】図８に示すＥ2 ＰＲＯＭを製造する途中図で
あり、ＰＳＧ膜４１を堆積させたのち、コンタクトホー
ルを開口した図である。
あり、ＰＳＧ膜４１を堆積させたのち、コンタクトホー
ルを開口した図である。
【図１６】図８に示すＥ2 ＰＲＯＭを製造する途中図で
あり、コンタクトホールを開口したのち、アルミニウム
配線４２、およびパッシベーション膜４３を形成した図
である。
あり、コンタクトホールを開口したのち、アルミニウム
配線４２、およびパッシベーション膜４３を形成した図
である。
【図１７】２つのＶｔｈ分布レベルを有する不揮発性半
導体記憶装置のＶｔｈ分布を示す概念図である。
導体記憶装置のＶｔｈ分布を示す概念図である。
【図１８】４つのＶｔｈ分布レベルを有する不揮発性半
導体記憶装置のＶｔｈ分布を示す概念図である。
導体記憶装置のＶｔｈ分布を示す概念図である。
【図１９】従来の不揮発性半導体記憶装置の断面図であ
る（ａ）。（ｂ）は（ａ）に対し垂直方向の断面図であ
る。
る（ａ）。（ｂ）は（ａ）に対し垂直方向の断面図であ
る。
【図２０】従来の不揮発性半導体記憶装置のコントロー
ルゲート６に、電圧が加わっていいない場合のフローテ
ィングゲート４の電荷分布を示す図である。
ルゲート６に、電圧が加わっていいない場合のフローテ
ィングゲート４の電荷分布を示す図である。
【図２１】従来の不揮発性半導体記憶装置のコントロー
ルゲート６に、電圧が加わった場合のフローティングゲ
ート４の電荷分布を示す図である。
ルゲート６に、電圧が加わった場合のフローティングゲ
ート４の電荷分布を示す図である。
【図２２】従来の不揮発性半導体記憶装置のフローティ
ングゲート４の界面の準位に電子が捕獲された状態を示
す図である。
ングゲート４の界面の準位に電子が捕獲された状態を示
す図である。
【図２３】従来の不揮発性半導体記憶装置のフローティ
ングゲート４の界面の準位に電子が捕獲された状態で、
コントロールゲート６に電圧が加わった状態を示す図で
ある。
ングゲート４の界面の準位に電子が捕獲された状態で、
コントロールゲート６に電圧が加わった状態を示す図で
ある。
１…シリコン半導体基板、２、３１…トンネル酸化膜、
３、１７、２８…フィールド酸化膜、４、１４、２１、
３０、３４…フローティングゲート、５、１９、３５…
ゲート間絶縁膜、６、１５、２２、３６…コントロール
ゲート、７、１１、２６、３２、３８…拡散層、８…酸
化膜、９、１２、２４…層間絶縁膜、１０、２７…ｐ型
シリコン半導体基板、１３、２５、４２…アルミニウム
配線膜、１６…ドレイン、１８…多結晶シリコン層、２
０…ＷＳｉ／ＰｏｌｙＳｉの積層膜、２３…ゲート電
極、２９、３３…ｎ層、３７…ＭＳＯトランジスタのゲ
ート、３９…ｐチャネルトランジスタのソース／ドレイ
ン、４０…ｎチャネルトランジスタのソース／ドレイ
ン、４１…ＰＳＧ膜、４３…パッシベーション膜、Ａ…
メモリセル部、Ｂ…周辺トランジスタ部、Ｃ…フローテ
ィングゲートの側壁
３、１７、２８…フィールド酸化膜、４、１４、２１、
３０、３４…フローティングゲート、５、１９、３５…
ゲート間絶縁膜、６、１５、２２、３６…コントロール
ゲート、７、１１、２６、３２、３８…拡散層、８…酸
化膜、９、１２、２４…層間絶縁膜、１０、２７…ｐ型
シリコン半導体基板、１３、２５、４２…アルミニウム
配線膜、１６…ドレイン、１８…多結晶シリコン層、２
０…ＷＳｉ／ＰｏｌｙＳｉの積層膜、２３…ゲート電
極、２９、３３…ｎ層、３７…ＭＳＯトランジスタのゲ
ート、３９…ｐチャネルトランジスタのソース／ドレイ
ン、４０…ｎチャネルトランジスタのソース／ドレイ
ン、４１…ＰＳＧ膜、４３…パッシベーション膜、Ａ…
メモリセル部、Ｂ…周辺トランジスタ部、Ｃ…フローテ
ィングゲートの側壁
Claims (10)
- 【請求項１】半導体基板上に電荷蓄積のためのフローテ
ィングゲートを設け、その上に層間絶縁膜を介してコン
トロールゲートを有する不揮発性半導体記憶装置におい
て、 前記フローティングゲートの側壁と層間絶縁膜との界面
が窒化されている、 不揮発性半導体記憶装置。 - 【請求項２】３種類以上のしきい値電圧のレベルを有す
る、 請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】半導体基板上に電荷蓄積のためのフローテ
ィングゲートを設け、その上に層間絶縁膜を介してコン
トロールゲートを有する不揮発性半導体記憶装置の製造
方法において、 フローティングゲートの形成後、熱酸化によりフローテ
ィングゲートの少なくとも側壁に絶縁膜を成長させる工
程と、 少なくとも前記フローティングゲートの側壁に対して熱
窒化を行う工程と、 層間絶縁膜を形成する工程とを有する、 不揮発性半導体記憶装置の製造方法。 - 【請求項４】前記絶縁膜は酸化シリコン膜である、 請求項３記載の不揮発性半導体記憶装置の製造方法。
- 【請求項５】前記熱窒化を行う工程は、アンモニアの存
在下に、８００〜１２００℃に加熱する工程である、 請求項３記載の不揮発性半導体記憶装置の製造方法。 - 【請求項６】半導体基板上に電荷蓄積のためのフローテ
ィングゲートを設け、その上に層間絶縁膜を介してコン
トロールゲートを有する不揮発性半導体記憶装置の製造
方法において、 ゲート電極の加工後、熱酸化によりフローティングゲー
トの側壁に絶縁膜を形成する工程と、 少なくとも前記フローティングゲートの側壁に対して急
速熱窒化酸化を行う工程と、 層間絶縁膜を形成する工程とを有する、 不揮発性半導体記憶装置の製造方法。 - 【請求項７】前記絶縁膜は酸化シリコン膜である、 請求項６記載の不揮発性半導体記憶装置の製造方法。
- 【請求項８】前記熱窒化酸化を行う工程は、Ｎ2 Ｏ又は
ＮＯガスの存在下に、８００〜１２００℃に加熱する工
程である、 請求項６記載の不揮発性半導体記憶装置の製造方法。 - 【請求項９】積層型に配列された複数のゲート電極を有
する不揮発性半導体記憶装置の製造方法において、 半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上にフローティングゲートを形成する工程
と、 熱酸化により前記フローティングゲートの表面に酸化膜
を形成する工程と、 少なくとも前記フローティングゲートの側壁に対して熱
窒化を行う工程と、 層間絶縁膜を形成する工程と、 コントロールゲートを形成する工程とを有する、 不揮発性半導体記憶装置の製造方法。 - 【請求項１０】積層型に配列された複数のゲート電極を
有する不揮発性半導体記憶装置の製造方法において、 半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上にフローティングゲートを形成する工程
と、 熱酸化により前記フローティングゲートの表面に酸化膜
を形成する工程と、 少なくとも前記フローティングゲートの側壁に対して急
速熱窒化酸化を行う工程と、 層間絶縁膜を形成する工程と、 コントロールゲートを形成する工程とを有する、 不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25674497A JPH1197561A (ja) | 1997-09-22 | 1997-09-22 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25674497A JPH1197561A (ja) | 1997-09-22 | 1997-09-22 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197561A true JPH1197561A (ja) | 1999-04-09 |
Family
ID=17296850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25674497A Pending JPH1197561A (ja) | 1997-09-22 | 1997-09-22 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197561A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006505135A (ja) * | 2002-10-30 | 2006-02-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | エッチングしたｍｏｓゲート構造の窒素酸化 |
| JP2008211022A (ja) * | 2007-02-27 | 2008-09-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
1997
- 1997-09-22 JP JP25674497A patent/JPH1197561A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006505135A (ja) * | 2002-10-30 | 2006-02-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | エッチングしたｍｏｓゲート構造の窒素酸化 |
| JP2008211022A (ja) * | 2007-02-27 | 2008-09-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5338954A (en) | Semiconductor memory device having an insulating film and a trap film joined in a channel region | |
| US6265268B1 (en) | High temperature oxide deposition process for fabricating an ONO floating-gate electrode in a two bit EEPROM device | |
| US6924197B2 (en) | Method of fabricating an integrated circuit with a dielectric layer exposed to a hydrogen-bearing nitrogen source | |
| US6248628B1 (en) | Method of fabricating an ONO dielectric by nitridation for MNOS memory cells | |
| JP2631186B2 (ja) | メモリー装置 | |
| US6319775B1 (en) | Nitridation process for fabricating an ONO floating-gate electrode in a two-bit EEPROM device | |
| US6406960B1 (en) | Process for fabricating an ONO structure having a silicon-rich silicon nitride layer | |
| JP5132024B2 (ja) | 不揮発性半導体メモリ装置を形成する方法 | |
| US6445030B1 (en) | Flash memory erase speed by fluorine implant or fluorination | |
| US8390048B2 (en) | Method of manufacturing a nonvolatile semiconductor memory device, and a nonvolatile semiconductor memory device | |
| US6458677B1 (en) | Process for fabricating an ONO structure | |
| JP4346228B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2003318290A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US7671406B2 (en) | Semiconductor device and method of fabricating the same | |
| US20040104425A1 (en) | Nonvolatile semiconductor memory device and method of manufacturing thereof | |
| JP3723173B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6255205B1 (en) | High density programmable read-only memory employing double-wall spacers | |
| US6437424B1 (en) | Non-volatile semiconductor memory device with barrier and insulating films | |
| JP2003282748A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6429108B1 (en) | Non-volatile memory device with encapsulated tungsten gate and method of making same | |
| JP2004221448A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US7220651B2 (en) | Transistor and method for manufacturing the same | |
| JPH06291330A (ja) | 半導体不揮発性記憶素子とその製造方法 | |
| JPH05129630A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US7118967B1 (en) | Protection of charge trapping dielectric flash memory devices from UV-induced charging in BEOL processing |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040818 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060404 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060529 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060620 |