[go: up one dir, main page]

JPH1140501A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

Info

Publication number
JPH1140501A
JPH1140501A JP9239753A JP23975397A JPH1140501A JP H1140501 A JPH1140501 A JP H1140501A JP 9239753 A JP9239753 A JP 9239753A JP 23975397 A JP23975397 A JP 23975397A JP H1140501 A JPH1140501 A JP H1140501A
Authority
JP
Japan
Prior art keywords
layer
silicon layer
semiconductor
polycrystalline
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9239753A
Other languages
English (en)
Inventor
Akito Hara
明人 原
Kuninori Kitahara
邦紀 北原
Satoshi Murakami
聡 村上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP9239753A priority Critical patent/JPH1140501A/ja
Priority to US08/976,012 priority patent/US5970369A/en
Priority to TW086117964A priority patent/TW370683B/zh
Priority to KR1019970077600A priority patent/KR100285796B1/ko
Publication of JPH1140501A publication Critical patent/JPH1140501A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02689—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using particle beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6731—Top-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】 結晶性の良好な多結晶半導体層を形成するこ
とができる半導体装置の製造方法を提供する。 【解決手段】 下地基板の表面上にアモルファスの半導
体からなる第１の層を堆積する。第１の層に、エネルギ
ビームを照射して、第１の層を多結晶化する。多結晶化
した第１の層の表面上に、第１の層と同一組成のアモル
ファス半導体または多結晶半導体からなる第２の層を堆
積する。第２の層にエネルギビームを照射して第２の層
の結晶性を変化させる。第２の層にエネルギビームを照
射する際に、基板を加熱してもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に関し、特に多結晶半導体層を形成
する方法及び多結晶半導体層を有する半導体装置に関す
る。多結晶半導体層は、液晶表示装置、太陽電池等に使
用される。
【０００２】
【従来の技術】ガラス基板の上に多結晶シリコン層を形
成する場合を例に、従来の技術を説明する。
【０００３】ガラス基板の上にアモルファスシリコン薄
膜を堆積し、６００℃程度の熱処理を行って多結晶化す
る技術が知られている。この方法は、６００℃程度の熱
処理を必要とするため、熱によってガラス基板が変形し
てしまう場合がある。また、多結晶化したシリコン薄膜
内の結晶粒が積層欠陥や双晶を多く含んでおり、結晶性
のよい膜を得ることが困難である。
【０００４】また、アモルファスシリコン薄膜にレーザ
ビーム等のエネルギビームを照射して溶融させ、冷却時
に結晶化させる技術が知られている。この方法で高品質
の結晶を得るためには、照射するレーザエネルギ密度を
高くする必要がある。レーザ強度を強くすると、レーザ
装置の不安定性等により均一な多結晶膜を得ることが困
難になる。
【０００５】その他、化学気相堆積（ＣＶＤ）により多
結晶シリコン膜を形成することができるが、この方法も
６００℃以上の成長温度を必要とし、ガラス基板変形の
原因になる。また、この方法では、結晶性の良好な膜を
得ることが困難である。
【０００６】
【発明が解決しようとする課題】上述のように、従来の
技術では結晶性の良好な多結晶半導体層を形成すること
は困難である。
【０００７】本発明の目的は、結晶性の良好な多結晶半
導体層を形成することができる半導体装置の製造方法を
提供することである。
【０００８】本発明の他の目的は、結晶性の良好な多結
晶半導体層を有する半導体装置を提供することである。
【０００９】
【課題を解決するための手段】本発明の一観点による
と、下地基板の表面上にアモルファスの半導体からなる
第１の層を堆積する工程と、前記第１の層に、エネルギ
ビームを照射して、第１の層を多結晶化する工程と、多
結晶化した前記第１の層の表面上に、前記第１の層と同
一組成のアモルファス半導体または多結晶半導体からな
る第２の層を堆積する工程と、前記第２の層にエネルギ
ビームを照射して第２の層の結晶性を変化させる工程と
を有する半導体装置の製造方法が提供される。
【００１０】堆積とエネルギビーム照射を複数回に分け
て行うと、２回目以降のエネルギビーム照射時に下地結
晶の影響を受けて結晶化する。このため、アモルファス
層を所望の厚さ堆積して１回のエネルギビーム照射によ
り多結晶化する場合に比べて、比較的エネルギ密度の低
いエネルギビーム照射で良好な多結晶層を安定して形成
することができる。
【００１１】本発明の他の観点によると、絶縁性表面を
有する下地基板と、前記下地基板の絶縁性表面上に形成
され、少なくとも２層以上の同一組成の多結晶の半導体
層からなり、相互に接する２つの半導体層の界面におい
て、一方の層の粒界と他方の層の粒界とが不連続である
多結晶積層構造とを有する半導体装置が提供される。
【００１２】相互に隣接する一方の層と他方の層の粒界
が不連続であるため、層間の界面を介して上下のグレイ
ンが接する。層間の界面を横切ってこのグレイン間を電
流が流れる。従って、同一層内の粒界を横切ることなく
面内方向に電流が流れる。
【００１３】本発明の他の観点によると、絶縁性表面を
有する下地基板と、前記下地基板の絶縁性表面上に形成
され、少なくとも２層以上の同一組成の多結晶の半導体
層からなり、相互に接する２つの半導体層の界面におい
て、大気成分の濃度分布がピークを示す多結晶積層構造
とを有する半導体装置が提供される。
【００１４】各半導体層を堆積した後、各半導体層を結
晶化するために大気に晒してエネルギビーム照射を行う
と、相互に隣接する２つの層の界面において、大気成分
の濃度分布がピークを示す。
【００１５】本発明の他の観点によると、絶縁性表面を
有する下地基板と、前記下地基板の絶縁性表面上に形成
された多結晶半導体層であって、その表面からある深さ
の位置において大気成分の濃度分布がピークを示す多結
晶半導体層とを有する半導体装置が提供される。
【００１６】半導体層の堆積とエネルギビームの照射と
を繰り返し実行する際に、半導体層の堆積から次の半導
体層の堆積までの間に、半導体層の表面を大気に晒す
と、その表面に大気成分が吸着される。このため、半導
体層のある深さの位置に、大気成分の濃度分布のピーク
が現れる。エネルギビーム照射により、最下層の半導体
層のみを不完全溶融し、他を完全溶融させると、各半導
体層間の界面に結晶構造上の不連続面は現れず、厚さ方
向に関して単一の結晶粒のみが発生する。ただし、膜中
の表面から一定の深さの所に大気性成分の分布のピーク
が現れる。
【００１７】
【発明の実施の形態】図１Ａ〜１Ｄを参照して、本発明
の実施例による多結晶シリコン層の形成方法について説
明する。
【００１８】図１Ａに示すように、ガラス基板１の表面
上に、ＣＶＤ等によりＳｉＯ2 膜２を堆積する。ＳｉＯ
2 膜２の表面上に、アモルファスシリコンからなる厚さ
２０ｎｍの１層目のシリコン層３を堆積する。この堆積
は、原料ガスとしてＳｉＨ4とＨ2 を用いたプラズマ励
起型ＣＶＤ（ＰＥ−ＣＶＤ）により行う。例えば、堆積
時の基板温度を３００℃、ＳｉＨ4 及びＨ2 の流量をそ
れぞれ２００ｓｃｃｍ及び８００ｓｃｃｍ、印加電力を
０．０５Ｗ／ｃｍ2 とする。
【００１９】１層目のシリコン層３の堆積後、窒素雰囲
気中で４５０℃まで加熱し、３時間の熱処理を行う。こ
れは、シリコン層３中に含まれる水素を除去するためで
ある。
【００２０】図１Ｂに示すように、シリコン層３にレー
ザビーム４を照射する。照射するレーザは、例えば波長
３０８ｎｍのゼノンクロライド（ＸｅＣｌ）エキシマレ
ーザであり、エネルギ密度は約３００ｍＪ／ｃｍ2 、パ
ルス繰り返し周波数は１００Ｈｚ、１パルスあたりの照
射時間は３０ｎｓである。レーザ照射領域は、幅１ｍ
ｍ、長さ１００ｍｍの細長い形状である。この照射領域
を、幅方向に１パルスあたり０．０５ｍｍ移動させなが
ら広い領域にレーザ照射を行う。このレーザ照射により
シリコン層３が多結晶化する。この程度の厚さであれ
ば、シリコン層３の厚さ方向に関してほぼ１つのグレイ
ンのみが形成される。
【００２１】図１Ｃに示すように、シリコン層３の表面
上に、アモルファスシリコンからなる厚さ３０ｎｍの２
層目のシリコン層５を堆積する。堆積条件は、１層目の
シリコン層３の場合と同じである。シリコン層５の堆積
後、窒素雰囲気中で４５０℃まで加熱し、３時間の熱処
理を行う。
【００２２】図１Ｄに示すように、２層目のシリコン層
５にレーザビーム６を照射する。照射方法は、図１Ｂに
示した１層目のシリコン層３にレーザビーム４を照射す
る場合と同様であり、エネルギ密度を２６５、２９５、
及び３３５ｍＪ／ｃｍ2 とした。レーザ照射により、シ
リコン層５が多結晶化する。このように、アモルファス
シリコン層を堆積してレーザ照射し多結晶化する工程を
繰り返し行う。なお、繰り返し回数を２回以上としても
よい。
【００２３】上記実施例では、レーザ照射を行う場合を
示したが、その他のエネルギビームを照射してもよい。
例えば、電子ビーム、赤外線等を照射してもよい。
【００２４】上述の方法で形成したシリコン層３及び５
の結晶性及び電気的特性を、ラマン散乱、ホール移動
度、及びＭＯＳトランジスタのオフ電流と電界効果移動
度により評価した。
【００２５】図２Ａは、ラマン散乱強度のピークの半半
値幅を、２層目のシリコン層５への照射レーザビームの
エネルギ密度の関数として示す。横軸はエネルギ密度を
単位ｍＪ／ｃｍ2 で表し、縦軸は半半値幅を単位ｃｍ-1
で表す。ここで、半半値幅とは、ピークの高さの半分の
位置におけるピーク幅の半分を意味する。図中の記号●
は、図１Ａ〜１Ｄに示した実施例の方法で形成したシリ
コン層に対する測定値である。記号○は、１回の成膜工
程で厚さ５０ｎｍのアモルファスシリコン層を堆積し、
１回のレーザ照射工程で多結晶化する従来技術により形
成したシリコン層に対する測定値である。
【００２６】本実施例により形成したシリコン層の半半
値幅の方が、従来技術により形成したシリコン層のそれ
よりも小さい。これは、実施例によるシリコン層の方
が、良好な結晶性を有することを示している。
【００２７】図２Ｂは、ホール移動度（ホール効果によ
り測定した移動度）を、２層目のシリコン層５への照射
レーザビームのエネルギ密度の関数として表す。測定試
料は、図１Ｄに示すシリコン層３及び５にリンをイオン
ドープした後、水素プラズマに晒して作製した。リンの
イオンドープは、ＰＨ3 とＨ2 との混合比が５：９５の
ガスプラズマを用い、加速エネルギ１０ｋｅＶ、ドーズ
量５×１０13ｃｍ-2の条件で行った。イオンドープ後、
６００℃で２分間の活性化熱処理を行った。水素プラズ
マに晒したのは、粒内欠陥のダングリングボンドを水素
原子で終端するためである。
【００２８】図２Ｂに示すように、本実施例により形成
したシリコン層の方が、従来技術により形成したものよ
りも、高い移動度を示す。
【００２９】図２Ａ及び２Ｂにおいて、特に照射レーザ
のエネルギ密度が２８０ｍＪ／ｃｍ 2 よりも低い場合
に、半半値幅と移動度の改善が著しい。これは、２回目
以降のレーザ照射による多結晶化が下地の多結晶の影響
を受けるために、エネルギ密度が低くても良好な多結晶
膜を得ることができるためと考えられる。
【００３０】本実施例による方法を用いることにより、
比較的低エネルギ密度のレーザ照射でも高品質の多結晶
シリコン層を得ることができる。このため、レーザ光の
強度を強くすることなく、より広い領域を一度に照射す
ることができる。
【００３１】図３Ａは、上記実施例で形成したシリコン
層３及び５をチャネル層とした薄膜トランジスタ（ＴＦ
Ｔ）のドレイン電流特性、及び電界効果移動度を示す。
比較のために、従来技術により形成した多結晶シリコン
層をチャネル層としたＴＦＴのドレイン電流特性、及び
電界効果移動度を図３Ｂに示す。図３Ａ及び３Ｂ中の曲
線ａ1 、ａ2 がドレイン電流を示し、曲線ｂ1 、ｂ2 が
キャリア移動度を示す。
【００３２】なお、作製したＴＦＴは、ゲート長１０μ
ｍ、ゲート幅１０μｍ、ゲート絶縁膜の厚さ１２０ｎｍ
のｐチャネルＭＯＳＦＥＴである。
【００３３】図３Ａに示すように、実施例によるＴＦＴ
のオフ電流は約１×１０-11 Ａ、電界効果移動度は約４
８ｃｍ2 ／Ｖｓである。また、図３Ｂに示すように、従
来技術によるＴＦＴのオフ電流は約１×１０-9Ａ、電界
効果移動度は約３８ｃｍ2 ／Ｖｓである。このように、
実施例によるＴＦＴのオフ電流は、従来技術によるＴＦ
Ｔのそれの１／１００程度であり、電界効果移動度も高
い。
【００３４】図２Ａ〜３Ｂでは、図１Ａ〜１Ｄに示す実
施例を、アモルファスシリコン層の成膜工程とレーザ照
射工程とを１回ずつ行う従来技術と比較した。次に、他
の従来方法で形成したシリコン層と比較する。比較する
従来方法では、成膜工程とレーザ照射工程とを２回ずつ
行うが、アモルファスシリコン層を多結晶化するのでは
なく当初から多結晶シリコン層を堆積する。
【００３５】図４は、シリコン層におけるホール移動度
を、２回目のレーザ照射のエネルギ密度の関数として示
す。横軸はレーザのエネルギ密度を単位ｍＪ／ｃｍ2 で
表し、縦軸はホール移動度を単位ｃｍ2 ／Ｖｓで表す。
図中の記号●は実施例による方法で形成したシリコン層
のホール移動度を示し、記号△は従来方法により形成し
たシリコン層のホール移動度を示す。なお、シリコン層
の合計の厚さは共に４５ｎｍである。
【００３６】図４に示すように、実施例による方法で形
成したシリコン層の方が、高い移動度を示している。こ
のように、成膜当初から多結晶のシリコン層を堆積する
よりも、アモルファスシリコン層を堆積した後多結晶化
する方が、電気的特性の良好なシリコン層を得られる。
なお、１層目ではアモルファスシリコンを多結晶化し、
２層目には最初から多結晶シリコン層を堆積しても、あ
る程度の良好なシリコン層を得ることができるであろ
う。
【００３７】なお、アモルファスシリコンであるか多結
晶シリコンであるかの区別は、例えば以下の方法で行う
ことができる。Ｘ線回折による分析において、（１０
０）面、（１１１）面等のピークが現れない場合は、ア
モルファスシリコンであるといえる。ラマン散乱による
分析おいて、多結晶シリコンに対応する波数５２０ｃｍ
-1近傍にピークが現れない場合は、アモルファスシリコ
ンであるといえる。また、波数５２０ｃｍ-1の位置にピ
ークが現れる場合であっても、アモルファスシリコンに
対応する波数４８０ｃｍ-1近傍にもピークが現れる場合
は、アモルファスシリコンを含むと考えてよいであろ
う。
【００３８】次に、実施例により形成したシリコン層の
厚さ方向の不純物濃度分布について説明する。
【００３９】図５は、実施例のシリコン層形成方法にお
ける図１Ｃの段階、すなわち２層目のシリコン層５を堆
積し、レーザ照射前の段階におけるシリコン層３及び５
のＳＩＭＳによる分析結果を示す。横軸はシリコン層５
の表面からの深さを単位μｍで表し、縦軸は大気成分濃
度、ここでは酸素濃度を単位ｃｍ-3で表す。
【００４０】深さ０．０３μｍの位置に不純物濃度のピ
ークが現れている。これは、図１Ｄのシリコン層３とシ
リコン層５との界面に対応する。１層目のシリコン層３
の表面は、２層目のシリコン層５の堆積前に、レーザ照
射のために大気に晒される。不純物濃度分布にピークが
現れるのは、シリコン層３の表面が大気に晒されたとき
に、その表面に大気成分が吸着したためと考えられる。
なお、２層目のシリコン層５にレーザ照射を行い多結晶
化した後も、この不純物濃度のピークは消えなかった。
【００４１】次に、本実施例による方法で形成したシリ
コン層の電気的特性が優れている理由について考察す
る。
【００４２】図６は、本実施例による方法で形成したシ
リコン層の断面の透過型電子顕微鏡写真を模式的にスケ
ッチした図である。ガラス基板１の上にＳｉＯ2 膜２が
形成され、その上に１層目の多結晶シリコン層３と２層
目の多結晶シリコン層５が積層されている。２層目のシ
リコン層５の粒界は、１層目のシリコン層３の粒界と不
連続である。
【００４３】このため、図６に矢印で示すように、電流
が、同一層内の粒界を横切ることなく、シリコン層３と
５との界面を横切って面内方向に流れることができる。
シリコン層３と５との界面の面積は、同一層内の粒界の
面積よりも非常に大きい。従って、シリコン層内を電流
が流れやすくなっていると考えられる。
【００４４】次に、２層目のシリコン層の粒界が、１層
目のシリコン層の粒界と不連続になる要因について考察
する。
【００４５】図７Ａは、シリコン層３及び５の模式的な
平面図を示し、図７Ｂは、図７Ａの一点鎖線Ｂ７−Ｂ７
における断面図を示す。図７Ａにおいて、破線は１層目
のシリコン層３の粒界を表し、実線は２層目のシリコン
層５の粒界を表す。レーザ照射によって多結晶化した１
層目のシリコン層３の表面には、少なくとも３つの粒界
の交わる点７に、図７Ｂに示すような隆起８が現れる。
【００４６】２層目のシリコン層５にレーザ照射する
と、隆起８が核となって結晶化が進む。このため、図７
Ａ及び７Ｂに示すように、シリコン層３の粒界とシリコ
ン層５の粒界とは不連続になる。このように、１層目の
シリコン層３の粒界の交わる点に形成された隆起８を結
晶成長の核とすることにより、粒界が相互に不連続な２
層の多結晶シリコン層を形成することができる。
【００４７】また、図１Ｄの工程において、レーザ照射
により１層目のシリコン層３の温度が上昇することも高
品質な多結晶シリコンの成長に有利に働く。
【００４８】次に、本発明の他の実施例について説明す
る。上記実施例では、図１Ｄの工程において、基板加熱
することなく２回目のレーザビーム照射を行ったが、他
の実施例では、レーザビーム照射時に基板加熱を行う。
その他の工程は、基本的に図１Ａ〜１Ｄで説明した実施
例の場合と同様である。
【００４９】他の実施例による方法で形成した場合のシ
リコン層３及び５の結晶性及び電気的特性を、ラマン散
乱、ホール移動度、及び紫外光反射（ＵＶ反射）を用い
た吸収スペクトルにより評価した。なお、図１Ｄに示す
２回目のレーザビーム照射時の基板温度を２５０℃と
し、エネルギ密度を２５０〜３６０ｍＪ／ｃｍ2 の範囲
内で変化させた。また、図１Ｂに示す１回目のレーザビ
ーム照射時のエネルギ密度を２８０ｍＪ／ｃｍ2 とし
た。
【００５０】図８は、ラマン散乱強度のピークの半半値
幅を、２層目のシリコン層５への照射レーザビームのエ
ネルギ密度の関数として示す。横軸はエネルギ密度を単
位ｍＪ／ｃｍ2 で表し、縦軸は半半値幅を単位ｃｍ-1で
表す。ここで、半半値幅とは、ピークの高さの半分の位
置におけるピーク幅の半分を意味する。図中の記号○
は、他の実施例による方法で形成したシリコン層の半半
値幅を示す。記号●は、１回の成膜工程で厚さ４５ｎｍ
のアモルファスシリコン層を堆積し、基板を２５０℃に
加熱して１回のレーザ照射工程で多結晶化して形成した
比較例によるシリコン層の半半値幅を示す。
【００５１】他の実施例により形成したシリコン層の半
半値幅の方が、比較例によるシリコン層のそれよりも小
さい。これは、実施例によるシリコン層の方が、良好な
結晶性を有することを示している。特に、レーザビーム
のエネルギ密度が３００ｍＪ／ｃｍ2 以下の領域におい
て、半半値幅の減少量が大きい。
【００５２】図９は、ラマン散乱のシグナルピークに対
応する波数を、２層目のシリコン層５への照射レーザビ
ームのエネルギ密度の関数として示す。横軸はエネルギ
密度を単位ｍＪ／ｃｍ2 で表し、縦軸はシグナルピーク
に対応する波数を単位ｃｍ-1で表す。図中の記号○及び
●は、それぞれ図８の場合と同様の他の実施例及び比較
例によるシリコン層の測定値を示す。なお、単結晶シリ
コンのラマン散乱によるシグナルピークに対応する波数
は、５２０．５ｃｍ-1である。
【００５３】他の実施例によるシリコン層の方が、単結
晶シリコンのシグナルピークに対応する波数５２０．５
ｃｍ-1に近い。このことは、他の実施例によるシリコン
層の方が、良好な結晶性を有することを示している。
【００５４】図１０は、紫外光の反射を利用して測定さ
れた光吸収スペクトルの吸収ピークの高さの相対値を、
２層目のシリコン層５への照射レーザビームのエネルギ
密度の関数として示す。横軸はエネルギ密度を単位ｍＪ
／ｃｍ2 で表し、縦軸は吸収ピークの高さを、単結晶シ
リコンのそれを基準とした相対値で表す。図中の記号○
及び●は、それぞれ図８の場合と同様の他の実施例及び
比較例によるシリコン層における測定値を示す。
【００５５】他の実施例によるシリコン層の方が、単結
晶シリコンに近い吸収ピーク高を示しており、良好な結
晶を得られていることがわかる。なお、レーザビームの
エネルギ密度を約３０５ｍＪ／ｃｍ2 以上とすると、吸
収ピーク高が低下していることがわかる。このシリコン
層を観察したところ、大粒径の結晶粒と微結晶粒とが混
在していることがわかった。これに対し、レーザビーム
のエネルギ密度を約３０５ｍＪ／ｃｍ2 以下とした場合
のシリコン層を観察したところ、結晶粒の大きさは、レ
ーザビームのエネルギ密度を約３０５ｍＪ／ｃｍ2 以上
とした場合の大結晶粒には及ばないが、微結晶粒は見ら
れなかった。
【００５６】レーザビームのエネルギ密度を約３０５ｍ
Ｊ／ｃｍ2 以上とした場合に吸収ピーク高が低下するの
は、シリコン層内に微結晶粒が形成されるためと考えら
れる。このため、基板温度を２５０℃として２層目のシ
リコン層にレーザビーム照射を行う場合には、エネルギ
密度を３０５ｍＪ／ｃｍ2 以下とすることが好ましい。
なお、図１０からわかるように、エネルギ密度が２５０
ｍＪ／ｃｍ2 以上の領域で、良好な結晶性を有するシリ
コン層が得られる。
【００５７】結晶粒径を調べるために、他の実施例、及
び厚さ４５ｎｍのアモルファスシリコン層を堆積した後
１回のレーザビーム照射を行った比較例によるシリコン
層の表面を、重クロム酸カリウムと弗酸と水の混合液を
用いてセコエッチングした後、走査型電子顕微鏡で観察
した。なお、観察したシリコン層は、図１Ｄに示す２回
目のレーザビーム照射時及び比較例における１回のレー
ザビーム照射時のレーザビームのエネルギ密度を２９７
ｍＪ／ｃｍ2 としたものである。
【００５８】他の実施例によるシリコン層の結晶粒径
は、約３００ｎｍ程度であった。これに対し、比較例に
よるシリコン層の結晶粒径は、約１００ｎｍ程度であっ
た。このように、他の実施例の方法により、結晶粒径の
大きな多結晶シリコン層を得ることができる。
【００５９】また、他の実施例によるシリコン層の断面
構造を、透過型電子顕微鏡で観察したところ、図１Ｄに
示す１層目のシリコン層３と２層目のシリコン層５との
間の界面は識別不能であった。これは、図１Ｄに示す２
回目のレーザビーム照射により、シリコン層３及び５が
共に溶融し、再結晶化したためと考えられる。なお、こ
の際の溶融は、１層目のシリコン層３内に結晶成長の核
を残した不完全溶融であると考えられる。一方、シリコ
ン層５は完全溶融すると考えられる。１層目のシリコン
層３内に残った結晶成長核から結晶成長が起こり、大粒
径の結晶粒が得られるものと考えられる。
【００６０】このため、図１Ｄの工程における基板温度
と照射レーザビームのエネルギ密度とを、シリコン層３
が不完全溶融し、シリコン層５が完全溶融する程度に調
節することが好ましいと考えられる。
【００６１】溶融しないで残った結晶成長核が適当な密
度で分布している場合に、良好な多結晶シリコン層を得
られると推測される。図１０に示すように、２回目のレ
ーザビーム照射時のエネルギ密度を高くし過ぎたときに
結晶性が悪くなるのは、シリコン層３と５が共に完全溶
融するためと考えられる。
【００６２】比較例による方法では、レーザビームの照
射前のシリコン層が全厚さにわたってアモルファス状態
であるため、不完全溶融しても結晶成長核が残らない。
このため、他の実施例による方法に比べて良好な多結晶
シリコン層を得にくいものと考えられる。
【００６３】図１１は、他の実施例による方法で形成し
たシリコン層３及び５のＳＩＭＳによる分析結果を示
す。横軸はシリコン層５の表面からの深さを単位ｎｍで
表し、縦軸は検出された濃度を単位ｃｍ-3で表す。１層
目のシリコン層３及び２層目のシリコン層５の厚さは、
それぞれ約２０ｎｍ及び３０ｎｍである。
【００６４】１層目のシリコン層３と２層目のシリコン
層５との界面近傍において、Ｏ、Ｈ、及びＮの濃度が高
くなっている。これは、１層目のシリコン層３を堆積し
た後、その表面を大気に晒した時に、表面にこれらの成
分が吸着したためと考えられる。図１Ｄの工程における
レーザビームの照射でシリコン層５が完全溶融し、シリ
コン層３が不完全溶融していると考えられるが、溶融し
ている時間が短いため、これらの大気成分不純物が十分
拡散せず、界面近傍に止まっているものと考えられる。
【００６５】図１２は、シリコン層におけるホール移動
度を、２回目のレーザ照射のエネルギ密度の関数として
示す。横軸はレーザのエネルギ密度を単位ｍＪ／ｃｍ2
で表し、縦軸はホール移動度を単位ｃｍ2 ／Ｖｓで表
す。図中の記号○及び●は、それぞれ図８の場合と同様
の他の実施例及び比較例によるシリコン層における測定
値を示す。なお、測定に用いた試料は、シリコン層に、
加速エネルギ１０ｋｅＶ、ドーズ量６×１０13ｃｍ-2の
条件でリンイオンを注入し、６００℃で２分間の活性化
熱処理を行い、その後水素プラズマに６０秒間晒してダ
ングリングボンドを不活性化させたものである。
【００６６】レーザビームのエネルギ密度が３０５ｍＪ
／ｃｍ2 以下の領域では、他の実施例による方法で形成
したシリコン層の方が、高い移動度を示している。この
ように、成膜とレーザ照射を２回に分けて行うことによ
り、電気的特性の良好なシリコン層を得ることができ
る。
【００６７】なお、エネルギ密度が３０５ｍＪ／ｃｍ2
以上の領域では、比較例の方が高いホール移動度を示し
ている。これは、図１０において考察したように、他の
実施例および比較例による方法で形成したシリコン層に
大粒径の結晶粒と微結晶粒とが混在し、比較例のシリコ
ン層の方に大きな結晶粒が形成されたと考えられる。
【００６８】上記他の実施例では、図１Ｃの工程におい
てシリコン層５をアモルファス状態になる条件で堆積す
る場合について説明したが、多結晶状態になる条件で堆
積してもよい。この場合にも、図１Ｄの工程において、
シリコン層５が溶融すれば、上述の他の実施例の場合と
同様の効果が得られるであろう。
【００６９】次に、図１３Ａ〜１３Ｇを参照し、上記実
施例もしくは他の実施例によるシリコン層の形成方法を
適用した薄膜トランジスタについて説明する。
【００７０】図１３Ａは、薄膜トランジスタの概略平面
図を示す。ガラス基板上に、図の横方向に延在するポリ
シリコン膜１２が配置されている。ポリシリコン膜１２
の長さ方向のほぼ中央部においてポリシリコン膜１２と
交差するゲート電極１４が配置されている。ゲート電極
１４の一端は、図の横方向に延在するゲート線に連続し
ている。ゲート電極１４及びゲート線は、Ａｌで形成さ
れた低抵抗部１４ｂとその側面を取り囲む陽極酸化膜１
４ａにより構成されている。
【００７１】図１３Ｂ〜Ｇは、図１３Ａの一点鎖線Ａ８
−Ａ８で示す断面における工程図を示す。
【００７２】図１３Ｂにおいて、ガラス基板１１の上
に、上記実施例もしくは他の実施例による方法を用い
て、厚さ約４０〜５０ｎｍのポリシリコン層を堆積し、
このポリシリコン層をパターニングしてポリシリコン膜
１２を形成する。ポリシリコン層のパターニングは、例
えばＣｌ2 系ガスを用いたドライエッチングにより行
う。
【００７３】ポリシリコン膜１２を覆うように基板１１
の全面にＳｉＯ2 からなる厚さ約１２０ｎｍのゲート絶
縁膜１３を堆積する。ゲート絶縁膜１３の堆積は、例え
ばＳｉＨ4 とＮ2 Ｏを用いたＰＥ−ＣＶＤにより行う。
【００７４】ゲート絶縁膜１３の上に、スパッタリング
により厚さ約３５０ｎｍのＡｌ膜を堆積する。このＡｌ
膜上に、図１３Ａのポリシリコン膜１２と交差するゲー
ト電極１４と同一パターンを有するレジストパターン１
５を形成する。レジストパターン１５をエッチングマス
クとして、Ｃｌ2 系ガスを用いたドライエッチングによ
りＡｌ膜をパターニングし、レジストパターン１５で覆
われた領域にゲート電極１４を残す。
【００７５】図１３Ｃに示すように、レジストパターン
１５をマスクとして用い、ゲート電極１４の露出した表
面を陽極酸化する。ゲート電極１４の内部にＡｌからな
る低抵抗部１４ｂが残り、その側面に厚さ約１〜２μｍ
の陽極酸化膜１４ａが形成される。陽極酸化は、シュウ
酸を成分とした水溶液中で行う。陽極酸化後、レジスト
パターン１５を除去する。
【００７６】図１３Ｄに示すように、ゲート電極１４を
マスクとしてゲート絶縁膜１３をエッチングし、ゲート
電極１４の直下にのみゲート絶縁膜１３ａを残す。ゲー
ト絶縁膜１３のエッチングは、例えばフッ素系ガスを用
いたドライエッチングにより行う。ゲート絶縁膜１３ａ
の両側にポリシリコン膜１２の表面の一部が露出する。
【００７７】図１３Ｅに示すように、基板全面にＰ+ イ
オンを注入し、レーザ照射による活性化アニールを行
う。注入量は、ポリシリコン膜１２のイオン注入領域の
シート抵抗が約１ｋΩ／□以下となる量とする。ポリシ
リコン膜１２のうち、ゲート絶縁膜１３ａの両側に露出
した部分にｎ+ 型のソース領域１２Ｓ及びドレイン領域
１２Ｄが形成される。
【００７８】このようにして、Ａｌからなる低抵抗部１
４ｂと、そのソース領域１２Ｓ側及びドレイン領域１２
Ｄ側に配置された高抵抗部１４ａからなるゲート電極１
４が形成される。
【００７９】図１３Ｆに示すように、基板全面に厚さ約
３０ｎｍのＳｉＯ2 膜と厚さ約２７０ｎｍのＳｉＮ膜が
この順番に積層された層間絶縁膜１６を堆積する。Ｓｉ
Ｏ2膜の堆積は、例えば原料ガスとしてＳｉＨ4 とＮ2
Ｏを用い、成長温度を３００℃としたＰＥ−ＣＶＤによ
り行い、ＳｉＮ膜の堆積は、例えば原料ガスとしてＳｉ
Ｈ4 とＮＨ3 を用い、成長温度を３００℃としたＰＥ−
ＣＶＤにより行う。
【００８０】層間絶縁膜１６に、ソース領域１２Ｓ及び
ドレイン領域１２Ｄの各々の表面の一部を露出させるコ
ンタクトホール１７Ｓ及び１７Ｄを形成する。ＳｉＮ膜
のエッチングは、例えばフッ素系ガスを用いたドライエ
ッチングにより行い、ＳｉＯ 2 膜のエッチングは、例え
ばＮＨ4 ＦとＨＦとＨ2 Ｏとを混合したバッファード弗
酸を用いたウェットエッチングにより行う。
【００８１】図１３Ｇにおいて、基板全面に厚さ約５０
ｎｍのＴｉ膜と厚さ約３００ｎｍのＡｌ膜をこの順番に
積層する。この積層構造をパターニングし、ソース領域
１２Ｓに接続されたソース引出線１８Ｓ及びドレイン領
域１２Ｄに接続されたドレイン引出線１８Ｄを形成す
る。Ｔｉ膜及びＡｌ膜のエッチングは、例えば塩素系ガ
スを用いたドライエッチングにより行う。
【００８２】このようにして、上記実施例もしくは他の
実施例によるシリコン層の形成方法を適用した薄膜トラ
ンジスタを形成することができる。この薄膜トランジス
タのオフ電流は、従来のものに比べて少なく、かつ電界
効果移動度も大きい。
【００８３】多結晶シリコン層１２の厚さを３０ｎｍよ
りも薄くすると、ソース領域１２Ｓと引出線１８Ｓとの
接続、及びドレイン領域１２Ｄと引出線１８Ｄとの接続
が困難になる。また、シリコン層１２の厚さを１００ｎ
ｍよりも厚くすると、リーク電流が多くなる。このた
め、シリコン層１２の厚さを３０〜１００ｎｍとするこ
とが好ましい。
【００８４】図１４は、画素のスイッチング用として図
１３Ａに示すＴＦＴを用いた液晶表示装置のＴＦＴ基板
の１画素部分の概略平面図を示す。図１４の縦方向に延
在する複数の信号線２０と横方向に延在する複数の制御
線２１が格子模様を構成している。信号線２０と制御線
２１とは、その交差箇所において層間絶縁膜により相互
に絶縁されている。信号線２０と制御線２１との交差箇
所に対応してＴＦＴ２２が配置されている。
【００８５】ＴＦＴ２２のゲート電極２２Ｇは、対応す
る制御線２１に連続している。ＴＦＴ２２のソース領域
２２Ｓは、ＴＦＴ２２を覆う層間絶縁膜上に形成された
透明画素電極２３に、コンタクトホール２４Ｓを介して
接続されている。ドレイン領域２２Ｄは、層間絶縁膜に
形成されたコンタクトホール２４Ｄを介して、対応する
信号線２０に接続されている。
【００８６】図１３Ａに示すＴＦＴを液晶表示装置に用
いることにより、ＴＦＴ２２のオフ電流が低減され、表
示特性を改善することができる。
【００８７】上記実施例では、多結晶のシリコン層を形
成する場合を例に説明したが、その他の多結晶の半導体
層を形成することも可能である。例えば、Ｇｅ、ＳｉＧ
ｅ合金等の多結晶層の形成に適用することが可能であ
る。
【００８８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００８９】
【発明の効果】以上説明したように、本発明によれば、
アモルファスシリコン層の堆積とレーザ照射による多結
晶化を複数回繰り返すことにより、結晶性及び電気的特
性のよい多結晶シリコン層を形成することができる。
【図面の簡単な説明】
【図１】本発明の実施例による多結晶シリコン層の形成
方法を説明するための基板及び積層構造の断面図であ
る。
【図２】図２（Ａ）及び（Ｂ）は、実施例による方法で
形成したシリコン層のラマン散乱ピークの半半値幅、及
びホール移動度を、照射したレーザのエネルギ密度の関
数として示すグラフである。
【図３】図３（Ａ）は、実施例による方法で形成した多
結晶シリコン層を用いたＴＦＴのドレイン電流特性及び
移動度を示すグラフであり、図３（Ｂ）は、従来方法で
形成した多結晶シリコン層を用いたＴＦＴのドレイン電
流特性及び移動度を示すグラフである。
【図４】実施例による方法で形成したシリコン層のホー
ル移動度を、ポリシリコン層を堆積する従来方法で形成
したシリコン層のホール移動度と対比して示すグラフで
ある。
【図５】実施例による方法で形成した多結晶シリコン層
の厚さ方向に関する大気成分濃度分布を示すグラフであ
る。
【図６】実施例による方法で形成したシリコン層を、グ
レインの分布に着目して示す断面図である。
【図７】実施例による方法で形成したシリコン層を、グ
レインの分布に着目して示す平面図及び断面図である。
【図８】実施例による方法で形成したシリコン層のラマ
ン散乱ピークの半半値幅を、照射したレーザのエネルギ
密度の関数として示すグラフである。
【図９】実施例による方法で形成したシリコン層のラマ
ン散乱のシグナルピークに対応した波数を、照射したレ
ーザのエネルギ密度の関数として示すグラフである。
【図１０】実施例による方法で形成したシリコン層の紫
外光の吸収ピーク高の相対値を、照射したレーザのエネ
ルギ密度の関数として示すグラフである。
【図１１】実施例による方法で形成した多結晶シリコン
層の厚さ方向に関するＳＩＭＳ分析結果を示すグラフで
ある。
【図１２】実施例による方法で形成したシリコン層のホ
ール移動度を、照射したレーザのエネルギ密度の関数と
して示すグラフである。
【図１３】図１３（Ａ）は、実施例による方法で形成し
たシリコン層を用いたＴＦＴの作製方法を説明するため
の平面図であり、図１３（Ｂ）〜（Ｇ）は、図１３
（Ａ）の一点鎖線Ａ８−Ａ８における断面に相当する各
工程における断面図である。
【図１４】液晶表示装置のＴＦＴ基板の１画素部分の概
略平面図である。
【符号の説明】
１ ガラス基板 ２ ＳｉＯ2 膜 ３、５ シリコン層 ４、６ レーザ光 ７ 粒界の交点 ８ 隆起 １１ ガラス基板 １２ ポリシリコン膜 １２Ｓ ソース領域 １２Ｄ ドレイン領域 ２Ｂ 境界領域 １３、１３ａ ゲート絶縁膜 １４ ゲート電極 １４ａ 陽極酸化膜、高抵抗部 １４ｂ 低抵抗部 １５ レジストパターン １６ 層間絶縁膜 １７Ｓ、１７Ｄ コンタクトホール １８Ｓ、１８Ｄ 引出線 ２０ 信号線 ２１ 制御線 ２２ ＴＦＴ ２２Ｓ ソース領域 ２２Ｄ ドレイン領域 ２２Ｇ ゲート電極 ２３ 画素電極 ２４Ｓ、２４Ｄ コンタクトホール

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 下地基板の表面上にアモルファスの半導
    体からなる第１の層を堆積する工程と、 前記第１の層に、エネルギビームを照射して、第１の層
    を多結晶化する工程と、 多結晶化した前記第１の層の表面上に、前記第１の層と
    同一組成のアモルファス半導体または多結晶半導体から
    なる第２の層を堆積する工程と、 前記第２の層にエネルギビームを照射して第２の層の結
    晶性を変化させる工程とを有する半導体装置の製造方
    法。
  2. 【請求項２】 前記第２の層の結晶性を変化させる工程
    の後、さらに、 前記第２の層の表面上に、該第２の層と同一組成のアモ
    ルファス半導体または多結晶半導体からなる膜を堆積
    し、該膜にエネルギビームを照射して結晶性を変化させ
    る工程を、少なくとも１回以上実施する請求項１に記載
    の半導体装置の製造方法。
  3. 【請求項３】 前記第１の層を多結晶化する工程の後、
    第２の層を堆積する工程の前に、さらに、 前記第１の層の表面を大気に晒す工程を含む請求項１ま
    たは２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記エネルギビームがレーザビームであ
    る請求項１〜３のいずれかに記載の半導体装置の製造方
    法。
  5. 【請求項５】 前記第２の層の結晶性を変化させる工程
    において、前記下地基板を加熱しながらレーザビームの
    照射を行い、前記第１及び第２の層の結晶性を変化させ
    る請求項１〜４のいずれかに記載の半導体装置の製造方
    法。
  6. 【請求項６】 前記第２の層の結晶性を変化させる工程
    において、前記第１の層が不完全溶融し、かつ第２の層
    が完全溶融し、該第１の層内に結晶成長の核となる部分
    が残るように、加熱温度及びエネルギビーム強度を調節
    する請求項５に記載の半導体装置の製造方法。
  7. 【請求項７】 絶縁性表面を有する下地基板と、 前記下地基板の絶縁性表面上に形成され、少なくとも２
    層以上の同一組成の多結晶の半導体層からなり、相互に
    接する２つの半導体層の界面において、一方の層の粒界
    と他方の層の粒界とが不連続である多結晶積層構造とを
    有する半導体装置。
  8. 【請求項８】 前記多結晶積層構造を構成する各半導体
    層の上面において、当該半導体層の少なくとも３つの粒
    界の交わる点が隆起している請求項７に記載の半導体装
    置。
  9. 【請求項９】前記多結晶積層構造のある断面において、
    相互に接する２つの前記半導体層のうち、一方の層の粒
    界の３０％以上が、他方の層の粒界と不連続である請求
    項７または８に記載の半導体装置。
  10. 【請求項１０】 絶縁性表面を有する下地基板と、 前記下地基板の絶縁性表面上に形成され、少なくとも２
    層以上の同一組成の多結晶の半導体層からなり、相互に
    接する２つの半導体層の界面において、大気成分の濃度
    分布がピークを示す多結晶積層構造とを有する半導体装
    置。
  11. 【請求項１１】 絶縁性表面を有する下地基板と、 前記下地基板の絶縁性表面上に形成された多結晶半導体
    層であって、その表面からある深さの位置において大気
    成分の濃度分布がピークを示す多結晶半導体層とを有す
    る半導体装置。
JP9239753A 1997-05-20 1997-09-04 半導体装置の製造方法及び半導体装置 Pending JPH1140501A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP9239753A JPH1140501A (ja) 1997-05-20 1997-09-04 半導体装置の製造方法及び半導体装置
US08/976,012 US5970369A (en) 1997-05-20 1997-11-21 Semiconductor device with polysilicon layer of good crystallinity and its manufacture method
TW086117964A TW370683B (en) 1997-05-20 1997-11-28 Semiconductor device with polysilicon layer of good crystallinity and its manufacture method
KR1019970077600A KR100285796B1 (ko) 1997-05-20 1997-12-30 반도체 장치의 제조 방법 및 반도체 장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP13013097 1997-05-20
JP9-130130 1997-05-20
JP9239753A JPH1140501A (ja) 1997-05-20 1997-09-04 半導体装置の製造方法及び半導体装置

Publications (1)

Publication Number Publication Date
JPH1140501A true JPH1140501A (ja) 1999-02-12

Family

ID=26465326

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9239753A Pending JPH1140501A (ja) 1997-05-20 1997-09-04 半導体装置の製造方法及び半導体装置

Country Status (4)

Country Link
US (1) US5970369A (ja)
JP (1) JPH1140501A (ja)
KR (1) KR100285796B1 (ja)
TW (1) TW370683B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359191A (ja) * 2001-05-31 2002-12-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
EP1102111A3 (en) * 1999-11-19 2003-10-01 Hitachi, Ltd. Liquid crystal display device having improved TFTs and a fabrication method thereof
JP2004006487A (ja) * 2002-05-31 2004-01-08 Sharp Corp 結晶質薄膜の形成方法、結晶質薄膜の製造装置、薄膜トランジスタ、および光電変換素子
JP2005228819A (ja) * 2004-02-10 2005-08-25 Mitsubishi Electric Corp 半導体装置
JP2011124596A (ja) * 2011-02-01 2011-06-23 Mitsubishi Electric Corp 半導体装置の製造方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5910880A (en) 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
US6191443B1 (en) 1998-02-28 2001-02-20 Micron Technology, Inc. Capacitors, methods of forming capacitors, and DRAM memory cells
US6162744A (en) * 1998-02-28 2000-12-19 Micron Technology, Inc. Method of forming capacitors having high-K oxygen containing capacitor dielectric layers, method of processing high-K oxygen containing dielectric layers, method of forming a DRAM cell having having high-K oxygen containing capacitor dielectric layers
US6730559B2 (en) 1998-04-10 2004-05-04 Micron Technology, Inc. Capacitors and methods of forming capacitors
US6156638A (en) * 1998-04-10 2000-12-05 Micron Technology, Inc. Integrated circuitry and method of restricting diffusion from one material to another
US6165834A (en) * 1998-05-07 2000-12-26 Micron Technology, Inc. Method of forming capacitors, method of processing dielectric layers, method of forming a DRAM cell
US6555422B1 (en) * 1998-07-07 2003-04-29 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method of manufacturing the same
JP2000111950A (ja) * 1998-10-06 2000-04-21 Toshiba Corp 多結晶シリコンの製造方法
JP3658213B2 (ja) * 1998-11-19 2005-06-08 富士通株式会社 半導体装置の製造方法
KR100284808B1 (ko) * 1999-03-31 2001-03-15 구본준 레이저 어닐링을 이용한 반도체 층 결정화 및 활성화 방법
US7005695B1 (en) 2000-02-23 2006-02-28 Micron Technology, Inc. Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region
US20020090772A1 (en) * 2000-12-11 2002-07-11 Seiko Epson Corporation Method for manufacturing semiconductor lamination, method for manufacturing lamination, semiconductor device, and electronic equipment
KR100715908B1 (ko) * 2000-12-29 2007-05-08 엘지.필립스 엘시디 주식회사 박막 트랜지스터 및 그 제조방법
US7238557B2 (en) * 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6861339B2 (en) * 2002-10-21 2005-03-01 Taiwan Semiconductor Manufacturing Co., Ltd Method for fabricating laminated silicon gate electrode
KR100543655B1 (ko) * 2003-06-30 2006-01-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100578787B1 (ko) * 2004-06-12 2006-05-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7566602B2 (en) * 2004-06-12 2009-07-28 Samsung Electronics Co., Ltd. Methods of forming single crystalline layers and methods of manufacturing semiconductor devices having such layers
KR100739631B1 (ko) * 2006-01-16 2007-07-16 삼성전자주식회사 단결정 구조를 갖는 박막의 형성 방법
SG182208A1 (en) * 2008-12-15 2012-07-30 Semiconductor Energy Lab Manufacturing method of soi substrate and manufacturing method of semiconductor device
KR101039150B1 (ko) * 2010-04-29 2011-06-07 주식회사 티지솔라 태양전지 제조방법
DE102017209173A1 (de) * 2017-05-31 2018-12-06 Robert Bosch Gmbh Polykristallines Material mit geringer mechanischer Verspannung; Verfahren zum Erzeugen eines polykristallinen Materials
CN110875171A (zh) * 2018-08-31 2020-03-10 北京北方华创微电子装备有限公司 多晶硅功能层的制备方法
CN114784148B (zh) * 2022-06-15 2022-09-23 浙江晶科能源有限公司 太阳能电池的制备方法及太阳能电池、光伏组件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56142630A (en) * 1980-04-09 1981-11-07 Fujitsu Ltd Manufacture of semiconductor device
US5444302A (en) * 1992-12-25 1995-08-22 Hitachi, Ltd. Semiconductor device including multi-layer conductive thin film of polycrystalline material
TW303526B (ja) * 1994-12-27 1997-04-21 Matsushita Electric Industrial Co Ltd
JP3174486B2 (ja) * 1995-09-08 2001-06-11 シャープ株式会社 太陽電池およびその製造方法
US5766803A (en) * 1996-06-05 1998-06-16 Advanced Micro Devices, Inc. Mask generation technique for producing an integrated circuit with optimal metal interconnect layout for achieving global planarization
US5827773A (en) * 1997-03-07 1998-10-27 Sharp Microelectronics Technology, Inc. Method for forming polycrystalline silicon from the crystallization of microcrystalline silicon

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1102111A3 (en) * 1999-11-19 2003-10-01 Hitachi, Ltd. Liquid crystal display device having improved TFTs and a fabrication method thereof
US7315335B2 (en) 1999-11-19 2008-01-01 Hitachi, Ltd. Liquid crystal display device with variations of positions of peaks of depth distributions of concentration of impurities in polycrystalline being within 10% of thickness
JP2002359191A (ja) * 2001-05-31 2002-12-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2004006487A (ja) * 2002-05-31 2004-01-08 Sharp Corp 結晶質薄膜の形成方法、結晶質薄膜の製造装置、薄膜トランジスタ、および光電変換素子
JP2005228819A (ja) * 2004-02-10 2005-08-25 Mitsubishi Electric Corp 半導体装置
JP2011124596A (ja) * 2011-02-01 2011-06-23 Mitsubishi Electric Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
TW370683B (en) 1999-09-21
KR100285796B1 (ko) 2001-04-16
US5970369A (en) 1999-10-19
KR19980086477A (ko) 1998-12-05

Similar Documents

Publication Publication Date Title
JPH1140501A (ja) 半導体装置の製造方法及び半導体装置
CN1123934C (zh) 半导体制造工艺和半导体器件制造工艺
JP3227980B2 (ja) 多結晶シリコン薄膜形成方法およびｍｏｓトランジスタのチャネル形成方法
JP3378078B2 (ja) 半導体装置の作製方法
US6417031B2 (en) Method of manufacturing a semiconductor device
KR100555195B1 (ko) 반도체 장치의 제조방법 및 반도체 장치
US7470575B2 (en) Process for fabricating semiconductor device
US6180439B1 (en) Method for fabricating a semiconductor device
US5854096A (en) Process for fabricating semiconductor device
US7235828B2 (en) Semiconductor device with residual nickel from crystallization of semiconductor film
KR100322655B1 (ko) 반도체장치와결정규소반도체의제작방법
JPH08228006A (ja) 絶縁ゲイト型薄膜半導体装置の作製方法
US7186601B2 (en) Method of fabricating a semiconductor device utilizing a catalyst material solution
US20050236622A1 (en) Electronic device and method of manufacturing the same
JP2809152B2 (ja) 薄膜トランジスタの製造方法
JP3338267B2 (ja) 半導体装置の作製方法
JP2009246235A (ja) 半導体基板の製造方法、半導体基板及び表示装置
JPH07321335A (ja) 半導体装置の作成方法
JP4254661B2 (ja) 半導体装置の製造方法
JP3684909B2 (ja) 薄膜トランジスタ作成方法
JPH05283431A (ja) 半導体装置の製造方法
JPH08139018A (ja) ポリシリコン膜の形成方法
JP2007317841A (ja) 結晶質半導体膜の製造方法
JPH09266171A (ja) 半導体装置の作製方法
JP2003124119A (ja) 薄膜トランジスタ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050201

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050713

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070529

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071002