JPH0935500A - 不揮発性半導体記憶装置のスクリーニング方法 - Google Patents
不揮発性半導体記憶装置のスクリーニング方法Info
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- JPH0935500A JPH0935500A JP7185256A JP18525695A JPH0935500A JP H0935500 A JPH0935500 A JP H0935500A JP 7185256 A JP7185256 A JP 7185256A JP 18525695 A JP18525695 A JP 18525695A JP H0935500 A JPH0935500 A JP H0935500A
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- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 以上説明したように本発明を用いる事によっ
て、不揮発性半導体記憶装置において書き込み／消去サ
イクルストレスを加えずに、非破壊かつ短時間でスクリ
ーニングする手法を提供する。 【解決手段】 全メモリセルの書き込みを行う工程と、
全メモリセルのしきい値電圧分布が正となるような弱い
消去を行う工程と、全メモリセルのしきい値電圧分布を
測定し、分布の中心からある電圧以上負側に裾をひいて
存在するメモリセル数を計算する工程と、このメモリセ
ルを冗長回路で置き換える、または全メモリセル中ある
割合を超えたときは不良として分類する工程とを備える
不揮発性半導体記憶装置のスクリーニング方法。
て、不揮発性半導体記憶装置において書き込み／消去サ
イクルストレスを加えずに、非破壊かつ短時間でスクリ
ーニングする手法を提供する。 【解決手段】 全メモリセルの書き込みを行う工程と、
全メモリセルのしきい値電圧分布が正となるような弱い
消去を行う工程と、全メモリセルのしきい値電圧分布を
測定し、分布の中心からある電圧以上負側に裾をひいて
存在するメモリセル数を計算する工程と、このメモリセ
ルを冗長回路で置き換える、または全メモリセル中ある
割合を超えたときは不良として分類する工程とを備える
不揮発性半導体記憶装置のスクリーニング方法。
Description
【０００１】
【発明の属する技術分野】この発明はフローティングゲ
ート及びコントロールゲートからなる二層ゲー卜構造を
有する不揮発性半導体記憶装置のスクリーニング方法に
関する。
ート及びコントロールゲートからなる二層ゲー卜構造を
有する不揮発性半導体記憶装置のスクリーニング方法に
関する。
【０００２】
【従来の技術】フローティングゲート及びコントロール
ゲートからなる二層ゲート構造のMOSトランジスタをメ
モリセルとして有する不揮発性半導体記憶装置につい
て、そのメモリセルはフローティングゲートと基板との
間のトンネル酸化膜を電子がトンネリングすることによ
って書き込み／消去を行っている。そして、この書き込
み／消去によりメモリセルのしきい値電圧を所望の値に
して、データの判別をしている。
ゲートからなる二層ゲート構造のMOSトランジスタをメ
モリセルとして有する不揮発性半導体記憶装置につい
て、そのメモリセルはフローティングゲートと基板との
間のトンネル酸化膜を電子がトンネリングすることによ
って書き込み／消去を行っている。そして、この書き込
み／消去によりメモリセルのしきい値電圧を所望の値に
して、データの判別をしている。
【０００３】例えば、5Vにてデータ読み出しを行うNOR
型FLASH EEPROMの場合、メモリセルのしきい値電圧が6.
5V以上の時を”0 ”データ、0.5V以上3.5V以下の時を”
1 ”データとしている。
型FLASH EEPROMの場合、メモリセルのしきい値電圧が6.
5V以上の時を”0 ”データ、0.5V以上3.5V以下の時を”
1 ”データとしている。
【０００４】不揮発性半導体記憶装置はこのメモリセル
を多数有しており、普通これらの書き込み／消去後のし
きい値電圧は図６のようにある分布を持ったものにな
る。しかし、しきい値電圧がある分布からはずれるよう
な消去時間の短いメモリセルでは、データ保持特性が悪
くなる（リーク電流が大きいため）等、信頼性が低いこ
とから、このようなセルが含まれるような不揮発性半導
体記憶装置では初期の信頼性不良を起こすことになる。
を多数有しており、普通これらの書き込み／消去後のし
きい値電圧は図６のようにある分布を持ったものにな
る。しかし、しきい値電圧がある分布からはずれるよう
な消去時間の短いメモリセルでは、データ保持特性が悪
くなる（リーク電流が大きいため）等、信頼性が低いこ
とから、このようなセルが含まれるような不揮発性半導
体記憶装置では初期の信頼性不良を起こすことになる。
【０００５】従来、この様な信頼性不良を起こすような
不揮発性半導体記憶装置のスクリーング方法としては、
書き込み／消去サイクルストレスを加えて判別する方法
がある。しかし、この方法は破壊試験であり、良品にも
ある程度のストレスを加えることになる。また、試験時
間がかかり、費用の面でも問題があった。
不揮発性半導体記憶装置のスクリーング方法としては、
書き込み／消去サイクルストレスを加えて判別する方法
がある。しかし、この方法は破壊試験であり、良品にも
ある程度のストレスを加えることになる。また、試験時
間がかかり、費用の面でも問題があった。
【０００６】また、別のスクリーニング方法として消去
後のしきい値電圧分布を調べる方法もある。しかし、NA
ND型FLASH EEPROMの場合、図2 のように消去後のしきい
値電圧は0V以下となる。この場合しきい値測定が出来な
いので、のスクリーニング方法は適用できなかった。
後のしきい値電圧分布を調べる方法もある。しかし、NA
ND型FLASH EEPROMの場合、図2 のように消去後のしきい
値電圧は0V以下となる。この場合しきい値測定が出来な
いので、のスクリーニング方法は適用できなかった。
【０００７】
【発明が解決しようとする課題】以上のように、書き込
み／消去サイクルストレスを加えて判別するスクリーニ
ング方法では、良品にもある程度のストレスを加えるこ
とになり、また試験時間がかかり、費用の面でも間題が
あった。
み／消去サイクルストレスを加えて判別するスクリーニ
ング方法では、良品にもある程度のストレスを加えるこ
とになり、また試験時間がかかり、費用の面でも間題が
あった。
【０００８】また、消去後のしきい値電圧分布を調べる
スクリーニング方法はNAND型FLASHEEPROMでは適用でき
ないという問題があった。本発明は、このような問題を
考慮してなされたものであり、書き込み／消去サイクル
ストレスを加えることなく、負のしきい値分布を持つデ
バイスにも適用できるような、短時間で容易に出来るス
クリーニング方法を提供する事を目的とする。
スクリーニング方法はNAND型FLASHEEPROMでは適用でき
ないという問題があった。本発明は、このような問題を
考慮してなされたものであり、書き込み／消去サイクル
ストレスを加えることなく、負のしきい値分布を持つデ
バイスにも適用できるような、短時間で容易に出来るス
クリーニング方法を提供する事を目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明では半導体基板上に第l の絶縁膜を介して設
けられた浮遊ゲートと、上記浮遊ゲート上に第2 の絶縁
膜を介して設けられた制御ゲートと、上記浮遊ゲートの
両側に位量する上記基板内に形成されたソース領域およ
びドレイン領域とを具備した不揮発性半導体記憶装置の
スクリーニング方法において、全メモリセルの書き込み
を行う工程と、全メモリセルのしきい値電圧分布が正と
なるような弱い消去を行う工程と、全メモリセルのしき
い値電圧分布を測定し、分布の中心からある電圧以上負
側に裾をひいて存在するメモリセル数を計算する工程
と、このメモリセルを冗長回路で置き換える、または全
メモリセル中ある割合を超えたときは不良として分類す
る工程とを備えたことを特徴とする不揮発性半導体記憶
装置のスクリーニング方法を提供する。
に、本発明では半導体基板上に第l の絶縁膜を介して設
けられた浮遊ゲートと、上記浮遊ゲート上に第2 の絶縁
膜を介して設けられた制御ゲートと、上記浮遊ゲートの
両側に位量する上記基板内に形成されたソース領域およ
びドレイン領域とを具備した不揮発性半導体記憶装置の
スクリーニング方法において、全メモリセルの書き込み
を行う工程と、全メモリセルのしきい値電圧分布が正と
なるような弱い消去を行う工程と、全メモリセルのしき
い値電圧分布を測定し、分布の中心からある電圧以上負
側に裾をひいて存在するメモリセル数を計算する工程
と、このメモリセルを冗長回路で置き換える、または全
メモリセル中ある割合を超えたときは不良として分類す
る工程とを備えたことを特徴とする不揮発性半導体記憶
装置のスクリーニング方法を提供する。
【００１０】また、半導体基板上に第l の絶縁膜を介し
て設けられた浮遊ゲートと、上記浮遊ゲート上に第2 の
絶縁膜を介して設けられた制御ゲートと、上記浮遊ゲー
トの両側に位置する上記基板内に形成されたソース領域
およびドレイン領域とを具備し、浮遊ゲートへの電子の
注入および／は排出にFowler-Nordheim トンネルを利用
するメモリセルをアレイ上に配置した不揮発性半導体記
憶装置のスクリーニング方法において、全メモリセルの
書き込みを行う工程と、全メモリセルのしきい値電圧分
布が正となるような弱い消去を行う工程と、全メモリセ
ルのしきい値電圧分布を測定し、しきい値電圧に対する
累積ビット数の関係を正規確率分布に近似した際にその
分布センター近傍の標準偏差の値がある値を超えた時を
不良として分類する工程とを備えたことを特徴とする不
揮発性半導体記憶装置のスクリーニング方法を提供す
る。
て設けられた浮遊ゲートと、上記浮遊ゲート上に第2 の
絶縁膜を介して設けられた制御ゲートと、上記浮遊ゲー
トの両側に位置する上記基板内に形成されたソース領域
およびドレイン領域とを具備し、浮遊ゲートへの電子の
注入および／は排出にFowler-Nordheim トンネルを利用
するメモリセルをアレイ上に配置した不揮発性半導体記
憶装置のスクリーニング方法において、全メモリセルの
書き込みを行う工程と、全メモリセルのしきい値電圧分
布が正となるような弱い消去を行う工程と、全メモリセ
ルのしきい値電圧分布を測定し、しきい値電圧に対する
累積ビット数の関係を正規確率分布に近似した際にその
分布センター近傍の標準偏差の値がある値を超えた時を
不良として分類する工程とを備えたことを特徴とする不
揮発性半導体記憶装置のスクリーニング方法を提供す
る。
【００１１】また、半導体基板上に第l の絶縁膜を介し
て設けられた浮遊ゲートと、上記浮遊ゲート上に第2 の
絶縁膜を介して設けられた制御ゲートと、上記浮遊ゲー
トの両側に位置する上記基板内に形成されたソース領域
およびドレイン領域とを具備し、浮遊ゲートへの電子の
注入および／または排出にFowler-Nordheim トンネルを
利用するメモリセルをアレイ上に配量した不揮発性半導
体記憶装置のスクリーニング方法において、ある一定の
パルスを加えてメモリセルの浮遊ゲートに一括して電子
の注人あるいは排出を行った場合に、メモリセルアレイ
全体の平均の注入あるいは排出される電子の量がある量
を超える場合を不良とみなす工程を備えたことを特徴と
する不揮発性半導体記憶装置のスクリーニング方法を提
供する。
て設けられた浮遊ゲートと、上記浮遊ゲート上に第2 の
絶縁膜を介して設けられた制御ゲートと、上記浮遊ゲー
トの両側に位置する上記基板内に形成されたソース領域
およびドレイン領域とを具備し、浮遊ゲートへの電子の
注入および／または排出にFowler-Nordheim トンネルを
利用するメモリセルをアレイ上に配量した不揮発性半導
体記憶装置のスクリーニング方法において、ある一定の
パルスを加えてメモリセルの浮遊ゲートに一括して電子
の注人あるいは排出を行った場合に、メモリセルアレイ
全体の平均の注入あるいは排出される電子の量がある量
を超える場合を不良とみなす工程を備えたことを特徴と
する不揮発性半導体記憶装置のスクリーニング方法を提
供する。
【００１２】本発明で提供するスクリーニング方法を用
いると、不揮発性半導体記憶装置には書き込み／消去サ
イクルストレスが加わらないので、非破壊でスクリーニ
ングでき、また短時間で容易に出来る。そして、例えば
NAND型FLASH EEPROM等のような消去後のしきい値電圧が
負となるようなデバイスのスクリーニングにも連用でき
る。
いると、不揮発性半導体記憶装置には書き込み／消去サ
イクルストレスが加わらないので、非破壊でスクリーニ
ングでき、また短時間で容易に出来る。そして、例えば
NAND型FLASH EEPROM等のような消去後のしきい値電圧が
負となるようなデバイスのスクリーニングにも連用でき
る。
【００１３】
【発明の実施の形態】以下、NAND型FLASH EEPROMでの適
用を具体例に、図面を参照して本発明の実施例を詳細に
説明する。はじめにNAND型FLASH EEPROMのメモリセルを
図1 を参照して説明する。図1 （a ）はメモリセルの断
面図、図1 （b ）は図1 （a ）のC −C ‘の線で切断し
たときの断面図である。NAND型メモリセルは、ゲート絶
縁膜14、浮遊ゲート15、ゲート間絶縁膜16および制御ゲ
ート17を積層して構成される浮遊ゲート型MOS トランジ
スタを複数個（例えば16個）をそれぞれソース・ドレイ
ン18を直列に接続して構成される。これらMOS トランジ
スタ群はN 型シリコン基板11に形成されたP型ウェル内1
2に形成される。13は素子分離用絶縁膜である。ビット
線19はアルミニウム配線であり、MOS トランジスタ束の
一端に接続されている。MOS トランジスタ束のうちヽ両
端は選択ゲートトランジスタ20として、両端を除いたト
ランジスタ群はメモリセル21として用いられる。
用を具体例に、図面を参照して本発明の実施例を詳細に
説明する。はじめにNAND型FLASH EEPROMのメモリセルを
図1 を参照して説明する。図1 （a ）はメモリセルの断
面図、図1 （b ）は図1 （a ）のC −C ‘の線で切断し
たときの断面図である。NAND型メモリセルは、ゲート絶
縁膜14、浮遊ゲート15、ゲート間絶縁膜16および制御ゲ
ート17を積層して構成される浮遊ゲート型MOS トランジ
スタを複数個（例えば16個）をそれぞれソース・ドレイ
ン18を直列に接続して構成される。これらMOS トランジ
スタ群はN 型シリコン基板11に形成されたP型ウェル内1
2に形成される。13は素子分離用絶縁膜である。ビット
線19はアルミニウム配線であり、MOS トランジスタ束の
一端に接続されている。MOS トランジスタ束のうちヽ両
端は選択ゲートトランジスタ20として、両端を除いたト
ランジスタ群はメモリセル21として用いられる。
【００１４】周知のように、メモリセル（例えば図中A
）ヘの書き込みは、書き込み電圧VPPWを制御ゲート
に、ウェル12には0Vが印加される。また、消去は、消去
電圧VPPEがウェル12に、制御ゲートには0Vが印加され
る。
）ヘの書き込みは、書き込み電圧VPPWを制御ゲート
に、ウェル12には0Vが印加される。また、消去は、消去
電圧VPPEがウェル12に、制御ゲートには0Vが印加され
る。
【００１５】−実施例1 − NAND型FLASH EEPROMを書き込み電圧VPPW、時間tPW 、消
去電圧VPPE、時間tPEで書き込み／消去した後のしきい
値電圧分布は通常図2 である。まず、全メモリセル（以
下、メモリセルをビットと言い換える）ともしきい値電
圧がVtmin （例えば0.5V）以上、Vtmax （例えば3.5V）
以下となるような適当な書き込み電圧VPPWを時間tPW 加
えしきい値電圧分布の測定を行う。のときのしきい値電
圧分は図3 の点線のようになる。次に、しきい値電圧分
布が負にならないような適当な条件（消去電圧VPPE，以
下、時間tPE 以下）にて弱い消去を行い、しきい値電圧
分布の測定を行う。その結果、しきい値電圧分布は図3
の実線のように僅かに負側にシフトする。この時消去時
間が短いビツ卜のしきい値電圧は通常のビットに比べて
負側へのシフト量が大きいので、このしきい値の主分布
から負側に外れたビット（図3 の斜線部）についてカウ
ントする。外れたビットの合計数が冗長回路にて置き換
え可能な場合は置き換えを行い、これを越えるような全
ビット中のある割合に達した場合は不良品とみなす。
去電圧VPPE、時間tPEで書き込み／消去した後のしきい
値電圧分布は通常図2 である。まず、全メモリセル（以
下、メモリセルをビットと言い換える）ともしきい値電
圧がVtmin （例えば0.5V）以上、Vtmax （例えば3.5V）
以下となるような適当な書き込み電圧VPPWを時間tPW 加
えしきい値電圧分布の測定を行う。のときのしきい値電
圧分は図3 の点線のようになる。次に、しきい値電圧分
布が負にならないような適当な条件（消去電圧VPPE，以
下、時間tPE 以下）にて弱い消去を行い、しきい値電圧
分布の測定を行う。その結果、しきい値電圧分布は図3
の実線のように僅かに負側にシフトする。この時消去時
間が短いビツ卜のしきい値電圧は通常のビットに比べて
負側へのシフト量が大きいので、このしきい値の主分布
から負側に外れたビット（図3 の斜線部）についてカウ
ントする。外れたビットの合計数が冗長回路にて置き換
え可能な場合は置き換えを行い、これを越えるような全
ビット中のある割合に達した場合は不良品とみなす。
【００１６】この方法により負側へのシフト量の大き
い、すなわち消去時間の短いビットのスクリーニングを
行うことが出来る。複数回の書き込み・消去サイクルス
トレスを加えることが無く、短時間に容易に行える。ま
た、正のしきい値電圧分布をモニタするので、消去後の
しきい値電圧が負となるようなデバイスに適用すること
が出来る。
い、すなわち消去時間の短いビットのスクリーニングを
行うことが出来る。複数回の書き込み・消去サイクルス
トレスを加えることが無く、短時間に容易に行える。ま
た、正のしきい値電圧分布をモニタするので、消去後の
しきい値電圧が負となるようなデバイスに適用すること
が出来る。
【００１７】なお、最初の書き込みはしきい値電圧分布
が正の適当な値となるならば、書き込み電圧および時間
はVPPWおよびtPW に限定されない。ここでは消去後のし
きい値電圧分布が負となるデバイスについて述べたが、
正のしきい値分布となるようなデバイスにおいても適用
できることは言うまでもない。
が正の適当な値となるならば、書き込み電圧および時間
はVPPWおよびtPW に限定されない。ここでは消去後のし
きい値電圧分布が負となるデバイスについて述べたが、
正のしきい値分布となるようなデバイスにおいても適用
できることは言うまでもない。
【００１８】−実施例2 − 実施例1 と同様に、NAND型FLASH EEPROMの全メモリセル
（以下、メモリセルをビットと言い換える）ともしきい
値電圧がVtmin （例えば0.5V）以上、Vtmax （例えば3.
5V）以下となるような適当な書き込み電圧VPPWを時間tP
W 加える。次に、しきい値電圧分布が負にならないよう
な適当な条件（消去電圧VPPK以下、時間tPE 以下）にて
弱い消去を行い、しきい値電圧分布の測定を行う。この
時のしきい値電圧と累積ビット数との関係を正規確率分
布で近似する。これをグラフ化すると図4 のようにな
る。ここで、この分布のセンター近傍での標準偏差を計
算し、この値がある値を超えた時を不良として分類す
る。
（以下、メモリセルをビットと言い換える）ともしきい
値電圧がVtmin （例えば0.5V）以上、Vtmax （例えば3.
5V）以下となるような適当な書き込み電圧VPPWを時間tP
W 加える。次に、しきい値電圧分布が負にならないよう
な適当な条件（消去電圧VPPK以下、時間tPE 以下）にて
弱い消去を行い、しきい値電圧分布の測定を行う。この
時のしきい値電圧と累積ビット数との関係を正規確率分
布で近似する。これをグラフ化すると図4 のようにな
る。ここで、この分布のセンター近傍での標準偏差を計
算し、この値がある値を超えた時を不良として分類す
る。
【００１９】この方法によっても負側へのシフト量の大
きい、すなわち消去時間の短いビッ卜のスクリーニング
を行うことが出来る。複数回の書き込み・消去サイクル
ストレスを加えることが無く、短時間に容易に行える。
また、正のしきい値電圧分布をモニタするので、消去後
のしきい値電圧が負となるようなデバイスに適用するこ
とが出来る。
きい、すなわち消去時間の短いビッ卜のスクリーニング
を行うことが出来る。複数回の書き込み・消去サイクル
ストレスを加えることが無く、短時間に容易に行える。
また、正のしきい値電圧分布をモニタするので、消去後
のしきい値電圧が負となるようなデバイスに適用するこ
とが出来る。
【００２０】なお、最初の書き込みはしきい値電圧分布
が正の適当な値となるならば、書き込み電圧および時間
はVPPW及びtPW に限定されない。ここでは消去後のしき
い値電圧分布が負となるデバイスについて述べたが、正
のしきい値分布となるようなデバイスにおいても適用で
きることは言うまでもない。
が正の適当な値となるならば、書き込み電圧および時間
はVPPW及びtPW に限定されない。ここでは消去後のしき
い値電圧分布が負となるデバイスについて述べたが、正
のしきい値分布となるようなデバイスにおいても適用で
きることは言うまでもない。
【００２１】−実施例3 − NAND型FLASH EEPROMの全メモリセル（以下、メモリセル
をビットと言い換える）のしきい値電圧が正になるよう
に適当な書き込み電圧VPPW（例えば20V ）、時間tPW
（例えば40μs e c ）l パルスにて書き込みをし、浮遊
ゲートに電子を注入する。この時のしきい値電圧分布は
図5 のようになる。この時のしきい値電圧の平均を求め
る。しきい値電圧は浮遊ゲートへの電子の注入量と対応
しており、しきい値電圧がある値を超えたとき、すなわ
ち電子の注入量がある量を超えたときを不良として分類
する。
をビットと言い換える）のしきい値電圧が正になるよう
に適当な書き込み電圧VPPW（例えば20V ）、時間tPW
（例えば40μs e c ）l パルスにて書き込みをし、浮遊
ゲートに電子を注入する。この時のしきい値電圧分布は
図5 のようになる。この時のしきい値電圧の平均を求め
る。しきい値電圧は浮遊ゲートへの電子の注入量と対応
しており、しきい値電圧がある値を超えたとき、すなわ
ち電子の注入量がある量を超えたときを不良として分類
する。
【００２２】この方法によってしきい値電圧シフトの大
きいチップのスクリーニングを行うとが出来る。複数回
の書き込み・消去サイクルストレスを加えることが無
く、短時間に容易に行える。また、正のしきい値電圧分
布をモニタするので、消去後のしきい値電圧が負となる
ようなデバイスに適用することが出来る。
きいチップのスクリーニングを行うとが出来る。複数回
の書き込み・消去サイクルストレスを加えることが無
く、短時間に容易に行える。また、正のしきい値電圧分
布をモニタするので、消去後のしきい値電圧が負となる
ようなデバイスに適用することが出来る。
【００２３】なお、書き込みパルス数はl パルスである
必要はなく、ここでは電子の注入について述べたが、電
子の排出、すなわち消去についても同様に適用できる。
ここでは消去後のしきい値電圧分布が負となるデバイス
について述べたが、正のしきい値分布となるようなデバ
イスにおいても適用できることは言うまでもない。
必要はなく、ここでは電子の注入について述べたが、電
子の排出、すなわち消去についても同様に適用できる。
ここでは消去後のしきい値電圧分布が負となるデバイス
について述べたが、正のしきい値分布となるようなデバ
イスにおいても適用できることは言うまでもない。
【００２４】
【発明の効果】以上説明したように本発明を用いる事に
よって、不揮発性半導体記憶装置には書き込み／消去サ
イクルストレスを加えずに、非破壊でスクリーニングで
き、また短時間で容易に出来る。そして、例えぱNAND型
FLASH EEPROM等のような消去後のしきい値電圧が負とな
るようなデバイスのスクリーニングにも適用できる。
よって、不揮発性半導体記憶装置には書き込み／消去サ
イクルストレスを加えずに、非破壊でスクリーニングで
き、また短時間で容易に出来る。そして、例えぱNAND型
FLASH EEPROM等のような消去後のしきい値電圧が負とな
るようなデバイスのスクリーニングにも適用できる。
【図１】NAND型FLASH EEPROMの構造を示す断面図であ
る。
る。
【図２】NAND型FLASH EEPROMの書き込み／消去後のしき
い値電圧分布を示す図である。
い値電圧分布を示す図である。
【図３】本発明による第1 実施例での書き込み後および
弱い消去後のしきい値電圧分布を示す図である。
弱い消去後のしきい値電圧分布を示す図である。
【図４】本発明による第2 実施例での弱い消去後のしき
い値電圧と累積ビット数との関係を示す図である。
い値電圧と累積ビット数との関係を示す図である。
【図５】本発明による第3 実施例での書き込み後のしき
い値電圧分布を示す図である。
い値電圧分布を示す図である。
【図６】従来技術におけるNOR 型FLASH EEPROMK 書き込
み／消去のしきい値電圧分布を示す図である。
み／消去のしきい値電圧分布を示す図である。
11 N 型半導体基板 12 P 型ウェル 13 素子分離用絶縁膜 14 ゲート絶縁膜 15 浮遊ゲート 16 ゲート間絶縁膜 17 制御ゲート 18 ソース・ドレイン領域 19 ビット線 20 選択ゲート 21 メモリセル
Claims (9)
- 【請求項１】半導体基板上に第l の絶縁膜を介して設け
られた浮遊ゲートと、上記浮遊ゲート上に第2 の絶縁膜
を介して設けられた制御ゲートと、 上記浮遊ゲートの両側に位置する上記基板内に形成され
たソース領域およびドレイン領域とを具備し、浮遊ゲー
トへの電子の注入および／または排出にFowler-Nordhei
m トンネルを利用するメモリセルをアレイ上に配置した
不揮発性半導体記憶装置のスクリーニング方法におい
て、 全メモリセルの書き込みを行う工程と、 全メモリセルのしきい値電圧分布が正となるような弱い
消去を行う工程と、 全メモリセルのしきい値電圧分布を測定し、分布の中心
からある電圧以上負側に裾をひいて存在するメモリセル
数を計算する工程と、 このメモリセルを冗長回路で置き換える、または全メモ
リセル中ある割合を超えたときは不良として分類する工
程とを備えたことを特徴とする不揮発性半導体記憶装置
のスクリーニング方法。 - 【請求項２】前記不揮発性半導体記憶装置が、消去状態
のしきい値電圧分布が負となることを特徴とする請求項
第１に記載の不揮発性半導体記憶装置のスクリーニング
方法。 - 【請求項３】前記弱い消去が、消去電圧以下の電圧で行
われることを特徴とする請求項第１に記載の不揮発性半
導体記憶装置のスクリーニング方法。 - 【請求項４】前記弱い消去が、消去時間以下の時間で行
われることを特徴とする諸求項第１に記載の不揮発性半
導体記憶装置のスクリーニング方法。 - 【請求項５】半導体基板上に第l の絶縁膜を介して設け
られた浮遊ゲートと、 上記浮遊ゲート上に第2 の絶縁膜を介して設けられた制
御ゲートと、 上記浮遊ゲートの両側に位置する上記基板内に形成され
たソース領域およびドレイン領域とを具備し、浮遊ゲー
トへの電子の注入および／または排出にFowler-Nordhei
m トンネルを利用するメモリセルをアレイ上に配置した
不揮発性半導体記憶装置のスクリーニング方法におい
て、 全メモリセルの書き込みを行う工程と、 全メモリセルのしきい値電圧分布が正となるような弱い
消去を行う工程と、 全メモリセルのしきい値電圧分布を測定し、しきい値電
圧に対する累積ビット数の関係を正規確率分布に近似し
た際にその分布センター近傍の標準偏差の値がある値を
超えた時を不良として分類する工程とを備えたことを特
徴とする不揮発性半導体記憶装置のスクリーニング方
法。 - 【請求項６】前記不揮発性半導体記憶装置が、消去状態
のしきい値電圧分布が負となることを特徴とする請求項
第５に記載の不揮発性半導体記憶装置のスクリ一ニング
方法。 - 【請求項７】前記弱い消去が、消去電圧以下の電圧で行
われることを特徴とする請求項第５に記載の不揮発性半
導体記憶装置のスクリーニング方法。 - 【請求項８】前記弱い消去が、消去時間以下の時間で行
われることを特徴とする請求項第５に記載の不揮発性半
導体記憶装置のスクリーニング方法。 - 【請求項９】半導体基板上に第1 の絶縁膜を介して設け
られた浮遊ゲートと、 上記浮遊ゲート上に第2 の絶縁膜を介して設けられた制
御ゲートと、 上記浮遊ゲートの両側に位置する上記基板内に形成され
たソース領域およびドレイン領域とを具備し、浮遊ゲー
トへの電子の注入および／または排出にFowler-Nordhei
m トンネルを利用するメモリセルをアレイ上に配置した
不揮発性半導体記憶装置のスクリーニング方法におい
て、 ある一定のパルスを加えてメモリセルの浮遊ゲートに一
括して電子の注入あるいは排出を行った場合に、メモリ
セルアレイ全体の平均の注入あるいは排出される電子の
量がある量を超える場合を不良とみなす工程を備えたこ
とを特徴とする不揮発性半導体記憶装置のスクリーニン
グ方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185256A JPH0935500A (ja) | 1995-07-21 | 1995-07-21 | 不揮発性半導体記憶装置のスクリーニング方法 |
| US08/684,058 US5754558A (en) | 1995-07-21 | 1996-07-19 | Method and apparatus for screening a nonvolatile semiconductor memory device |
| KR1019960029463A KR100250962B1 (ko) | 1995-07-21 | 1996-07-20 | 불휘발성 반도체 기억 장치의 스크리닝 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185256A JPH0935500A (ja) | 1995-07-21 | 1995-07-21 | 不揮発性半導体記憶装置のスクリーニング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0935500A true JPH0935500A (ja) | 1997-02-07 |
Family
ID=16167641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7185256A Pending JPH0935500A (ja) | 1995-07-21 | 1995-07-21 | 不揮発性半導体記憶装置のスクリーニング方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5754558A (ja) |
| JP (1) | JPH0935500A (ja) |
| KR (1) | KR100250962B1 (ja) |
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1995
- 1995-07-21 JP JP7185256A patent/JPH0935500A/ja active Pending
-
1996
- 1996-07-19 US US08/684,058 patent/US5754558A/en not_active Expired - Lifetime
- 1996-07-20 KR KR1019960029463A patent/KR100250962B1/ko not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5754558A (en) | 1998-05-19 |
| KR100250962B1 (ko) | 2000-05-01 |
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