JPH0883882A - 周波数シンセサイザ装置 - Google Patents
周波数シンセサイザ装置Info
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- JPH0883882A JPH0883882A JP6240845A JP24084594A JPH0883882A JP H0883882 A JPH0883882 A JP H0883882A JP 6240845 A JP6240845 A JP 6240845A JP 24084594 A JP24084594 A JP 24084594A JP H0883882 A JPH0883882 A JP H0883882A
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- Japan
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- frequency synthesizer
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- conductor
- pll
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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-
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-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】周波数シンセサイザの実装面積を小さくし、電
磁シールド板取付工数の低減を図る。 【構成】上側にＰＬＬ−ＩＣベアチップ３を搭載し樹脂
封止する段付きくぼみを有し、下側に電磁シールド導体
７が設けられた凹部を有する液晶ポリマー或いはアルミ
ナセラミック製の基台１を、実装基板２０上に実装した
ＶＣＯ構成チップ部品２を収容するように被せて周辺部
の分割スルーホール８の下端面端子導体を実装基板２０
の配線導体にはんだ付け固定するように構成した。
磁シールド板取付工数の低減を図る。 【構成】上側にＰＬＬ−ＩＣベアチップ３を搭載し樹脂
封止する段付きくぼみを有し、下側に電磁シールド導体
７が設けられた凹部を有する液晶ポリマー或いはアルミ
ナセラミック製の基台１を、実装基板２０上に実装した
ＶＣＯ構成チップ部品２を収容するように被せて周辺部
の分割スルーホール８の下端面端子導体を実装基板２０
の配線導体にはんだ付け固定するように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、携帯電話，自動車電話
などの携帯用無線通信機に用いられる周波数シンセサイ
ザに関し、特に、その実装方法を改良した周波数シンセ
サイザ装置に関するものである。
などの携帯用無線通信機に用いられる周波数シンセサイ
ザに関し、特に、その実装方法を改良した周波数シンセ
サイザ装置に関するものである。
【０００２】
【従来の技術】位相同期回路（ＰＬＬ：phase-locked l
oop ）技術を用いた周波数シンセサイザは最近の通信機
器に多く用いられている。図５は周波数シンセサイザの
回路例図である。図において、２１は外部から入力され
る基準信号を分周する基準分周器、２２は位相比較器、
２３はループフィルタ（ＬＰＦ）、２４は電圧制御発振
器（ＶＣＯ）、２５は比較分周器である。基準水晶発振
器からの基準信号を基にし、比較分周器２５の分周比を
制御することにより任意の周波数の安定出力を得ること
ができる。
oop ）技術を用いた周波数シンセサイザは最近の通信機
器に多く用いられている。図５は周波数シンセサイザの
回路例図である。図において、２１は外部から入力され
る基準信号を分周する基準分周器、２２は位相比較器、
２３はループフィルタ（ＬＰＦ）、２４は電圧制御発振
器（ＶＣＯ）、２５は比較分周器である。基準水晶発振
器からの基準信号を基にし、比較分周器２５の分周比を
制御することにより任意の周波数の安定出力を得ること
ができる。
【０００３】このような周波数シンセサイザを小形化す
るために多種の用途に共通する回路部分が集積化され、
図５の破線で囲った部分２６がＰＬＬ−ＩＣとして実用
化されている。図６は通信機の基板に周波数シンセサイ
ザを搭載した従来の実装状態を示す部分平面図であり、
実装基板２０に、ＰＬＬ−ＩＣ２６と、ハイブリッドＩ
Ｃ化されたＶＣＯ２４が別々に取付けられている。さら
に、ＶＣＯ２４はその発振信号が他の回路に影響を及ぼ
すのを防ぐためこの上から電磁シールド板が被せられ
る。但し、シールド板の図示は省略した。ループフィル
タ２３はコンデンサ，抵抗から構成される簡単な回路で
あり、他の回路素子と共に実装されるが図示を省略し
た。配線導体も図示を省略した。
るために多種の用途に共通する回路部分が集積化され、
図５の破線で囲った部分２６がＰＬＬ−ＩＣとして実用
化されている。図６は通信機の基板に周波数シンセサイ
ザを搭載した従来の実装状態を示す部分平面図であり、
実装基板２０に、ＰＬＬ−ＩＣ２６と、ハイブリッドＩ
Ｃ化されたＶＣＯ２４が別々に取付けられている。さら
に、ＶＣＯ２４はその発振信号が他の回路に影響を及ぼ
すのを防ぐためこの上から電磁シールド板が被せられ
る。但し、シールド板の図示は省略した。ループフィル
タ２３はコンデンサ，抵抗から構成される簡単な回路で
あり、他の回路素子と共に実装されるが図示を省略し
た。配線導体も図示を省略した。
【０００４】
【発明が解決しようとする課題】上述のように、従来の
周波数シンセサイザはブロックに分けられて基板に実装
されるために実装面積が大きくなり通信機の小型化の障
害となっている。また、ＶＣＯ２４の上から別個に加工
した電磁シールド板を取り付けるため、原価が高くなる
という問題がある。
周波数シンセサイザはブロックに分けられて基板に実装
されるために実装面積が大きくなり通信機の小型化の障
害となっている。また、ＶＣＯ２４の上から別個に加工
した電磁シールド板を取り付けるため、原価が高くなる
という問題がある。
【０００５】本発明の目的は、上記従来の問題点を排除
し、実装面積を小さくし、かつ、電磁シールド板取付工
数を軽減した周波数シンセサイザ装置を提供することに
ある。
し、実装面積を小さくし、かつ、電磁シールド板取付工
数を軽減した周波数シンセサイザ装置を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明の周波数シンセサ
イザ装置は、周波数シンセサイザを実装する実装基板
と、該実装基板に実装され電圧制御発振器を構成するチ
ップ部品と、該チップ部品を覆って収容し前記実装基板
に載置固定され絶縁材料で形成された箱型の基台とを備
え、前記基台は、上側の中央部分に形成されたくぼみに
ＰＬＬーＩＣベアチップが搭載されて樹脂封止され、下
側に前記チップ部品を覆って収容する容積の凹部が形成
されるとともに該凹部に電磁シールド導体が設けられ、
周辺部に設けられた複数の分割スルーホールの所定の分
割スルーホールと前記ＰＬＬーＩＣおよび前記電磁シー
ルド導体がそれぞれ配線導体で接続されるとともに、前
記実装基板に載置された状態で前記分割スルーホールの
下端面の導体パットと前記実装基板の配線導体とがはん
だ付け固定され前記電圧制御発振器と回路接続されて周
波数シンセサイザを構成するようにしたことを特徴とす
るものである。
イザ装置は、周波数シンセサイザを実装する実装基板
と、該実装基板に実装され電圧制御発振器を構成するチ
ップ部品と、該チップ部品を覆って収容し前記実装基板
に載置固定され絶縁材料で形成された箱型の基台とを備
え、前記基台は、上側の中央部分に形成されたくぼみに
ＰＬＬーＩＣベアチップが搭載されて樹脂封止され、下
側に前記チップ部品を覆って収容する容積の凹部が形成
されるとともに該凹部に電磁シールド導体が設けられ、
周辺部に設けられた複数の分割スルーホールの所定の分
割スルーホールと前記ＰＬＬーＩＣおよび前記電磁シー
ルド導体がそれぞれ配線導体で接続されるとともに、前
記実装基板に載置された状態で前記分割スルーホールの
下端面の導体パットと前記実装基板の配線導体とがはん
だ付け固定され前記電圧制御発振器と回路接続されて周
波数シンセサイザを構成するようにしたことを特徴とす
るものである。
【０００７】
【実施例】図１は本発明の実施例を示す断面図であり、
図２はその上面の斜視図、図３はその裏面の斜視図であ
る。これらの図において、１は絶縁性の基台であり、例
えば、液晶ポリマー（ＬＣＰ：Liquid Crystalline Pol
ymer）またはアルミナセラミック（Ａｌ2 Ｏ3 ），ガラ
スセラミック等で形成される。２はＶＣＯを構成する抵
抗，コンデンサ，電圧可変容量ダイオード，トランジス
タなどのチップ部品、３はＰＬＬ−ＩＣベアチップ、４
はボンディングワイヤ、５は配線導体、６は配線導体５
に連接しＰＬＬ−ＩＣ３をダイボンディングするダイパ
ット、７は基台１の下側凹部の内面に設けられたシール
ド導体、８は分割スルーホールであり、９は封止用樹脂
である。分割スルーホール８は周辺部に配置され、外部
回路との接続端子となる。図２の上面のＰＬＬ−ＩＣベ
アチップを封止する樹脂９は図示を省略した。
図２はその上面の斜視図、図３はその裏面の斜視図であ
る。これらの図において、１は絶縁性の基台であり、例
えば、液晶ポリマー（ＬＣＰ：Liquid Crystalline Pol
ymer）またはアルミナセラミック（Ａｌ2 Ｏ3 ），ガラ
スセラミック等で形成される。２はＶＣＯを構成する抵
抗，コンデンサ，電圧可変容量ダイオード，トランジス
タなどのチップ部品、３はＰＬＬ−ＩＣベアチップ、４
はボンディングワイヤ、５は配線導体、６は配線導体５
に連接しＰＬＬ−ＩＣ３をダイボンディングするダイパ
ット、７は基台１の下側凹部の内面に設けられたシール
ド導体、８は分割スルーホールであり、９は封止用樹脂
である。分割スルーホール８は周辺部に配置され、外部
回路との接続端子となる。図２の上面のＰＬＬ−ＩＣベ
アチップを封止する樹脂９は図示を省略した。
【０００８】基台１は、本発明の要部をなすものであ
り、前述のように液晶ポリマー等、線膨張率が小さく、
耐熱性が優れ、成形収縮率の小さい高機能性の樹脂を金
型を用いて射出成形することによって作られる。この基
台１の形状は、周波数シンセサイザを取付ける実装基板
２０の上に直接実装したＶＣＯの構成部品２を覆う箱形
であり、上側の中央部分にはＰＬＬ−ＩＰベアチップ３
を搭載する段付きくぼみが設けられ、下側は、ＶＣＯの
構成部品２を覆って収容する凹部が設けられている。こ
の下側の凹部の中央部分は、上側の段付きくぼみの部分
によって段付き凸状になっている。
り、前述のように液晶ポリマー等、線膨張率が小さく、
耐熱性が優れ、成形収縮率の小さい高機能性の樹脂を金
型を用いて射出成形することによって作られる。この基
台１の形状は、周波数シンセサイザを取付ける実装基板
２０の上に直接実装したＶＣＯの構成部品２を覆う箱形
であり、上側の中央部分にはＰＬＬ−ＩＰベアチップ３
を搭載する段付きくぼみが設けられ、下側は、ＶＣＯの
構成部品２を覆って収容する凹部が設けられている。こ
の下側の凹部の中央部分は、上側の段付きくぼみの部分
によって段付き凸状になっている。
【０００９】上述のような形状の基台１の上側の段付き
くぼみの底にＰＬＬ−ＩＣベアチップ３取付け容量のダ
イパット導体６が設けられ、１段目のワイヤボンドパタ
ーン部にＰＬＬ−ＩＣの電極端子とワイヤボンディング
によっで接続するためのボンディングパターン導体が配
置され基台周囲の分割スルーホール８に配線導体５によ
って導かれている。１段目のワイヤボンドパターン部の
底面からの高さはＰＬＬ−ＩＣベアチップ３の厚さとほ
ぼ等しくワイヤボンディングを容易にしている。１段目
のワイヤボンドパターン部と最上面との間にさらに１段
の段差（２段目）が設けられ、ワイヤボンディングされ
たＰＬＬ−ＩＣベアチップ３とボンディングワイヤ４を
保護するためのガイドとして、板状のキャップ又は図示
のように封止用樹脂９によって封止する。
くぼみの底にＰＬＬ−ＩＣベアチップ３取付け容量のダ
イパット導体６が設けられ、１段目のワイヤボンドパタ
ーン部にＰＬＬ−ＩＣの電極端子とワイヤボンディング
によっで接続するためのボンディングパターン導体が配
置され基台周囲の分割スルーホール８に配線導体５によ
って導かれている。１段目のワイヤボンドパターン部の
底面からの高さはＰＬＬ−ＩＣベアチップ３の厚さとほ
ぼ等しくワイヤボンディングを容易にしている。１段目
のワイヤボンドパターン部と最上面との間にさらに１段
の段差（２段目）が設けられ、ワイヤボンディングされ
たＰＬＬ−ＩＣベアチップ３とボンディングワイヤ４を
保護するためのガイドとして、板状のキャップ又は図示
のように封止用樹脂９によって封止する。
【００１０】基台１の下側の凹部の全面には、分割スル
ーホール８の接地端子と連続してシールド導体７がめっ
きなどによって設けられ、凹部の内側に収容するＶＣＯ
の構成部品２の全体を電磁シールドする。
ーホール８の接地端子と連続してシールド導体７がめっ
きなどによって設けられ、凹部の内側に収容するＶＣＯ
の構成部品２の全体を電磁シールドする。
【００１１】上述のように、本発明の周波数シンセサイ
ザ装置は、実装基板２０に先ずＶＣＯ構成部品２を取付
け、その上からＰＬＬ−ＩＣベアチップ３を搭載した基
台１を被せてその周辺部の分割スルーホール８の下端面
の端子パッドを実装基板２０の配線導体（図示は省略し
た）にはんだ付け固定することによって構成される。こ
のようにすることによって、実装基板２０上に２重構造
で搭載された周波数シンセサイザ装置の取付け高さを低
くし、かつ、実装面積を従来の約１／２にすることがで
き、さらに、個別のシールドケースを設けなくてシール
ド効果を備えることができる。
ザ装置は、実装基板２０に先ずＶＣＯ構成部品２を取付
け、その上からＰＬＬ−ＩＣベアチップ３を搭載した基
台１を被せてその周辺部の分割スルーホール８の下端面
の端子パッドを実装基板２０の配線導体（図示は省略し
た）にはんだ付け固定することによって構成される。こ
のようにすることによって、実装基板２０上に２重構造
で搭載された周波数シンセサイザ装置の取付け高さを低
くし、かつ、実装面積を従来の約１／２にすることがで
き、さらに、個別のシールドケースを設けなくてシール
ド効果を備えることができる。
【００１２】図４は本発明の基台１の他の実施例を示す
基本形状の概略斜視図であり、上側のＰＬＬ−ＩＣベア
チップ搭載用の段付きくぼみ及び導体パターン、分割ス
ルーホールなどは図示を省略してある。これらの形状
は、ＶＣＯ構成部品、及び必要なシールド効果によって
適宜選定される。
基本形状の概略斜視図であり、上側のＰＬＬ−ＩＣベア
チップ搭載用の段付きくぼみ及び導体パターン、分割ス
ルーホールなどは図示を省略してある。これらの形状
は、ＶＣＯ構成部品、及び必要なシールド効果によって
適宜選定される。
【００１３】
【発明の効果】上述のように本発明を実施することによ
り、従来未使用だったチップ部品の上部の空間を利用で
きるため、容積に対する部品搭載率を上げることができ
る。また、ＰＬＬ−ＩＣをチップ部品に重ねるように実
装できるので、その実装面積が小さくなり、通信機の小
型化に対応できる。さらに、シールド導体を備えている
ので新たにシールドをつける工数が省け、コストダウン
の効果がある。
り、従来未使用だったチップ部品の上部の空間を利用で
きるため、容積に対する部品搭載率を上げることができ
る。また、ＰＬＬ−ＩＣをチップ部品に重ねるように実
装できるので、その実装面積が小さくなり、通信機の小
型化に対応できる。さらに、シールド導体を備えている
ので新たにシールドをつける工数が省け、コストダウン
の効果がある。
【図１】本発明の実施例を示す断面図である。
【図２】本発明の実施例の要部を示す上側斜視図であ
る。
る。
【図３】本発明の実施例の要部を示す下側斜視図であ
る。
る。
【図４】本発明の要部の他の実施例の基本形状を示す概
略斜視図である。
略斜視図である。
【図５】周波数シンセサイザ回路構成例図である。
【図６】周波数シンセサイザの従来の基板取付状態を示
す部分平面図である。
す部分平面図である。
１ 基台 ２ チップ部品 ３ ＰＬＬ−ＩＣベアチップ ４ ボンディングワイヤ ５ 配線導体 ６ ダイパッド ７ シールド導体 ８ スルーホール ９ 封止樹脂 ２０ 実装基板 ２１ 基準分周器 ２２ 位相比較器 ２３ ＬＰＦ ２４ ＶＣＯ ２５ 比較分周器 ２６ ＰＬＬ−ＩＣ
Claims (1)
- 【請求項１】 周波数シンセサイザを実装する実装基板
と、該実装基板に実装され電圧制御発振器を構成するチ
ップ部品と、該チップ部品を覆って収容し前記実装基板
に載置固定され絶縁材料で形成された箱型の基台とを備
え、 前記基台は、上側の中央部分に形成されたくぼみにＰＬ
ＬーＩＣベアチップが搭載されて樹脂封止され、下側に
前記チップ部品を覆って収容する容積の凹部が形成され
るとともに該凹部に電磁シールド導体が設けられ、周辺
部に設けられた複数の分割スルーホールの所定の分割ス
ルーホールと前記ＰＬＬーＩＣおよび前記電磁シールド
導体がそれぞれ配線導体で接続されるとともに、前記実
装基板に載置された状態で前記分割スルーホールの下端
面の導体パットと前記実装基板の配線導体とがはんだ付
け固定され前記電圧制御発振器と回路接続されて周波数
シンセサイザを構成するようにしたことを特徴とする周
波数シンセサイザ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6240845A JPH0883882A (ja) | 1994-09-09 | 1994-09-09 | 周波数シンセサイザ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6240845A JPH0883882A (ja) | 1994-09-09 | 1994-09-09 | 周波数シンセサイザ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883882A true JPH0883882A (ja) | 1996-03-26 |
Family
ID=17065567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6240845A Pending JPH0883882A (ja) | 1994-09-09 | 1994-09-09 | 周波数シンセサイザ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0883882A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000051182A1 (en) * | 1999-02-24 | 2000-08-31 | Matsushita Electric Industrial Co., Ltd. | High-frequency module and method of manufacture thereof |
| KR100678343B1 (ko) * | 2005-05-25 | 2007-02-05 | 전자부품연구원 | 삼중대역 단말기용 세라믹 주파수 합성기 모듈 |
-
1994
- 1994-09-09 JP JP6240845A patent/JPH0883882A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000051182A1 (en) * | 1999-02-24 | 2000-08-31 | Matsushita Electric Industrial Co., Ltd. | High-frequency module and method of manufacture thereof |
| US6487085B1 (en) | 1999-02-24 | 2002-11-26 | Matsushita Electric Industrial Co. Ltd. | High-frequency module and method of manufacturing the same |
| KR100678343B1 (ko) * | 2005-05-25 | 2007-02-05 | 전자부품연구원 | 삼중대역 단말기용 세라믹 주파수 합성기 모듈 |
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