JPH0730001A

JPH0730001A - 半導体装置

Info

Publication number: JPH0730001A
Application number: JP5170213A
Authority: JP
Inventors: Shuichi Oda; 秀一尾田; Shigeru Kusunoki; 茂楠
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-07-09
Filing date: 1993-07-09
Publication date: 1995-01-31

Abstract

(57)【要約】【目的】パンチスルー現象を防止することができると
ともに、誤動作を生じさせることなく消去効率を向上さ
せることが可能な半導体装置を提供する。【構成】コントロールゲート３上にフローティングゲ
ート７を形成し、フローティングゲート７上に薄膜トラ
ンジスタ１０を形成する。そして、その薄膜トランジス
タ１０上にさらに補助ゲート電極１３を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
特に、不揮発性メモリに関するものである。

【０００２】

【従来の技術】従来、半導体装置の１つとして、不揮発
性メモリが知られている。図２８は、従来の不揮発性メ
モリを示した断面図である。図２８を参照して、従来の
不揮発性メモリでは、半導体基板１０１の主表面上に所
定の間隔を隔ててソース拡散層１０２およびドレイン拡
散層１０３が形成されている。ソース拡散層１０２とド
レイン拡散層１０３との間に位置する半導体基板１０１
の主表面上には、ゲート基板間絶縁膜１０４を介してフ
ローティングゲート１０５が形成されている。フローテ
ィングゲート１０５上にはゲート絶縁膜１０６を介して
コントロールゲート１０７が形成されている。

【０００３】次に、図２８を参照して、従来の不揮発性
メモリの動作について説明する。まず、書込動作におい
ては、コントロールゲート１０７とドレイン拡散層１０
３に電圧を印加する。ソース拡散層１０２は接地する。
これにより、フローティングゲート１０５には、コント
ロールゲート−フローティングゲート間の容量とフロー
ティングゲート−半導体基板間の容量との比で決まる電
圧が加わる。この結果、半導体基板１０１の表面に反転
層（チャネル）が形成される。これにより、ソース拡散
層１０２とドレイン拡散層１０３との間に電子電流が流
れる。

【０００４】チャネル内の電子は、ドレイン電界により
エネルギを受けながらドレイン拡散層１０３に向かって
流れる。チャネルで加速され、ドレイン拡散層１０３近
傍で高エネルギ状態となった電子の一部は、その電位障
壁がゲート基板間絶縁膜１０４の電位障壁３．９ｅＶよ
りも高くなる。その電位障壁３．９ｅＶより高くなった
電子はフローティングゲート１０５に注入される。その
結果、フローティングゲート１０５の電位は低下し、コ
ントロールゲート１０７から見たフローティングゲート
トランジスタのしきい値電圧は上昇する。このようにし
て書込動作が行なわれる。

【０００５】次に、消去動作においては、コントロール
ゲート１０７を接地し、ドレイン拡散層１０３を開放に
し、ソース拡散層１０２に高電圧を印加する。これによ
り、フローティングゲート１０５に蓄えられた電子はソ
ース拡散層１０２に向かって引抜かれる。この結果、フ
ローティングゲート１０５の電位は上昇し、コントロー
ルゲート１０７から見たフローティングゲートトランジ
スタのしきい値電圧は低下する。このようにして、消去
動作が行なわれる。なお、書込動作および消去動作の際
のしきい値電圧の高低の状態を“１”，“０”に対応さ
せて情報として記憶する。

【０００６】

【発明が解決しようとする課題】図２９は従来の不揮発
性メモリの書込特性を説明するための特性図であり、図
３０は従来の不揮発性メモリの消去特性を説明するため
の特性図である。図２９をおよび図３０を参照して、従
来の不揮発性メモリでは、書込が１００μｓｅｃ（１０
^-4ｓｅｃ）で行なわれるに対し、消去は１００ｍｓｅｃ
（１０^-1ｓｅｃ）で行なわれる。すなわち、消去動作
は、書込動作の１０００倍の時間がかかる。

【０００７】このことから、回路の高速化を行なうため
には、消去時間を短縮することが必要になる。消去時間
を短縮するためには、引抜き効率を上げればよい。

【０００８】引抜き効率を上げるためには、消去時のソ
ース拡散層１０２の電位を高くする（フローティングゲ
ート１０５とソース拡散層１０２間の電位差を大きくす
る）かまたは、ゲート基板間絶縁膜１０４の膜厚を薄く
するという２つの方法が考えられる。

【０００９】しかしながら、上記した２つの方法によっ
て消去時の引抜き効率を上げると、消去時の注入効率も
上がってしまうという不都合が生じる。これについて以
下に詳細に説明する。

【００１０】図３１は消去時のソース拡散層１０２のソ
ース電位が高いときと低いときの空乏層の状態を示した
断面図である。図３１を参照して、消去時の引抜き効率
を上げるためにソース電位を高くすると、ソース拡散層
１０２の周辺の空乏層がドレイン拡散層１０３側に延び
るという不都合が生じる。この延びた空乏層内のドレイ
ン拡散層１０３側で熱的にキャリアが発生し、そのキャ
リアが空乏層内のソース電界によってソース拡散層１０
２に向かって加速されながら進む。そのキャリアのうち
一部高エネルギ状態になったキャリアは、消去状態であ
るにもかかわらずフローティングゲート１０５に注入さ
れる。この結果、データの消去時に誤動作が発生すると
いう問題点があった。

【００１１】また、消去時に、フローティングゲート１
０５とソース拡散層１０２との電位差が大きくなると、
フローティングゲート１０５とソース拡散層１０２との
重なり合っている領域（ソース拡散層１０２のフローテ
ィングゲート１０５下の領域）が反転する。このため、
バンド間トンネリングによってキャリアが発生する。こ
の発生したキャリアのうち正孔は、フローティングゲー
ト−ソース間の電界に沿ってゲート基板間絶縁膜１０４
またはフローティングゲート１０５にまで注入される。
このようにゲート基板間絶縁膜１０４に正孔が注入され
ると、ゲート基板間絶縁膜１０４の膜質が劣化し、素子
の信頼性が低下するという問題点があった。

【００１２】上記した問題点は、ゲート基板間絶縁膜１
０４の膜厚を薄くした場合にも同様に生じる。図３２
は、ゲート基板間絶縁膜１０４の膜厚が厚い場合と薄い
場合との空乏層の状態を示した断面図である。図３２を
参照して、ゲート基板間絶縁膜１０４の膜厚が薄い場合
には、厚い場合に比べてチャネル領域の空乏層の厚みが
厚くなる。この結果、上記した消去時の誤動作およびゲ
ート基板間絶縁膜１０４の膜質の劣化という問題点が生
じる。

【００１３】さらに、素子の微細化に伴ってパンチスル
ー現象が生じるという問題点もある。パンチスルー現象
とは、通常のトランジスタにおいては、ゲート長が短く
なってドレイン電圧印加時にドレイン近傍の空乏層がソ
ースにまで達し、ゲート電圧ではコントロールできない
ドレイン電圧に比例した電流が流れる現象をいう。この
ようなパンチスルー現象は、ソースとドレインを入れ替
えた場合にも生じる。

【００１４】図３３は、従来の不揮発性メモリのパンチ
スルー現象を説明するための断面図である。図３３を参
照して、従来の不揮発性メモリでは、消去時にソース拡
散層１０２に高電圧を印加するため、ソース空乏層１１
０がドレイン空乏層１１１に達し、パンチスルー現象が
起こる。このようなパンチスルー現象が起こると、コン
トロールゲート１０７およびフローティングゲート１０
５による電圧では制御できない電流が流れ、素子の誤動
作につながるという問題点があった。

【００１５】この発明は、上記のような課題を解決する
ためになされたもので、請求項１に記載の発明の目的
は、半導体装置において、パンチスルー現象を有効に防
止することである。

【００１６】請求項２に記載の発明の目的は、半導体装
置において、消去時の誤動作やゲート絶縁膜の膜質の劣
化を生じさせることなく、消去時の引抜き効率を向上さ
せることである。

【００１７】

【課題を解決するための手段】請求項１における半導体
装置は、主表面を有する半導体基板と、その半導体基板
の主表面上の所定領域に第１の絶縁膜を介して形成され
た制御電極と、制御電極上に第２の絶縁膜を介して形成
された電荷蓄積電極と、その電荷蓄積電極上に第３の絶
縁膜を介して形成された薄膜トランジスタとを備えてい
る。

【００１８】請求項２における半導体装置は、主表面を
有する半導体基板と、その半導体基板の主表面上の所定
領域に第１の絶縁膜を介して形成された制御電極と、そ
の制御電極上に第２の絶縁膜を介して形成された電荷蓄
積電極と、その電荷蓄積電極上に第３の絶縁膜を介して
形成された薄膜トランジスタと、その薄膜トランジスタ
上に形成された補助ゲート電極とを備えている。

【００１９】

【作用】請求項１に係る半導体装置では、半導体基板上
に制御電極が形成され、その制御電極上に電荷蓄積電極
が形成され、さらにその電荷蓄積電極上に薄膜トランジ
スタが形成されているので、そのような半導体装置によ
ってたとえば不揮発性メモリを形成した場合に、薄膜ト
ランジスタがメモリセルトランジスタになる。薄膜トラ
ンジスタはその膜厚をチャネル深さと同程度にすること
ができるので、パンチスルー現象が有効に防止される。

【００２０】請求項２に係る半導体装置では、半導体基
板上に制御電極が形成され、その制御電極上に電荷蓄積
電極が形成され、その電荷蓄積電極上に薄膜トランジス
タが形成されているので、上記した請求項１と同様の作
用が得られる。さらに、薄膜トランジスタ上に補助ゲー
ト電極が形成されているので、消去動作の際にその補助
ゲート電極に負の電圧を印加することにより消去時にソ
ース領域とドレイン領域との間に形成される電流の経路
が有効に遮断される。これにより、消去時にソース領域
に高電圧を印加するかまたはゲート絶縁膜の膜厚を薄く
した場合にも、誤動作が生じることがない。

【００２１】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００２２】図１は本発明の一実施例による不揮発性メ
モリを示した平面図である。図２は図１に示した不揮発
性メモリのＡ−Ａに沿った断面図である。図１および図
２を参照して、この一実施例による不揮発性メモリで
は、半導体基板１上に１００ｎｍ程度の厚みを有するゲ
ート基板間絶縁膜２を介して３００ｎｍ程度の厚みを有
するポリシリコン層からなるコントロールゲート電極３
が形成されている。コントロールゲート３上にはそれぞ
れ１０ｎｍ程度の厚みを有する酸化膜４、窒化膜５およ
び酸化膜６を介して１００ｎｍ程度の厚みを有するポリ
シリコンからなるフローティングゲート７が形成されて
いる。

【００２３】コントロールゲート３、酸化膜４、窒化膜
５、酸化膜６およびフローティングゲート７の側壁部分
には、サイドウォール酸化膜８が形成されている。ま
た、フローティングゲート７およびサイドウォール酸化
膜８ならびに基板ゲート間絶縁膜２上には１０ｎｍ程度
の厚みで絶縁膜９が形成されている。絶縁膜９上には１
００ｎｍ程度の厚みを有するポリシリコン層からなる薄
膜トランジスタ１０が形成されている。

【００２４】薄膜トランジスタ１０のチャネル領域１０
ｃ以外の部分をほぼ覆うようにその表面が平坦化された
保護膜１１が形成されている。保護膜１１および薄膜ト
ランジスタ１０のチャネル領域１０ｃ上には２０ｎｍ程
度の厚みを有する酸化膜１２が形成されている。酸化膜
１２上には、コントロールゲート３の中央線上にほぼそ
の端部が位置するようなトップゲート（補助ゲート）１
３が形成されている。

【００２５】本実施例では、上記のように、コントロー
ルゲート３上にフローティングゲート７を形成し、フロ
ーティングゲート７上に薄膜トランジスタ１０を形成す
ることによって、薄膜トランジスタ１０がメモリセルト
ランジスタとなり、以下のような効果が得られる。

【００２６】すなわち、薄膜トランジスタ１０は、その
膜厚をチャネル深さと同程度にすることができるので、
従来問題であったパンチスルー現象を有効に防止するこ
とができる。具体的には、薄膜トランジスタ１０ではそ
の膜厚を薄くすることができるので、フローティングゲ
ート７の電圧によってドレイン拡散層１０ａとソース拡
散層１０ｂとの間に流れる電流を完全に制御することが
できる。これにより、フローティングゲート７による電
圧では制御できない電流が流れる現象であるパンチスル
ー現象を有効に防止することができる。

【００２７】また、本実施例では、薄膜トランジスタ１
０上に酸化膜１２を介してトップゲート（補助ゲート）
１３を形成することによって、消去動作の際に同時に書
込が行なわれてしまうという従来の問題点を解決するこ
とができる。すなわち、消去時にトップゲート１３に負
の電圧を印加することによって、薄膜トランジスタ１０
内の電流経路に電子とは逆の極性をもった正孔を誘起さ
せることができる。これにより、消去時にソース拡散層
１０ｂとドレイン拡散層１０ａとの間に形成される電流
経路を遮断することができる。このようにトップゲート
１３によってデータの消去時に生じるドレイン拡散層１
０ａとソース拡散層１０ｂとの間の電流経路を有効に遮
断することができるので、消去時にソース拡散層１０ｂ
により高い電圧を印加したとしても、従来のようにドレ
イン拡散層１０ａとソース拡散層１０ｂ間に電流経路が
形成されることに起因してフローティングゲート７に電
子が注入されてしまうという不都合を防止することがで
きる。したがって、本実施例では、データの消去時に誤
動作を生じさせることなくソース拡散層１０ｂに高い電
圧を印加することができる。これにより、誤動作を生じ
させることなく消去効率を向上させることができる。こ
の結果、消去時間の短縮による回路の高速化を達成する
ことができる。

【００２８】トップゲート１３に印加する電圧として
は、ドレイン拡散層１０ａ側を反転させないような電圧
を印加する。すなわち、トップゲート１３への電圧の印
加によって表面に反転層が形成されてしまうと、これが
チャネル（電流経路）になってしまうので、表面が反転
しないような電圧をトップゲート１３に印加する。

【００２９】消去時にソース拡散層１０ｂに印加するソ
ース印加電圧とトップゲート１３に印加する電圧との関
係について以下に説明する。トップゲート１３に負の電
圧を印加するとこの電位に引っ張られてチャネルには負
の電位の部分が出てくる。このときのチャネルの負電位
をＶ₁（Ｖ₁＜０）とすると、ソース拡散層１０ｂのチ
ャネル方向の電位差は実効的にソース印加電圧Ｖ_Sと｜
Ｖ₁｜を加えた値になる。この電位差Ｖ_S＋｜Ｖ₁｜が
あまり大きくなると、ソースの接合を破壊するため好ま
しくない。ソースの接合耐圧をＢＶ_Sとすると、｜Ｖ₁
｜は２Ｖ程度のマージン（余裕）を考慮してその最大値
は次の式（１）によって表わされる。

【００３０】｜Ｖ₁｜＝ＢＶ_S−Ｖ_S−２［Ｖ］…（１）上記式（１）を参照して、トップゲート１３への印加電
圧は、ドレイン拡散層１０ａの端部の電位が上記した式
（１）の電位｜Ｖ₁｜となるように与えるのが好まし
い。具体的には、たとえば不揮発性メモリの一種である
１６ＭフラッシュＥＥＰＲＯＭでは、チャネルの負電位
｜Ｖ₁｜は、式（１）のソース接合耐圧ＢＶ_Sに１２
Ｖ、ソース印加電圧Ｖ_Sに９Ｖを代入した値になる。す
なわち、チャネルの負電位は｜Ｖ₁｜＝１（Ｖ）にな
る。

【００３１】ここで、トップゲート１３のゲート酸化膜
となる酸化膜１２の厚みが１０ｎｍ以下の場合にはトッ
プゲート１３への印加電圧がほぼチャネルに印加される
ので、トップゲート１３には−１（Ｖ）の電圧を印加す
ればよいことになる。

【００３２】また、本実施例では、コントロールゲート
３とフローティングゲート７との間の絶縁膜を酸化膜
４、窒化膜５および酸化膜６からなる３層構造に形成し
ている。これは、以下の理由による。すなわち、書込お
よび消去特性を向上させるためには、フローティングゲ
ート７の電位が高い方が好ましい。フローティングゲー
トの電位はコントロールゲート３とフローティングゲー
ト７との間の容量が大きいほど大きくなる。そして、コ
ントロールゲート３とフローティングゲート７との間の
容量はそれらの間に介在される絶縁膜の膜厚を薄くする
かまたは誘電率の高い絶縁膜を用いることによって大き
くすることができる。

【００３３】ここで、絶縁膜の膜厚が薄すぎると絶縁膜
の寿命が低下してしまうという不都合が生じる。また、
絶縁膜をすべて誘電率の高い窒化膜５によって形成する
と窒化膜５は絶縁性が低いためリーク電流が流れやすい
という不都合を生じる。したがって、窒化膜５の両側を
絶縁性の高い酸化膜４および６で挟んだ３層構造にして
いる。

【００３４】これにより、リーク電流を極力抑えながら
絶縁膜の厚みを薄くすることができるとともに絶縁膜の
誘電率を高めることができる。この結果、コントロール
ゲート３とフローティングゲート７との間の容量が高く
なり、従来に比べてフローティングゲート７の電位を高
くすることができる。これにより、従来に比べて書込消
去特性を向上させることができる。

【００３５】次に、図２を参照して、本実施例の不揮発
性メモリの動作について説明する。まず、書込動作につ
いては、従来と同様である。すなわち、コントロールゲ
ート３とドレイン拡散層１０ａに電圧を印加し、ソース
拡散層１０ｂは接地する。これにより、フローティング
ゲート７にはコントロールゲート−フローティングゲー
ト間の容量と、フローティングゲート−薄膜半導体層間
の容量との比で決まる電圧が発生する。その結果、薄膜
トランジスタ１０のチャネル領域１０ｃのフローティン
グゲート７側の表面に反転層が形成される。これによ
り、ドレイン拡散層１０ａとソース拡散層１０ｂとの間
に電子が流れる。これらの電子のうち、ドレイン電界に
よって加速され高エネルギ状態になった電子（ホットエ
レクトロン）が酸化膜９の電位障壁を超えてフローティ
ングゲート７に注入される。

【００３６】消去動作においては、コントロールゲート
３を接地し、ドレイン拡散層１０ａを開放し、ソース拡
散層１０ｂに高電圧を印加する。さらに、トップゲート
１３に負の電圧を印加する。フローティングゲート７に
蓄えられた電子の引抜きは従来と同様である。

【００３７】ここで、トップゲート１３に負の電圧を印
加することによって、薄膜トランジスタ１０内の電流経
路に電子とは逆の極性をもった正孔を誘起させることが
できる。これにより、電気的に電流経路を遮断すること
ができる。なお、その膜厚の薄い薄膜トランジスタ１０
を用いることによってトップゲート１３の電位を容易に
フローティングゲート７側の界面のチャネル部にまで作
用させることができる。

【００３８】図３〜図２７は、図１および図２に示した
不揮発性メモリの製造プロセスを説明するための平面
図、断面図および斜視図である。

【００３９】次に、図３〜図２７を参照して、不揮発性
メモリの製造プロセスについて説明する。

【００４０】以下に説明する製造プロセスは、ゲート長
が０．５μｍ程度であるメモリセルトランジスタの製造
プロセスである。周辺回路部や配線部については従来と
同様であるのでその製造プロセスは省略する。

【００４１】（１）まず、図３および図４に示すよう
に、Ｐ型の半導体基板１上に熱酸化法などを用いて１０
０ｎｍ程度の厚みを有する酸化膜２を形成する。酸化膜
２上にｎ型のポリシリコン層３ａを３００ｎｍ程度の厚
みで形成する。そして、ポリシリコン層３ａ上にそれぞ
れ１０ｎｍ程度の厚みを有する酸化膜４ａ、窒化膜５ａ
および酸化膜６ａを形成する。酸化膜６ａ上に１００ｎ
ｍ程度の厚みでｎ型のポリシリコン層７ａを形成する。

【００４２】（２）次に、図５および図６に示すよう
に、ポリシリコン層７ａ上にフローティングゲートのチ
ャネル幅を形成するようにレジスト１４を形成する。レ
ジスト１４をマスクとしてポリシリコン層７ａのみを異
方性エッチングした後レジスト１４を除去する。これに
より、図７および図８に示すような形状のポリシリコン
層７ｂが形成される。

【００４３】（３）次に、図９および図１０に示すよう
に、フローティングゲートのチャネル長を規定するよう
に写真製版技術を用いてレジスト１５を形成する。そし
てそのレジスト１５をマスクとしてポリシリコン層７
ｂ、酸化膜６ａ、窒化膜５ａ、酸化膜４ａ、ポリシリコ
ン層３ａを異方性エッチングした後レジスト１５を除去
する。これにより、図１１〜図１３に示されるようなフ
ローティングゲート７、酸化膜６、窒化膜５、酸化膜４
およびコントロールゲート３が形成される。

【００４４】（４）次に、図１４〜図１６に示すよう
に、全面に３５０ｎｍ程度の厚みで酸化膜（図１６の点
線参照）を形成した後、全面を異方性エッチングするこ
とによって、サイドウォール酸化膜８を形成する。

【００４５】（５）次に、図１７および図１８に示すよ
うに、フローティングゲート７、サイドウォール酸化膜
８、酸化膜６上にメモリセルのゲート絶縁膜を構成する
酸化膜９を１０ｎｍ程度の厚みで形成する。酸化膜９の
代わりに、窒化膜、または酸化膜と窒化膜との２層構造
の膜を用いてもよい。

【００４６】この後、酸化膜９上に１００ｎｍ程度の厚
みを有するｐ型のポリシリコン層１０ｄを形成する。ポ
リシリコン層１０ｄ上に薄膜トランジスタ（ＴＦＴ）部
を形成するように写真製版技術を用いてレジスト１６を
形成する。レジスト１６をマスクとしてポリシリコン層
１０ｄを異方性エッチングした後レジスト１６を除去す
る。これにより、図１９および図２０に示されるような
薄膜トランジスタを形成するためのポリシリコン層１０
ｅが形成される。

【００４７】（６）次に、図２１および図２２に示すよ
うに、図９および図１０で説明した工程において形成し
たレジスト１５と同じ形状のレジスト１７をポリシリコ
ン層１０ｅ上に形成する。このレジスト１７は、図９お
よび図１０に示したレジスト１５を形成する際に用いた
マスクと同じマスクを用いて露光することによって容易
に形成することができる。

【００４８】このように形成したレジスト１７をマスク
として、砒素またはリンをポリシリコン層１０ｅにイオ
ン注入した後レジスト１７を除去する。これにより、図
２３および図２４に示されるようなｎ型のドレイン拡散
層１０ａおよびソース拡散層１０ｂが形成される。

【００４９】（７）次に、図２５および図２６に示すよ
うに、ＴＦＴ部分の段差部を軽減するための平坦化処理
を行なう。すなわち、全面に５００ｎｍ以上の厚みを有
する保護膜１１を堆積させた後熱処理を行なうことによ
ってその表面を平坦化する。そして、その平坦化した表
面をチャネル領域１０ｃが露出する程度までエッチバッ
クする。

【００５０】この後、２０ｎｍ程度の厚みで酸化膜１２
を形成する。酸化膜１２上にｎ型のポリシリコン層１３
ａを３００ｎｍ程度の厚みで形成する。

【００５１】次に、ポリシリコン層１３ａ上にコントロ
ールゲート３の中央位置にその端部が位置するようなレ
ジスト１８を写真製版技術を用いて形成する。またその
レジスト１８のチャネル長方向の長さは最低限ドレイン
拡散層１０ａの端部にまで達する必要がある。それ以上
長くなっても問題はない。具体的には、ゲート長が０．
５μｍレベルのメモリセルでは、トップゲート１３を形
成するためのレジスト１８も０．５μｍのチャネル長方
向の長さを有するように形成する。

【００５２】このようなレジスト１８を用いてポリシリ
コン層１３ａを異方性エッチングすることによって、図
２７に示されるようなトップゲート１３を形成すること
ができる。この後レジスト１９を除去する。

【００５３】（８）なお、図示していないが、通常は、
上記した工程の後、全体に１０００ｎｍ以上の厚みの保
護膜を堆積し、熱処理によりその表面を平坦化する。そ
して、コントロールゲート３、トップゲート１３、ドレ
イン拡散層１０ａおよびソース拡散層１０ｂに達するコ
ンタクトホールを形成した後、配線を行なう。これによ
り、本実施例の不揮発性メモリが完成される。

【００５４】

【発明の効果】請求項１に係る発明によれば、制御電極
上に電荷蓄積電極を形成し、その電荷蓄積電極上に薄膜
トランジスタを形成することによって、その膜厚がチャ
ネル深さと同程度である薄膜トランジスタをメモリセル
トランジスタとして使用することができる。これによ
り、半導体基板上にメモリセルトランジスタを形成して
いた場合に発生していたパンチスルー現象を有効に防止
することができる。

【００５５】請求項２に係る発明によれば、上記した請
求項１に係る発明の効果に加えて、さらに以下の効果を
奏する。すなわち、薄膜トランジスタ上にさらに補助ゲ
ート電極を設けることによって、消去動作の際にその補
助ゲート電極に負の電圧を印加することにより消去動作
の際に薄膜トランジスタ内に電流経路が形成されるのが
有効に防止される。これにより、消去動作の際に誤動作
を生じさせることなく薄膜トランジスタのソース領域に
より高い電圧を印加することができる。この結果、消去
動作の際に誤動作を生じさせることなく消去効率を高め
ることができ、消去時間の短縮による回路の高速化を達
成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例による不揮発性メモリを示し
た平面図である。

【図２】図１に示した不揮発性メモリのＡ−Ａに沿った
断面図である。

【図３】図１および図２に示した一実施例の不揮発性メ
モリの製造プロセスの第１工程を説明するための平面図
である。

【図４】図３に示した製造プロセスの第１工程における
不揮発性メモリのＡ−Ａに沿った断面図である。

【図５】図１および図２に示した一実施例の不揮発性メ
モリの製造プロセスの第２工程を説明するための平面図
である。

【図６】図５に示した製造プロセスの第２工程における
不揮発性メモリのＢ−Ｂに沿った断面図である。

【図７】図１および図２に示した一実施例の不揮発性メ
モリの製造プロセスの第３工程を説明するための平面図
である。

【図８】図７に示した製造プロセスの第３工程における
不揮発性メモリのＢ−Ｂに沿った断面図である。

【図９】図１および図２に示した一実施例の不揮発性メ
モリの製造プロセスの第４工程を説明するための平面図
である。

【図１０】図９に示した製造プロセスの第４工程におけ
る不揮発性メモリのＡ−Ａに沿った断面図である。

【図１１】図１および図２に示した一実施例の不揮発性
メモリの製造プロセスの第５工程を説明するための平面
図である。

【図１２】図１および図２に示した一実施例の不揮発性
メモリの製造プロセスの第５工程を説明するための斜視
図である。

【図１３】図１１および図１２に示した製造プロセスの
第５工程における不揮発性メモリのＡ−Ａに沿った断面
図である。

【図１４】図１および図２に示した一実施例の不揮発性
メモリの製造プロセスの第６工程を説明するための平面
図である。

【図１５】図１および図２に示した一実施例の不揮発性
メモリの製造プロセスの第６工程を説明するための斜視
図である。

【図１６】図１４および図１５に示した製造プロセスの
第６工程における不揮発性メモリのＡ−Ａに沿った断面
図である。

【図１７】図１および図２に示した一実施例の不揮発性
メモリの製造プロセスの第７工程を説明するための平面
図である。

【図１８】図１７に示した製造プロセスの第７工程にお
ける不揮発性メモリのＢ−Ｂに沿った断面図である。

【図１９】図１および図２に示した一実施例の不揮発性
メモリの製造プロセスの第８工程を説明するための平面
図である。

【図２０】図１９に示した製造プロセスの第８工程にお
ける不揮発性メモリのＢ−Ｂに沿った断面図である。

【図２１】図１および図２に示した一実施例の不揮発性
メモリの製造プロセスの第９工程を説明するための平面
図である。

【図２２】図２１に示した製造プロセスの第９工程にお
ける不揮発性メモリのＡ−Ａに沿った断面図である。

【図２３】図１および図２に示した一実施例の不揮発性
メモリの製造プロセスの第１０工程を説明するための斜
視図である。

【図２４】図２３に示した製造プロセスの第１０工程に
おける不揮発性メモリのＡ−Ａに沿った断面図である。

【図２５】図１および図２に示した一実施例の不揮発性
メモリの製造プロセスの第１１工程を説明するための平
面図である。

【図２６】図２５に示した製造プロセスの第１１工程に
おける不揮発性メモリのＡ−Ａに沿った断面図である。

【図２７】図１および図２に示した一実施例の不揮発性
メモリの製造プロセスの第１２工程を説明するための断
面図である。

【図２８】従来の不揮発性メモリを示した断面図であ
る。

【図２９】従来の不揮発性メモリの書込特性（書込時
間）を説明するための特性図である。

【図３０】従来の不揮発性メモリの消去特性（消去時
間）を説明するための特性図である。

【図３１】従来の不揮発性メモリの消去動作の際に印加
するソース電位が高い場合と低い場合の空乏層の状態を
説明するための断面図である。

【図３２】ゲート基板間絶縁膜の膜厚が厚いときと薄い
ときの消去動作の際の空乏層の状態を説明するための断
面図である。

【図３３】従来の不揮発性メモリのパンチスルー現象を
説明するための断面図である。

【符号の説明】

１：半導体基板３：コントロールゲート７：フローティングゲート１０：薄膜トランジスタ（ＴＦＴ）１０ａ：ドレイン拡散層１０ｂ：ソース拡散層１３：トップゲートなお、各図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/786 9056−4ＭＨ０１Ｌ 29/78 ３１１Ｊ

Claims

【特許請求の範囲】

【請求項１】主表面を有する半導体基板と、前記半導体基板の主表面上の所定領域に第１の絶縁膜を
介して形成された制御電極と、前記制御電極上に第２の絶縁膜を介して形成された電荷
蓄積電極と、前記電荷蓄積電極上に第３の絶縁膜を介して形成された
薄膜トランジスタとを備えた、半導体装置。
【請求項２】主表面を有する半導体基板と、前記半導体基板の主表面上の所定領域に第１の絶縁膜を
介して形成された制御電極と、前記制御電極上に第２の絶縁膜を介して形成された電荷
蓄積電極と、前記電荷蓄積電極上に第３の絶縁膜を介して形成された
薄膜トランジスタと、前記薄膜トランジスタ上に形成された補助ゲート電極と
を備えた、半導体装置。