JPH0669521A - 高電圧アバランシダイオード - Google Patents
高電圧アバランシダイオードInfo
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- JPH0669521A JPH0669521A JP5152273A JP15227393A JPH0669521A JP H0669521 A JPH0669521 A JP H0669521A JP 5152273 A JP5152273 A JP 5152273A JP 15227393 A JP15227393 A JP 15227393A JP H0669521 A JPH0669521 A JP H0669521A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 予め決定された高い降伏しきい値を有し、か
つパワートランジスタと同じチップに集積化可能なアバ
ランシダイオードを提供する。 【構成】 集積回路内に形成された高電圧アバランシダ
イオードは縦型のパワーコンポーネントを含む。集積回
路はＮ型半導体基板（１１）の中に形成される。基板の
裏側表面はパワーコンポーネントの第１の主電極に対応
し、パワーコンポーネントの第２の主電極は基板の表側
表面に形成されるＰ型ウェル（２４）で形成される領域
に対応する。ダイオードは、基板の表側表面に実質的に
螺旋形に巻かれたＰ型領域（Ｐ０、Ｐ１…Ｐ５３、Ｐ
ｐ）、螺旋の各巻きに同じ数だけ形成され素子アバラン
シダイオードを螺旋形とともに生じる重複しないＮ型領
域（Ｎ１…Ｎ５３）、素子ダイオードを直列に接続する
金属被膜（Ｍ０、Ｍ１…Ｍ５２−５３）、および螺旋の
端と第１の電極との間の接続を含む。
つパワートランジスタと同じチップに集積化可能なアバ
ランシダイオードを提供する。 【構成】 集積回路内に形成された高電圧アバランシダ
イオードは縦型のパワーコンポーネントを含む。集積回
路はＮ型半導体基板（１１）の中に形成される。基板の
裏側表面はパワーコンポーネントの第１の主電極に対応
し、パワーコンポーネントの第２の主電極は基板の表側
表面に形成されるＰ型ウェル（２４）で形成される領域
に対応する。ダイオードは、基板の表側表面に実質的に
螺旋形に巻かれたＰ型領域（Ｐ０、Ｐ１…Ｐ５３、Ｐ
ｐ）、螺旋の各巻きに同じ数だけ形成され素子アバラン
シダイオードを螺旋形とともに生じる重複しないＮ型領
域（Ｎ１…Ｎ５３）、素子ダイオードを直列に接続する
金属被膜（Ｍ０、Ｍ１…Ｍ５２−５３）、および螺旋の
端と第１の電極との間の接続を含む。
Description
【０００１】
【発明の分野】この発明は裏側表面が高電圧に接続され
た（通常Ｎ+ 基板上にＮ型のエピタキシャル層を含む）
シリコンウェハ上に垂直に形成された装置である高電圧
の縦型パワートランジスタに関する。この発明はＭＯ
Ｓ、バイポーラ、または絶縁−ゲート型の縦型のパワー
トランジスタに関し、さらに特定的には、単一のシリコ
ンチップの上に縦型のパワーコンポーネントとそのパワ
ーコンポーネントを制御するための論理回路とを含む回
路である、スマートパワースイッチに関する。
た（通常Ｎ+ 基板上にＮ型のエピタキシャル層を含む）
シリコンウェハ上に垂直に形成された装置である高電圧
の縦型パワートランジスタに関する。この発明はＭＯ
Ｓ、バイポーラ、または絶縁−ゲート型の縦型のパワー
トランジスタに関し、さらに特定的には、単一のシリコ
ンチップの上に縦型のパワーコンポーネントとそのパワ
ーコンポーネントを制御するための論理回路とを含む回
路である、スマートパワースイッチに関する。
【０００２】
【関連技術の議論】パワートランジスタは一定の順方向
電圧（たとえば４００ボルト）に耐えるように設計され
ている。外部の回路がより高い電圧を印加した場合、損
傷を与える降伏モードが起こるかもしれない。たとえ
ば、誘導性の負荷の切換は、消失させられる必要のある
予め決定された量のエネルギを有する過電圧を引起こ
す。この過電圧はオフであるパワースイッチに印加され
る。装置を保護するための解決法の１つは、それを短い
間、必要な時間だけ導通状態に設定し、余分のエネルギ
が装置を通って流れることを可能にすることである。
電圧（たとえば４００ボルト）に耐えるように設計され
ている。外部の回路がより高い電圧を印加した場合、損
傷を与える降伏モードが起こるかもしれない。たとえ
ば、誘導性の負荷の切換は、消失させられる必要のある
予め決定された量のエネルギを有する過電圧を引起こ
す。この過電圧はオフであるパワースイッチに印加され
る。装置を保護するための解決法の１つは、それを短い
間、必要な時間だけ導通状態に設定し、余分のエネルギ
が装置を通って流れることを可能にすることである。
【０００３】したがって、たとえば１つまたは数個のパ
ワートランジスタの降伏電圧よりわずかに低い値のため
の導通状態に設定され、そのようなトランジスタが降伏
しきい値に達する前にそのようなトランジスタの状態を
トリガしていかなる損傷をも回避するアバランシダイオ
ードのような装置を提供することが提案されてきた。
ワートランジスタの降伏電圧よりわずかに低い値のため
の導通状態に設定され、そのようなトランジスタが降伏
しきい値に達する前にそのようなトランジスタの状態を
トリガしていかなる損傷をも回避するアバランシダイオ
ードのような装置を提供することが提案されてきた。
【０００４】この発明が解決しようとする問題を理解す
るのに有益な図１は、縦型の拡散されたパワーＭＯＳ
（ＶＤＭＯＳ）トランジスタＴＰを含む例示的な従来の
二重構造のセルの断面図である。ＶＤＭＯＳトランジス
タは、そのＮ−チャネルＭＯＳトランジスタＴＬが概略
的に図解されている論理回路に接続される。
るのに有益な図１は、縦型の拡散されたパワーＭＯＳ
（ＶＤＭＯＳ）トランジスタＴＰを含む例示的な従来の
二重構造のセルの断面図である。ＶＤＭＯＳトランジス
タは、そのＮ−チャネルＭＯＳトランジスタＴＬが概略
的に図解されている論理回路に接続される。
【０００５】この構造は第１導電型、たとえばＮ型の基
板１１に形成される。パワーＭＯＳトランジスタＴＰの
セルは、第２導電型、たとえばＰ型のドーパントによっ
て形成される領域９−１および９−２を含む。９−１お
よび９−２の各領域ではパワートランジスタのソースを
形成する２つのＮ+ 型の領域１４が形成される。２つの
領域１４は、たとえばアルミニウムでできた導電性の層
１５によって配線接続される。領域９−１および９−２
の横方向の端部はパワートランジスタチャネル領域２０
を形成する。
板１１に形成される。パワーＭＯＳトランジスタＴＰの
セルは、第２導電型、たとえばＰ型のドーパントによっ
て形成される領域９−１および９−２を含む。９−１お
よび９−２の各領域ではパワートランジスタのソースを
形成する２つのＮ+ 型の領域１４が形成される。２つの
領域１４は、たとえばアルミニウムでできた導電性の層
１５によって配線接続される。領域９−１および９−２
の横方向の端部はパワートランジスタチャネル領域２０
を形成する。
【０００６】パワーＭＯＳトランジスタＴＰの各セルは
ポリシリコン層によって形成されるゲート１２を含む。
ゲート１２は酸化物層１３によって基板から分離され
る。
ポリシリコン層によって形成されるゲート１２を含む。
ゲート１２は酸化物層１３によって基板から分離され
る。
【０００７】基板１１の裏側表面１７はドレイン金属被
膜１８で被覆された過度にドーピングされた層１９を含
む。
膜１８で被覆された過度にドーピングされた層１９を含
む。
【０００８】論理部分のＭＯＳトランジスタＴＬはＰ型
ウェル２４内に形成される。ウェル２４は２つのＮ+ 型
拡散を含む。第１の拡散はトランジスタＴＬのソース２
２を含み、第２の拡散はドレイン２３を形成する。トラ
ンジスタＴＬはポリシリコン層によって形成されたゲー
ト２１を含む。ゲート２１は酸化物層２５によってウェ
ル２４から分離される。ソース２２とドレイン２３とは
それぞれ２６および２７で参照される導電配線に接続さ
れる。導電配線２６および２７は、たとえばアルミニウ
ムでできている。
ウェル２４内に形成される。ウェル２４は２つのＮ+ 型
拡散を含む。第１の拡散はトランジスタＴＬのソース２
２を含み、第２の拡散はドレイン２３を形成する。トラ
ンジスタＴＬはポリシリコン層によって形成されたゲー
ト２１を含む。ゲート２１は酸化物層２５によってウェ
ル２４から分離される。ソース２２とドレイン２３とは
それぞれ２６および２７で参照される導電配線に接続さ
れる。導電配線２６および２７は、たとえばアルミニウ
ムでできている。
【０００９】従来は、導電性の層２９に接続されるＰ+
型エリア２８がウェル２４に設けられる。エリア２８と
導電性の層２９とは、ウェル２４を接地に接続する。
型エリア２８がウェル２４に設けられる。エリア２８と
導電性の層２９とは、ウェル２４を接地に接続する。
【００１０】通常の動作モードでは、裏側表面の金属被
膜１８は正の電圧へ接続され、パワートランジスタの表
側表面の金属被膜１５は、この正の電圧に対して負であ
る電圧、たとえば接地電圧に近い電圧へ接続される。
膜１８は正の電圧へ接続され、パワートランジスタの表
側表面の金属被膜１５は、この正の電圧に対して負であ
る電圧、たとえば接地電圧に近い電圧へ接続される。
【００１１】解決されるべき問題は、基板１１とＰ型ウ
ェル９−１および９−２との間の接合の降伏のために、
すなわちパワートランジスタがオフ状態の間にドレイン
電圧が増大する場合に、そのパワートランジスタが導通
するのを阻止することである。また、論理部分を含む例
示的な集積回路では、基板と中に論理コンポーネントが
配置されたウェルとの間の接合が降伏する危険性がある
ことに注意されたい。
ェル９−１および９−２との間の接合の降伏のために、
すなわちパワートランジスタがオフ状態の間にドレイン
電圧が増大する場合に、そのパワートランジスタが導通
するのを阻止することである。また、論理部分を含む例
示的な集積回路では、基板と中に論理コンポーネントが
配置されたウェルとの間の接合が降伏する危険性がある
ことに注意されたい。
【００１２】接合が基板１１とウェルとの間で降伏する
前に降伏する能力のあるダイオードを製造するために
は、基板とパワートランジスタのまたは論理部分のウェ
ルとの間の接合より低い降伏電圧を有するように選択さ
れたドーピングレベルを有するＰ型領域をＮ型基板に設
けることによって、ダイオードを垂直に形成するとよ
い。しかしながらこれは、この特別にドーピングされた
Ｐ型領域を形成するための付加的な技術的ステップを要
求するだろう。プロセスの複雑性にもかかわらず、先行
技術のアプローチはこの方法に向けられている。しかし
ながら、基板の表側表面上にダイオードを形成すると、
裏側表面の金属被膜に印加される高電圧を表側表面に運
ぶことが必要になる。コンポーネント内のフィールドラ
インの分布が、望ましい最大の降伏電圧（たとえば上に
示されるように４００ボルト）を提供するよう注意深く
調整されているにもかかわらず、このような方法はこの
分布を損ってしまう。
前に降伏する能力のあるダイオードを製造するために
は、基板とパワートランジスタのまたは論理部分のウェ
ルとの間の接合より低い降伏電圧を有するように選択さ
れたドーピングレベルを有するＰ型領域をＮ型基板に設
けることによって、ダイオードを垂直に形成するとよ
い。しかしながらこれは、この特別にドーピングされた
Ｐ型領域を形成するための付加的な技術的ステップを要
求するだろう。プロセスの複雑性にもかかわらず、先行
技術のアプローチはこの方法に向けられている。しかし
ながら、基板の表側表面上にダイオードを形成すると、
裏側表面の金属被膜に印加される高電圧を表側表面に運
ぶことが必要になる。コンポーネント内のフィールドラ
インの分布が、望ましい最大の降伏電圧（たとえば上に
示されるように４００ボルト）を提供するよう注意深く
調整されているにもかかわらず、このような方法はこの
分布を損ってしまう。
【００１３】米国特許第４，７９２，８４０号および第
５，０５３，７４３号は、基板の表側表面に、端子が裏
側表面に接続されておりかつ螺旋のような形にされてい
る抵抗器をいかにして形成するかを教示する。しかしな
がら、この技術がダイオードを提供するために拡張され
得るということを提案したものは、これらの特許の中に
はない。
５，０５３，７４３号は、基板の表側表面に、端子が裏
側表面に接続されておりかつ螺旋のような形にされてい
る抵抗器をいかにして形成するかを教示する。しかしな
がら、この技術がダイオードを提供するために拡張され
得るということを提案したものは、これらの特許の中に
はない。
【００１４】
【発明の概要】この発明の目的は、予め決定された高い
降伏のしきい値を有し、かつパワートランジスタとそこ
に関連させられ得る制御論理回路とを含む集積回路の製
造方法を修正することなしに、または非常にわずかな修
正を加えることによって、パワートランジスタと同じチ
ップに集積化され得るアバランシダイオードを提供する
ことである。ダイオードからの導通信号は、その後パワ
ートランジスタのベースまたはゲートに送られ、それを
選択された期間または過電圧の持続している間再び導通
状態に設定するために、送られうる。
降伏のしきい値を有し、かつパワートランジスタとそこ
に関連させられ得る制御論理回路とを含む集積回路の製
造方法を修正することなしに、または非常にわずかな修
正を加えることによって、パワートランジスタと同じチ
ップに集積化され得るアバランシダイオードを提供する
ことである。ダイオードからの導通信号は、その後パワ
ートランジスタのベースまたはゲートに送られ、それを
選択された期間または過電圧の持続している間再び導通
状態に設定するために、送られうる。
【００１５】これらのおよびその他の目的を達成するた
めに、この発明は、少なくとも１つの縦型のパワーコン
ポーネントを含む集積回路内に形成される高電圧のアバ
ランシダイオードを提供する。集積回路は裏側表面が１
つまたは数個のパワーコンポーネントの第１の主電極に
対応する第１導電型の半導体基板の中に形成される。１
つまたは数個のパワーコンポーネントの第２の主電極
は、基板の表側表面に形成される第２導電型の少なくと
も１つの領域に形成される１つまたは数個の領域に対応
する。
めに、この発明は、少なくとも１つの縦型のパワーコン
ポーネントを含む集積回路内に形成される高電圧のアバ
ランシダイオードを提供する。集積回路は裏側表面が１
つまたは数個のパワーコンポーネントの第１の主電極に
対応する第１導電型の半導体基板の中に形成される。１
つまたは数個のパワーコンポーネントの第２の主電極
は、基板の表側表面に形成される第２導電型の少なくと
も１つの領域に形成される１つまたは数個の領域に対応
する。
【００１６】このダイオードは実質的に螺旋形に巻か
れ、かつ基板の表側表面に形成された第２導電型の領
域、螺旋形の中に１つの巻きに対して同じ数だけ形成さ
れ、かつ素子アバランシダイオードを螺旋形とともに形
成する重複しない第１導電型の領域、素子ダイオードを
直列に接続する金属被膜、および螺旋の一方端と第１の
電極との間の接続を含む。
れ、かつ基板の表側表面に形成された第２導電型の領
域、螺旋形の中に１つの巻きに対して同じ数だけ形成さ
れ、かつ素子アバランシダイオードを螺旋形とともに形
成する重複しない第１導電型の領域、素子ダイオードを
直列に接続する金属被膜、および螺旋の一方端と第１の
電極との間の接続を含む。
【００１７】この発明の実施例によれば、集積回路は基
板の表側表面から形成された第２導電型のウェルに形成
された論理コンポーネントをさらに含む。
板の表側表面から形成された第２導電型のウェルに形成
された論理コンポーネントをさらに含む。
【００１８】この発明のさらなる実施例によれば、上記
接続は、螺旋形の一方端を基板の表側表面の第１導電型
の過度にドーピングされた領域へと接続する金属被膜に
よって形成される。
接続は、螺旋形の一方端を基板の表側表面の第１導電型
の過度にドーピングされた領域へと接続する金属被膜に
よって形成される。
【００１９】この発明のさらなる実施例によれば、上記
接続は螺旋形の中央領域に形成される。
接続は螺旋形の中央領域に形成される。
【００２０】この発明のさらなる実施例によれば、螺旋
形は第１導電型の領域が形成される各エリアの近辺で中
断される。
形は第１導電型の領域が形成される各エリアの近辺で中
断される。
【００２１】この発明のさらなる実施例によれば、素子
ダイオードを直列に接続する金属被膜は、２つのダイオ
ードの間に含まれる螺旋形の部分を被覆し、かつこれら
の部分からより低い電圧を有する螺旋形の次の巻きに向
かって、外側へまたは内側へ延びる。
ダイオードを直列に接続する金属被膜は、２つのダイオ
ードの間に含まれる螺旋形の部分を被覆し、かつこれら
の部分からより低い電圧を有する螺旋形の次の巻きに向
かって、外側へまたは内側へ延びる。
【００２２】換言すれば、この発明は、少なくとも１つ
のパワートランジスタと１つの論理またはアナログ部分
とを同一の半導体基板の上で組合わせた半導体構造の中
に形成される、アバランシダイオードに関する。パワー
トランジスタは縦型であり、基板の裏側表面に主電極を
含む。ダイオードは実質的に螺旋形に巻かれ、かつ基板
の表側表面に形成された第２導電型の領域、螺旋形の中
に各巻きに対して同じ数だけ形成された素子アバランシ
ダイオードを螺旋形とともに生じる重複しない第１導電
型の領域、素子ダイオードを直列に接続する金属被膜、
および螺旋の一方端と第１の電極との間の接続を含む。
のパワートランジスタと１つの論理またはアナログ部分
とを同一の半導体基板の上で組合わせた半導体構造の中
に形成される、アバランシダイオードに関する。パワー
トランジスタは縦型であり、基板の裏側表面に主電極を
含む。ダイオードは実質的に螺旋形に巻かれ、かつ基板
の表側表面に形成された第２導電型の領域、螺旋形の中
に各巻きに対して同じ数だけ形成された素子アバランシ
ダイオードを螺旋形とともに生じる重複しない第１導電
型の領域、素子ダイオードを直列に接続する金属被膜、
および螺旋の一方端と第１の電極との間の接続を含む。
【００２３】したがってこの発明は表側表面に直列に配
置された横型のアバランシダイオードを使用する。パワ
ー装置の中では、低い電圧（５〜２０ボルト）の横型ダ
イオードは集積化され得る。例を挙げれば、パワーバイ
ポーラトランジスタのベース−エミッタ接合またはＭＯ
Ｓセルのソース−ウェル接合が用いられ得る。各ダイオ
ードは非常に小さいサイズであり得る。いくつかのダイ
オードを直列に組合わせることによって、望ましい検出
電圧を正確に得ることができる。たとえば、３８０ボル
トの保護電圧に達することが所望される場合、１０ボル
トの降伏電圧を有する３８のダイオードが直列に配置さ
れる。
置された横型のアバランシダイオードを使用する。パワ
ー装置の中では、低い電圧（５〜２０ボルト）の横型ダ
イオードは集積化され得る。例を挙げれば、パワーバイ
ポーラトランジスタのベース−エミッタ接合またはＭＯ
Ｓセルのソース−ウェル接合が用いられ得る。各ダイオ
ードは非常に小さいサイズであり得る。いくつかのダイ
オードを直列に組合わせることによって、望ましい検出
電圧を正確に得ることができる。たとえば、３８０ボル
トの保護電圧に達することが所望される場合、１０ボル
トの降伏電圧を有する３８のダイオードが直列に配置さ
れる。
【００２４】この発明の前述のおよびその他の目的、特
徴、局面ならびに利点は、後述されるこの発明の詳しい
説明を添付の図面と関連させれば明らかになるであろ
う。
徴、局面ならびに利点は、後述されるこの発明の詳しい
説明を添付の図面と関連させれば明らかになるであろ
う。
【００２５】
【詳しい説明】図２はこの発明による螺旋形アバランシ
ダイオードの例示的な実施例である。この上面図は集積
回路チップの一部分のみしか示さないが、その他の部分
とはたとえば図１で図解される部分である。
ダイオードの例示的な実施例である。この上面図は集積
回路チップの一部分のみしか示さないが、その他の部分
とはたとえば図１で図解される部分である。
【００２６】図２は金属被膜がまだ形成されていない中
間の製造ステップにおけるこの発明によるアバランシダ
イオードの上面図である。図２は中央部分Ｐ０と周辺領
域へ延びる螺旋部分とを含むＰウェルを示す。示されて
いる実施例では、螺旋の各巻きは実質的に線形である水
平および垂直の部分を含み、かつ線形の部分の近辺では
中断される。部分Ｐ０の中央領域は基板に接触するＮ型
の拡散された領域Ｎ０を含み、したがって裏側表面の金
属被膜の電圧に接続される。周辺領域Ｐｐは、通常低い
基準電圧に接続される。
間の製造ステップにおけるこの発明によるアバランシダ
イオードの上面図である。図２は中央部分Ｐ０と周辺領
域へ延びる螺旋部分とを含むＰウェルを示す。示されて
いる実施例では、螺旋の各巻きは実質的に線形である水
平および垂直の部分を含み、かつ線形の部分の近辺では
中断される。部分Ｐ０の中央領域は基板に接触するＮ型
の拡散された領域Ｎ０を含み、したがって裏側表面の金
属被膜の電圧に接続される。周辺領域Ｐｐは、通常低い
基準電圧に接続される。
【００２７】螺旋の各巻きに沿って、連続的なダイオー
ドを形成するためにＮ型領域が配置される。示されてい
る実施例では、螺旋は５巻よりわずかに多くを含む。第
１の巻きはダイオードＤ１−Ｄ８を含み、第２の巻きは
Ｄ１１−Ｄ１８を含み、第３の巻きはダイオードＤ２１
−Ｄ２８を含み、第４の巻きはダイオードＤ３１−Ｄ３
８を含み、第５の巻きはダイオードＤ４１−Ｄ４８を含
み、そして最後の巻きの部分はダイオードＤ５１、Ｄ５
２およびＤ５３を含む。各ダイオードは図２の線によっ
て概略的に示される金属被膜Ｍによって次のダイオード
に接続される。
ドを形成するためにＮ型領域が配置される。示されてい
る実施例では、螺旋は５巻よりわずかに多くを含む。第
１の巻きはダイオードＤ１−Ｄ８を含み、第２の巻きは
Ｄ１１−Ｄ１８を含み、第３の巻きはダイオードＤ２１
−Ｄ２８を含み、第４の巻きはダイオードＤ３１−Ｄ３
８を含み、第５の巻きはダイオードＤ４１−Ｄ４８を含
み、そして最後の巻きの部分はダイオードＤ５１、Ｄ５
２およびＤ５３を含む。各ダイオードは図２の線によっ
て概略的に示される金属被膜Ｍによって次のダイオード
に接続される。
【００２８】したがって、螺旋の連続的な巻きにおいて
は電位がしだいに減少しており、このことは、上述の米
国特許の中で開示された螺旋形抵抗器の場合のように、
フィールドラインの分布を拡張することを可能にする。
ゆえに、コンポーネント表面の隣接する点間での急激な
電圧の変化とそれによる降伏電圧の望ましくない減少は
回避される。
は電位がしだいに減少しており、このことは、上述の米
国特許の中で開示された螺旋形抵抗器の場合のように、
フィールドラインの分布を拡張することを可能にする。
ゆえに、コンポーネント表面の隣接する点間での急激な
電圧の変化とそれによる降伏電圧の望ましくない減少は
回避される。
【００２９】この発明による構造は図３、図４および図
５を考慮することによってよりよく理解される。
５を考慮することによってよりよく理解される。
【００３０】図３は図３（Ａ）および図３（Ｂ）を含
む。図３（Ｂ）は図２の線３Ｂ−３Ｂに沿って破断した
部分断面図であり、図３（Ａ）はそれに対応する上面図
である。図３（Ａ）はダイオードＤ４３およびＤ４４を
示す。ダイオードＤ４３は螺旋形のＰ型ウェルの部分Ｐ
４３に形成され、Ｎ型領域Ｎ４３を含む。構造の表面は
図３（Ａ）の×で印を付けられた接触が提供されたとこ
ろを除いて、従来的には酸化物層である絶縁層３１で被
覆される。したがって、領域Ｎ４３上での接触と領域Ｐ
４３上での接触とが確立される。領域Ｎ４３上での接触
は、図３（Ａ）中の線によって記号的に示される金属被
膜Ｍ４２−Ｍ４３によって、先行するダイオードＤ４２
の領域Ｐ４２上の接触へと接続される。領域Ｐ４３上の
接触は金属被膜Ｍ４３−４４を通って次のダイオードＤ
４４の領域Ｎ４４上の接触へ接続される。螺旋形のウェ
ルは、たとえば図２で図解される基板１１の部分に対応
する基板の中に形成される。
む。図３（Ｂ）は図２の線３Ｂ−３Ｂに沿って破断した
部分断面図であり、図３（Ａ）はそれに対応する上面図
である。図３（Ａ）はダイオードＤ４３およびＤ４４を
示す。ダイオードＤ４３は螺旋形のＰ型ウェルの部分Ｐ
４３に形成され、Ｎ型領域Ｎ４３を含む。構造の表面は
図３（Ａ）の×で印を付けられた接触が提供されたとこ
ろを除いて、従来的には酸化物層である絶縁層３１で被
覆される。したがって、領域Ｎ４３上での接触と領域Ｐ
４３上での接触とが確立される。領域Ｎ４３上での接触
は、図３（Ａ）中の線によって記号的に示される金属被
膜Ｍ４２−Ｍ４３によって、先行するダイオードＤ４２
の領域Ｐ４２上の接触へと接続される。領域Ｐ４３上の
接触は金属被膜Ｍ４３−４４を通って次のダイオードＤ
４４の領域Ｎ４４上の接触へ接続される。螺旋形のウェ
ルは、たとえば図２で図解される基板１１の部分に対応
する基板の中に形成される。
【００３１】図４は図２の線４−４に沿って破断した概
略的な断面図である。図４の左手の部分には基板１１に
接触する領域Ｎ０を含み、領域Ｐ０に取囲まれた中央部
分の断面図が示されている。領域Ｎ０およびＰ０は図２
で記号的に示されるように、ダイオードＤ１の領域Ｎ１
上の接触に接触する金属被膜Ｍ０によって接触されてい
る。これらの断面図はまた、連続的な領域Ｐ６、Ｐ１
７、Ｐ２６、Ｐ３７、Ｐ４６およびＰｐを示し、それら
すべては接触エリアの外にあるため絶縁層３１で被覆さ
れる。領域Ｐ６は金属被膜Ｍ６−７で被覆され、領域Ｐ
１７は金属被膜Ｍ１６−１７で被覆され、領域Ｐ２６は
金属被膜Ｍ２６−２７で被覆され、領域Ｐ３７は金属被
膜Ｍ３６−３７で被覆され、そして領域Ｐ４６は金属被
膜Ｍ４６−Ｍ４７で被覆される。
略的な断面図である。図４の左手の部分には基板１１に
接触する領域Ｎ０を含み、領域Ｐ０に取囲まれた中央部
分の断面図が示されている。領域Ｎ０およびＰ０は図２
で記号的に示されるように、ダイオードＤ１の領域Ｎ１
上の接触に接触する金属被膜Ｍ０によって接触されてい
る。これらの断面図はまた、連続的な領域Ｐ６、Ｐ１
７、Ｐ２６、Ｐ３７、Ｐ４６およびＰｐを示し、それら
すべては接触エリアの外にあるため絶縁層３１で被覆さ
れる。領域Ｐ６は金属被膜Ｍ６−７で被覆され、領域Ｐ
１７は金属被膜Ｍ１６−１７で被覆され、領域Ｐ２６は
金属被膜Ｍ２６−２７で被覆され、領域Ｐ３７は金属被
膜Ｍ３６−３７で被覆され、そして領域Ｐ４６は金属被
膜Ｍ４６−Ｍ４７で被覆される。
【００３２】図５は、図２の破線５−５に沿って破断し
た断面図である。線５−５は、金属被膜と下にある層と
の間の接触領域を通過するために破線になっている。図
５の左手の部分は図４の左手の部分と類似のものであ
る。その後にＰ型領域Ｐ５、Ｐ１６、Ｐ２５、Ｐ３６、
Ｐ４５および最後にＰｐが配置される。領域Ｐ１６およ
びＰ３６の中には、それぞれＮ型領域Ｎ１６およびＮ３
６が形成される。領域Ｐ５、Ｎ１６、Ｐ２５、Ｎ３６お
よびＰ４５との接触は、それぞれ金属被膜Ｍ５−６、Ｍ
１６−１７、Ｍ２５−２６、Ｍ３６−３７およびＭ４５
−４６を介して、確立される。
た断面図である。線５−５は、金属被膜と下にある層と
の間の接触領域を通過するために破線になっている。図
５の左手の部分は図４の左手の部分と類似のものであ
る。その後にＰ型領域Ｐ５、Ｐ１６、Ｐ２５、Ｐ３６、
Ｐ４５および最後にＰｐが配置される。領域Ｐ１６およ
びＰ３６の中には、それぞれＮ型領域Ｎ１６およびＮ３
６が形成される。領域Ｐ５、Ｎ１６、Ｐ２５、Ｎ３６お
よびＰ４５との接触は、それぞれ金属被膜Ｍ５−６、Ｍ
１６−１７、Ｍ２５−２６、Ｍ３６−３７およびＭ４５
−４６を介して、確立される。
【００３３】図３から図５の説明は、それらと同じ参照
符号が用いられている図２の上面図を理解するのに有益
である。
符号が用いられている図２の上面図を理解するのに有益
である。
【００３４】図２では、Ｎ型領域が様々な素子ダイオー
ドをより効率的に分離するために形成されるエリアの近
辺の様々な場所で螺旋のＰ型領域が中断される。しかし
ながら、Ｐ型螺旋形は中断されない場合もあり得、その
場合各ダイオードは高い値を有する抵抗器と並列になる
だろう。実際、Ｐ型領域は比較的低いドーピングレベル
を有しており、一正方形あたりの抵抗は軽視できない。
ゆえに、この発明による直列ダイオードは並列の抵抗と
それによるわずかな漏電とを有しているが、これは回路
の基本的な動作を損うことはない。
ドをより効率的に分離するために形成されるエリアの近
辺の様々な場所で螺旋のＰ型領域が中断される。しかし
ながら、Ｐ型螺旋形は中断されない場合もあり得、その
場合各ダイオードは高い値を有する抵抗器と並列になる
だろう。実際、Ｐ型領域は比較的低いドーピングレベル
を有しており、一正方形あたりの抵抗は軽視できない。
ゆえに、この発明による直列ダイオードは並列の抵抗と
それによるわずかな漏電とを有しているが、これは回路
の基本的な動作を損うことはない。
【００３５】さらに、図２を考慮して、螺旋Ｐが中断さ
れる場所は、放射状の軸に沿って整列させられることの
ないように選択されるということに注意すべきである。
この配列の目的は、電圧のよりよい分布を確実にし、か
つ高電圧が表側表面と裏側表面との間に印加されるとき
に、フィールドラインの過度の湾曲にともなって生じる
現象を回避することである。図２では提示されていない
が、最後のダイオードＤ５３はそのＰ接触領域を構造の
低い電圧、たとえばパワートランジスタのゲートまたは
ベース端子に接続させ、ダイオードによる順方向過電圧
から保護される。
れる場所は、放射状の軸に沿って整列させられることの
ないように選択されるということに注意すべきである。
この配列の目的は、電圧のよりよい分布を確実にし、か
つ高電圧が表側表面と裏側表面との間に印加されるとき
に、フィールドラインの過度の湾曲にともなって生じる
現象を回避することである。図２では提示されていない
が、最後のダイオードＤ５３はそのＰ接触領域を構造の
低い電圧、たとえばパワートランジスタのゲートまたは
ベース端子に接続させ、ダイオードによる順方向過電圧
から保護される。
【００３６】図６は図２の上面図に対応する上面図であ
るが様々な金属被膜が示されている。螺旋形の２つの連
続的なダイオードを接続する各金属被膜は、それがフィ
ールドプレート機能を有するようにカバーし、電圧の分
布をさらに改善するように各Ｐ型領域と関連して外側に
重複するということに注意すべきである。図６では示さ
れていないが、ダイオードＤ５３の最後の接触は金属被
膜を通って図２との関連で上に説明された方法で接続さ
れる。図６は前の図面を参照することで容易に理解され
るものであり、金属被膜を表わす一般的な参照符号Ｍ、
ダイオードを表わすＤ、および螺旋の最後のダイオード
を表わすＤ５３を除けば、いかなる参照符号も示してい
ない。
るが様々な金属被膜が示されている。螺旋形の２つの連
続的なダイオードを接続する各金属被膜は、それがフィ
ールドプレート機能を有するようにカバーし、電圧の分
布をさらに改善するように各Ｐ型領域と関連して外側に
重複するということに注意すべきである。図６では示さ
れていないが、ダイオードＤ５３の最後の接触は金属被
膜を通って図２との関連で上に説明された方法で接続さ
れる。図６は前の図面を参照することで容易に理解され
るものであり、金属被膜を表わす一般的な参照符号Ｍ、
ダイオードを表わすＤ、および螺旋の最後のダイオード
を表わすＤ５３を除けば、いかなる参照符号も示してい
ない。
【００３７】当業者には明らかなように、上記の実施例
に対しては様々な修正がなされ得る。
に対しては様々な修正がなされ得る。
【００３８】さらに特定すれば、上で示したようにこの
発明によるダイオードは必ずしも図１で図解されるタイ
プの構造とともに使用される必要はなく、縦型のパワー
コンポーネントを含むその他の構造とともにも使用され
得る。
発明によるダイオードは必ずしも図１で図解されるタイ
プの構造とともに使用される必要はなく、縦型のパワー
コンポーネントを含むその他の構造とともにも使用され
得る。
【００３９】中央接触Ｎ+ 以外の手段が、基板の裏側表
面と表側表面との間の導電を確実にするために用いられ
得る。螺旋中央の特定の接続もまた提供され得る。
面と表側表面との間の導電を確実にするために用いられ
得る。螺旋中央の特定の接続もまた提供され得る。
【００４０】様々なダイオードの電極を形成するための
Ｐ型螺旋形の様々な点の上の接触は、好ましくは接触の
オーミック性を改善するために螺旋形の過度にドーピン
グされた領域上に形成される。
Ｐ型螺旋形の様々な点の上の接触は、好ましくは接触の
オーミック性を改善するために螺旋形の過度にドーピン
グされた領域上に形成される。
【００４１】さらに、高電圧が提供された中央部分のま
わりで閉じられた螺旋形が、様々な図面の参照によって
提示かつ説明されている。また、この発明による螺旋形
は、集積回路チップのアセンブリ、すなわち縦型パワー
トランジスタのようなコンポーネントおよび集積回路の
中央部分に形成された様々な論理コンポーネントを取囲
むこともあり得る。この場合は、裏側表面の金属被膜の
電圧に設定されるのは螺旋の外側の部分である。
わりで閉じられた螺旋形が、様々な図面の参照によって
提示かつ説明されている。また、この発明による螺旋形
は、集積回路チップのアセンブリ、すなわち縦型パワー
トランジスタのようなコンポーネントおよび集積回路の
中央部分に形成された様々な論理コンポーネントを取囲
むこともあり得る。この場合は、裏側表面の金属被膜の
電圧に設定されるのは螺旋の外側の部分である。
【００４２】この発明の特定の実施例は、特定の製造技
術に対応する縦型のＭＯＳトランジスタとの関連で説明
されてきたが、この発明はより一般的には、縦型のパワ
ーコンポーネントを含む数々のその他の技術に関する。
縦型のパワーコンポーネントはバイポーラ型であり得
る。パワーコンポーネントは様々な形で、たとえば絶縁
材料の上にまたは埋込層との組合わせで、形成される論
理回路に接続され得る。
術に対応する縦型のＭＯＳトランジスタとの関連で説明
されてきたが、この発明はより一般的には、縦型のパワ
ーコンポーネントを含む数々のその他の技術に関する。
縦型のパワーコンポーネントはバイポーラ型であり得
る。パワーコンポーネントは様々な形で、たとえば絶縁
材料の上にまたは埋込層との組合わせで、形成される論
理回路に接続され得る。
【００４３】以上のようにこの発明の特定の実施例を説
明してきたが、様々な変更、修正および改良が当業者に
とっては容易に思い浮かぶであろう。そのような変更、
修正および改良はこの開示の一部として意図されてお
り、またこの発明の精神および領域の範囲内にあるもの
として意図されている。ゆえに、前述の説明は単なる例
であり、限定するものとしては意図されていない。この
発明は、前掲の特許請求の範囲およびそれに相当するも
のの中で規定されるもののみによって限定される。
明してきたが、様々な変更、修正および改良が当業者に
とっては容易に思い浮かぶであろう。そのような変更、
修正および改良はこの開示の一部として意図されてお
り、またこの発明の精神および領域の範囲内にあるもの
として意図されている。ゆえに、前述の説明は単なる例
であり、限定するものとしては意図されていない。この
発明は、前掲の特許請求の範囲およびそれに相当するも
のの中で規定されるもののみによって限定される。
【図１】縦型のＭＯＳトランジスタおよび論理部分を含
む集積回路の模範的な断面図である。
む集積回路の模範的な断面図である。
【図２】この発明による高電圧アバランシダイオードの
上面図である。
上面図である。
【図３】この発明による高電圧アバランシダイオードの
図であって、（Ａ）は図３（Ｂ）の部分断面図に対応す
る拡大上面図であり、（Ｂ）は図２の線３Ｂ−３Ｂに沿
って破断した断面図である。
図であって、（Ａ）は図３（Ｂ）の部分断面図に対応す
る拡大上面図であり、（Ｂ）は図２の線３Ｂ−３Ｂに沿
って破断した断面図である。
【図４】図２の線４−４に沿って破断した断面図であ
る。
る。
【図５】図２の線５−５に沿って破断した断面図であ
る。
る。
【図６】この発明による、金属被膜で被覆されたダイオ
ードの上面図である。
ードの上面図である。
１１ 基板 Ｍ０ 金属被膜 Ｎ０ Ｎ型の拡散された領域 Ｐ０ Ｐウェルの中央領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ・ミュニエール フランス国、13100 エ・ゾン・プロバン ス、リュ・アレン・サバリィ、レジデン ス・サン・ロベール、エ・２
Claims (7)
- 【請求項１】 少なくとも１つの縦型パワーコンポーネ
ントを含む集積回路内に形成される高電圧アバランシダ
イオードであって、前記集積回路は第１導電型の半導体
基板（１１）内に作られ、その裏側表面はパワーコンポ
ーネントの第１の主電極に対応し、その第２の主電極は
前記基板の表側表面に形成される少なくとも１つの第２
導電型の領域内に形成される少なくとも１つの領域に対
応し、前記ダイオードは、 実質的に螺旋形に巻かれかつ前記基板の表側表面に形成
される第２導電型の領域（Ｐ０、Ｐ１からＰ５３、Ｐ
ｐ）と、 前記螺旋形の中に各巻きごとに同じ数だけ形成され、か
つ素子アバランシダイオードを前記螺旋形とともに形成
する、重複しない第１導電型の領域（Ｎ１からＮ５３）
と、 前記素子ダイオードを直列に接続する金属被膜（Ｍ１−
２からＭ５２−５３）と、 前記螺旋形の末端と前記第１の電極との間の接続（Ｍ
０、Ｎ０）とを含む、高電圧アバランシダイオード。 - 【請求項２】 集積回路は基板の表側表面から形成され
る第２導電型のウェルと前記ウェル内に形成される論理
回路とをさらに含む、請求項１に記載の高電圧アバラン
シダイオード。 - 【請求項３】 前記接続は螺旋形の末端を基板の表側表
面の第１導電型の過度にドーピングされた領域（Ｎ０）
に接続する金属被膜（Ｍ０）によって形成される、請求
項１または請求項２に記載のダイオード。 - 【請求項４】 前記接続は螺旋形の中央領域に作られ
る、請求項１から請求項３のいずれかに記載のダイオー
ド。 - 【請求項５】 前記螺旋形は第１導電型の領域が形成さ
れる各エリアの近くで中断される、請求項１から請求項
４のいずれかに記載のダイオード。 - 【請求項６】 素子ダイオードを直列に接続する前記金
属被膜は、２つのダイオードの間に含まれる螺旋形の部
分の上に重なり、かつより低い電圧を有する次の螺旋形
の巻きに向かって前記部分から外側へまたは内側へ延び
る、請求項１に記載のダイオード。 - 【請求項７】 半導体構造内に形成されて少なくとも１
つのパワートランジスタと１つの論理またはアナログ部
分とを同じ半導体基板上で組合わせるアバランシダイオ
ードであって、前記パワートランジスタは縦型でありか
つ基板の裏側表面に主な電極を含み、前記ダイオードは
実質的に螺旋形に巻かれ、かつ基板の裏側表面に形成さ
れる第２導電型の領域と、 螺旋形の中に各巻きごとに同じ数だけ形成され、素子ア
バランシダイオードを螺旋形とともに形成する第１導電
型の中断された領域と、 前記素子ダイオードを直列に接続する金属被膜と、 前記螺旋形の末端と前記第１の電極との間の接続とを含
む、アバランシダイオード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9208483 | 1992-06-30 | ||
| FR929208483A FR2693035B1 (fr) | 1992-06-30 | 1992-06-30 | Diode de protection pour composant semiconducteur vertical. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669521A true JPH0669521A (ja) | 1994-03-11 |
Family
ID=9431710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5152273A Withdrawn JPH0669521A (ja) | 1992-06-30 | 1993-06-23 | 高電圧アバランシダイオード |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5349232A (ja) |
| EP (1) | EP0577531B1 (ja) |
| JP (1) | JPH0669521A (ja) |
| DE (1) | DE69318346T2 (ja) |
| FR (1) | FR2693035B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2693035B1 (fr) * | 1992-06-30 | 1994-09-30 | Sgs Thomson Microelectronics | Diode de protection pour composant semiconducteur vertical. |
| US6078205A (en) * | 1997-03-27 | 2000-06-20 | Hitachi, Ltd. | Circuit device, drive circuit, and display apparatus including these components |
| EP0944113B1 (en) | 1998-02-24 | 2005-11-09 | STMicroelectronics S.r.l. | Protection structure for high-voltage integrated electronic devices |
| JP2000216277A (ja) * | 1999-01-20 | 2000-08-04 | Nec Corp | 半導体装置及びその製造方法 |
| FR2819953B1 (fr) * | 2001-01-24 | 2003-06-13 | St Microelectronics Sa | Commutateur de puissance a asservissement en di/dt |
| US11600730B2 (en) * | 2020-12-03 | 2023-03-07 | Micross Corpus Christi Corporation | Spiral transient voltage suppressor or Zener structure |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1354245A (en) * | 1972-05-18 | 1974-06-05 | Gni Energet I Im Gm Krzhizhano | Electrical power surge arrestors |
| US4051504A (en) * | 1975-10-14 | 1977-09-27 | General Motors Corporation | Ion implanted zener diode |
| US4319265A (en) * | 1979-12-06 | 1982-03-09 | The United States Of America As Represented By The Secretary Of The Army | Monolithically interconnected series-parallel avalanche diodes |
| JPS61150617A (ja) * | 1984-12-24 | 1986-07-09 | 日本電信電話株式会社 | サ−ジ防護回路 |
| FR2594596B1 (fr) * | 1986-02-18 | 1988-08-26 | Thomson Csf | Structure semiconductrice associant un ou plusieurs transistors de puissance et leur logique de commande et de protection |
| FR2596922B1 (fr) * | 1986-04-04 | 1988-05-20 | Thomson Csf | Resistance integree sur un substrat semi-conducteur |
| FR2646019B1 (fr) * | 1989-04-14 | 1991-07-19 | Sgs Thomson Microelectronics | Resistance spirale haute tension |
| US5146297A (en) * | 1991-10-25 | 1992-09-08 | Raytheon Company | Precision voltage reference with lattice damage |
| FR2693035B1 (fr) * | 1992-06-30 | 1994-09-30 | Sgs Thomson Microelectronics | Diode de protection pour composant semiconducteur vertical. |
-
1992
- 1992-06-30 FR FR929208483A patent/FR2693035B1/fr not_active Expired - Fee Related
-
1993
- 1993-06-23 JP JP5152273A patent/JPH0669521A/ja not_active Withdrawn
- 1993-06-25 EP EP93420275A patent/EP0577531B1/fr not_active Expired - Lifetime
- 1993-06-25 DE DE69318346T patent/DE69318346T2/de not_active Expired - Fee Related
- 1993-06-29 US US08/085,310 patent/US5349232A/en not_active Expired - Lifetime
-
1996
- 1996-09-12 US US08/713,956 patent/US5729044A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| FR2693035B1 (fr) | 1994-09-30 |
| US5729044A (en) | 1998-03-17 |
| EP0577531A1 (fr) | 1994-01-05 |
| FR2693035A1 (fr) | 1993-12-31 |
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| US5349232A (en) | 1994-09-20 |
| DE69318346D1 (de) | 1998-06-10 |
| EP0577531B1 (fr) | 1998-05-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |