JPH0613565A - 強誘電性メモリ回路の形成方法及び強誘電性コンデンサの形成方法 - Google Patents
強誘電性メモリ回路の形成方法及び強誘電性コンデンサの形成方法Info
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- JPH0613565A JPH0613565A JP5035838A JP3583893A JPH0613565A JP H0613565 A JPH0613565 A JP H0613565A JP 5035838 A JP5035838 A JP 5035838A JP 3583893 A JP3583893 A JP 3583893A JP H0613565 A JPH0613565 A JP H0613565A
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- H—ELECTRICITY
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D1/00—Resistors, capacitors or inductors
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- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
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Abstract
(57)【要約】
【目的】 強誘電性コンデンサの強誘電特性の改善を図
ること。 【構成】 集積回路に使用される強誘電性コンデンサを
形成する方法は、層を次々に形成し、各層の形成後、酸
素又はオゾンアニールにより構造体をアニールする工程
より成る。特に、強誘電体層の形成後、オゾンアニール
が行われる。
ること。 【構成】 集積回路に使用される強誘電性コンデンサを
形成する方法は、層を次々に形成し、各層の形成後、酸
素又はオゾンアニールにより構造体をアニールする工程
より成る。特に、強誘電体層の形成後、オゾンアニール
が行われる。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電性集積回路の形
成方法、特に強誘電性コンデンサを形成する方法に関す
る。
成方法、特に強誘電性コンデンサを形成する方法に関す
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】強誘電
性コンデンサは、一般には、一連の蒸着及び画成工程を
経て形成される。この工程では、酸素アニールを数回行
う必要がある。酸素アニールは、蒸着、スパッタリン
グ、或いはスピンコーティングされた（ｓｐｕｎ−ｏ
ｎ）「ＰＺＴ（ジルコン酸チタン酸鉛）」の結晶相を正
確に形成するために、更には電極及び材料の欠陥を低減
するために必要とされる。
性コンデンサは、一般には、一連の蒸着及び画成工程を
経て形成される。この工程では、酸素アニールを数回行
う必要がある。酸素アニールは、蒸着、スパッタリン
グ、或いはスピンコーティングされた（ｓｐｕｎ−ｏ
ｎ）「ＰＺＴ（ジルコン酸チタン酸鉛）」の結晶相を正
確に形成するために、更には電極及び材料の欠陥を低減
するために必要とされる。
【０００３】「ＰＺＴ」は、ジルコン酸チタン酸鉛より
成る強誘電体の名称であり、Ｐｂ（Ｔｉx Ｚｒ1-x ）Ｏ
3 の一般式を有する。ここでｘは組成比を表しｘ＝０乃
至１の範囲内の値である。蒸着、スパッタリング、或い
はスピンコートされたＰＺＴは非晶質であり、強誘電特
性を有しない（或いは強誘電性が不十分である）。酸素
雰囲気中でのアニールは、所望の強誘電特性を生じ得る
結晶学的相を正確に形成するために必要である。例え
ば、ＰＺＴをメモリ回路に使用する場合、必要な強誘電
体相（フェロエレクトリック フェーズ：ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃｐｈａｓｅ）は正方晶系の相（テトラゴ
ナル フェーズ：ｔｅｔｒａｇｏｎａｌｐｈａｓｅ）で
ある。所望の強誘電性特性の一つは、電界を付与するこ
となく生じる永久双極子モーメントである。これは正に
帯電したＴｉ+4イオンがその負に帯電したＯ-2環境に対
して一方向に変位する場合にのみ生じ得る。酸素の空格
子点は、ターゲットの欠陥及び酸素反応性により、スパ
ッタされたＰＺＴ材料内に生じる傾向にある。かくし
て、酸素は、これらの欠陥を修復して良好な強誘電性を
確保するために必要である。また、これらの酸素アニー
ルは、材料の格子不整合の結果生じる界面における過剰
の電荷を減少させる電気的受容体（アクセプタ：ａｃｃ
ｅｐｔｏｒ）原子として機能することにより、電極／Ｐ
ＺＴ界面に影響を及ぼす。
成る強誘電体の名称であり、Ｐｂ（Ｔｉx Ｚｒ1-x ）Ｏ
3 の一般式を有する。ここでｘは組成比を表しｘ＝０乃
至１の範囲内の値である。蒸着、スパッタリング、或い
はスピンコートされたＰＺＴは非晶質であり、強誘電特
性を有しない（或いは強誘電性が不十分である）。酸素
雰囲気中でのアニールは、所望の強誘電特性を生じ得る
結晶学的相を正確に形成するために必要である。例え
ば、ＰＺＴをメモリ回路に使用する場合、必要な強誘電
体相（フェロエレクトリック フェーズ：ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃｐｈａｓｅ）は正方晶系の相（テトラゴ
ナル フェーズ：ｔｅｔｒａｇｏｎａｌｐｈａｓｅ）で
ある。所望の強誘電性特性の一つは、電界を付与するこ
となく生じる永久双極子モーメントである。これは正に
帯電したＴｉ+4イオンがその負に帯電したＯ-2環境に対
して一方向に変位する場合にのみ生じ得る。酸素の空格
子点は、ターゲットの欠陥及び酸素反応性により、スパ
ッタされたＰＺＴ材料内に生じる傾向にある。かくし
て、酸素は、これらの欠陥を修復して良好な強誘電性を
確保するために必要である。また、これらの酸素アニー
ルは、材料の格子不整合の結果生じる界面における過剰
の電荷を減少させる電気的受容体（アクセプタ：ａｃｃ
ｅｐｔｏｒ）原子として機能することにより、電極／Ｐ
ＺＴ界面に影響を及ぼす。
【０００４】現在、酸素アニールは、５００℃より高温
度でＯ2 の雰囲気中で行われている。一般に、酸素アニ
ールは、電気炉アニール法又は短時間アニール法（ＲＴ
Ａ）により行う。
度でＯ2 の雰囲気中で行われている。一般に、酸素アニ
ールは、電気炉アニール法又は短時間アニール法（ＲＴ
Ａ）により行う。
【０００５】しかしながら、これらのアニールの効果
は、強誘電性コンデンサを形成するために行う処理工程
の幾つかにより、低下したり或いは場合によっては消滅
してしまうこともある。例えば、後続の多くの集積回路
処理段階では、低圧力でイオン化が弱く且つ極めて活性
化されたガス状態（プラズマとして知られている）にあ
る。このプラズマ内では、中程度のエネルギ（＜１ ｋ
ｅＶ）の電子及び陽子が生成される。これらの粒子は、
強誘電性材料内でイオン化して電子・正孔対を形成し、
構成成分をなすＰＺＴ原子をイオン化することができ
る。これらの処理段階の結果生じた余分な電荷は蓄積さ
れ、強誘電体内に誘起された構造的な双極子モーメント
の内部電界より大きく及び又それと反対方向の内部電界
を形成する。
は、強誘電性コンデンサを形成するために行う処理工程
の幾つかにより、低下したり或いは場合によっては消滅
してしまうこともある。例えば、後続の多くの集積回路
処理段階では、低圧力でイオン化が弱く且つ極めて活性
化されたガス状態（プラズマとして知られている）にあ
る。このプラズマ内では、中程度のエネルギ（＜１ ｋ
ｅＶ）の電子及び陽子が生成される。これらの粒子は、
強誘電性材料内でイオン化して電子・正孔対を形成し、
構成成分をなすＰＺＴ原子をイオン化することができ
る。これらの処理段階の結果生じた余分な電荷は蓄積さ
れ、強誘電体内に誘起された構造的な双極子モーメント
の内部電界より大きく及び又それと反対方向の内部電界
を形成する。
【０００６】例えば、強誘電性コンデンサ上にＳｉＨ4
ガスおよび酸素またはＮ2 Ｏガスを用いてシリケート
（ｓｉｌｉｃａｔｅ）ガラス膜を堆積すると、Ｈ2 又は
Ｎ2 が強誘電体結晶内で置換型不純物になり、結晶の強
誘電性効果を損なうことがある。十分なＨ2 が強誘電性
結晶内に置換可能に蓄積した場合には、誘起された構造
的な双極子モーメントはゼロとなり、強誘電体ヒステレ
シス曲線は従来の線型誘電媒体のそれに近似する。これ
は、強誘電体内に埋設されて大幅に抵抗率が低減した領
域として理解されよう。
ガスおよび酸素またはＮ2 Ｏガスを用いてシリケート
（ｓｉｌｉｃａｔｅ）ガラス膜を堆積すると、Ｈ2 又は
Ｎ2 が強誘電体結晶内で置換型不純物になり、結晶の強
誘電性効果を損なうことがある。十分なＨ2 が強誘電性
結晶内に置換可能に蓄積した場合には、誘起された構造
的な双極子モーメントはゼロとなり、強誘電体ヒステレ
シス曲線は従来の線型誘電媒体のそれに近似する。これ
は、強誘電体内に埋設されて大幅に抵抗率が低減した領
域として理解されよう。
【０００７】本発明の目的は、上述した欠点を有しない
強誘電体コンデンサおよびこれを用いた強誘電性メモリ
回路を形成するための改良された方法を提供することに
ある。
強誘電体コンデンサおよびこれを用いた強誘電性メモリ
回路を形成するための改良された方法を提供することに
ある。
【０００８】
【課題を解決するための手段及び作用】本発明は、オゾ
ンアニールにより、強誘電性コンデンサおよびこのコン
デンサを用いた強誘電性メモリ回路を形成する方法に関
する。この方法は概して、一連のオゾンアニールを含む
一連の処理段階より成る。
ンアニールにより、強誘電性コンデンサおよびこのコン
デンサを用いた強誘電性メモリ回路を形成する方法に関
する。この方法は概して、一連のオゾンアニールを含む
一連の処理段階より成る。
【０００９】本発明の強誘電性メモリ回路の形成方法に
よれば、下地上に下部電極構造を形成する工程と、前記
下部電極上に、強誘電体層を設ける工程と、第一のアニ
ールをオゾン雰囲気中で行う工程と、前記強誘電体層上
に、上部電極を形成する工程と、前記上部電極を画成す
る工程と、第二のアニールを行う工程と、前記下部電極
を画成する工程と、第三のアニールを行う工程と、前記
上部電極、前記強誘電体層、前記下部電極上に、ガラス
層を設ける工程と、前記ガラス層に、前記上部電極及び
前記下部電極へ達する個別のコンタクト窓をそれぞれ画
成する工程と、第四のアニールを行う工程と、前記ガラ
ス層に、前記基板へ達する別のコンタクト窓を画成する
工程と、前記ガラス層上及びそれぞれの前記コンタクト
窓内に金属配線層を形成する工程と、前記金属配線層を
画成する工程と、第五のアニールを行う工程とを含むこ
とを特徴とする。
よれば、下地上に下部電極構造を形成する工程と、前記
下部電極上に、強誘電体層を設ける工程と、第一のアニ
ールをオゾン雰囲気中で行う工程と、前記強誘電体層上
に、上部電極を形成する工程と、前記上部電極を画成す
る工程と、第二のアニールを行う工程と、前記下部電極
を画成する工程と、第三のアニールを行う工程と、前記
上部電極、前記強誘電体層、前記下部電極上に、ガラス
層を設ける工程と、前記ガラス層に、前記上部電極及び
前記下部電極へ達する個別のコンタクト窓をそれぞれ画
成する工程と、第四のアニールを行う工程と、前記ガラ
ス層に、前記基板へ達する別のコンタクト窓を画成する
工程と、前記ガラス層上及びそれぞれの前記コンタクト
窓内に金属配線層を形成する工程と、前記金属配線層を
画成する工程と、第五のアニールを行う工程とを含むこ
とを特徴とする。
【００１０】さらに、この発明の実施に当り、好ましく
は、前記金属配線層及び前記ガラス層上に金属間（イン
ターメタル：ｉｎｔｅｒ−ｍｅｔａｌ）誘電体層を設け
る工程と、第六のアニールを行う工程とを更に含むのが
良い。
は、前記金属配線層及び前記ガラス層上に金属間（イン
ターメタル：ｉｎｔｅｒ−ｍｅｔａｌ）誘電体層を設け
る工程と、第六のアニールを行う工程とを更に含むのが
良い。
【００１１】さらに、この発明の実施に当り、好ましく
は、前記第一のアニールを短時間アニール法により行う
のが良い。
は、前記第一のアニールを短時間アニール法により行う
のが良い。
【００１２】さらに、この発明の実施に当り、好ましく
は、前記短時間アニール法を６５０℃乃至８５０℃の範
囲内の温度で、５秒乃至３０秒間の範囲内の期間行うの
が良い。
は、前記短時間アニール法を６５０℃乃至８５０℃の範
囲内の温度で、５秒乃至３０秒間の範囲内の期間行うの
が良い。
【００１３】さらに、この発明の実施に当り、好ましく
は、前記第一のアニールをオゾン雰囲気中での短時間ア
ニールと酸素雰囲気中での電気炉アニールとの組合せで
行うのが良い。
は、前記第一のアニールをオゾン雰囲気中での短時間ア
ニールと酸素雰囲気中での電気炉アニールとの組合せで
行うのが良い。
【００１４】さらに、この発明の実施に当り、好ましく
は、前記第一のアニールをオゾン雰囲気中での電気炉ア
ニールと酸素雰囲気中での短時間アニールとの組合せで
行うのが良い。
は、前記第一のアニールをオゾン雰囲気中での電気炉ア
ニールと酸素雰囲気中での短時間アニールとの組合せで
行うのが良い。
【００１５】さらに、この発明の実施に当り、好ましく
は、前記第二のアニールを電気炉アニールとするのが良
い。
は、前記第二のアニールを電気炉アニールとするのが良
い。
【００１６】さらに、この発明の実施に当り、好ましく
は、前記電気炉アニールを酸素雰囲気中で、６５０℃乃
至７５０℃の範囲内の温度で１時間行うのが良い。
は、前記電気炉アニールを酸素雰囲気中で、６５０℃乃
至７５０℃の範囲内の温度で１時間行うのが良い。
【００１７】さらに、この発明の実施に当り、好ましく
は、前記第二のアニールを７５０℃を越える温度でオゾ
ン雰囲気中での短時間アニールと、それに続く７５０℃
で１時間の電気炉アニールにより行うのが良い。
は、前記第二のアニールを７５０℃を越える温度でオゾ
ン雰囲気中での短時間アニールと、それに続く７５０℃
で１時間の電気炉アニールにより行うのが良い。
【００１８】さらに、この発明の実施に当り、好ましく
は、前記第三のアニールを酸素雰囲気における４５０℃
乃至７５０℃の範囲内の温度で約１時間の電気炉アニー
ルで行うのが良い。
は、前記第三のアニールを酸素雰囲気における４５０℃
乃至７５０℃の範囲内の温度で約１時間の電気炉アニー
ルで行うのが良い。
【００１９】さらに、この発明の実施に当り、好ましく
は、前記第三のアニールの実施に先立ち、前記上部電
極、前記強誘電体層及び前記下部電極を、４００℃乃至
４５０℃の範囲内の温度で約３０分間オゾンに晒す工程
を更に含むのが良い。
は、前記第三のアニールの実施に先立ち、前記上部電
極、前記強誘電体層及び前記下部電極を、４００℃乃至
４５０℃の範囲内の温度で約３０分間オゾンに晒す工程
を更に含むのが良い。
【００２０】さらに、この発明の実施に当り、好ましく
は、前記第四のアニールを酸素雰囲気中で、５５０℃の
温度で約１時間の電気炉アニールで行うのが良い。
は、前記第四のアニールを酸素雰囲気中で、５５０℃の
温度で約１時間の電気炉アニールで行うのが良い。
【００２１】さらに、この発明の実施に当り、好ましく
は、前記第四のアニールの実施に先立ち、４００℃乃至
４５０℃の範囲内の温度で約３０分間、前記上部電極、
前記強誘電体層、及び前記下部電極をオゾンに晒す工程
を更に含むのが良い。
は、前記第四のアニールの実施に先立ち、４００℃乃至
４５０℃の範囲内の温度で約３０分間、前記上部電極、
前記強誘電体層、及び前記下部電極をオゾンに晒す工程
を更に含むのが良い。
【００２２】さらに、この発明の実施に当り、好ましく
は、前記第五のアニールを酸素雰囲気における５５０℃
の温度で約１時間の電気炉アニールで行うのが良い。
は、前記第五のアニールを酸素雰囲気における５５０℃
の温度で約１時間の電気炉アニールで行うのが良い。
【００２３】さらに、この発明の実施に当り、好ましく
は、前記第五のアニールの実施に先立ち、前記上部電
極、前記強誘電層体層、及び前記下部電極を、４００℃
乃至４５０℃の範囲内の温度で、約３０分間オゾンに晒
す工程を更に含むのが良い。
は、前記第五のアニールの実施に先立ち、前記上部電
極、前記強誘電層体層、及び前記下部電極を、４００℃
乃至４５０℃の範囲内の温度で、約３０分間オゾンに晒
す工程を更に含むのが良い。
【００２４】さらに、前記第六のアニールを電気炉アニ
ールとするのが好ましい。
ールとするのが好ましい。
【００２５】さらに、前記電気炉アニールを４５０℃よ
り低い温度で３０分間だけ行うのが好ましい。
り低い温度で３０分間だけ行うのが好ましい。
【００２６】さらに、電気炉アニール又は短時間アニー
ルにより、前記下部電極の予備アニールを行うのが好ま
しい。
ルにより、前記下部電極の予備アニールを行うのが好ま
しい。
【００２７】本発明の強誘電性コンデンサの形成方法に
よれば、下部電極構造を形成する工程と、前記下部電極
上に強誘電体層を設ける工程と、アニールをオゾン雰囲
気中で行う工程と、前記強誘電体層上に上部電極を設け
る工程とを含むことを特徴とする。
よれば、下部電極構造を形成する工程と、前記下部電極
上に強誘電体層を設ける工程と、アニールをオゾン雰囲
気中で行う工程と、前記強誘電体層上に上部電極を設け
る工程とを含むことを特徴とする。
【００２８】この発明の実施に当り、好ましくは、前記
オゾン雰囲気中でのアニールを、前記強誘電体層を設け
た後であってかつ、前記上部電極を設ける前に行うのが
良い。
オゾン雰囲気中でのアニールを、前記強誘電体層を設け
た後であってかつ、前記上部電極を設ける前に行うのが
良い。
【００２９】本発明の強誘電性メモリ回路の形成方法の
他の例によれば、基板の活性領域に下部電極構造を形成
する工程と、前記下部電極上に強誘電体層を設ける工程
と、第一のアニールをオゾン雰囲気中で行う工程と、前
記強誘電体層上に上部電極を設ける工程と、前記上部電
極を画成する工程と、第二のアニールを行う工程と、前
記下部電極を画成する工程と、第三のアニールを行う工
程と、前記上部電極、前記強誘電体層、前記下部電極上
にガラス層を設ける工程と、前記ガラス層に前記上部電
極及び前記下部電極へ達する個別のコンタクト窓をそれ
ぞれ画成する工程と、第四のアニールを行う工程と、前
記ガラス層に前記基板へ達する別のコンタクト窓を画成
する工程と、前記ガラス層上及びそれぞれの前記コンタ
クト窓内に金属配線層を形成する工程と、前記金属配線
層を画成する工程と、第五のアニールを行う工程とを含
むことを特徴とする。
他の例によれば、基板の活性領域に下部電極構造を形成
する工程と、前記下部電極上に強誘電体層を設ける工程
と、第一のアニールをオゾン雰囲気中で行う工程と、前
記強誘電体層上に上部電極を設ける工程と、前記上部電
極を画成する工程と、第二のアニールを行う工程と、前
記下部電極を画成する工程と、第三のアニールを行う工
程と、前記上部電極、前記強誘電体層、前記下部電極上
にガラス層を設ける工程と、前記ガラス層に前記上部電
極及び前記下部電極へ達する個別のコンタクト窓をそれ
ぞれ画成する工程と、第四のアニールを行う工程と、前
記ガラス層に前記基板へ達する別のコンタクト窓を画成
する工程と、前記ガラス層上及びそれぞれの前記コンタ
クト窓内に金属配線層を形成する工程と、前記金属配線
層を画成する工程と、第五のアニールを行う工程とを含
むことを特徴とする。
【００３０】オゾンは４００℃以上の温度では迅速にＯ
2 とＯ- に分解するので、酸素アニールと比較して、オ
ゾンアニールの方が、強誘電体に酸素を付与する方法と
しては優れている。この分解の結果、強誘電体にはＯ2
が付与されるのみならず、反応性が強く、Ｏ2 より電子
親和力が大きいＯ- 種（Ｏ- ｓｐｅｃｉｅｓ）もまた付
与される。また、オゾンガスは極めて反応性に富んでお
り当然酸素を手放すことにより安定になろうとするの
で、オゾンは通常のＯ2 と同じ表面吸着／脱着の運動力
学によって制限を受けない。換言すれば、酸素分子は５
００℃で強誘電体の表面に吸着され、しかも共有結合を
切断するためには酸素分子に十分なエネルギを必要とす
るのに対し、オゾン分子は５００℃以上では数ミリ秒で
酸素原子と酸素分子に分解してしまう。その結果、強誘
電体がオゾンに晒されると、強誘電体はＯ2 から受ける
より遥かに速く酸素原子を得ることができる。従って、
オゾンは強誘電体内に高濃度の反応性酸素原子を拡散さ
せ得るので、酸素は比較的迅速に強誘電体内に拡散（浸
透）することができる。これは、酸素が強誘電体結晶に
迅速に付与されるほど、失われる鉛（Ｐｂ）原子の数が
減少するので重要である。
2 とＯ- に分解するので、酸素アニールと比較して、オ
ゾンアニールの方が、強誘電体に酸素を付与する方法と
しては優れている。この分解の結果、強誘電体にはＯ2
が付与されるのみならず、反応性が強く、Ｏ2 より電子
親和力が大きいＯ- 種（Ｏ- ｓｐｅｃｉｅｓ）もまた付
与される。また、オゾンガスは極めて反応性に富んでお
り当然酸素を手放すことにより安定になろうとするの
で、オゾンは通常のＯ2 と同じ表面吸着／脱着の運動力
学によって制限を受けない。換言すれば、酸素分子は５
００℃で強誘電体の表面に吸着され、しかも共有結合を
切断するためには酸素分子に十分なエネルギを必要とす
るのに対し、オゾン分子は５００℃以上では数ミリ秒で
酸素原子と酸素分子に分解してしまう。その結果、強誘
電体がオゾンに晒されると、強誘電体はＯ2 から受ける
より遥かに速く酸素原子を得ることができる。従って、
オゾンは強誘電体内に高濃度の反応性酸素原子を拡散さ
せ得るので、酸素は比較的迅速に強誘電体内に拡散（浸
透）することができる。これは、酸素が強誘電体結晶に
迅速に付与されるほど、失われる鉛（Ｐｂ）原子の数が
減少するので重要である。
【００３１】
【実施例】以下、図面を参照してこの発明の実施例につ
き説明する。尚、図中、同一部分には同一符号を付して
示してある。また、各図は、主要工程段階で得られた構
造体を断面で示しており、断面を表わすハッチング等を
一部省略してある。以下、好ましい実施例を説明する。
き説明する。尚、図中、同一部分には同一符号を付して
示してある。また、各図は、主要工程段階で得られた構
造体を断面で示しており、断面を表わすハッチング等を
一部省略してある。以下、好ましい実施例を説明する。
【００３２】本発明の方法的側面における好ましい実施
例は、以下に説明する態様で実施される一連の製造工程
を含む。
例は、以下に説明する態様で実施される一連の製造工程
を含む。
【００３３】図１は、強誘電体層が形成されるべき下地
を示しており、本発明の実施例によれば、流し込み（フ
ロード：ｆｌｏｗｅｄ）ガラス層１０上には下部電極１
２が設けられている。流し込みガラス層１０は、ドープ
ドポリシリコンゲート９、基板８（Ｓｉ（珪素）、又は
ＧａＡｓ（ガリウム砒素）のような化合物半導体）、及
びそれに続く配線層（インターコネクト層：Ｉｎｔｅｒ
ｃｏｎｎｅｃｔ ｌａｙｅｒ）の間を分離（絶縁）す
る。また、ソース及びドレン領域（Ｓ、Ｄ）も図示され
ている。
を示しており、本発明の実施例によれば、流し込み（フ
ロード：ｆｌｏｗｅｄ）ガラス層１０上には下部電極１
２が設けられている。流し込みガラス層１０は、ドープ
ドポリシリコンゲート９、基板８（Ｓｉ（珪素）、又は
ＧａＡｓ（ガリウム砒素）のような化合物半導体）、及
びそれに続く配線層（インターコネクト層：Ｉｎｔｅｒ
ｃｏｎｎｅｃｔ ｌａｙｅｒ）の間を分離（絶縁）す
る。また、ソース及びドレン領域（Ｓ、Ｄ）も図示され
ている。
【００３４】この実施例では、この下地をソースおよび
ドレイン領域（Ｓ，Ｄ）と、分離領域とが形成されてい
る基板８、ドープトポリシリコンゲート９および平坦化
された流し込みガラス層１０とで構成しているが、これ
に何ら限定されるものではない。
ドレイン領域（Ｓ，Ｄ）と、分離領域とが形成されてい
る基板８、ドープトポリシリコンゲート９および平坦化
された流し込みガラス層１０とで構成しているが、これ
に何ら限定されるものではない。
【００３５】ゲート材料であるポリシリコンをＣＶＤ
（化学的気相成長）法で堆積する。ポリシリコンゲート
９には３通りの方法でドーピングを行うことが可能であ
る。その方法としては、ポリシリコンの堆積中にドーパ
ントガスを導入することによってドーピングするか、イ
オンインプランテーションを行うか、或いは堆積後に拡
散よってドーピングする方法がある。通常、ゲートへの
ドーピングは、ウエハに隣接させた固体ソースか或いは
ドーパントとしてのＰＯＣｌ3 （三塩化ホスホリル：ｐ
ｈｏｓｐｈｏｒｙｌ ｃｈｌｏｒｉｄｅ）を用いて、高
温でドーパントを拡散させて行う。その後、ドープトポ
リシリコンゲートを、ホトリソグラフィおよびドライプ
ラズマエッチングによってパターニングして得る。
（化学的気相成長）法で堆積する。ポリシリコンゲート
９には３通りの方法でドーピングを行うことが可能であ
る。その方法としては、ポリシリコンの堆積中にドーパ
ントガスを導入することによってドーピングするか、イ
オンインプランテーションを行うか、或いは堆積後に拡
散よってドーピングする方法がある。通常、ゲートへの
ドーピングは、ウエハに隣接させた固体ソースか或いは
ドーパントとしてのＰＯＣｌ3 （三塩化ホスホリル：ｐ
ｈｏｓｐｈｏｒｙｌ ｃｈｌｏｒｉｄｅ）を用いて、高
温でドーパントを拡散させて行う。その後、ドープトポ
リシリコンゲートを、ホトリソグラフィおよびドライプ
ラズマエッチングによってパターニングして得る。
【００３６】流し込みガラス層１０を好ましくはＰＳＧ
（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）または
ＢＰＳＧ（Ｂｏｒｏｎ ＰｈｏｓｐｈｏＳｉｌｉｃａｔ
ｅＧｌａｓｓ）とするのが良い。これら材料にはドーパ
ントが含まれているが、例えば、ＰＳＧの場合にはリン
（Ｐ）がおよびＢＰＳＧの場合にはボロン（Ｂ）および
リン（Ｐ）が含まれており、これらドーパントはケイ酸
塩ガラスの軟化点を下げるために用いられている。これ
らのガラスは、一般には、ＳｉＨ4 、Ｏ2、ＰＨ3 、Ｂ
2 Ｈ6 を用いたＣＶＤ法により堆積するか、或いは、５
００℃未満の温度でＴＥＯＳ（テトラ エチル オルソ
シラン：Ｔｅｔｒａ ＥｔｈｙｌＯｒｔｈｏ Ｓｉｌ
ａｎｅ）、Ｏ2 、ＴＭＰ（トリメチル フォスファイ
ト：Ｔｒｉ Ｍｅｔｈｙｌ Ｐｈｏｓｐｈｉｔｅ）およ
びＴＭＢ（トリメチル ボーレイト：Ｔｒｉ Ｍｅｔｈ
ｙｌ Ｂｏｒａｔｅ）を用いて堆積する、６乃至１０重
量％のＰを含むＢＳＧか、または、４重量％のＢおよび
４重量％のＰを含むＢＰＳＧのいずれかをフロー（ｆｌ
ｏｗ）・ガラスの組成として用いる。このガラスを蒸
気、または酸素または窒素中で、８００℃乃至１１００
℃の範囲内の温度で２０乃至３０分の範囲内の時間内だ
け流動させる。
（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）または
ＢＰＳＧ（Ｂｏｒｏｎ ＰｈｏｓｐｈｏＳｉｌｉｃａｔ
ｅＧｌａｓｓ）とするのが良い。これら材料にはドーパ
ントが含まれているが、例えば、ＰＳＧの場合にはリン
（Ｐ）がおよびＢＰＳＧの場合にはボロン（Ｂ）および
リン（Ｐ）が含まれており、これらドーパントはケイ酸
塩ガラスの軟化点を下げるために用いられている。これ
らのガラスは、一般には、ＳｉＨ4 、Ｏ2、ＰＨ3 、Ｂ
2 Ｈ6 を用いたＣＶＤ法により堆積するか、或いは、５
００℃未満の温度でＴＥＯＳ（テトラ エチル オルソ
シラン：Ｔｅｔｒａ ＥｔｈｙｌＯｒｔｈｏ Ｓｉｌ
ａｎｅ）、Ｏ2 、ＴＭＰ（トリメチル フォスファイ
ト：Ｔｒｉ Ｍｅｔｈｙｌ Ｐｈｏｓｐｈｉｔｅ）およ
びＴＭＢ（トリメチル ボーレイト：Ｔｒｉ Ｍｅｔｈ
ｙｌ Ｂｏｒａｔｅ）を用いて堆積する、６乃至１０重
量％のＰを含むＢＳＧか、または、４重量％のＢおよび
４重量％のＰを含むＢＰＳＧのいずれかをフロー（ｆｌ
ｏｗ）・ガラスの組成として用いる。このガラスを蒸
気、または酸素または窒素中で、８００℃乃至１１００
℃の範囲内の温度で２０乃至３０分の範囲内の時間内だ
け流動させる。
【００３７】下部電極１２は、例えば、スパッタによる
堆積或いは蒸着により設けることができる。
堆積或いは蒸着により設けることができる。
【００３８】別の実施例において、下部電極は、基板の
ソース又はドレン領域等の活性領域に直接形成してもよ
い。
ソース又はドレン領域等の活性領域に直接形成してもよ
い。
【００３９】下部電極１２は、例えば、白金（Ｐｔ）、
金（Ａｕ）、又はモリブデン（Ｍｏ）等の貴金属から形
成することができる。好ましくは、下部電極１２は、２
００オングストローム（２０ナノメートル）のチタン
（Ｔｉ）層と、１５００オングストローム（１５０ナノ
メートル）の白金（Ｐｔ）層より成り、両層の金属の堆
積工程の間で真空状態を破ることのない、一つの続けた
処理工程（シングル パス：ｓｉｎｇｌｅ ｐａｓｓ）
で堆積される。一般に流し込みガラスに対する白金の粘
着力は弱いので、チタン層が接着層として使用される。
金（Ａｕ）、又はモリブデン（Ｍｏ）等の貴金属から形
成することができる。好ましくは、下部電極１２は、２
００オングストローム（２０ナノメートル）のチタン
（Ｔｉ）層と、１５００オングストローム（１５０ナノ
メートル）の白金（Ｐｔ）層より成り、両層の金属の堆
積工程の間で真空状態を破ることのない、一つの続けた
処理工程（シングル パス：ｓｉｎｇｌｅ ｐａｓｓ）
で堆積される。一般に流し込みガラスに対する白金の粘
着力は弱いので、チタン層が接着層として使用される。
【００４０】更に、下部電極１２を熱処理するために、
酸素、オゾン、空気又は形成ガス雰囲気下で５００℃乃
至７００℃間のある温度で、電気炉アニール（ファーネ
スアニール）法もしくは短時間アニール（ＲＴＡ）法に
より予備アニールを行う。このアニールにより、二酸化
チタン（ＴｉＯ2 ）の単分子層が数層形成され、下部電
極１２と流し込みガラス１０とを良好に接合する。更
に、このアニールの結果、白金膜の上側に、二酸化チタ
ン（ＴｉＯ2 ）（アニール中に酸素を使用した場合）又
は窒化チタン（ＴｉＮ）（アニール中に空気及び又は形
成ガスを使用した場合）のアイランドが数個形成され
る。これにより、下部電極１２とそれに続いて堆積（デ
ポジット：ｄｅｐｏｓｉｔｅ）される強誘電体との間の
接着性を改善している。
酸素、オゾン、空気又は形成ガス雰囲気下で５００℃乃
至７００℃間のある温度で、電気炉アニール（ファーネ
スアニール）法もしくは短時間アニール（ＲＴＡ）法に
より予備アニールを行う。このアニールにより、二酸化
チタン（ＴｉＯ2 ）の単分子層が数層形成され、下部電
極１２と流し込みガラス１０とを良好に接合する。更
に、このアニールの結果、白金膜の上側に、二酸化チタ
ン（ＴｉＯ2 ）（アニール中に酸素を使用した場合）又
は窒化チタン（ＴｉＮ）（アニール中に空気及び又は形
成ガスを使用した場合）のアイランドが数個形成され
る。これにより、下部電極１２とそれに続いて堆積（デ
ポジット：ｄｅｐｏｓｉｔｅ）される強誘電体との間の
接着性を改善している。
【００４１】図２に示すように、強誘電体層１４を下部
電極１２上に設ける。例えば、酸化タンタル等のペロブ
スカイト（灰チタン石）結晶型もしくは高誘電率の材料
を、強誘電体層１４として堆積することができる。例え
ば、一般式Ａx Ｂy Ｏz （但し、ｘ、ｙ、ｚはそれぞれ
組成比を表している）を有して典型的にはｚが３である
材料を、強誘電体１４として使用可能である。このグル
ープに含まれるものは、例えば、ＹＢａ2 Ｃｕ3 Ｏ7 等
のペロブスカイト構造の結晶の高温超伝導体のクラスで
ある。しかしながら、強誘電体は、例えば、Ｐｂ（Ｔｉ
x Ｚｒ1-x ）Ｏ3 （但し、ｘは組成比を表す）の一般式
を有するＰＺＴ（ジルコン酸チタン酸鉛）、又はＰＬＺ
Ｔ（ジルコン酸チタン酸鉛ランタン）等のドープド（ｄ
ｏｐｅｄ）ＰＺＴであることが好ましい。強誘電体層１
４は、例えば、アルゴン及び酸素、アルゴン及びオゾ
ン、アルゴン、酸素、又は、オゾンの雰囲気中における
ＰＺＴ酸化物セラミックターゲットのＲＦ（高周波）ス
パッタリングにより堆積するか、或いはアルゴン及び酸
素の雰囲気中か、又は、アルゴン及びオゾンの雰囲気中
におけるＰｂ−Ｔｉ−Ｚｒ金属ターゲットのＤＣ（直
流）／ＲＦスパッタリングにより堆積するかして設ける
ことができる。また、強誘電体層１４は、有機溶剤中に
懸濁させたＰｂ−Ｔｉ−Ｚｒ酸化物の先駆物質を高速回
転速度でスピニング（ｓｐｉｎｉｎｇ）させた後アニー
ルを行って有機溶剤を除去することにより、堆積形成す
ることもできる。
電極１２上に設ける。例えば、酸化タンタル等のペロブ
スカイト（灰チタン石）結晶型もしくは高誘電率の材料
を、強誘電体層１４として堆積することができる。例え
ば、一般式Ａx Ｂy Ｏz （但し、ｘ、ｙ、ｚはそれぞれ
組成比を表している）を有して典型的にはｚが３である
材料を、強誘電体１４として使用可能である。このグル
ープに含まれるものは、例えば、ＹＢａ2 Ｃｕ3 Ｏ7 等
のペロブスカイト構造の結晶の高温超伝導体のクラスで
ある。しかしながら、強誘電体は、例えば、Ｐｂ（Ｔｉ
x Ｚｒ1-x ）Ｏ3 （但し、ｘは組成比を表す）の一般式
を有するＰＺＴ（ジルコン酸チタン酸鉛）、又はＰＬＺ
Ｔ（ジルコン酸チタン酸鉛ランタン）等のドープド（ｄ
ｏｐｅｄ）ＰＺＴであることが好ましい。強誘電体層１
４は、例えば、アルゴン及び酸素、アルゴン及びオゾ
ン、アルゴン、酸素、又は、オゾンの雰囲気中における
ＰＺＴ酸化物セラミックターゲットのＲＦ（高周波）ス
パッタリングにより堆積するか、或いはアルゴン及び酸
素の雰囲気中か、又は、アルゴン及びオゾンの雰囲気中
におけるＰｂ−Ｔｉ−Ｚｒ金属ターゲットのＤＣ（直
流）／ＲＦスパッタリングにより堆積するかして設ける
ことができる。また、強誘電体層１４は、有機溶剤中に
懸濁させたＰｂ−Ｔｉ−Ｚｒ酸化物の先駆物質を高速回
転速度でスピニング（ｓｐｉｎｉｎｇ）させた後アニー
ルを行って有機溶剤を除去することにより、堆積形成す
ることもできる。
【００４２】次に、強誘電体層１４に対し最初のアニー
ルを行う。この最初のアニールは、短時間アニール（Ｒ
ＴＡ）法又は電気炉アニール法によりオゾン雰囲気中で
行う。強誘電体が存するウエーハ全体をアニールするた
めに電気炉アニール法又は短時間アニール法を実施する
場合、レーザ、マイクロ波又はガス放電（プラズマ）を
使用してアニールを行うことができる。短時間アニール
法によりメモリ強誘電コンデンサが良好な強誘電特性を
発揮できるので、好ましい実施例においては、短時間ア
ニール法によりアニールを行う。
ルを行う。この最初のアニールは、短時間アニール（Ｒ
ＴＡ）法又は電気炉アニール法によりオゾン雰囲気中で
行う。強誘電体が存するウエーハ全体をアニールするた
めに電気炉アニール法又は短時間アニール法を実施する
場合、レーザ、マイクロ波又はガス放電（プラズマ）を
使用してアニールを行うことができる。短時間アニール
法によりメモリ強誘電コンデンサが良好な強誘電特性を
発揮できるので、好ましい実施例においては、短時間ア
ニール法によりアニールを行う。
【００４３】短時間アニール法においては、タングステ
ンハロゲンランプからの熱放射により、ウエーハの温度
を急上昇させる。ウエーハを、水晶ケージ内に載置し、
ウエーハの温度を、熱電対及び又は光学パイロメータを
用いて調節する。アニール工程においては、酸素、オゾ
ン又は空気のようなガスを使用することができる。短時
間アニール（ＲＴＡ）法を実施する場合、アニールは約
６５０℃乃至８５０℃の範囲内の温度で約５秒乃至３０
秒間行うことが好ましい。ＰＺＴの微晶質相（マイクロ
−クリスターライン フェーズ：ｍｉｃｒｏ−ｃｒｙｓ
ｔａｌｌｉｎｅｐｈａｓｅ）を、強誘電特性を呈するペ
ロブスカイト結晶相に変換するために、強誘電体層１４
の急速熱処理の間、オゾンガスを使用することが好まし
い。加えて、オゾン雰囲気内の短時間アニール（ＲＴ
Ａ）は、従来の電気炉内での酸素アニールと比較して、
アニール中に失われる鉛（Ｐｂ）原子の数を大幅に減少
させるという点でも好ましい。
ンハロゲンランプからの熱放射により、ウエーハの温度
を急上昇させる。ウエーハを、水晶ケージ内に載置し、
ウエーハの温度を、熱電対及び又は光学パイロメータを
用いて調節する。アニール工程においては、酸素、オゾ
ン又は空気のようなガスを使用することができる。短時
間アニール（ＲＴＡ）法を実施する場合、アニールは約
６５０℃乃至８５０℃の範囲内の温度で約５秒乃至３０
秒間行うことが好ましい。ＰＺＴの微晶質相（マイクロ
−クリスターライン フェーズ：ｍｉｃｒｏ−ｃｒｙｓ
ｔａｌｌｉｎｅｐｈａｓｅ）を、強誘電特性を呈するペ
ロブスカイト結晶相に変換するために、強誘電体層１４
の急速熱処理の間、オゾンガスを使用することが好まし
い。加えて、オゾン雰囲気内の短時間アニール（ＲＴ
Ａ）は、従来の電気炉内での酸素アニールと比較して、
アニール中に失われる鉛（Ｐｂ）原子の数を大幅に減少
させるという点でも好ましい。
【００４４】この最初のアニールは、単一のアニール工
程か又はそれを組み合わせたものにより実施可能であ
る。アニールは、強誘電体のキューリ点以上の温度で任
意の圧力の酸素（Ｏ2 ）及び又はオゾン（Ｏ3 ）雰囲気
を用いた短時間アニール法又は電気炉アニール法により
行うことができる。可能な組合せとしては、オゾン短時
間アニール−酸素短時間アニール、オゾン短時間アニー
ル−酸素電気炉アニール、酸素電気炉アニール−オゾン
短時間アニール、或いは、単一の電気炉又は２つの異な
る電気炉内で実施されるオゾン電気炉アニール−酸素電
気炉アニール等がある。利用するアニール類型は、製造
工程の終わりに必要とされる強誘電特性に応じて決定さ
れる。好ましい実施例においては、オゾン短時間アニー
ル−酸素電気炉アニール、又は酸素電気炉アニール−オ
ゾン短時間アニールのいずれかが利用される。
程か又はそれを組み合わせたものにより実施可能であ
る。アニールは、強誘電体のキューリ点以上の温度で任
意の圧力の酸素（Ｏ2 ）及び又はオゾン（Ｏ3 ）雰囲気
を用いた短時間アニール法又は電気炉アニール法により
行うことができる。可能な組合せとしては、オゾン短時
間アニール−酸素短時間アニール、オゾン短時間アニー
ル−酸素電気炉アニール、酸素電気炉アニール−オゾン
短時間アニール、或いは、単一の電気炉又は２つの異な
る電気炉内で実施されるオゾン電気炉アニール−酸素電
気炉アニール等がある。利用するアニール類型は、製造
工程の終わりに必要とされる強誘電特性に応じて決定さ
れる。好ましい実施例においては、オゾン短時間アニー
ル−酸素電気炉アニール、又は酸素電気炉アニール−オ
ゾン短時間アニールのいずれかが利用される。
【００４５】次に、図３に示したように、例えば直流マ
グネトロンスパッタリングによる堆積法により、強誘電
体層１４上に上部電極１６を形成する。上部電極１６
は、例えば白金、金、又はモリブデン等の貴金属から構
成することができる。上部電極１６は、約１５００オン
グストローム（１５０ナノメートル）の厚さを有するこ
とが好ましい。
グネトロンスパッタリングによる堆積法により、強誘電
体層１４上に上部電極１６を形成する。上部電極１６
は、例えば白金、金、又はモリブデン等の貴金属から構
成することができる。上部電極１６は、約１５００オン
グストローム（１５０ナノメートル）の厚さを有するこ
とが好ましい。
【００４６】次に、上部電極１６上に、第一のフォトレ
ジストパターンを設ける。この第一のフォトレジストパ
ターンは、例えば、光リソグラフィにより形成すること
ができる。次に、パターンに基づいて、上部電極１６を
画成する。上部電極１６は、例えば、フレオン−１２
（商品名）（ジクロロジフルオロメタン：ＣＣｌ
2 Ｆ2）プラズマを使用した異方性反応性イオンエッチ
ングにより画成することができる。また、アルゴン雰囲
気中での（ＴｉＷ等の金属製ハードマスクを使用した）
スパッタエッチング又はイオンミリングも、上部電極１
６を画成するために使用可能である。次に、第一のフォ
トレジストパターンを除去する。その結果得られた構造
体を図４に示す。この構造体は、パターニングされた上
部電極１６を有している。
ジストパターンを設ける。この第一のフォトレジストパ
ターンは、例えば、光リソグラフィにより形成すること
ができる。次に、パターンに基づいて、上部電極１６を
画成する。上部電極１６は、例えば、フレオン−１２
（商品名）（ジクロロジフルオロメタン：ＣＣｌ
2 Ｆ2）プラズマを使用した異方性反応性イオンエッチ
ングにより画成することができる。また、アルゴン雰囲
気中での（ＴｉＷ等の金属製ハードマスクを使用した）
スパッタエッチング又はイオンミリングも、上部電極１
６を画成するために使用可能である。次に、第一のフォ
トレジストパターンを除去する。その結果得られた構造
体を図４に示す。この構造体は、パターニングされた上
部電極１６を有している。
【００４７】次に、第二のアニール、即ち積層体（１
２、１４、１６）全体のアニールを行う。このアニール
は、電気炉アニール法又は短時間アニール法により行
う。メモリ回路の場合、酸素雰囲気中で、６５０℃乃至
７５０℃の範囲内のある温度で１時間、電気炉アニール
を行うことが好ましい。しかしながら、７５０℃を越え
る温度で４５秒間のオゾン短時間アニールの後、７５０
℃の温度で１時間電気炉内で酸素アニールを行ってもよ
い。更に、この第二のアニールに先立ち、４５０℃より
高い温度でウエーハ全体を３０分間オゾンに予め晒すこ
とにより、このアニールで達成し得る強誘電特性を改善
することができる。
２、１４、１６）全体のアニールを行う。このアニール
は、電気炉アニール法又は短時間アニール法により行
う。メモリ回路の場合、酸素雰囲気中で、６５０℃乃至
７５０℃の範囲内のある温度で１時間、電気炉アニール
を行うことが好ましい。しかしながら、７５０℃を越え
る温度で４５秒間のオゾン短時間アニールの後、７５０
℃の温度で１時間電気炉内で酸素アニールを行ってもよ
い。更に、この第二のアニールに先立ち、４５０℃より
高い温度でウエーハ全体を３０分間オゾンに予め晒すこ
とにより、このアニールで達成し得る強誘電特性を改善
することができる。
【００４８】次に、強誘電体１４をパターン形成即ち画
成するために、強誘電体層１４及び上部電極１６上に、
第二のフォトレジストパターンを従来の方法で設ける。
この場合、例えば光リソグラフィ技術により、強誘電体
層１４のパターンを決める。露出した強誘電体層の部分
をエッチングした後、フォトレジストパターンを除去
し、図５の構造体を得る。この構造体はパターニングさ
れた強誘電体層１４を有している。
成するために、強誘電体層１４及び上部電極１６上に、
第二のフォトレジストパターンを従来の方法で設ける。
この場合、例えば光リソグラフィ技術により、強誘電体
層１４のパターンを決める。露出した強誘電体層の部分
をエッチングした後、フォトレジストパターンを除去
し、図５の構造体を得る。この構造体はパターニングさ
れた強誘電体層１４を有している。
【００４９】次に、下部電極１２の領域を画成するため
に、第三のフォトレジストパターンを通常の方法により
設ける。この場合、下部電極１２に対しパターン形成の
ための光学的な露光を行った後、エッチングにより下部
電極の露出部分を除去する。その後、第三のフォトレジ
ストを除去する。図６は、パターニングされた下部電極
１２を具える構造体を示す。
に、第三のフォトレジストパターンを通常の方法により
設ける。この場合、下部電極１２に対しパターン形成の
ための光学的な露光を行った後、エッチングにより下部
電極の露出部分を除去する。その後、第三のフォトレジ
ストを除去する。図６は、パターニングされた下部電極
１２を具える構造体を示す。
【００５０】次に、第三のアニールを行う。このアニー
ルは、酸素雰囲気下における５５０℃の温度で１時間の
電気炉アニールか、或いは、４００℃乃至４５０℃の範
囲内のある温度で３０分間この構造体をオゾンに晒した
後、酸素雰囲気中で５５０℃の温度で１時間電気炉アニ
ールを行う２段階工程のいずれかにより実施することが
できる。
ルは、酸素雰囲気下における５５０℃の温度で１時間の
電気炉アニールか、或いは、４００℃乃至４５０℃の範
囲内のある温度で３０分間この構造体をオゾンに晒した
後、酸素雰囲気中で５５０℃の温度で１時間電気炉アニ
ールを行う２段階工程のいずれかにより実施することが
できる。
【００５１】次に、図７に示すように、ガラス層１８を
ウエーハ上に形成する。ガラス層１８は、種々の方法で
堆積可能である。例えば、６００℃以上で酸素とＴＥＯ
Ｓ（オルト珪酸テトラエチル：Ｔｅｔｒａ−Ｅｔｈｙｌ
−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）を用いたＣＶＤ法、
３８０℃以上で酸素（Ｏ2 ）とモノシラン（ＳｉＨ4）
を用いたＣＶＤ法、３９０℃で酸素とＴＥＯＳを用いた
ＰＥＣＶＤ（プラズマ・エンハンストＣＶＤ）法、又は
３９０℃でオゾンとＴＥＯＳを用いた熱ＣＶＤ法により
行うことができる。ガラスを堆積するための雰囲気中に
オゾンを使用することにより、下側の強誘電体の劣化を
減少させることができる。好ましいガラスフィルム積層
体は、熱ＣＶＤによるオゾン（Ｏ3 ）／ＴＥＯＳガラス
と、それに続くＰＥＣＶＤによるＴＥＯＳ／酸素
（Ｏ2 ）ガラスから成る。ガラス層１８の厚さは、約５
０００オングストローム（５００ナノメートル）であ
る。
ウエーハ上に形成する。ガラス層１８は、種々の方法で
堆積可能である。例えば、６００℃以上で酸素とＴＥＯ
Ｓ（オルト珪酸テトラエチル：Ｔｅｔｒａ−Ｅｔｈｙｌ
−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）を用いたＣＶＤ法、
３８０℃以上で酸素（Ｏ2 ）とモノシラン（ＳｉＨ4）
を用いたＣＶＤ法、３９０℃で酸素とＴＥＯＳを用いた
ＰＥＣＶＤ（プラズマ・エンハンストＣＶＤ）法、又は
３９０℃でオゾンとＴＥＯＳを用いた熱ＣＶＤ法により
行うことができる。ガラスを堆積するための雰囲気中に
オゾンを使用することにより、下側の強誘電体の劣化を
減少させることができる。好ましいガラスフィルム積層
体は、熱ＣＶＤによるオゾン（Ｏ3 ）／ＴＥＯＳガラス
と、それに続くＰＥＣＶＤによるＴＥＯＳ／酸素
（Ｏ2 ）ガラスから成る。ガラス層１８の厚さは、約５
０００オングストローム（５００ナノメートル）であ
る。
【００５２】次に、上部電極１６への第１のコンタクト
窓２０を、エッチングにより形成する。好ましくは、第
１のコンタクト窓２０は、フォトレジスト・コンタクト
マスクを用いて、ガラス層１８を貫通してプラズマエッ
チングすることにより形成される。更に、下部電極１２
への第２のコンタクト窓２２を、同様にガラス層１８を
貫通して形成する。２つのコンタクト窓２０、２２は、
同時に形成することが望ましい。
窓２０を、エッチングにより形成する。好ましくは、第
１のコンタクト窓２０は、フォトレジスト・コンタクト
マスクを用いて、ガラス層１８を貫通してプラズマエッ
チングすることにより形成される。更に、下部電極１２
への第２のコンタクト窓２２を、同様にガラス層１８を
貫通して形成する。２つのコンタクト窓２０、２２は、
同時に形成することが望ましい。
【００５３】次に、第四のアニールを行う。第四のアニ
ールは、第三のアニールに対して先に説明したように行
うことができる。第四のアニール後、基板８へのコンタ
クト窓２４を、ガラス層１８と流し込みガラス層１０を
貫通してエッチング形成する。図８は、その結果得られ
る構造体を示す。
ールは、第三のアニールに対して先に説明したように行
うことができる。第四のアニール後、基板８へのコンタ
クト窓２４を、ガラス層１８と流し込みガラス層１０を
貫通してエッチング形成する。図８は、その結果得られ
る構造体を示す。
【００５４】次に、図９に示したように、ガラス層１８
上とコンタクト窓（２０、２２、２４）内に、例えばス
パッタリングによる堆積により、金属配線層（又は相互
接続金属層ともいう。）２６を設ける。配線層２６は、
ＴｉＮ（窒化チタン）障壁層と、例えばＳｉ（珪素）を
１重量％添加したＡｌ（アルミニウム）等のＡｌ−Ｓｉ
金属層とを以て構成する。Ａｌ−Ｓｉ金属層は、スパッ
タで形成された下側のＴｉＮ障壁層（バリア層）上にス
パッタで堆積される。この障壁層（バリア層）は、その
後のアニール中に、Ａｌ−Ｓｉ金属と上部及び下部電極
とが相互拡散（インターディフェージング：ｉｎｔｅｒ
ｄｉｆｆｕｓｉｎｇ）するのを防ぐ働きをする。ＴｉＮ
障壁層の厚さは、約５００オングストローム（５０ナノ
メートル）であり、Ａｌ−Ｓｉ金属の厚さは、５０００
オングストローム（５００ナノメートル）乃至８０００
オングストローム（８００ナノメートル）である。
上とコンタクト窓（２０、２２、２４）内に、例えばス
パッタリングによる堆積により、金属配線層（又は相互
接続金属層ともいう。）２６を設ける。配線層２６は、
ＴｉＮ（窒化チタン）障壁層と、例えばＳｉ（珪素）を
１重量％添加したＡｌ（アルミニウム）等のＡｌ−Ｓｉ
金属層とを以て構成する。Ａｌ−Ｓｉ金属層は、スパッ
タで形成された下側のＴｉＮ障壁層（バリア層）上にス
パッタで堆積される。この障壁層（バリア層）は、その
後のアニール中に、Ａｌ−Ｓｉ金属と上部及び下部電極
とが相互拡散（インターディフェージング：ｉｎｔｅｒ
ｄｉｆｆｕｓｉｎｇ）するのを防ぐ働きをする。ＴｉＮ
障壁層の厚さは、約５００オングストローム（５０ナノ
メートル）であり、Ａｌ−Ｓｉ金属の厚さは、５０００
オングストローム（５００ナノメートル）乃至８０００
オングストローム（８００ナノメートル）である。
【００５５】次に、従来の方法により、金属配線層２６
上に第４フォトレジストパターンを設ける。更に、露出
した金属配線層２６の部分をエッチングした後、第４フ
ォトレジストパターンを除去して図１０に示した構造体
を得る。この構造体はパターニングされた金属配線層２
６を有している。
上に第４フォトレジストパターンを設ける。更に、露出
した金属配線層２６の部分をエッチングした後、第４フ
ォトレジストパターンを除去して図１０に示した構造体
を得る。この構造体はパターニングされた金属配線層２
６を有している。
【００５６】次に、オゾン及び又は酸素雰囲気中で、第
五のアニールを行う。第五のアニールは、電気炉アニー
ル法又は短時間アニール法により行う。電気炉アニール
は、４５０℃より低い温度で３０分間だけ実施すること
が望ましい。
五のアニールを行う。第五のアニールは、電気炉アニー
ル法又は短時間アニール法により行う。電気炉アニール
は、４５０℃より低い温度で３０分間だけ実施すること
が望ましい。
【００５７】次に、図１１に示したように、平坦化した
金属層間（インターメタル：ｉｎｔｅｒｍｅｔａｌ）誘
電体層２８を設ける。金属層間誘電体層２８は、例え
ば、ＳｉＨ4 （モノシラン）及びＮ2 ０（一酸化二窒
素）のプラズマ・エンハンスト化学蒸着（ＰＥＣＶＤ酸
化物）／スピン・オン・ガラス（ＳＯＧ）／ＰＥＣＶＤ
酸化物を交互に重ねたもの、或いは、ＰＥＣＶＤ酸化物
／ＴＥＯＳ−オゾンの常圧ＣＶＤ（ＡＰＣＶＤ）／ＰＥ
ＣＶＤ酸化物を交互に重ねたものでよい。更に、金属層
間誘電体層２８上に、第５フォトレジストパターンを従
来の手段により形成する。次に、露光した金属層間誘電
体層２８をエッチングすることにより、第１金属配線層
２６へのコンタクト（ビアス：ｖｉａｓ）を形成する。
更に、第５のフォトレジストパターンを除去して図１２
の構造体を得る。誘電体層２８上に、例えば珪素を１重
量％含むアルミニウム又は珪素１重量％と銅０．５重量
％を含むアルミニウムから成る第２金属配線層２９を設
ける。必要に応じて、第２金属配線層２９の下に、例え
ばＴｉＮ（窒化チタン）又はＴｉＷ（タングステン・チ
タン）等の障壁層を蒸着形成してもよい。
金属層間（インターメタル：ｉｎｔｅｒｍｅｔａｌ）誘
電体層２８を設ける。金属層間誘電体層２８は、例え
ば、ＳｉＨ4 （モノシラン）及びＮ2 ０（一酸化二窒
素）のプラズマ・エンハンスト化学蒸着（ＰＥＣＶＤ酸
化物）／スピン・オン・ガラス（ＳＯＧ）／ＰＥＣＶＤ
酸化物を交互に重ねたもの、或いは、ＰＥＣＶＤ酸化物
／ＴＥＯＳ−オゾンの常圧ＣＶＤ（ＡＰＣＶＤ）／ＰＥ
ＣＶＤ酸化物を交互に重ねたものでよい。更に、金属層
間誘電体層２８上に、第５フォトレジストパターンを従
来の手段により形成する。次に、露光した金属層間誘電
体層２８をエッチングすることにより、第１金属配線層
２６へのコンタクト（ビアス：ｖｉａｓ）を形成する。
更に、第５のフォトレジストパターンを除去して図１２
の構造体を得る。誘電体層２８上に、例えば珪素を１重
量％含むアルミニウム又は珪素１重量％と銅０．５重量
％を含むアルミニウムから成る第２金属配線層２９を設
ける。必要に応じて、第２金属配線層２９の下に、例え
ばＴｉＮ（窒化チタン）又はＴｉＷ（タングステン・チ
タン）等の障壁層を蒸着形成してもよい。
【００５８】次に、オゾン及び又は酸素雰囲気中で第六
のアニールを行って、本発明の構造を完成する。第六の
アニールは、上述した第五のアニールと同様に実施す
る。金属層間誘電体層２８の堆積、成形および金属配線
層の堆積の処理工程を、必要に応じて反復して行い、よ
り高次の多段配線層を構成してもよい。
のアニールを行って、本発明の構造を完成する。第六の
アニールは、上述した第五のアニールと同様に実施す
る。金属層間誘電体層２８の堆積、成形および金属配線
層の堆積の処理工程を、必要に応じて反復して行い、よ
り高次の多段配線層を構成してもよい。
【００５９】上述した説明は、単に好適例を示したもの
であり、従って、本発明は上述した実施例にのみに限定
されるものではない。
であり、従って、本発明は上述した実施例にのみに限定
されるものではない。
【図１】強誘電体層が形成されるべき下地の部分的断面
図。
図。
【図２】図１の下部電極上に強誘電体層を形成した構造
を示す部分的断面図。
を示す部分的断面図。
【図３】図２の強誘電体層上に上部電極を形成した構造
を示す部分的断面図。
を示す部分的断面図。
【図４】図３の構造から上部電極の一部を除去した状態
を示す部分的断面図。
を示す部分的断面図。
【図５】図４の構造から強誘電体層の一部を除去した状
態を示す部分的断面図。
態を示す部分的断面図。
【図６】図５の構造から下部電極の一部を除去した状態
を示す部分的断面図。
を示す部分的断面図。
【図７】図６の上部電極、強誘電体、下部電極上にガラ
ス層を形成した構造を示す部分的断面図。
ス層を形成した構造を示す部分的断面図。
【図８】図７のガラス層内に、上部電極、強誘電体、下
部電極へのコンタクト窓を形成した構造を示す部分的断
面図。
部電極へのコンタクト窓を形成した構造を示す部分的断
面図。
【図９】図８のガラス層上に、第一の金属配線層を形成
した構造を示す部分的断面図。
した構造を示す部分的断面図。
【図１０】図９の金属配線層の一部を除去した構造を示
す部分的断面図。
す部分的断面図。
【図１１】図１０の構造に金属層間誘電体層を形成した
状態を示す部分的断面図。
状態を示す部分的断面図。
【図１２】図１１の金属層間誘電体層上に、第二の金属
配線層を形成した構造を示す部分的断面図。
配線層を形成した構造を示す部分的断面図。
８：基板 １０：流し込みガラス層 １２：下部電極 １４：強誘電体層 １６：上部電極 １８：ガラス層 ２０：第１コンタクト窓 ２２：第２コンタクト窓 ２４：コンタクト窓 ２６：金属配線層 ２８：インターメタル誘電体層 ２９：金属配線層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】流し込みガラス層１０を好ましくはＰＳＧ
（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）または
ＢＰＳＧ（Ｂｏｒｏ ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ
Ｇｌａｓｓ）とするのが良い。これら材料にはドーパン
トが含まれているが、例えば、ＰＳＧの場合にはリン
（Ｐ）がおよびＢＰＳＧの場合にはボロン（Ｂ）および
リン（Ｐ）が含まれており、これらドーパントはケイ酸
塩ガラスの軟化点を下げるために用いられている。これ
らのガラスは、一般には、ＳｉＨ4 、Ｏ2 、ＰＨ3 、Ｂ
2 Ｈ6 を用いたＣＶＤ法により堆積するか、或いは、５
００℃未満の温度でＴＥＯＳ（テトラ エチル オルソ
シラン：Ｔｅｔｒａ ＥｔｈｙｌＯｒｔｈｏ Ｓｉｌ
ａｎｅ）、Ｏ2 、ＴＭＰ（トリメチル フォスファイ
ト：Ｔｒｉ Ｍｅｔｈｙｌ Ｐｈｏｓｐｈｉｔｅ）およ
びＴＭＢ（トリメチル ボーレイト：Ｔｒｉ Ｍｅｔｈ
ｙｌ Ｂｏｒａｔｅ）を用いて堆積する、６乃至１０重
量％のＰを含むＰＳＧか、または、４重量％のＢおよび
４重量％のＰを含むＢＰＳＧのいずれかをフロー（ｆｌ
ｏｗ）・ガラスの組成として用いる。このガラスを蒸
気、または酸素または窒素中で、８００℃乃至１１００
℃の範囲内の温度で２０乃至３０分の範囲内の時間内だ
け流動させる。
（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）または
ＢＰＳＧ（Ｂｏｒｏ ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ
Ｇｌａｓｓ）とするのが良い。これら材料にはドーパン
トが含まれているが、例えば、ＰＳＧの場合にはリン
（Ｐ）がおよびＢＰＳＧの場合にはボロン（Ｂ）および
リン（Ｐ）が含まれており、これらドーパントはケイ酸
塩ガラスの軟化点を下げるために用いられている。これ
らのガラスは、一般には、ＳｉＨ4 、Ｏ2 、ＰＨ3 、Ｂ
2 Ｈ6 を用いたＣＶＤ法により堆積するか、或いは、５
００℃未満の温度でＴＥＯＳ（テトラ エチル オルソ
シラン：Ｔｅｔｒａ ＥｔｈｙｌＯｒｔｈｏ Ｓｉｌ
ａｎｅ）、Ｏ2 、ＴＭＰ（トリメチル フォスファイ
ト：Ｔｒｉ Ｍｅｔｈｙｌ Ｐｈｏｓｐｈｉｔｅ）およ
びＴＭＢ（トリメチル ボーレイト：Ｔｒｉ Ｍｅｔｈ
ｙｌ Ｂｏｒａｔｅ）を用いて堆積する、６乃至１０重
量％のＰを含むＰＳＧか、または、４重量％のＢおよび
４重量％のＰを含むＢＰＳＧのいずれかをフロー（ｆｌ
ｏｗ）・ガラスの組成として用いる。このガラスを蒸
気、または酸素または窒素中で、８００℃乃至１１００
℃の範囲内の温度で２０乃至３０分の範囲内の時間内だ
け流動させる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｃ 8427−4Ｍ 27/108 (72)発明者 ダグラス・シェルドン アメリカ合衆国，コロラド州 80909，コ ロラド・スプリングス，エヌ・シェリダン 1010
Claims (21)
- 【請求項１】 強誘電性メモリ回路を形成するに当り、 下地上に下部電極構造を形成する工程と、 前記下部電極上に、強誘電体層を設ける工程と、 第一のアニールをオゾン雰囲気中で行う工程と、 前記強誘電体層上に、上部電極を形成する工程と、 前記上部電極を画成する工程と、 第二のアニールを行う工程と、 前記下部電極を画成する工程と、 第三のアニールを行う工程と、 前記上部電極、前記強誘電体層、前記下部電極上に、ガ
ラス層を設ける工程と、 前記ガラス層に、前記上部電極及び前記下部電極へ達す
る個別のコンタクト窓をそれぞれ画成する工程と、 第四のアニールを行う工程と、 前記ガラス層に、前記基板へ達する別のコンタクト窓を
画成する工程と、 前記ガラス層上及びそれぞれの前記コンタクト窓内に金
属配線層を形成する工程と、 前記金属配線層を画成する工程と、 第五のアニールを行う工程とを含むことを特徴とする強
誘電性メモリ回路の形成方法。 - 【請求項２】 前記金属配線層及び前記ガラス層上に金
属間（インターメタル：ｉｎｔｅｒ−ｍｅｔａｌ）誘電
体層を設ける工程と、第六のアニールを行う工程とを更
に含むことを特徴とする請求項１記載の方法。 - 【請求項３】 前記第一のアニールを短時間アニール法
により行うことを特徴とする請求項１記載の方法。 - 【請求項４】 前記短時間アニール法を６５０℃乃至８
５０℃の範囲内の温度で、５秒乃至３０秒間の範囲内の
期間行うことを特徴とする請求項３記載の方法。 - 【請求項５】 前記第一のアニールをオゾン雰囲気中で
の短時間アニールと酸素雰囲気中での電気炉アニールと
の組合せで行うことを特徴とする請求項１記載の方法。 - 【請求項６】 前記第一のアニールをオゾン雰囲気中で
の電気炉アニールと酸素雰囲気中での短時間アニールと
の組合せで行うことを特徴とする請求項１記載の方法。 - 【請求項７】 前記第二のアニールを電気炉アニールと
することを特徴とする請求項１記載の方法。 - 【請求項８】 前記電気炉アニールを酸素雰囲気中で、
６５０℃乃至７５０℃の範囲内の温度で１時間行うこと
を特徴とする請求項７記載の方法。 - 【請求項９】 前記第二のアニールを７５０℃を越える
温度でオゾン雰囲気中での短時間アニールと、それに続
く７５０℃で１時間の電気炉アニールにより行うことを
特徴とする請求項１記載の方法。 - 【請求項１０】 前記第三のアニールを酸素雰囲気にお
ける４５０℃乃至７５０℃の範囲内の温度で約１時間の
電気炉アニールで行うことを特徴とする請求項１記載の
方法。 - 【請求項１１】 前記第三のアニールの実施に先立ち、
前記上部電極、前記強誘電体層及び前記下部電極を、４
００℃乃至４５０℃の範囲内の温度で約３０分間オゾン
に晒す工程を更に含むことを特徴とする請求項１記載の
方法。 - 【請求項１２】 前記第四のアニールを酸素雰囲気中
で、５５０℃の温度で約１時間の電気炉アニールで行う
ことを特徴とする請求項１記載の方法。 - 【請求項１３】 前記第四のアニールの実施に先立ち、
４００℃乃至４５０℃の範囲内の温度で約３０分間、前
記上部電極、前記強誘電体層、及び前記下部電極をオゾ
ンに晒す工程を更に含むことを特徴とする請求項１記載
の方法。 - 【請求項１４】 前記第五のアニールを酸素雰囲気にお
ける５５０℃の温度で約１時間の電気炉アニールで行う
ことを特徴とする請求項１記載の方法。 - 【請求項１５】 前記第五のアニールの実施に先立ち、
前記上部電極、前記強誘電層体層、及び前記下部電極
を、４００℃乃至４５０℃の範囲内の温度で、約３０分
間オゾンに晒す工程を更に含むことを特徴とする請求項
１記載の方法。 - 【請求項１６】 前記第六のアニールを電気炉アニール
とすることを特徴とする請求項２記載の方法。 - 【請求項１７】 前記電気炉アニールを４５０℃より低
い温度で３０分間だけ行うことを特徴とする請求項１６
記載の方法。 - 【請求項１８】 電気炉アニール又は短時間アニールに
より、前記下部電極の予備アニールを行うことを特徴と
する請求項１記載の方法。 - 【請求項１９】 強誘電性コンデンサを形成するに当
り、 下部電極構造を形成する工程と、 前記下部電極上に強誘電体層を設ける工程と、 アニールをオゾン雰囲気中で行う工程と、 前記強誘電体層上に上部電極を設ける工程とを含むこと
を特徴とする強誘電性コンデンサの形成方法。 - 【請求項２０】 前記オゾン雰囲気中でのアニールを、
前記強誘電体層を設けた後であってかつ、前記上部電極
を設ける前に行うことを特徴とする請求項１９記載の方
法。 - 【請求項２１】 強誘電性メモリ回路を形成するに当
り、 基板の活性領域に下部電極構造を形成する工程と、 前記下部電極上に強誘電体層を設ける工程と、 第一のアニールをオゾン雰囲気中で行う工程と、 前記強誘電体層上に上部電極を設ける工程と、 前記上部電極を画成する工程と、 第二のアニールを行う工程と、 前記下部電極を画成する工程と、 第三のアニールを行う工程と、 前記上部電極、前記強誘電体層、前記下部電極上にガラ
ス層を設ける工程と、 前記ガラス層に前記上部電極及び前記下部電極へ達する
個別のコンタクト窓をそれぞれ画成する工程と、 第四のアニールを行う工程と、 前記ガラス層に前記基板へ達する別のコンタクト窓を画
成する工程と、 前記ガラス層上及びそれぞれの前記コンタクト窓内に金
属配線層を形成する工程と、 前記金属配線層を画成する工程と、 第五のアニールを行う工程とを含むことを特徴とする強
誘電性メモリ回路の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US84137092A | 1992-02-25 | 1992-02-25 | |
| US07/841370 | 1992-02-25 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000043310A Division JP3692890B2 (ja) | 1992-02-25 | 2000-02-21 | 強誘電性メモリ回路の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613565A true JPH0613565A (ja) | 1994-01-21 |
| JP3350996B2 JP3350996B2 (ja) | 2002-11-25 |
Family
ID=25284697
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03583893A Expired - Lifetime JP3350996B2 (ja) | 1992-02-25 | 1993-02-24 | 強誘電性メモリ回路の形成方法及び強誘電性コンデンサの形成方法 |
| JP2000043310A Expired - Lifetime JP3692890B2 (ja) | 1992-02-25 | 2000-02-21 | 強誘電性メモリ回路の形成方法 |
| JP2004338232A Expired - Lifetime JP3960331B2 (ja) | 1992-02-25 | 2004-11-22 | 強誘電体メモリ回路の形成方法 |
| JP2005088220A Withdrawn JP2005191602A (ja) | 1992-02-25 | 2005-03-25 | 強誘電体メモリ回路の形成方法および強誘電体メモリ回路 |
Family Applications After (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000043310A Expired - Lifetime JP3692890B2 (ja) | 1992-02-25 | 2000-02-21 | 強誘電性メモリ回路の形成方法 |
| JP2004338232A Expired - Lifetime JP3960331B2 (ja) | 1992-02-25 | 2004-11-22 | 強誘電体メモリ回路の形成方法 |
| JP2005088220A Withdrawn JP2005191602A (ja) | 1992-02-25 | 2005-03-25 | 強誘電体メモリ回路の形成方法および強誘電体メモリ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5374578A (ja) |
| EP (1) | EP0557937A1 (ja) |
| JP (4) | JP3350996B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000074727A (ko) * | 1999-05-25 | 2000-12-15 | 윤종용 | 오존 어닐링 공정을 이용한 강유전체 커패시터의 제조방법 |
| JP2001189433A (ja) * | 1999-12-28 | 2001-07-10 | Hyundai Electronics Ind Co Ltd | キャパシタを含む半導体メモリ素子製造方法 |
| US6495412B1 (en) | 1998-09-11 | 2002-12-17 | Fujitsu Limited | Semiconductor device having a ferroelectric capacitor and a fabrication process thereof |
| JP2004071759A (ja) * | 2002-08-05 | 2004-03-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2004342748A (ja) * | 2003-05-14 | 2004-12-02 | Toshiba Corp | 半導体装置の製造方法及び半導体装置の製造装置 |
| US6849166B2 (en) | 2002-02-01 | 2005-02-01 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric thin film element and its manufacturing method, thin film capacitor and piezoelectric actuator using same |
| KR100505605B1 (ko) * | 1998-06-15 | 2005-09-26 | 삼성전자주식회사 | 금속막-절연막-금속막 구조의 커패시터 제조방법 |
| JP2006066415A (ja) * | 2004-08-24 | 2006-03-09 | Oki Electric Ind Co Ltd | 強誘電体メモリの製造方法 |
| US7078288B2 (en) | 2004-08-24 | 2006-07-18 | Oki Electric Industry Co., Ltd. | Method of producing ferroelectric capacitor |
| JP2007214600A (ja) * | 2007-05-24 | 2007-08-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| WO2008023409A1 (fr) * | 2006-08-22 | 2008-02-28 | Fujitsu Microelectronics Limited | Procédé de fabrication d'un dispositif à semi-conducteur |
| JP2012084602A (ja) * | 2010-10-07 | 2012-04-26 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び基板処理装置システム |
Families Citing this family (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648114A (en) * | 1991-12-13 | 1997-07-15 | Symetrix Corporation | Chemical vapor deposition process for fabricating layered superlattice materials |
| DE69317940T2 (de) * | 1992-06-12 | 1998-11-26 | Matsushita Electronics Corp., Takatsuki, Osaka | Halbleiterbauelement mit Kondensator |
| JPH0685173A (ja) * | 1992-07-17 | 1994-03-25 | Toshiba Corp | 半導体集積回路用キャパシタ |
| JP3319869B2 (ja) * | 1993-06-24 | 2002-09-03 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5933316A (en) * | 1993-08-02 | 1999-08-03 | Motorola Inc. | Method for forming a titanate thin film on silicon, and device formed thereby |
| EP0738013B1 (en) | 1993-08-05 | 2003-10-15 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method of semiconductor device having a high dielectric constant capacitor |
| JP2875733B2 (ja) * | 1994-02-15 | 1999-03-31 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JP3119997B2 (ja) * | 1994-06-21 | 2000-12-25 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| US5566045A (en) * | 1994-08-01 | 1996-10-15 | Texas Instruments, Inc. | High-dielectric-constant material electrodes comprising thin platinum layers |
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| US5622893A (en) * | 1994-08-01 | 1997-04-22 | Texas Instruments Incorporated | Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes |
| US5489548A (en) * | 1994-08-01 | 1996-02-06 | Texas Instruments Incorporated | Method of forming high-dielectric-constant material electrodes comprising sidewall spacers |
| US5589284A (en) * | 1994-08-01 | 1996-12-31 | Texas Instruments Incorporated | Electrodes comprising conductive perovskite-seed layers for perovskite dielectrics |
| US5585300A (en) * | 1994-08-01 | 1996-12-17 | Texas Instruments Incorporated | Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes |
| US5554564A (en) * | 1994-08-01 | 1996-09-10 | Texas Instruments Incorporated | Pre-oxidizing high-dielectric-constant material electrodes |
| US5498569A (en) * | 1994-08-22 | 1996-03-12 | Ramtron International Corporation | Layered local interconnect compatible with integrated circuit ferroelectric capacitors |
| US5728603A (en) * | 1994-11-28 | 1998-03-17 | Northern Telecom Limited | Method of forming a crystalline ferroelectric dielectric material for an integrated circuit |
| US5576240A (en) * | 1994-12-09 | 1996-11-19 | Lucent Technologies Inc. | Method for making a metal to metal capacitor |
| US6204111B1 (en) | 1994-12-28 | 2001-03-20 | Matsushita Electronics Corporation | Fabrication method of capacitor for integrated circuit |
| CN1075243C (zh) * | 1994-12-28 | 2001-11-21 | 松下电器产业株式会社 | 集成电路用电容元件及其制造方法 |
| KR0161785B1 (ko) * | 1995-04-29 | 1998-12-01 | 주승기 | 강유전체 박막소자의 제조방법 |
| JP3076507B2 (ja) * | 1995-06-13 | 2000-08-14 | 松下電子工業株式会社 | 半導体装置、半導体集積回路装置及びその製造方法 |
| JP3246274B2 (ja) * | 1995-06-22 | 2002-01-15 | 松下電器産業株式会社 | 半導体装置 |
| JPH0969615A (ja) * | 1995-08-30 | 1997-03-11 | Sony Corp | 強誘電体薄膜の形成方法及び半導体素子のキャパシタ構造の作製方法 |
| US6004839A (en) * | 1996-01-17 | 1999-12-21 | Nec Corporation | Semiconductor device with conductive plugs |
| JP3027941B2 (ja) * | 1996-05-14 | 2000-04-04 | 日本電気株式会社 | 誘電体容量素子を用いた記憶装置及び製造方法 |
| KR0183868B1 (ko) * | 1996-05-25 | 1999-04-15 | 김광호 | 강유전체막 및 그의 형성방법 |
| US6115233A (en) * | 1996-06-28 | 2000-09-05 | Lsi Logic Corporation | Integrated circuit device having a capacitor with the dielectric peripheral region being greater than the dielectric central region |
| TW345723B (en) * | 1996-07-09 | 1998-11-21 | Hitachi Ltd | Semiconductor memory and process for producing the same |
| US5990507A (en) * | 1996-07-09 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor structures |
| US6251720B1 (en) * | 1996-09-27 | 2001-06-26 | Randhir P. S. Thakur | High pressure reoxidation/anneal of high dielectric constant materials |
| US5861328A (en) * | 1996-10-07 | 1999-01-19 | Motorola, Inc. | Method of fabricating GMR devices |
| JPH10209392A (ja) * | 1997-01-22 | 1998-08-07 | Sony Corp | 半導体メモリセル用キャパシタの電極及び半導体メモリセル用キャパシタ、並びに、それらの作製方法 |
| US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
| TW396454B (en) * | 1997-06-24 | 2000-07-01 | Matsushita Electrics Corporati | Semiconductor device and method for fabricating the same |
| JP3337622B2 (ja) * | 1997-07-16 | 2002-10-21 | 松下電器産業株式会社 | 選択的エッチング液及びそのエッチング液を用いた半導体装置の製造方法 |
| EP0893832A3 (en) * | 1997-07-24 | 1999-11-03 | Matsushita Electronics Corporation | Semiconductor device including a capacitor device and method for fabricating the same |
| US6200874B1 (en) * | 1997-08-22 | 2001-03-13 | Micron Technology, Inc. | Methods for use in forming a capacitor |
| JP3424900B2 (ja) * | 1997-10-24 | 2003-07-07 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| US6177351B1 (en) * | 1997-12-24 | 2001-01-23 | Texas Instruments Incorporated | Method and structure for etching a thin film perovskite layer |
| KR100444317B1 (ko) * | 1997-12-31 | 2004-10-14 | 주식회사 하이닉스반도체 | 로직 반도체소자의 캐패시터 형성방법 |
| KR100268453B1 (ko) * | 1998-03-30 | 2000-11-01 | 윤종용 | 반도체 장치 및 그것의 제조 방법 |
| ATE533178T1 (de) * | 1998-09-09 | 2011-11-15 | Texas Instruments Inc | Integrierter schaltkreis mit kondensator und diesbezügliches herstellungsverfahren |
| US6048740A (en) * | 1998-11-05 | 2000-04-11 | Sharp Laboratories Of America, Inc. | Ferroelectric nonvolatile transistor and method of making same |
| EP1138065A1 (de) * | 1998-11-06 | 2001-10-04 | Infineon Technologies AG | Verfahren zum herstellen einer strukturierten metalloxidhaltigen schicht |
| KR100505397B1 (ko) * | 1998-12-30 | 2006-05-16 | 주식회사 하이닉스반도체 | 반도체메모리소자의캐패시터제조방법 |
| KR100324601B1 (ko) * | 1998-12-30 | 2002-04-17 | 박종섭 | 계면의 특성 향상을 위한 강유전체 캐패시터 제조 방법 |
| US7022623B2 (en) | 1999-04-22 | 2006-04-04 | Micron Technology, Inc. | Method of fabricating a semiconductor device with a dielectric film using a wet oxidation with steam process |
| US6133086A (en) * | 1999-06-24 | 2000-10-17 | United Microelectronics Corp. | Fabrication method of a tantalum pentoxide dielectric layer for a DRAM capacitor |
| US7060584B1 (en) | 1999-07-12 | 2006-06-13 | Zilog, Inc. | Process to improve high performance capacitor properties in integrated MOS technology |
| US6313901B1 (en) * | 1999-09-01 | 2001-11-06 | National Semiconductor Corporation | Liquid crystal display fabrication process using a final rapid thermal anneal |
| KR100363081B1 (ko) * | 1999-09-16 | 2002-11-30 | 삼성전자 주식회사 | 박막 형성장치 |
| DE19959711A1 (de) * | 1999-12-10 | 2001-06-21 | Infineon Technologies Ag | Verfahren zur Herstellung einer strukturierten Metallschicht |
| US6603161B2 (en) * | 2000-03-10 | 2003-08-05 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and method for manufacturing the same |
| US6582972B1 (en) * | 2000-04-07 | 2003-06-24 | Symetrix Corporation | Low temperature oxidizing method of making a layered superlattice material |
| KR100351056B1 (ko) * | 2000-06-27 | 2002-09-05 | 삼성전자 주식회사 | 선택적 금속산화막 형성단계를 포함하는 반도체 소자의 제조방법 |
| US6682969B1 (en) | 2000-08-31 | 2004-01-27 | Micron Technology, Inc. | Top electrode in a strongly oxidizing environment |
| JP2002076293A (ja) * | 2000-09-01 | 2002-03-15 | Matsushita Electric Ind Co Ltd | キャパシタ及び半導体装置の製造方法 |
| JP4525889B2 (ja) * | 2002-08-14 | 2010-08-18 | セイコーエプソン株式会社 | 強誘電体メモリ、強誘電体メモリの製造方法、及び半導体装置の製造方法 |
| KR100532434B1 (ko) * | 2003-05-09 | 2005-11-30 | 삼성전자주식회사 | 반도체 메모리 소자의 커패시터 제조 방법 |
| US20040257861A1 (en) * | 2003-06-17 | 2004-12-23 | Berndt Dale F. | Method of incorporating magnetic materials in a semiconductor manufacturing process |
| WO2005074032A1 (ja) * | 2004-01-28 | 2005-08-11 | Fujitsu Limited | 半導体装置及びその製造方法 |
| KR100604845B1 (ko) | 2004-04-12 | 2006-07-26 | 삼성전자주식회사 | 질소를 포함하는 씨앗층을 구비하는 금속-절연체-금속캐패시터 및 그 제조방법 |
| JP4868200B2 (ja) * | 2004-09-22 | 2012-02-01 | ブラザー工業株式会社 | 圧電アクチュエータおよびインクジェットヘッドの製造方法 |
| US7449738B2 (en) * | 2004-10-29 | 2008-11-11 | Wisconsin Alumni Research Foundation | Strain-engineered ferroelectric thin films |
| JP4746357B2 (ja) * | 2005-06-09 | 2011-08-10 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2007149952A (ja) * | 2005-11-28 | 2007-06-14 | Fujitsu Ltd | 強誘電体キャパシタの形成方法および半導体装置の製造方法 |
| US7750173B2 (en) * | 2007-01-18 | 2010-07-06 | Advanced Technology Materials, Inc. | Tantalum amido-complexes with chelate ligands useful for CVD and ALD of TaN and Ta205 thin films |
| CN115734614A (zh) * | 2021-08-27 | 2023-03-03 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58163A (ja) * | 1981-06-25 | 1983-01-05 | Seiko Epson Corp | キヤパシタの製造方法 |
| US4441249A (en) * | 1982-05-26 | 1984-04-10 | Bell Telephone Laboratories, Incorporated | Semiconductor integrated circuit capacitor |
| US4589056A (en) * | 1984-10-15 | 1986-05-13 | National Semiconductor Corporation | Tantalum silicide capacitor |
| JPS62213148A (ja) * | 1986-03-13 | 1987-09-19 | Seiko Epson Corp | 半導体装置 |
| US5138520A (en) * | 1988-12-27 | 1992-08-11 | Symetrix Corporation | Methods and apparatus for material deposition |
| JPH02187061A (ja) * | 1989-01-13 | 1990-07-23 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| KR940006708B1 (ko) * | 1989-01-26 | 1994-07-25 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| IT1237894B (it) * | 1989-12-14 | 1993-06-18 | Sgs Thomson Microelectronics | Processo per la fabbricazione di circuiti integrati comprendenti componenti elettronici di due tipi diversi aventi ciascuno coppie di elettrodi ricavati dagli stessi strati di silicio policristallino e separati da dielettrici diversi |
| NL9000602A (nl) * | 1990-03-16 | 1991-10-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met geheugenelementen vormende condensatoren met een ferroelectrisch dielectricum. |
| US5142437A (en) * | 1991-06-13 | 1992-08-25 | Ramtron Corporation | Conducting electrode layers for ferroelectric capacitors in integrated circuits and method |
| US5142438A (en) * | 1991-11-15 | 1992-08-25 | Micron Technology, Inc. | Dram cell having a stacked capacitor with a tantalum lower plate, a tantalum oxide dielectric layer, and a silicide buried contact |
-
1993
- 1993-02-23 EP EP93102788A patent/EP0557937A1/en not_active Ceased
- 1993-02-24 JP JP03583893A patent/JP3350996B2/ja not_active Expired - Lifetime
- 1993-05-19 US US08/064,746 patent/US5374578A/en not_active Expired - Fee Related
-
2000
- 2000-02-21 JP JP2000043310A patent/JP3692890B2/ja not_active Expired - Lifetime
-
2004
- 2004-11-22 JP JP2004338232A patent/JP3960331B2/ja not_active Expired - Lifetime
-
2005
- 2005-03-25 JP JP2005088220A patent/JP2005191602A/ja not_active Withdrawn
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505605B1 (ko) * | 1998-06-15 | 2005-09-26 | 삼성전자주식회사 | 금속막-절연막-금속막 구조의 커패시터 제조방법 |
| US6495412B1 (en) | 1998-09-11 | 2002-12-17 | Fujitsu Limited | Semiconductor device having a ferroelectric capacitor and a fabrication process thereof |
| KR20000074727A (ko) * | 1999-05-25 | 2000-12-15 | 윤종용 | 오존 어닐링 공정을 이용한 강유전체 커패시터의 제조방법 |
| JP2001189433A (ja) * | 1999-12-28 | 2001-07-10 | Hyundai Electronics Ind Co Ltd | キャパシタを含む半導体メモリ素子製造方法 |
| US7115936B2 (en) | 2002-02-01 | 2006-10-03 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric thin film element and its manufacturing method, thin film capacitor and piezoelectric actuator using same |
| US6849166B2 (en) | 2002-02-01 | 2005-02-01 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric thin film element and its manufacturing method, thin film capacitor and piezoelectric actuator using same |
| JP2004071759A (ja) * | 2002-08-05 | 2004-03-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2004342748A (ja) * | 2003-05-14 | 2004-12-02 | Toshiba Corp | 半導体装置の製造方法及び半導体装置の製造装置 |
| JP2006066415A (ja) * | 2004-08-24 | 2006-03-09 | Oki Electric Ind Co Ltd | 強誘電体メモリの製造方法 |
| US7078288B2 (en) | 2004-08-24 | 2006-07-18 | Oki Electric Industry Co., Ltd. | Method of producing ferroelectric capacitor |
| US7232693B2 (en) | 2004-08-24 | 2007-06-19 | Oki Electric Industry Co., Ltd. | Method for manufacturing ferroelectric memory |
| WO2008023409A1 (fr) * | 2006-08-22 | 2008-02-28 | Fujitsu Microelectronics Limited | Procédé de fabrication d'un dispositif à semi-conducteur |
| JP2007214600A (ja) * | 2007-05-24 | 2007-08-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2012084602A (ja) * | 2010-10-07 | 2012-04-26 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び基板処理装置システム |
Also Published As
| Publication number | Publication date |
|---|---|
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