JPH05315961A - A/d conversion circuit - Google Patents
A/d conversion circuitInfo
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- JPH05315961A JPH05315961A JP11862892A JP11862892A JPH05315961A JP H05315961 A JPH05315961 A JP H05315961A JP 11862892 A JP11862892 A JP 11862892A JP 11862892 A JP11862892 A JP 11862892A JP H05315961 A JPH05315961 A JP H05315961A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はA/D変換回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D conversion circuit.
【0002】[0002]
【従来の技術】従来のA/D変換回路は、その一例のブ
ロック図が図2に示されるように、アナログ入力電圧V
i に対応して、利得可変増幅器10、増幅回路11、検
波器17および基準電圧源18を含む自動利得調整回路
9と、A/D変換器19とを備えて構成されている。な
お、増幅回路11は、コンデンサ12、増幅器13およ
び抵抗14〜16により形成されている。2. Description of the Related Art A conventional A / D conversion circuit has an analog input voltage V as shown in the block diagram of FIG.
Corresponding to i , an automatic gain adjustment circuit 9 including a variable gain amplifier 10, an amplification circuit 11, a detector 17, and a reference voltage source 18, and an A / D converter 19 are provided. The amplifier circuit 11 is composed of a capacitor 12, an amplifier 13, and resistors 14 to 16.
【0003】アナログ入力電圧Vi は、利得可変増幅器
10に入力されて増幅され、その出力電圧は増幅回路1
1に入力される。増幅回路11においては、基準電圧源
18より印加される基準電圧Vr を正のバイアス電圧と
して、利得可変増幅器10より出力されるアナログ電圧
が増幅器13により増幅されて、A/D変換器19のア
ナログ電圧入力端子53に入力され、同時に、検波器1
7の入力端子に入力される。検波器17においては、増
幅回路11により増幅されたアナログ電圧が検波され
て、その検波出力電圧は利得可変増幅器10に帰還さ
れ、利得可変増幅器10の利得が制御調整されて、増幅
回路11よりA/D変換器19の入力端子に入力される
アナログ電圧が一定レベルに維持される。また、A/D
変換器19の基準電圧入力端子54には、基準電圧源1
8による基準電圧Vr が供給されている。The analog input voltage V i is input to and amplified by the variable gain amplifier 10, and its output voltage is amplified by the amplifier circuit 1.
Input to 1. In the amplifier circuit 11, the analog voltage output from the variable gain amplifier 10 is amplified by the amplifier 13 with the reference voltage V r applied from the reference voltage source 18 as a positive bias voltage, and the analog voltage output from the A / D converter 19 is amplified. It is input to the analog voltage input terminal 53, and at the same time, the detector 1
7 is input to the input terminal. In the detector 17, the analog voltage amplified by the amplifier circuit 11 is detected, the detected output voltage is fed back to the variable gain amplifier 10, and the gain of the variable gain amplifier 10 is controlled and adjusted. The analog voltage input to the input terminal of the / D converter 19 is maintained at a constant level. Also, A / D
The reference voltage input terminal 54 of the converter 19 is connected to the reference voltage source 1
The reference voltage V r of 8 is supplied.
【0004】かくして、A/D変換器19においては、
アナログ電圧入力端子53および基準電圧入力端子54
に対する上記の入力電圧を受けて、アナログ入力電圧V
i に対応する所望のディジタル出力信号Vo が出力され
る。Thus, in the A / D converter 19,
Analog voltage input terminal 53 and reference voltage input terminal 54
Receiving the above input voltage for the analog input voltage V
The desired digital output signal Vo corresponding to i is output.
【0005】この従来例においては、A/D変換器19
の入力端子53に入力されるアナログ電圧のレベルは、
上述したように、自動利得調整回路9による出力電圧制
御作用を介して、入力されるアナログ電圧Vi のレベル
が変動する状態においても、出力電圧としては一定電圧
レベルのアナログ電圧として、A/D変換器18に入力
される。In this conventional example, the A / D converter 19
The level of the analog voltage input to the input terminal 53 of
As described above, even when the level of the input analog voltage V i fluctuates through the output voltage control action of the automatic gain adjustment circuit 9, the output voltage is A / D as an analog voltage of a constant voltage level. It is input to the converter 18.
【0006】[0006]
【発明が解決しようとする課題】上述した従来のA/D
変換回路においては、図2に示されるように、利得可変
増幅器10、増幅回路11、検波器17および基準電圧
源18を含んで構成される自動利得調整回路9が、A/
D変換器19に対する入力回路として設けられているた
めに、アナログ入力電圧Vi に付随して入力されるノイ
ズ電圧レベルが大きくなって、出力側におけるS/N比
が低下するという欠点があり、また、当該自動利得調整
回路の存在により、A/D変換回路の回路規模が大きく
なり、且つ複雑化されるという欠点がある。DISCLOSURE OF THE INVENTION The above-mentioned conventional A / D
In the conversion circuit, as shown in FIG. 2, an automatic gain adjustment circuit 9 including a variable gain amplifier 10, an amplification circuit 11, a detector 17 and a reference voltage source 18 is an A / A circuit.
Since it is provided as an input circuit to the D converter 19, there is a drawback that the noise voltage level input accompanying the analog input voltage V i becomes large and the S / N ratio at the output side is lowered. Further, the existence of the automatic gain adjustment circuit has a drawback that the circuit scale of the A / D conversion circuit becomes large and complicated.
【0007】[0007]
【課題を解決するための手段】本発明のA/D変換回路
は、A/D変換の対象とするアナログ入力電圧を増幅し
て出力し、当該アナログ増幅出力電圧を、所定のA/D
変換器のアナログ電圧入力端子に供給する増幅回路と、
前記増幅回路より出力されるアナログ増幅出力電圧を検
波して出力し、当該検波出力電圧を、前記A/D変換器
の基準電圧入力端子に供給するとともに、バイアス電圧
として前記増幅回路に供給する検波回路と、を少なくと
も前記A/D変換器に対する入力回路として備えて構成
される。An A / D conversion circuit of the present invention amplifies and outputs an analog input voltage to be A / D converted, and outputs the analog amplified output voltage to a predetermined A / D.
An amplifier circuit that supplies the analog voltage input terminal of the converter,
An analog amplified output voltage output from the amplifier circuit is detected and output, and the detected output voltage is supplied to the reference voltage input terminal of the A / D converter and supplied to the amplifier circuit as a bias voltage. And a circuit as an input circuit to at least the A / D converter.
【0008】[0008]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【0009】図1は本発明の一実施例を示すブロック図
である。図1に示されるように、本実施例は、コンデン
サ2、増幅器3および抵抗4〜6を含む増幅回路1と、
検波器7と、A/D変換器8とを備えて構成される。FIG. 1 is a block diagram showing an embodiment of the present invention. As shown in FIG. 1, in this embodiment, an amplifier circuit 1 including a capacitor 2, an amplifier 3, and resistors 4 to 6,
The detector 7 and the A / D converter 8 are provided.
【0010】図1において、入力されるアナログ電圧V
i は、増幅回路1に入力されて増幅され、その出力電圧
は、A/D変換器8のアナログ電圧入力端子51に入力
され、同時に検波器7の入力端子に入力される。検波器
7においては、増幅回路1より出力されるアナログ電圧
が検波されて、その検波出力電圧は増幅回路1のバイア
ス電圧として供給されるとともに、A/D変換器8の基
準電圧入力端子52に供給される。このような電圧入力
状態においては、A/D変換器8においては、基準電圧
入力端子52に入力される前記検波出力電圧をフル・レ
ンジとして、増幅回路1により増幅されてアナログ電圧
入力端子51に入力されるアナログ出力電圧が取込まれ
る。この場合、入力されるアナログ電圧Vi の電圧レベ
ルが変動している状態においても、前記検波出力電圧の
レベルが、このアナログ電圧Viのレベル変動に追随し
て変化するために、当該アナログ電圧Vi のレベル変動
の影響を受けることがなく、常時適正レベルのスケール
において、増幅回路1のアナログ出力電圧を取込むこと
ができる。これにより、上記の入力電圧に対応して、A
/D変換器8よりは、アナログ入力電圧Vi に対応して
適正にA/D変換されたディジタル出力Vo が出力され
る。In FIG. 1, the input analog voltage V
The i is input to and amplified by the amplifier circuit 1, and its output voltage is input to the analog voltage input terminal 51 of the A / D converter 8 and simultaneously to the input terminal of the detector 7. In the detector 7, the analog voltage output from the amplifier circuit 1 is detected, and the detected output voltage is supplied as the bias voltage of the amplifier circuit 1 and is supplied to the reference voltage input terminal 52 of the A / D converter 8. Supplied. In such a voltage input state, in the A / D converter 8, the detected output voltage input to the reference voltage input terminal 52 is set as a full range and is amplified by the amplifier circuit 1 to the analog voltage input terminal 51. The input analog output voltage is captured. In this case, even when the voltage level of the input analog voltage V i is fluctuating, the level of the detection output voltage changes following the level fluctuation of the analog voltage V i , so that the analog voltage V i is changed. The analog output voltage of the amplifier circuit 1 can always be taken in on the scale of an appropriate level without being affected by the level fluctuation of V i . As a result, A corresponding to the above input voltage
/ More D converter 8, proper A / D converted digital output V o corresponding to the analog input voltage V i is output.
【0011】なお、図3(a)、(b)および(c)に
示されるのは、それぞれ本実施例における、アナログ入
力電圧Vi 、それぞれA/D変換器8の基準電圧入力端
子52およびアナログ電圧入力端子51に入力される検
波出力電圧および増幅出力電圧の電圧波形図である。3 (a), 3 (b) and 3 (c) respectively show the analog input voltage V i and the reference voltage input terminal 52 of the A / D converter 8 in this embodiment, respectively. 6 is a voltage waveform diagram of a detection output voltage and an amplified output voltage input to an analog voltage input terminal 51. FIG.
【0012】[0012]
【発明の効果】以上説明したように、本発明は、アナロ
グ入力電圧の増幅出力電圧、および当該アナログ入力電
圧の検波出力電圧を、それぞれA/D変換器の入力端子
および基準電圧入力端子に入力することにより、従来の
自動利得調整回路が不要となって回路構成が簡略化され
るとともに、出力側におけるノイズ・レベルが低減され
て、S/N比が改善されるという効果がある。As described above, according to the present invention, the amplified output voltage of the analog input voltage and the detected output voltage of the analog input voltage are input to the input terminal and the reference voltage input terminal of the A / D converter, respectively. By doing so, there is an effect that the conventional automatic gain adjustment circuit is not required, the circuit configuration is simplified, the noise level on the output side is reduced, and the S / N ratio is improved.
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図2】従来例を示すブロック図である。FIG. 2 is a block diagram showing a conventional example.
【図3】前記一実施例における各部の電圧波形図であ
る。FIG. 3 is a voltage waveform diagram of each part in the one embodiment.
1、11 増幅回路 2、12 コンデンサ 3、13 増幅器 4〜6、14〜16 抵抗 7、17 検波器 8、19 A/D変換器 9 自動利得調整回路 10 利得可変増幅器 18 基準電圧源 1, 11 Amplification circuit 2, 12 Capacitor 3, 13 Amplifier 4-6, 14-16 Resistor 7, 17 Detector 8, 19 A / D converter 9 Automatic gain adjustment circuit 10 Gain variable amplifier 18 Reference voltage source
Claims (1)
圧を増幅して出力し、当該アナログ増幅出力電圧を、所
定のA/D変換器のアナログ電圧入力端子に供給する増
幅回路と、 前記増幅回路より出力されるアナログ増幅出力電圧を検
波して出力し、当該検波出力電圧を、前記A/D変換器
の基準電圧入力端子に供給するとともに、バイアス電圧
として前記増幅回路に供給する検波回路と、 を少なくとも前記A/D変換器に対する入力回路として
備えることを特徴とするA/D変換回路。1. An amplifier circuit that amplifies and outputs an analog input voltage to be A / D converted, and supplies the analog amplified output voltage to an analog voltage input terminal of a predetermined A / D converter, A detection circuit that detects and outputs an analog amplification output voltage output from an amplification circuit, supplies the detection output voltage to a reference voltage input terminal of the A / D converter, and supplies the detection voltage as a bias voltage to the amplification circuit. And at least as an input circuit to the A / D converter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11862892A JPH05315961A (en) | 1992-05-12 | 1992-05-12 | A/d conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11862892A JPH05315961A (en) | 1992-05-12 | 1992-05-12 | A/d conversion circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315961A true JPH05315961A (en) | 1993-11-26 |
Family
ID=14741243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11862892A Pending JPH05315961A (en) | 1992-05-12 | 1992-05-12 | A/d conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315961A (en) |
-
1992
- 1992-05-12 JP JP11862892A patent/JPH05315961A/en active Pending
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