[go: up one dir, main page]

JP7539419B2 - コンピュートインメモリビットセル - Google Patents

コンピュートインメモリビットセル Download PDF

Info

Publication number
JP7539419B2
JP7539419B2 JP2021576474A JP2021576474A JP7539419B2 JP 7539419 B2 JP7539419 B2 JP 7539419B2 JP 2021576474 A JP2021576474 A JP 2021576474A JP 2021576474 A JP2021576474 A JP 2021576474A JP 7539419 B2 JP7539419 B2 JP 7539419B2
Authority
JP
Japan
Prior art keywords
signal line
transistor
coupled
bit cell
bitcell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021576474A
Other languages
English (en)
Other versions
JP2022539328A (ja
JPWO2021002990A5 (ja
Inventor
ワン、ジョンゾー
リ、シャー
ル、イエ
ガオ、イエンドン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2022539328A publication Critical patent/JP2022539328A/ja
Publication of JPWO2021002990A5 publication Critical patent/JPWO2021002990A5/ja
Application granted granted Critical
Publication of JP7539419B2 publication Critical patent/JP7539419B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
    • G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/048—Activation functions
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Health & Medical Sciences (AREA)
  • Biophysics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Molecular Biology (AREA)
  • General Health & Medical Sciences (AREA)
  • Neurology (AREA)
  • Evolutionary Computation (AREA)
  • Data Mining & Analysis (AREA)
  • Computational Linguistics (AREA)
  • Artificial Intelligence (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Memory System (AREA)
  • Dram (AREA)

Description

関連出願の相互参照
[0001] 本特許出願は、その両方が本出願の譲受人に譲渡され、その全体が参照により本明細書に明確に組み込まれる、２０１９年７月３日に出願された「ＣＯＭＰＵＴＥ－ＩＮ－ＭＥＭＯＲＹ ＢＩＴ ＣＥＬＬ」と題する仮出願番号第６２／８７０，６５０号、および２０１９年１２月６日に出願された「ＣＯＭＰＵＴＥ－ＩＮ－ＭＥＭＯＲＹ ＢＩＴ ＣＥＬＬ」と題する非仮出願第１６／７０６，４２９号の利益を主張する。
[0002] 本開示は、一般に、ビットセル（bit cell）に関し、より詳細には、限定はしないが、電荷共有（charge sharing）コンピュートインメモリ（ＣＩＭ：Compute In Memory）ビットセルに関する。
[0003] コンピューティングシステムがより複雑になるにつれて、コンピューティングシステムは、動作中により大きい量のデータを処理する。これは、ストレージデバイス中のデータの検索およびストレージに関わる課題をもたらす。たとえば、コンピューティングシステムは、複数のレイヤの計算ノードを使用し、ここで、より深いレイヤは、上位レイヤによって実行された計算（compute）の結果に基づいて計算を実行する。これらの計算は、時々、一般に、パラメータ、入力データ、および重みに対して実行される積和（ＭＡＣ：multiply and accumulate）演算を用いて計算されるベクトルのドット積および絶対差の計算に依拠し得る。これらの複雑なコンピューティングシステム動作が多くのそのようなデータ要素を含み得るので、これらのデータ要素は、一般に、ＭＡＣ演算を実行する処理要素とは別個のメモリ中に記憶される。
[0004] プロセッサ内での演算の計算は、一般に、プロセッサとデータを記憶するために使用されるメモリリソースとの間でのデータの転送よりも数桁速い。キャッシュ中でプロセッサのより近くにすべてのデータを配置することは、極近傍キャッシュ（close proximity caches）の大きいデータ容量の必要のために大多数の実践システムについて極めて費用がかかる。したがって、データが処理要素とは別個のメモリ中に記憶されるときのデータの転送は、コンピューティングシステムの計算のための主要なボトルネックになる。データセットはサイズが増加するので、別々に位置するメモリと処理要素との間でデータを移動するためにコンピューティングシステムが使用する時間および電力／エネルギーは、計算を実際に実行するために使用される時間および電力の倍数になり得る。したがって、コンピューティング動作において使用するためのデータを転送することを低減または回避するコンピューティングシステムの必要が存在する。
[0005] したがって、本明細書によって提供される方法、システムおよび装置を含む従来の手法の欠陥を克服するシステム、装置、および方法が必要である。
[0006] 以下は、本明細書で開示される装置および方法に関連付けられる１つまたは複数の態様および／または例に関する簡略化された概要を提示する。したがって、以下の概要は、すべての企図される態様および／または例に関連する広範な概要と見なされるべきではなく、また、以下の要約は、すべての企図される態様および／または例に関連する主要または重要な要素を特定するための、または任意の特定の態様および／または例に関連付けられる範囲を描くものと見なされるべきではない。したがって、以下の概要は、本明細書で開示される装置および方法に関連する１つまたは複数の態様および／あるいは例に関連する特定の概念を、以下に提示される詳細な説明に先立って簡略化した形で提示するための唯一の目的を有する。
[0007] 一態様では、ビットセル回路（bit cell circuit）は、システム電圧（system voltage）とグランド（ground）とに結合されたビットセルと、ビットセルに結合された第１の信号線（first signal line）と、ビットセルに結合された第２の信号線（second signal line）と、ビットセルに結合された第３の信号線（third signal line）と、ビットセルに結合された第４の信号線（fourth signal line）と、第１の読取り信号線（first read signal line）と、ビットセルの出力（output）と、第１の読取りビット線（first read bit line）とに結合された読取りトランジスタ（read transistor）と、ビットセル出力とシステム電圧とに結合されたキャパシタとを備える。
[0008] 別の態様では、ビットセル回路は、システム電圧とグランドとに結合されたビットセルと、ビットセルに結合された第１の信号線と、ビットセルに結合された第２の信号線と、ビットセルに結合された第３の信号線と、ビットセルに結合された第４の信号線と、第１の読取り信号線と、ビットセルの出力と、グランドとに結合された読取りトランジスタと、ビットセル出力と読取りビット線とに結合されたキャパシタとを備える。
[0009] さらに別の一態様では、ビットセル回路は、システム電圧とグランドとに結合されたビットセルと、ビットセルに結合された第１の信号線と、ビットセルに結合された第２の信号線と、ビットセルに結合された第３の信号線と、ビットセルに結合された第４の信号線と、第１の読取り信号線と、ビットセルの出力と、書込みビット線バー（write bit line bar）とに結合された読取りトランジスタと、第３の信号線と第４の信号線とに結合された書込みビット線（write bit line）と、ビットセル出力と読取りビット線とに結合されたキャパシタとを備える。
[0010] さらに別の態様では、ビットセル回路を動作させるための方法は、ビットセル回路を初期状態（initial state）にリセットすることと、第１の信号線に第１の電圧信号（first voltage signal）を印加することと、第２の信号線に第２の電圧信号（second voltage signal）を印加することと、ビットセル回路の出力に第１の読取りビット線を結合することと、第１の読取りビット線の電圧レベル（voltage level）をサンプリングすることとを備える。
[0011] 本明細書で開示される装置および方法に関連付けられる他の特徴および利点は、添付の図面および詳細な説明に基づいて当業者には明らかであろう。
[0012] 本開示の態様とその付随する利点の多くのより完全な評価は、本開示を限定するためではなく単に例示するために提示される添付の図面に関連して考察されるときに、以下の詳細な説明を参照することでよりよく理解されれば、容易に得られるであろう。
[0013] 本開示のいくつかの例による、例示的なＣＩＭビットセルアレイ（bit cell array）を示す図。 [0014] 本開示のいくつかの例による、例示的なＣＩＭメモリタイプ（memory type）を示す図。 [0015] 本開示のいくつかの例による、例示的なＳＲＡＭ ＣＩＭメモリタイプを示す図。 [0016] 本開示のいくつかの例による、ビットセルとシステム電圧との間に内部キャパシタ（internal capacitor）をもつ例示的なＸＮＯＲ ＣＩＭビットセルを示す図。 [0017] 本開示のいくつかの例による、ビットセルと読取りビット線との間に内部キャパシタをもつ例示的なＸＮＯＲ ＣＩＭビットセルを示す図。 [0018] 本開示のいくつかの例による、ビットセルと読取りビット線と別個の書込みビット線（separate write bit line）との間に内部キャパシタをもつ例示的なＸＮＯＲ ＣＩＭビットセルを示す図。 [0019] 本開示のいくつかの例による、ビットセルとシステム電圧との間に内部キャパシタをもつ例示的な電荷共有ＣＩＭビットセルアレイを示す図。 [0020] 本開示のいくつかの例による、ビットセルと読取りビット線との間に内部キャパシタをもつ例示的な電荷共有ＣＩＭビットセルアレイを示す図。 [0021] 本開示のいくつかの例による、ビットセル回路を動作させるための例示的な部分的な方法を示す図。 [0022] 本開示のいくつかの例による、例示的なモバイルデバイスを示す図。 [0023] 本開示のいくつかの例による、上述の集積デバイス、半導体デバイス、集積回路、ダイ（die）、インターポーザ（interposer）、パッケージまたはパッケージオンパッケージ（ＰｏＰ：package-on-package）のいずれかに統合され得る様々な電子デバイスを示す図。
[0024] 一般的な慣習に従って、図面によって示された特徴は、縮尺に合わせて描かれていない場合がある。したがって、示された特徴の寸法は、明瞭さのために任意に拡張または縮小され得る。一般的な慣習に従って、図面の一部は明瞭さのために簡素化されている。したがって、図面は、特定の装置または方法のすべての構成要素を示しているとは限らない場合がある。さらに、同様の参照番号は、明細書および図の全体にわたって同様の特徴を示している。
[0025] 本明細書で開示する例示的な方法、装置、およびシステムは、従来の方法、装置、およびシステムならびに他の前に識別されていない要求の短所を緩和する。たとえば、（インメモリコンピュートまたはプロセスインメモリとしても知られる）電荷共有コンピュートインメモリ（ＣＩＭ）は、排他的ＯＲ（ＸＮＯＲ）出力ノードとシステム電圧との間に内部キャパシタをもつＸＮＯＲ ＣＩＭビットセルの補足（complement）を備え得る。別の例では、（スイッチ静電容量ベースのまたはより一般的に電荷ベースのＣＩＭとしても知られる）電荷共有ＣＩＭは、ＸＮＯＲ出力ノードと読取りビット線との間に内部キャパシタをもつＸＮＯＲビットセルを備え得る。そのような例では、ＣＩＭ回路は、ＸＮＯＲビットセルのための専用の書込みポートの必要を除去し、フローティングノード（floating node）を回避する内部キャパシタにおいて一定の電圧を生成するためにＸＮＯＲ ＣＩＭビットセルのために送信ゲートを使用し得、４つの信号線垂直ピンと２つの水平（読取りビット線（ＲＢＬ：read bit line）および読取りワード線（ＲＷＬ：read word line））ピンのみを使用する従来のＸＮＯＲビットセルよりも小さいセルである。さらに別の例では、電荷共有ＣＩＭは、ＸＮＯＲと別個の書込みビット線をもつ読取りビット線と書込みビット線バーとの間に内部キャパシタをもつＸＮＯＲ ＣＩＭビットセルを備え得る。この例では、ＣＩＭ回路は、ＳＲＡＭ書込みポートＢＬおよびＢＬＢを除去し、６Ｔ ＳＲＡＭを使用せず、フローティングノードを回避する内部キャパシタにおいて一定の電圧を生成するために別個の書込みビット線（ＷＢＬ：write bit line）および書込みビット線バー、（ＷＢＬＢ－書込みビット線の補足）および書込みワード線（ＷＷＬ：write word line）を使用し得、５つの信号線ピンと、１つの（ＷＢＬ）水平ピンと、２つの（ＲＢＬおよびＷＢＬＢ）垂直ピンとのみを使用する従来のＸＮＯＲ ＣＩＭビットセルよりも小さいセルである。
[0026] 本明細書で説明される例示的なＣＩＭ回路は、データ移動のためのエネルギーを低減することと、コンピューティングシステム中で消費されるデータのための有効なメモリ帯域幅を増加させることとの両方を行う。例示的なＣＩＭ回路は、ホストプロセッサにデータを送る必要なしにメモリセル（たとえば、ビットセル）のアレイ内に局所的に記憶されたベクトルのドット積および絶対差などの演算を実行することができる。例示的なＣＩＭ回路は、ホストプロセッサによる計算における入力のためにメモリからデータを断続的に移動することと比較してより高いパフォーマンスとより低いエネルギーとを依然として与えながらドット積演算または重み行列のためにより高いスループットを使用可能にするためにＣＩＭ回路内でＭＡＣ演算を実行し得る。例示的なＣＩＭ回路は、単に未加工のまたは未処理のデータを戻す代わりに計算結果を戻す処理を実行するためにローカルメモリプロセッサを含み得る。いくつかの例では、ＣＩＭ回路中のプロセッサは、メモリアレイ（memory array）の列の選択されたビットセルからの電荷または電流に基づいてＭＡＣ値を計算し、メモリアレイもＣＩＭ回路中に含まれる。略称「ＭＡＣ」は、一般に、２つの値の乗算と一連の乗算の累算とを含む演算を指す乗累算、乗算／累算、または乗算器累算器を指すことができることに留意されたい。
[0027] いくつかの例によれば、ＣＩＭ回路の使用は、システムメモリとコンピュートリソースとの間で一般に転送されるデータの量を低減する。データ移動の低減は、ＣＩＭ回路の使用のためでない場合に制限されるメモリ帯域幅であり得るアルゴリズムの実行を加速する。データ移動の低減はまた、コンピューティングデバイス内でのデータ移動に関連する全体的なエネルギー消費量を低減する。いくつかの例では、ＣＩＭ回路の処理要素は、ＣＩＭ回路中に含まれるアレイのビットセルの１つまたは複数の列に対する電流加算の使用を介してＭＡＣ値を計算し得る。これらの例では、電流加算は、１）複数のビットセルパスゲート（ＰＧ：pass gate）が、アクセスされたビットセルを有する列のプリチャージされたビット線を同時にプルダウンすることと、２）最後のビット線電圧をアナログ出力値として解釈することとを行うことを含み得る。
[0028] 限定はしないが、ディープラーニング技法などの機械学習を使用するコンピュータ人工知能（ＡＩ）を含むＣＩＭビットセルアレイのための多くの有用な適用例がある。ディープラーニングでは、ニューラルネットワーク（neural network）として編成されるコンピューティングシステムは、前の計算されたデータとの入力データの一致の統計的な可能性を計算する。ニューラルネットワークは、入力を「トレーニングされた」データと比較するためにデータの分析を可能にする複数の相互接続された処理ノードを指す。トレーニングされたデータは、入力データを比較するために使用すべきモデルを生じるための知られているデータのプロパティの計算分析を指す。ＡＩおよびデータトレーニングの適用例の一例は、物体認識に発見され、ここで、システムは、人の顔などの入力物体を識別するために統計分析を実行するために使用され得るパターンを決定するために多くの（たとえば、数千以上の）画像のプロパティを分析する。そのようなニューラルネットワークは、入力データおよび重みに対して実行されるＭＡＣ演算に依拠する複数のレイヤの計算ノードを用いて新しいデータ（入力データ「ワード」）に対して計算を実行するために「重み」を計算し得る。たとえば、ＣＩＭビットセルアレイは、ニューラルネットワーク（たとえば、ニューラルプロセッシングユニット（ＮＰＵ：neural processing unit））のためのハードウェアアクセラレータとして使用され得る。
[0029] 「接続された（connected）」、「結合された（coupled）」、またはその変形の用語は、要素間における、直接的または間接的のいずれかの任意の接続または結合を意味するものであり、中間要素を介して「接続された」または「結合された」２つの要素の間において中間要素の存在を包含する場合があることに注意するべきである。また、本明細書で使用する「結合された」または「接続された」は、別段に記載されていない限り電気的に結合されたまたは電気的に接続されたことを意味することを理解されたい
[0030] 「システム電圧（system voltage）」および「グランド（ground）」という用語が回路の電圧状態を指すことに留意されたい。５ボルトの動作電源に結合された回路では、たとえば、システム電圧（３．５ボルトから５ボルト）は、「高い（high）」論理状態を示し、一方、グランド（０ボルトから１．５ボルト）は、「低い（low）」論理状態を示す。システム電圧に関して、本明細書で使用されるシステム電圧は、ビットセルまたはメモリアレイの動作電圧を指す（時々、デバイスまたはシステムが動作するように設計された公称電圧を指した）ことを理解されたい。たとえば、メモリビットセルは、プロセッサをもつシステム中に常駐し得、ここにおいて、メモリビットセルは、１．５ボルトのシステム電圧（動作電圧）を有し、一方、プロセッサは、３．３ボルトのシステム電圧（動作電圧）を有する。この例では、プロセッサ信号は、メモリビットセルに印加されるときに３．３ボルトのシステム電圧から１．５ボルトのシステム電圧に低減された電圧であることが当技術分野ではよく理解される。したがって、本明細書で使用されるシステム電圧は、別段に明記されていない限りメモリアレイまたはビットセルのシステムまたは動作電圧に印加される。
[0031] 図１は、例示的なＣＩＭビットセルアレイを示す。図１に示されているように、ＣＩＭビットセルアレイ１００は、アレイに構成される複数のビットセルＷ１１～Ｗｎｍと、第１のアクティベーション入力（activation input）Ｘ１と、第２のアクティベーション入力Ｘ２と、ｎ番目のアクティベーション入力Ｘｎと、第１の出力Ｙ１と、第２の出力Ｙ２と、ｍ番目の出力Ｙｍとを含み得る。第１のアクティベーション入力Ｘ１は、第１の信号線（ワード線（word line）－ＷＬ１）に結合され、第２のアクティベーション入力Ｘ２は、第２の信号線（ワード線－ＷＬ２）に結合され、ｎ番目のアクティベーション入力Ｘｎは、ｎ番目の信号線（ワード線－ＷＬｎ）に結合される。第１の出力Ｙ１は、第１のビット線（ＢＬ１）とアナログデジタル変換器（ＡＤＣ）とに結合され、第２の出力Ｙ２は、第２のビット線（ＢＬ２）とＡＤＣとに結合され、ｍ番目の出力Ｙｍは、ｍ番目のビット線（ＢＬｍ）とＡＤＣとに結合される。
[0032] ビットセルＷ１１～Ｗｎｍの各々は、重みに対応する値を記憶する。アクティベーション信号（アクティベーション（Ｘｎ））は、それぞれのワード線（ＷＬｎ）上の電圧パルスによって駆動され、乗算は、各ビットセル（Ｗ１１～Ｗｎｍ）において起こり、結果は、ビット線（ＢＬｍ）に出力される。各ビット線（ＢＬ１、ＢＬ２、ＢＬｍ）は、各ビットセルの出力を合計し（各ビットセルの出力は、それぞれのビット線に電圧を追加し）、それぞれのＡＤＣに結果をパスし、ＡＤＣは、ｙｊ＝Σｗｉｊｘｉに従って各ＢＬ結果をデジタル値に変換する。乗算は、ベクトル行列演算の結果として行われる。たとえば、最上位ビット（ＭＳＢ）が最上位の第１の信号線（ＷＬ１）であり、最下位ビット（ＬＳＢ）が最下位のｎ番目の信号線（ＷＬｎ）であり、一方、最右列が最上位の列であり、最左列が最下位の列であるように、データは、列メジャー形式でセルアレイ１００中に記憶され得る。人工ニューラルネットワークでは、たとえば、行列要素Ｗ１１～Ｗｎｍは、ニューロン間の重みまたはシナプスに対応する。各ビットセルＷ１１～Ｗｎｍは、特定の信号線（ＷＬ１～Ｗｌｎ）のためのデータワードに対応する値（１または０）を記憶し得る。信号線の特定の組合せをアクティブ化することによって、ベクトル行列乗算演算が実行され得る。論理「１」を記憶するそれぞれのアクティブ化されたビットセルＷ１１～Ｗｎｍは、アクティブ化されたビットセルのそれぞれのビット線（ＢＬ１～ＢＬｍ）に対して何らかの電圧レベルを与えることになる（たとえば、ビットセル電圧が１ボルトである場合、ビットセルは、１０または２０ミリボルトなどの１ボルト未満を与え得る）。論理「０」を記憶するそれぞれのアクティブ化されたビットセルＷ１１～Ｗｎｍは、アクティブ化されたビットセルのそれぞれのビット線（ＢＬ１～ＢＬｍ）に対していかなる電位も与えないことになる。各ビット線（ＢＬ１～ＢＬｍ）のためのＡＤＣは、ベクトル行列乗算演算の出力としてビット線上のアナログ電圧レベルをデジタル値に変換することになる。
[0033] 図２は、例示的なＣＩＭメモリタイプを示す。図２に示されているように、多くの様々なタイプのメモリがＣＩＭビットセルアレイのための候補である。図２は、フラッシュメモリ、相変化メモリ（ＰＣＭ：phase change memory）、抵抗性ランダムアクセスメモリ（ＲＲＡＭ（登録商標）：resistive random access memory）、および電荷共有スタティックランダムアクセスメモリ（ＣＳ－ＳＲＡＭ：charge sharing static random access memory）の４つの主要なタイプのビットセルの利益と欠点とを示す。図示のように、フローティングゲート中に記憶される電荷（フラッシュ）、ＧＳＴ（ＧｅＳｂＴｅ－ゲルマニウム、アンチモン、テルル）相変化（ＰＣＭ）、ＴＭＯ（遷移金属酸化物－ＲＲＡＭ）の抵抗スイッチ、およびＣＭＯＳラッチ（latch）の各タイプのメモリのためのストレージ機構が示される。「累算（Accumulation）」行に示されているように、最初の３つのメモリタイプが、電流累算（current accumulation）として示されており、４番目が、電荷累算（charge accumulation）として示されている。しかしながら、ＣＳ－ＳＲＡＭが電荷または電流累算器（charge or current accumulator）として構成され得ることを理解されたい（たとえば、図３を参照）。「プロセス制限（Process limitation）」行に示されているように、ＣＳ－ＳＲＡＭは、ノードサイズに対してプロセス制限を有さず、他のカテゴリにおける良好なパラメータとともに極めて高いＭＡＣエネルギー効率を有する。さらに、図３に示されているように、電荷累算器として構成されたＣＳ－ＳＲＡＭは、各ノードのサイズに対するプロセス制限の欠如に加えてノードの数に関して良好にスケーリングすることになる。したがって、ノードのサイズに対するプロセス制限の欠如ならびにＭＡＣエネルギー効率と、マルチレベルレイアウトの必要なしのマルチビットサポートとを用いて、ＣＳ－ＳＲＡＭは、様々な図示されたメモリタイプのうちでより良いパフォーマンスを提供する。
[0034] 図３は、例示的なＳＲＡＭ ＣＩＭメモリタイプを示す。図２に示されているように、ＣＳ－ＳＲＡＭメモリタイプは、ＣＩＭアレイにおいて使用するために他の可能なメモリタイプを上回る利益を提供する。図３に示されているように、ＳＲＡＭは、ビット線上での電流累算またはビット線上での電荷累算をもつＣＩＭビットセルアレイとして構成され得る。電流累算構成では、論理「１」をもつビットセルは、それぞれのビットラインに電流を与え、この電流は、アレイのそのビット線のための出力として読み取られる。プロセス、電圧、および温度（ＰＶＴ：process, voltage and temperature）の変動に対する感度の行に示されているように、電流累算構成は、異なる条件の下で信号タイミングの遅延を生じ得るＰＶＴ変動により敏感である。電流累算構成では、これらの変動ソースは、ＰＶＴ、しきい値電圧ミスマッチ（ＶｔＭＭ：Threshold Voltage Mismatch）、ＡＤＣオフセットおよび雑音を含む。対照的に、電荷累算構成は、ビットセルと、ＡＤＣオフセットと、雑音変動ソースとの間の容量ミスマッチのみの対象となる。エネルギー効率および線形性の行に示されているように、電荷累算構成は、電流累算構成よりも良いパフォーマンスを示す。さらに、ノードの数またはアレイのサイズは、プロセスノードのスケーラビリティ行に示されているように電流累算構成についてではなく電荷累算構成について良好にスケーリングする。さらに、電流累算構成は、累積電流を小さく保つような追加の課題と重要なタイミング問題とを有し、一方、電荷累算構成は、データ保持に関する課題のみを有し得る。したがって、図３で見られるように、電荷蓄積を使用するように構成されたＳＲＡＭは、様々なカテゴリにわたってより良いパフォーマンスを与え（すなわち、ＣＳ－ＳＲＡＭ）、ＣＳ－ＳＲＡＭをＣＩＭビットセルアレイのための良好な候補とする。
[0035] 図４は、本開示のいくつかの例による、ビットセルとシステム電圧との間に内部キャパシタをもつ例示的なＸＮＯＲビットセルを示す。図４に示されているように、ビットセル回路２００は、システム電圧２０４（たとえば、３．５ボルトから５ボルトの論理「１」）とグランド２０６（たとえば、０ボルトから１．５ボルトの論理「０」）とに結合されたビットセル２０２を含み得る。ビットセル回路２００はまた、ビットセル２０２に結合された第１の信号線２０８（プリチャージワード線１Ｐ、ＰＣＷＬ１Ｐ）と、ビットセル２０２に結合された第２の信号線２１０（プリチャージワード線２Ｐ、ＰＣＷＬ２Ｐ）と、ビットセル２０２に結合された第３の信号線２１２（プリチャージワード線１Ｎ、ＰＣＷＬ１Ｎ）と、ビットセル２０２に結合された第４の信号線２１４（プリチャージワード線２Ｎ、ＰＣＷＬ２Ｎ）と、第１の読取りワード線２１８に結合された読取りトランジスタ２１６と、ビットセル２０２の出力２２０と、第１の読取りビット線２２２と、ビットセル出力２２０およびシステム電圧２０４に結合されたキャパシタ２２４とを含み得る。
[0036] 図４に示されているように、ビットセル２０２は、第１の信号線２０８に結合された第１のトランジスタ（first transistor）２２６と、第２の信号線２１０に結合された第２のトランジスタ（second transistor）２２８と、第３の信号線２１２に結合された第３のトランジスタ（third transistor）２３０と、第４の信号線２１４に結合された第４のトランジスタ（fourth transistor）２３２とを含み得る。これらの４つのトランジスタ（four transistors）は、ビットセル２０２のための送信パスゲート（transmission pass gate）として動作するように構成される。当技術分野においてよく理解されるように、送信パスゲートは、両方向に導通することまたは制御信号によってブロックすることができるリレーと同様のアナログゲートである。図４に示されているように、第１のトランジスタ２２６と第２のトランジスタ２２８とは、弱「０」ではなく強「１」をパスし、第３のトランジスタ２３０と第４のトランジスタ２３２とは、弱「１」ではなく強「０」をパスする。図４に示されているように、第１のトランジスタ２２６は、Ｐ型トランジスタ（P type transistor）であり、第２のトランジスタ２２８は、Ｐ型トランジスタであり、第３のトランジスタ２３０は、Ｎ型トランジスタ（N type transistor）であり、第４のトランジスタ２３２は、Ｎ型トランジスタである。
[0037] 図４に示されているように、ビットセル２０２は、第５のトランジスタ２４０（Ｐ型）と、第６のトランジスタ２４２（Ｐ型）と、第７のトランジスタ２４４（Ｎ型）と、第８のトランジスタ２４６（Ｎ型）とを含み得る。ビットセル回路２００は、第１の内部ノード（Ｎ１）２３６と第２の内部ノード（Ｎ２）２３８とをもつ真理値表２３４をもつＸＮＯＲ論理デバイスとして構成される。ビットセル２０２は、ＳＲＡＭメモリセルであり得る。代替的に、トランジスタ２４０～２４６は、２つの交差結合インバータとして図示され得る（たとえば、図６を参照）。この単純なループは、当技術分野でよく知られているように時間とともに変化しない安定状態（論理「１」または論理「０」）をもつ双安定回路を作成する。
[0038] ビットセル２０２のコンテンツを読み取るために、トランジスタ２２６～２３２は、オンに／使用可能にされなければならず、トランジスタ２２６～２３２がそれらのそれぞれの信号線（すなわち、第１の信号線２０８、第２の信号線２１０、第３の信号線２１２、および第４の信号線２１４）からそれらのゲートに電圧を受けるとき、トランジスタ２２６～２３２は、導通状態になり、したがって、記憶された値が、読取りビット線２２２に送信される。ビットセル２０２が論理「１」を記憶する場合、ビットセル出力２２０は、読取りビット線２２２に電圧レベルを与えることになる。ビットセル２０２が論理「０」を記憶する場合、ビットセル出力２２０は、読取りビット線２２２に電圧レベルを与えないことになる。複数のビットセル２０２がアレイに構成されるとき（たとえば、図７を参照）、読取りビット線２２２は、論理「１」を記憶した各ビットセル２０２から電圧寄与を蓄積し、アレイの出力としてその累積電圧レベルを読み取ることになる。
[0039] 図５は、本開示のいくつかの例による、ビットセルと読取りビット線との間に内部キャパシタをもつ例示的なＸＮＯＲビットセルを示す。図５に示されているように、ビットセル回路３００は、キャパシタ３２４が、ビットセル出力３２０と第１の読取りビット線３２２との間に結合され、読取りトランジスタ３１６が、ビットセル３０２に結合され、第１の読取りワード線３１８を除いて、ビットセル回路２００と同様の要素を含む。。ＣＩＭビットセルアレイ内のこの構成では、選択された列上の第１の読取りワード線３１８は、内部キャパシタ３２４上に残っているあらゆる電圧を放電するためにオンにされ、左側のＰチャネル送信ゲート３２６または右側のＰチャネル送信ゲート３２８は、データ１または０に応じてオンにされ、所望のデータ状態がビットセル３０２に書き込まれる。いくつかの例では、セルサイズを最小化するために書込み支援が使用され得る。これは、第１の読取りワード線３１８のオーバードライブ、より低いシステム電圧３０４、ｎｃｈ ＰＣＷＬ１または２のオーバードライビングを含み得る。さらに、キャパシタ３２４は、書込み動作を助けるために第１の読取りビット線３２２のパルスを用いた第１の読取りビット線３２２による書込み支援のために使用され得る。
[0040] 図６は、本開示のいくつかの例による、ビットセルと読取りビット線と別個の書込みビット線との間に内部キャパシタをもつ例示的なＸＮＯＲ ＣＩＭビットセルを示す。図６に示されているように、ビットセル回路４００は、システム電圧４０４とグランド４０６とに結合されたビットセル４０２を含み得る。ビットセル回路４００はまた、ビットセル４０２に結合された第１の信号線４０８と、ビットセル４０２に結合された第２の信号線４１０と、ビットセル４０２に結合された第１の書込み信号線４１２と、ビットセル４０２に結合された第４の書込み信号線４１４と、第１の読取り信号線４１８に結合された読取りトランジスタ４１６と、ビットセル４０２の出力４２０と、第１の読取りビット線４２２と、ビットセル出力４２０および第１の読取りビット線４２２に結合されたキャパシタ４２４とを含み得る。ビットセル回路４００はまた、書込みビット線４７０と書込みビット線バー４７２とを含み得る。図６に示されているように、ビットセル４０２は、第２のインバータ（second inverter）４４８に交差結合された第１のインバータ（first inverter）４４６と、第１の信号線４０８に結合された第１のトランジスタ４２６と、第２の信号線４１０に結合された第２のトランジスタ４２８と、第３の信号線４１２に結合された第３のトランジスタ４３０と、第４の信号線４１４に結合された第４のトランジスタ４３２とを含み得る。図６に示されているように、第１のトランジスタ４２６は、Ｐ型トランジスタであり、第２のトランジスタ４２８は、Ｐ型トランジスタであり、第３のトランジスタ４３０は、Ｎ型トランジスタであり、第４のトランジスタ４３２は、Ｎ型トランジスタである。
[0041] 図７は、本開示のいくつかの例による、ビットセルとシステム電圧との間に内部キャパシタをもつ例示的な電荷共有ＣＩＭビットセルアレイを示す。図７に示されているように、ビットセル回路５００は、アレイに構成された第１のビットセル５０２（たとえば、ビットセル２０２）と、第２のビットセル５０４（たとえば、ビットセル２０２）と、第３のビットセル５０６（たとえば、ビットセル２０２）とを含み得る。各ビットセル５０２～５０６からの出力は、第１の読取りビット線５０８上で読み取られ、次いで、第１のＡＤＣ５１０によってデジタル信号に加算され変換され得る。図示のように、ポップカウント累算（popcount accumulation）は、第１の読取りビット線５０８にわたる電荷共有と第１の読取りビット線５０８の電圧レベルの第１のＡＤＣ５１０の読出しを含み得る。さらに、各ビットセルの両方の送信ゲートは、待機モードでの漏れを低減するためにオフにされ得る。ＣＩＭビットセルアレイ内のこの構成では、ＣＩＭビットセル行は、（典型的なＳＲＡＭにおける一度に１行ずつの代わりに）同時に読み取られ、一度に１行ずつ書き込まれ得る。たとえば、１行はＰＣＷＬ１ＰからＰＣＷＬ１Ｎによって定義され、第２の行は、ＰＣＷＬ２ＰからＰＣＷＬ２Ｎによって定義されるなどである。
[0042] 図８は、本開示のいくつかの例による、ビットセルと読取りビット線との間に内部キャパシタをもつ例示的な電荷共有ＣＩＭビットセルアレイを示す。図８に示されているように、ビットセル回路６００は、アレイに構成された第１のビットセル６０２（たとえば、ビットセル３０２）と、第２のビットセル６０４（たとえば、ビットセル３０２）と、第３のビットセル６０６（たとえば、ビットセル３０２）とを含み得る。各ビットセル６０２～６０６からの出力は、第１の読取りビット線６０８上で読み取られ、次いで、第１のＡＤＣ６１０によってデジタル信号に加算され変換され得る。さらに、グランド６１４に結合されたリセットスイッチ６１２は、ビットセル回路６００をリセットするために含まれ得る。図示のように、ＭＡＣ演算を実装する別の方法は、送信ゲートがオフのままである間に第１の読取りビット線６０８と各セルノードとをグランドにリセットすることを含み得る。アクティベーション入力は、ＸＮＯＲ演算中のそれぞれＰＣＷＬ Ｎ／Ｐを駆動し、ビットセル出力は、その結果システム電圧またはグランドのいずれかになり、一方、第１の読取りビット線６０８の電圧は、第１のＡＤＣ６１０による読出しになることになる。
[0043] 図８に示されているように、タイミング図６７０は、ビットセル回路６００のＣＩＭサイクル６７２を示す。最初のリセット位相６７４では、リセットスイッチ６１２は、図示のように、読取りワード線６８０が論理高に遷移し（すなわち、アクティブ化しまたはオンになり）、読取りビット線６８２が論理低に遷移した（すなわち、グランドに結合された）状態で、読取りビット線６８２を最初の状態（たとえば、グランド）にリセットするためにアクティブ化される。これの後に、ＭＡＣ演算位相６７６が続く。例示的なタイミングダイアグラフ６７０に示されているように、第１の信号線６８６（すなわち、ＰＣＷＬ１Ｐ）は、論理低状態に遷移するためにオンにされ、第２の信号線６８４（すなわち、ＰＣＷＬ１Ｎ）は、論理高状態に遷移するためにオンにされる。第１の信号線６８６と第２の信号線６８４とがオンにされた後、ビットセル６０２の出力６８８は、読取りビット線６８２の電圧レベルを増加するために（論理「１」として示される）読取りビット線６８２に結合される。第１のＡＤＣ６１０は、次いで、ＭＡＣ演算の値を読み取るためにサンプリングされ得る。この例における第１の信号線６８６および第２の信号線６８４などの信号線に印加される電圧信号は、望まれるＭＡＣ演算によるビットセル出力を生成するためにその信号線の入力状態（input state）に対応するように構成され得る。たとえば、論理「１」または「０」の電圧信号の組合せがビットセルのＸＮＯＲ出力を生じる図４の真理値表を参照されたい。
[0044] ＡＤＣにおいて電圧をサンプリングすることに関して、これは、ＡＤＣにおける瞬時電圧読取りまたは信号値を指す。ＡＤＣは、連続時間および連続振幅アナログ信号を離散時間および離散振幅デジタル信号に変換する。変換は、入力の量子化に関与し、したがって、それは、少量のエラーまたは雑音を必ず導入する。さらに、変換を連続的に実行する代わりに、ＡＤＣは、周期的に変換を行い、入力をサンプリングし、入力信号の許容可能な帯域幅を制限する。ＡＤＣのパフォーマンスは、主に、それの帯域幅と信号対雑音比（ＳＮＲ）とによって特徴づけられる。ＡＤＣの帯域幅は、それのサンプリングレートによって主に特徴づけられる。ＡＤＣのＳＮＲは、解像度、線形性および精度（量子化レベルが真のアナログ信号にどれくらい良好に一致するのか）、エイリアシングおよびジッタを含む多くのファクタによって影響を及ぼされる。ＡＤＣは、デジタル化される信号の帯域幅および必要とされるＳＮＲに一致するように選定される。ＡＤＣが、信号の帯域幅より２倍よりも大きいサンプリングレートで動作する場合、ナイキストシャノン標本化定理に従って、完全な再構成が可能である。量子化誤差の存在が、理想的なＡＤＣのＳＮＲさえも制限する。しかしながら、ＡＤＣのＳＮＲが入力信号のＳＮＲを超える場合、それの効果は、無視され、アナログ入力信号の本質的に完全なデジタル表現を生じ得る。
[0045] アナログ信号は時間的に連続しており、それは、これをデジタル値の流れに変換する必要がある。したがって、新しいデジタル値がアナログ信号からサンプリングされるレートを定義する必要がある。新しい値のレートは、変換器のサンプリングレートまたはサンプリング周波数と呼ばれる。連続的に変動する帯域制限された信号がサンプリングされ得（言い換えれば、時間Ｔ、サンプリング時間、の間隔での瞬時信号値が測定され、潜在的に記憶され）、次いで、元の信号が、補間公式によって離散時間値から再生される。この手順の精度は、サンプリングと量子化との組み合わされた効果によって規定される。高いＡＤＣ量子化器の解像度の限界では、シャノンナイキスト標本化定理は、サンプリングレートが信号の最高周波数の２倍よりも高い場合にのみ元の信号の忠実な再生が可能であることを暗示する。有限の量子化器の解像度の場合、最高周波数の２倍よりも低いサンプリングレートは、通常、最適なデジタル表現をもたらす。実際的なＡＤＣは瞬時変換を行うことができないので、入力値は、（変換時間と呼ばれる）変換器が変換を実行する時間中必ず一定に保持されなければならない。サンプルアンドホールドと呼ばれる入力回路は、たいていの場合、入力時のアナログ電圧を記憶するためにキャパシタを使用することと、入力からキャパシタを切断するために電子スイッチまたはゲートを使用することとによってこのタスクを実行する。多くのＡＤＣ集積回路は、サンプルアンドホールドサブシステムを内部的に含む。
[0046] 図９は、本開示のいくつかの例による、ビットセル回路を動作させるための例示的な部分的な方法を示す。図９に示されているように、部分的な方法９００は、ブロック９０２においてビットセル回路を初期状態にリセットすることで始まる。部分的な方法９００は、ブロック９０４において、第１の信号線に第１の電圧信号を印加することで続ける。部分的な方法９００は、ブロック９０６において、第２の信号線に第２の電圧信号を印加することで続ける。部分的な方法９００は、ブロック９０８において、ビットセル回路の出力に第１の読取りビット線を結合することで続ける。部分的な方法９００は、ブロック９１０において、第１の読取りビット線の電圧レベルをサンプリングすることで終わる。
[0047] 図１０は、本開示のいくつかの例による、例示的なモバイルデバイスを示す。次に図１０を参照すると、例示的な態様に従って構成されたモバイルデバイスのブロック図が示されており、全体的に１０００と称される。いくつかの態様では、モバイルデバイス１０００は、ワイヤレス通信デバイスとして構成され得る。図示のように、モバイルデバイス１０００は、いくつかの態様では本明細書で説明される方法を実装するように構成され得るプロセッサ１００１を含む。プロセッサ１００１は、当技術分野でよく知られているように命令パイプライン（instruction pipeline）１０１２と、バッファ処理ユニット（ＢＰＵ：buffer processing unit）１００８と、ブランチ命令キュー（ＢＩＱ：branch instruction queue）１０１１と、スロットラ（throttler）１０１０とを備えるよう示される。これらのブロックの他のよく知られている詳細（たとえば、カウンタ、エントリ、信頼性フィールド、加重和、コンパレータなど）は、明快のためにプロセッサ１００１のこのビューから省略されている。
[0048] プロセッサ１００１は、ダイ間またはチップ間リンクであり得るリンクを介してメモリ１０３２に通信可能に結合され得る。モバイルデバイス１０００はまた、ディスプレイコントローラ１０２６がプロセッサ１００１とディスプレイ１０２８とに結合された状態で、ディスプレイ１０２８とディスプレイコントローラ１０２６とを含む。
[0049] いくつかの態様では、図１０は、プロセッサ１００１に結合されたコーダ／デコーダ（ＣＯＤＥＣ）１０３４（たとえば、オーディオおよび／または音声ＣＯＤＥＣ）と、ＣＯＤＥＣ１０３４に結合されたスピーカ１０３６およびマイクロフォン１０３８と、ワイヤレスアンテナ１０４２およびプロセッサ１００１に結合された（モデムを含み得る）ワイヤレスコントローラ１０４０とを含み得る。
[0050] 上記のブロックのうちの１つまたは複数が存在する特定の態様では、プロセッサ１００１と、ディスプレイコントローラ１０２６と、メモリ１０３２と、ＣＯＤＥＣ１０３４と、ワイヤレスコントローラ１０４０とがシステムインパッケージまたはシステムオンチップデバイス１０２２中に含まれ得る。入力デバイス１０３０（たとえば、物理または仮想キーボード）と、電源１０４４（たとえば、バッテリ）と、ディスプレイ１０２８と、入力デバイス１０３０と、スピーカ１０３６と、マイクロフォン１０３８と、ワイヤレスアンテナ１０４２と、電源１０４４とは、システムオンチップデバイス１０２２の外部にあり得、インターフェースまたはコントローラなどのシステムオンチップデバイス１０２２の構成要素に結合され得る。
[0051] 図１０がモバイルデバイスを示すが、プロセッサ１００１およびメモリ１０３２はまた、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、コンピュータ、ラップトップ、タブレット、通信デバイス、モバイルフォン、または他の同様のデバイスに統合され得ることに留意されたい。
[0052] 図１１は、本開示のいくつかの例による、上述の集積デバイス、半導体デバイス、集積回路、ダイ、インターポーザ、パッケージまたはパッケージオンパッケージ（ＰｏＰ）のいずれかに統合され得る様々な電子デバイスを示す。たとえば、モバイルフォンデバイス１１０２と、ラップトップコンピュータデバイス１１０４と、固定ロケーション端末デバイス１１０６とは、本明細書で説明されるように集積デバイス１１００を含み得る。集積デバイス１１００は、たとえば、本明細書で説明される集積回路、ダイ、集積デバイス、集積デバイスパッケージ、集積回路デバイス、デバイスパッケージ、集積回路（ＩＣ）パッケージ、パッケージオンパッケージデバイスのいずれかであり得る。図１１に示されるデバイス１１０２、１１０４、１１０６は、例にすぎない。他の電子デバイスはまた、限定はしないが、モバイルデバイス、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応装置、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器などの固定ロケーションデータユニット、通信デバイス、スマートフォン、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、サーバ、ルータ、自動車両（たとえば、自律車両）中に実装される電子デバイス、またはデータもしくはコンピュータ命令を記憶または取り出す任意の他のデバイス、またはそれらの任意の組合せを含むデバイス（たとえば、電子デバイス）のグループを含む集積デバイス１１００を特徴づけ得る。
[0053] 本明細書で開示する様々な態様は、当業者によって記述および／または認識される構造、材料および／またはデバイスに対する機能的等価物として説明され得ることを諒解されよう。さらに、本明細書または特許請求の範囲に開示された方法、システム、および装置は、この方法のそれぞれの動作を実行するための手段を備えるデバイスによって実施され得る点に留意されたい。たとえば、一態様では、装置は、半導体手段（たとえば、図６の６２４を参照）と、半導体手段の周りに配設されるカプセル化するための手段、またはカプセル材手段（たとえば、図６の６２０を参照）とを備え得、ここにおいて、半導体手段の裏面が露出される。そのような装置は、半導体手段に結合された導電するための手段（たとえば、導電層６２６）をさらに含み得、導電するための手段は、複数の導電性ピラーバンプ（conductive pillar bump）を備え、ここにおいて、複数の導電性ピラーバンプのバンプ密度は５％よりも大きい。カプセル化するための手段またはカプセル材手段は、ＭＵＦプロセスを使用して複数の導電性バンプの間にさらに配設され得る。上述の態様は、単に例として与えられており、主張される様々な態様は、例として引用された特定の参照および／または例示に限定されないことを諒解されよう。
[0054] 図１～図１１に示されている構成要素、プロセス、特徴、および／または機能のうちの１つまたは複数は、単一の構成要素、プロセス、特徴または機能に再構成されるおよび／または組み合わされるか、あるいはいくつかの構成要素、プロセス、または機能に組み込まれ得る。また、本開示から逸脱することなく、追加の要素、構成要素、プロセス、および／または機能が追加され得る。また、本開示の図１～図１１およびそれの対応する説明は、ダイおよび／またはＩＣに限定されないことに留意されたい。いくつかの実装形態では、図１～図１１およびそれの対応する説明は、集積デバイスを製造、作成、提供、および／または生成するために使用され得る。いくつかの実装形態では、デバイスは、ダイ、集積デバイス、ダイパッケージ、集積回路（ＩＣ）、デバイスパッケージ、集積回路（ＩＣ）パッケージ、ウエハ、半導体デバイス、パッケージオンパッケージ（ＰｏＰ）デバイス、および／またはインターポーザを含み得る。
[0055] 「例示的」という語は、「例、事例、または例示の働きをすること」を意味するために本明細書で使用される。本明細書において「例示的」と記載されているあらゆる詳細は、他の例よりも有利であると解釈されるべきではない。同様に、「例（example）」という用語は、すべての例が論議された特徴、利点、または動作モードを含むことを意味しない。さらに、特定の特徴および／または構造は、１つまたは複数の他の特徴および／または構造と組み合わせられ得る。さらに、本明細書に記述された装置の少なくとも一部は、本明細書に記述された方法の少なくとも一部を実行するように構成され得る。
[0056] 本明細書で使用される用語は、特定の例を説明するためのものであり、本開示の例を限定するよう意図されていない。本明細書で使用される単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が別段に明確に示さない限り、複数形をも含むよう意図されている。さらに、本明細書で使用される「備える（comprise）」、「備える（comprising）」、「含む（include）」、および／または「含む（including）」という用語は、述べられた特徴、整数、行為、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、行為、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことを理解されよう。
[0057] 本明細書において「第１の（first）」、「第２の（second）」などの指示を使用する要素への言及は、それらの要素の数および／または順序を制限するものではない。むしろ、これらの指示は、２つ以上の要素および／または要素のインスタンスを区別する便利な方法として使用される。また、そうでないことが明記されていない限り、要素の組は、１つまたは複数の要素を備えることができる。
[0058] 情報および信号は、多種多様な技術および技法のいずれかを使用して表され得ることを、当業者は諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
[0059] 本出願に記載または図示されているものはいずれも、構成要素、動作、機能、利益、利点、または同等物が特許請求の範囲に記載されているかどうかにかかわらず、いかなる構成要素、動作、機能、利益、利点、または同等物も一般に公開することが意図されるものではない。
[0060] 本明細書に開示された例に関連して説明された方法、シーケンスおよび／またはアルゴリズムは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはその２つの組合せに直接組み込まれ得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、または非一時的タイプのメモリもしくは記憶媒体を含む当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化され得る。
[0061] いくつかの態様は、デバイスに関連して説明されているが、これらの態様はまた対応する方法の記述を構成することは言うまでもないので、デバイスのブロックまたは構成要素も、対応する方法動作として、または方法動作の特徴として理解されるべきである。それに類似して、方法動作に関連して、または方法動作として記載される態様はまた、対応するデバイスの対応するブロックまたは詳細または特徴の記述を構成する。方法動作の一部または全部は、たとえば、マイクロプロセッサ、プログラマブルコンピュータまたは電子回路などのハードウェア装置によって（またはハードウェア装置を使用して）実行され得る。いくつかの例では、最も重要な方法動作のいくつかまたは複数は、そのような装置によって実行され得る。
[0062] 上記の詳細な説明では、異なる特徴が例にまとめられていることがわかる。この開示の方法は、請求される例がそれぞれの請求項において明示的に言及されているよりも多くの特徴を有するという意図として理解されるべきではない。むしろ、本開示は、開示される個々の例のすべての特徴よりも少数を含み得る。したがって、以下の特許請求の範囲は、本明細書に組み込まれると見なされるべきであり、各請求項はそれ自体が別個の例として存在することができる。各請求項はそれ自体が別個の例として存在することができるが、従属請求項は請求項において１つまたは複数の請求項との特定の組合せを指すことができるが、他の例もまた、前記従属請求項と任意の別の従属請求項の主題との組合せ、または任意の特徴と他の従属請求項および独立請求項との組合せを包含する、または含むことができる点に留意されたい。特定の組合せが意図されていないことが明示的に表現されていない限り、そのような組合せが本明細書において提案される。さらに、たとえ前記請求項が独立請求項に直接依存していないとしても、請求項の特徴は別の任意の独立請求項に含まれ得ることもまた意図される。
[0063] さらに、いくつかの例では、個々の動作は、複数のサブ動作に細分されてもよく、複数のサブ動作を含み得る。そのようなサブ動作は、個々の動作の開示に含まれ得、個々の動作の開示の一部であり得る。
[0064] 前述の開示は本開示の例示的な例を示すが、添付の特許請求の範囲によって定義される本開示の範囲から逸脱することなしに、本明細書において様々な変更および修正が行われ得る点に留意されたい。本明細書に記載された開示の例による方法クレームの機能および／または動作は、任意の特定の順序で実行される必要はない。さらに、よく知られている要素は、本明細書に開示された態様および例の関連する詳細を不明瞭にしないために詳細に説明されず、または省略され得る。さらに、本開示の要素は、単数形で説明または請求されていることがあるが、単数形への限定が明示的に述べられていない限り、複数形が企図される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］ ビットセル回路であって、
システム電圧とグランドとに結合されたビットセルと、
前記ビットセルに結合された第１の信号線と、
前記ビットセルに結合された第２の信号線と、
前記ビットセルに結合された第３の信号線と、
前記ビットセルに結合された第４の信号線と、
第１の読取り信号線と、前記ビットセルの出力と、第１の読取りビット線とに結合された読取りトランジスタと、
前記ビットセル出力と前記システム電圧とに結合されたキャパシタと
を備えるビットセル回路。
［Ｃ２］ 前記ビットセルは、前記第１の信号線に結合された第１のトランジスタと、前記第２の信号線に結合された第２のトランジスタと、前記第３の信号線に結合された第３のトランジスタと、前記第４の信号線に結合された第４のトランジスタとを備える、［Ｃ１］に記載のビットセル回路。
［Ｃ３］ 前記ビットセルは、データビット（data bit）に対してラッチ機能を実行するために第１のインバータおよび第２のインバータとして構成された４つのトランジスタを備える、［Ｃ２］に記載のビットセル回路。
［Ｃ４］ 前記第１のトランジスタは、Ｐ型トランジスタであり、前記第２のトランジスタは、Ｐ型トランジスタであり、前記第３のトランジスタは、Ｎ型トランジスタであり、第４のトランジスタは、Ｎ型トランジスタである、［Ｃ２］に記載のビットセル回路。
［Ｃ５］ 前記読取りトランジスタはＮ型トランジスタである、［Ｃ１］に記載のビットセル回路。
［Ｃ６］ 前記ビットセル回路は、前記第１の信号線と、前記第２の信号線と、前記第３の信号線と、前記第４の信号線とに対してＸＮＯＲ演算を実行するように構成された、［Ｃ１］に記載のビットセル回路。
［Ｃ７］ 前記ビットセル回路は、ニューラルネットワークのメモリアレイ中での計算における電荷共有スタティックランダムアクセスメモリである、［Ｃ１］に記載のビットセル回路。
［Ｃ８］ 前記キャパシタは、前記出力がフロート（float）するのを防ぐためにグランドへの経路（path）を与える、［Ｃ１］に記載のビットセル回路。
［Ｃ９］ 前記ビットセル回路は、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定ロケーション端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、および自動車両中のデバイスからなるグループから選択されたデバイスに組み込まれる、［Ｃ１］に記載のビットセル回路。
［Ｃ１０］ ビットセル回路であって、
システム電圧とグランドとに結合されたビットセルと、
前記ビットセルに結合された第１の信号線と、
前記ビットセルに結合された第２の信号線と、
前記ビットセルに結合された第３の信号線と、
前記ビットセルに結合された第４の信号線と、
第１の読取り信号線と、前記ビットセルの出力と、前記グランドとに結合された読取りトランジスタと、
前記ビットセル出力と前記読取りビット線とに結合されたキャパシタと
を備えるビットセル回路。
［Ｃ１１］ 前記ビットセルは、前記第１の信号線に結合された第１のトランジスタと、前記第２の信号線に結合された第２のトランジスタと、前記第３の信号線に結合された第３のトランジスタと、前記第４の信号線に結合された第４のトランジスタとを備える、［Ｃ１０］に記載のビットセル回路。
［Ｃ１２］ 前記ビットセルは、データビットに対してラッチ機能を実行するために第１のインバータおよび第２のインバータとして構成された４つのトランジスタを備える、［Ｃ１１］に記載のビットセル回路。
［Ｃ１３］ 前記第１のトランジスタは、Ｐ型トランジスタであり、前記第２のトランジスタは、Ｐ型トランジスタであり、前記第３のトランジスタは、Ｎ型トランジスタであり、第４のトランジスタは、Ｎ型トランジスタである、［Ｃ１１］に記載のビットセル回路。
［Ｃ１４］ 前記読取りトランジスタはＮ型トランジスタである、［Ｃ１０］に記載のビットセル回路。
［Ｃ１５］ 前記ビットセル回路は、前記第１の信号線と、前記第２の信号線と、前記第３の信号線と、前記第４の信号線とに対してＸＮＯＲ演算を実行するように構成された、［Ｃ１０］に記載のビットセル回路。
［Ｃ１６］ 前記ビットセル回路は、ニューラルネットワークのメモリアレイ中での計算における電荷共有スタティックランダムアクセスメモリである、［Ｃ１０］に記載のビットセル回路。
［Ｃ１７］ 前記キャパシタは、前記出力がフロートするのを防ぐためにグランドへの経路を与える、［Ｃ１０］に記載のビットセル回路。
［Ｃ１８］ 前記ビットセル回路は、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定ロケーション端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、および自動車両中のデバイスからなるグループから選択されたデバイスに組み込まれる、［Ｃ１０］に記載のビットセル回路。
［Ｃ１９］ ビットセル回路であって、
システム電圧とグランドとに結合されたビットセルと、
前記ビットセルに結合された第１の信号線と、
前記ビットセルに結合された第２の信号線と、
前記ビットセルに結合された第３の信号線と、
前記ビットセルに結合された第４の信号線と、
第１の読取り信号線と、前記ビットセルの出力と、書込みビット線バーとに結合された読取りトランジスタと、
第３の信号線と前記第４の信号線とに結合された書込みビット線と、
前記ビットセル出力と前記読取りビット線とに結合されたキャパシタと
を備えるビットセル回路。
［Ｃ２０］ 前記ビットセルは、前記第１の信号線に結合された第１のトランジスタと、前記第２の信号線に結合された第２のトランジスタと、前記第３の信号線に結合された第３のトランジスタと、前記第４の信号線に結合された第４のトランジスタとを備える、［Ｃ１９］に記載のビットセル回路。
［Ｃ２１］ 前記ビットセルは、データビットに対してラッチ機能を実行するために第１のインバータおよび第２のインバータとして構成された４つのトランジスタを備える、［Ｃ２０］に記載のビットセル回路。
［Ｃ２２］ 前記第１のトランジスタは、Ｐ型トランジスタであり、前記第２のトランジスタは、Ｐ型トランジスタであり、前記第３のトランジスタは、Ｎ型トランジスタであり、第４のトランジスタは、Ｎ型トランジスタである、［Ｃ２０］に記載のビットセル回路。
［Ｃ２３］ 前記読取りトランジスタはＮ型トランジスタである、［Ｃ１９］に記載のビットセル回路。
［Ｃ２４］ 前記ビットセル回路は、前記第１の信号線と、前記第２の信号線と、前記第３の信号線と、前記第４の信号線とに対してＸＮＯＲ演算を実行するように構成された、［Ｃ１９］に記載のビットセル回路。
［Ｃ２５］ 前記ビットセル回路は、ニューラルネットワークのメモリアレイ中での計算における電荷共有スタティックランダムアクセスメモリである、［Ｃ１９］に記載のビットセル回路。
［Ｃ２６］ 前記キャパシタは、前記出力がフロートするのを防ぐためにグランドへの経路を与える、［Ｃ１９］に記載のビットセル回路。
［Ｃ２７］ 前記ビットセル回路は、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定ロケーション端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、および自動車両中のデバイスからなるグループから選択されたデバイスに組み込まれる、［Ｃ１９］に記載のビットセル回路。
［Ｃ２８］ ビットセル回路を動作させるための方法であって、
前記ビットセル回路を初期状態にリセットすることと、
第１の信号線に第１の電圧信号を印加することと、
第２の信号線に第２の電圧信号を印加することと、
前記ビットセル回路の出力に第１の読取りビット線を結合することと、
前記第１の読取りビット線の電圧レベルをサンプリングすることと
を備える方法。
［Ｃ２９］ 前記ビット回路（bit circuit）を前記初期状態に前記リセットすることは、グランドに前記第１の読取りビット線を結合することと、システム電圧に第１の読取り信号線を結合することとを備える、［Ｃ２８］に記載の方法。
［Ｃ３０］ 前記第１の電圧信号と前記第２の電圧信号とは、ＭＡＣ演算のための所望の入力状態（desired input state）に対応する、［Ｃ２９］に記載の方法。

Claims (15)

  1. ビットセル回路であって、
    システム電圧とグランドとに結合されたビットセルと、
    前記ビットセルに結合された第１の信号線と、
    前記ビットセルに結合された第２の信号線と、
    前記ビットセルに結合された第３の信号線と、
    前記ビットセルに結合された第４の信号線と、
    第１の読取り信号線と、前記ビットセルの出力と、第１の読取りビット線とに結合された読取りトランジスタと、
    前記ビットセル出力と前記グランドとに結合されたキャパシタと
    を備え、
    前記ビットセルは、前記第１の信号線に結合された第１のトランジスタと、前記第２の信号線に結合された第２のトランジスタと、前記第３の信号線に結合された第３のトランジスタと、前記第４の信号線に結合された第４のトランジスタとを備え、
    前記ビットセルは、データビット（data bit）に対してラッチ機能を実行するために第１のインバータおよび第２のインバータとして構成された４つのトランジスタを備え、
    前記第１のトランジスタは、Ｐ型トランジスタであり、前記第２のトランジスタは、Ｐ型トランジスタであり、前記第３のトランジスタは、Ｎ型トランジスタであり、第４のトランジスタは、Ｎ型トランジスタである、ビットセル回路。
  2. 前記ビットセル回路は、前記第１の信号線と、前記第２の信号線と、前記第３の信号線と、前記第４の信号線とに対してＸＮＯＲ演算を実行するように構成された、請求項１に記載のビットセル回路。
  3. 前記ビットセル回路は、ニューラルネットワークのメモリアレイ中での計算における電荷共有スタティックランダムアクセスメモリである、請求項１に記載のビットセル回路。
  4. 前記キャパシタは、前記出力がフロート（float）するのを防ぐためにグランドへの経路（path）を与える、請求項１に記載のビットセル回路。
  5. 前記ビットセル回路は、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定ロケーション端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、および自動車両中のデバイスからなるグループから選択されたデバイスに組み込まれる、請求項１に記載のビットセル回路。
  6. ビットセル回路であって、
    システム電圧とグランドとに結合されたビットセルと、
    前記ビットセルに結合された第１の信号線と、
    前記ビットセルに結合された第２の信号線と、
    前記ビットセルに結合された第３の信号線と、
    前記ビットセルに結合された第４の信号線と、
    第１の読取り信号線と、前記ビットセルの出力と、前記グランドとに結合された読取りトランジスタと、
    前記ビットセル出力と読取りビット線とに結合されたキャパシタと
    を備え、
    前記ビットセルは、前記第１の信号線に結合された第１のトランジスタと、前記第２の信号線に結合された第２のトランジスタと、前記第３の信号線に結合された第３のトランジスタと、前記第４の信号線に結合された第４のトランジスタとを備え、
    前記ビットセルは、データビットに対してラッチ機能を実行するために第１のインバータおよび第２のインバータとして構成された４つのトランジスタを備え、
    前記第１のトランジスタは、Ｐ型トランジスタであり、前記第２のトランジスタは、Ｐ型トランジスタであり、前記第３のトランジスタは、Ｎ型トランジスタであり、第４のトランジスタは、Ｎ型トランジスタである、ビットセル回路。
  7. ビットセル回路であって、
    システム電圧とグランドとに結合されたビットセルと、
    前記ビットセルに結合された第１の信号線と、
    前記ビットセルに結合された第２の信号線と、
    前記ビットセルに結合された第３の信号線と、
    前記ビットセルに結合された第４の信号線と、
    第１の読取り信号線と、前記ビットセルの出力と、書込みビット線バーとに結合された読取りトランジスタと、
    第３の信号線と前記第４の信号線とに結合された書込みビット線と、
    前記ビットセル出力と読取りビット線とに結合されたキャパシタと
    を備え、
    前記ビットセルは、前記第１の信号線に結合された第１のトランジスタと、前記第２の信号線に結合された第２のトランジスタと、前記第３の信号線に結合された第３のトランジスタと、前記第４の信号線に結合された第４のトランジスタとを備え、
    前記ビットセルは、データビットに対してラッチ機能を実行するために第１のインバータおよび第２のインバータとして構成された４つのトランジスタを備え、
    前記第１のトランジスタは、Ｐ型トランジスタであり、前記第２のトランジスタは、Ｐ型トランジスタであり、前記第３のトランジスタは、Ｎ型トランジスタであり、第４のトランジスタは、Ｎ型トランジスタである、ビットセル回路。
  8. 前記読取りトランジスタはＮ型トランジスタである、請求項６または７に記載のビットセル回路。
  9. 前記ビットセル回路は、前記第１の信号線と、前記第２の信号線と、前記第３の信号線と、前記第４の信号線とに対してＸＮＯＲ演算を実行するように構成された、請求項６または７に記載のビットセル回路。
  10. 前記ビットセル回路は、ニューラルネットワークのメモリアレイ中での計算における電荷共有スタティックランダムアクセスメモリである、請求項６または７に記載のビットセル回路。
  11. 前記キャパシタは、前記出力がフロートするのを防ぐためにグランドへの経路を与える、請求項６または７に記載のビットセル回路。
  12. 前記ビットセル回路は、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定ロケーション端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、および自動車両中のデバイスからなるグループから選択されたデバイスに組み込まれる、請求項６または７に記載のビットセル回路。
  13. ビットセル回路を動作させるための方法であって、
    前記ビットセル回路を初期状態にリセットすることと、
    第１の信号線に第１の電圧信号を印加することと、
    第２の信号線に第２の電圧信号を印加することと、
    前記ビットセル回路の出力に第１の読取りビット線を結合することと、
    前記第１の読取りビット線の電圧レベルをサンプリングすることと
    を備え、
    前記ビットセルは、前記第１の信号線に結合された第１のトランジスタと、前記第２の信号線に結合された第２のトランジスタと、第３の信号線に結合された第３のトランジスタと、第４の信号線に結合された第４のトランジスタとを備え、
    前記ビットセルは、データビット（data bit）に対してラッチ機能を実行するために第１のインバータおよび第２のインバータとして構成された４つのトランジスタを備え、
    前記第１のトランジスタは、Ｐ型トランジスタであり、前記第２のトランジスタは、Ｐ型トランジスタであり、前記第３のトランジスタは、Ｎ型トランジスタであり、第４のトランジスタは、Ｎ型トランジスタである、方法。
  14. 前記ビットセル回路を前記初期状態に前記リセットすることは、グランドに前記第１の読取りビット線を結合することと、システム電圧に第１の読取り信号線を結合することとを備える、請求項１３に記載の方法。
  15. 前記第１の電圧信号と前記第２の電圧信号とは、積和（ＭＡＣ：multiply and accumulate）演算のための所望の入力状態（desired input state）に対応する、請求項１４に記載の方法。
JP2021576474A 2019-07-03 2020-06-01 コンピュートインメモリビットセル Active JP7539419B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201962870650P 2019-07-03 2019-07-03
US62/870,650 2019-07-03
US16/706,429 2019-12-06
US16/706,429 US10964356B2 (en) 2019-07-03 2019-12-06 Compute-in-memory bit cell
PCT/US2020/035590 WO2021002990A1 (en) 2019-07-03 2020-06-01 Compute-in-memory bit cell

Publications (3)

Publication Number Publication Date
JP2022539328A JP2022539328A (ja) 2022-09-08
JPWO2021002990A5 JPWO2021002990A5 (ja) 2023-05-18
JP7539419B2 true JP7539419B2 (ja) 2024-08-23

Family

ID=74065794

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021576474A Active JP7539419B2 (ja) 2019-07-03 2020-06-01 コンピュートインメモリビットセル

Country Status (10)

Country Link
US (1) US10964356B2 (ja)
EP (1) EP3994692B9 (ja)
JP (1) JP7539419B2 (ja)
KR (1) KR102868623B1 (ja)
CN (1) CN114270440A (ja)
AU (1) AU2020300975B2 (ja)
BR (1) BR112021026230A2 (ja)
ES (1) ES2989963T3 (ja)
TW (1) TWI759756B (ja)
WO (1) WO2021002990A1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276581B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit chip and manufacturing method thereof
US11238923B2 (en) 2019-10-18 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
US11500613B2 (en) * 2020-02-06 2022-11-15 National Tsing Hua University Memory unit with multiply-accumulate assist scheme for multi-bit convolutional neural network based computing-in-memory applications and computing method thereof
US11714570B2 (en) * 2020-02-26 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Computing-in-memory device and method
US11551759B2 (en) * 2020-04-30 2023-01-10 Qualcomm Incorporated Voltage offset for compute-in-memory architecture
US11024358B1 (en) * 2020-05-27 2021-06-01 Qualcomm Incorporated Differential compute-in-memory bitcell
US11221827B1 (en) * 2020-08-28 2022-01-11 Macronix International Co., Ltd. In-memory computation device
EP3968208A1 (en) * 2020-09-09 2022-03-16 Imec VZW Analog in-memory computing based inference accelerator
US12333357B2 (en) * 2020-09-25 2025-06-17 Apple Inc. Memory bit cell for in-memory computation
US11626156B2 (en) * 2020-12-02 2023-04-11 Qualcomm Incorporated Compute-in-memory (CIM) bit cell circuits each disposed in an orientation of a cim bit cell circuit layout including a read word line (RWL) circuit in a cim bit cell array circuit
US11513893B2 (en) 2020-12-21 2022-11-29 Intel Corporation Concurrent compute and ECC for in-memory matrix vector operations
US11631455B2 (en) * 2021-01-19 2023-04-18 Qualcomm Incorporated Compute-in-memory bitcell with capacitively-coupled write operation
US11538509B2 (en) * 2021-03-17 2022-12-27 Qualcomm Incorporated Compute-in-memory with ternary activation
KR102854640B1 (ko) * 2021-04-14 2025-09-02 에스케이하이닉스 주식회사 Mac 연산 동작을 수행하는 반도체 장치
CN113326656B (zh) * 2021-05-26 2022-11-01 东南大学 一种数字集成电路众工艺角延时预测方法
US20230025068A1 (en) * 2021-07-21 2023-01-26 Qualcomm Incorporated Hybrid machine learning architecture with neural processing unit and compute-in-memory processing elements
CN114298297B (zh) * 2021-11-04 2025-07-25 清华大学 存内计算装置、芯片及电子设备
KR102737193B1 (ko) * 2022-02-11 2024-12-02 고려대학교 산학협력단 양자화 신경망을 위한 정밀도 변환 가능 메모리 내부 연산 방법 및 장치
US20230289143A1 (en) * 2022-03-13 2023-09-14 Winbond Electronics Corp. Memory device and computing method
KR102662742B1 (ko) * 2022-08-05 2024-05-03 주식회사 아티크론 Msb 스킵 기법 기반 저전력 cim 및 이의 mac 연산 방법
KR102813514B1 (ko) 2022-08-22 2025-05-26 연세대학교 산학협력단 멀티비트 연산을 수행하는 로컬 컴퓨팅 셀 및 이를 구비하는 cim
TW202437234A (zh) * 2022-11-25 2024-09-16 南韓商Ｌｘ半導體科技有限公司 控制電荷共享操作的源極驅動器
KR102837738B1 (ko) * 2023-10-24 2025-07-23 울산과학기술원 컴퓨팅 인 메모리 장치를 포함하고 시간 영역 연산을 활용하는 스파이킹 뉴럴 네트워크 연산 가속기
TWI860951B (zh) * 2024-03-05 2024-11-01 國立成功大學 可應用於推論與學習的記憶體內運算裝置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016505192A (ja) 2013-02-06 2016-02-18 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ メモリデバイスにおける書込み支援のための書込みドライバ
US20180315473A1 (en) 2017-04-28 2018-11-01 Arizona Board Of Regents On Behalf Of Arizona State University Static random access memory (sram) cell and related sram array for deep neural network and machine learning applications
US20190042199A1 (en) 2018-09-28 2019-02-07 Intel Corporation Compute in memory circuits with multi-vdd arrays and/or analog multipliers
US20190087719A1 (en) 2017-09-21 2019-03-21 Arizona Board Of Regents On Behalf Of Arizona State University Static random-access memory for deep neural networks
US20190088309A1 (en) 2017-09-20 2019-03-21 Qualcomm Incorporated Multi-level cell (mlc) static random access memory (sram) (mlc sram) cells configured to perform multiplication operations
JP2021527886A (ja) 2018-06-18 2021-10-14 ザ、トラスティーズ オブ プリンストン ユニバーシティ 構成可能なイン・メモリ・コンピューティング・エンジン、プラットフォーム、ビット・セル、及びそのためのレイアウト

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6512684B2 (en) * 2001-06-11 2003-01-28 International Business Machines Corporation Content addressable memory having cascaded sub-entry architecture
DE10219649C1 (de) * 2002-05-02 2003-11-27 Infineon Technologies Ag Differentielle Strombewerterschaltung und Leseverstärkerschaltung zum Bewerten eines Speicherzustands einer SRAM-Halbleiterspeicherzelle
JP4753534B2 (ja) * 2003-12-26 2011-08-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7400523B2 (en) 2006-06-01 2008-07-15 Texas Instruments Incorporated 8T SRAM cell with higher voltage on the read WL
US7671422B2 (en) 2007-05-04 2010-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Pseudo 6T SRAM cell
US20100006912A1 (en) * 2008-07-14 2010-01-14 Honeywell International Inc. Planar Metal-Insulator-Metal Circuit Element and Method for Planar Integration of Same
US8587992B2 (en) 2011-06-24 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Data-aware SRAM systems and methods forming same
US9711196B2 (en) * 2012-09-10 2017-07-18 Texas Instruments Incorporated Configuration bit sequencing control of nonvolatile domain and array wakeup and backup
CN103971731B (zh) 2013-01-25 2017-11-21 台湾积体电路制造股份有限公司 Sram以及用于操作sram单元的方法
US8953365B2 (en) * 2013-06-07 2015-02-10 International Business Machines Corporation Capacitor backup for SRAM
US9396795B1 (en) * 2014-12-30 2016-07-19 The Regents Of The University Of Michigan Storage device supporting logical operations, methods and storage medium
US9697877B2 (en) * 2015-02-05 2017-07-04 The Board Of Trustees Of The University Of Illinois Compute memory
US10860318B2 (en) * 2016-12-06 2020-12-08 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US11138499B2 (en) * 2018-09-28 2021-10-05 Intel Corporation Applications of back-end-of-line (BEOL) capacitors in compute-in-memory (CIM) circuits
US10825509B2 (en) * 2018-09-28 2020-11-03 Intel Corporation Full-rail digital read compute-in-memory circuit
US10642922B2 (en) 2018-09-28 2020-05-05 Intel Corporation Binary, ternary and bit serial compute-in-memory circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016505192A (ja) 2013-02-06 2016-02-18 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ メモリデバイスにおける書込み支援のための書込みドライバ
US20180315473A1 (en) 2017-04-28 2018-11-01 Arizona Board Of Regents On Behalf Of Arizona State University Static random access memory (sram) cell and related sram array for deep neural network and machine learning applications
US20190088309A1 (en) 2017-09-20 2019-03-21 Qualcomm Incorporated Multi-level cell (mlc) static random access memory (sram) (mlc sram) cells configured to perform multiplication operations
US20190087719A1 (en) 2017-09-21 2019-03-21 Arizona Board Of Regents On Behalf Of Arizona State University Static random-access memory for deep neural networks
JP2021527886A (ja) 2018-06-18 2021-10-14 ザ、トラスティーズ オブ プリンストン ユニバーシティ 構成可能なイン・メモリ・コンピューティング・エンジン、プラットフォーム、ビット・セル、及びそのためのレイアウト
US20190042199A1 (en) 2018-09-28 2019-02-07 Intel Corporation Compute in memory circuits with multi-vdd arrays and/or analog multipliers

Also Published As

Publication number Publication date
TW202119408A (zh) 2021-05-16
EP3994692B9 (en) 2024-11-27
JP2022539328A (ja) 2022-09-08
ES2989963T3 (es) 2024-11-28
CN114270440A (zh) 2022-04-01
AU2020300975B2 (en) 2025-08-21
EP3994692C0 (en) 2024-09-11
EP3994692A1 (en) 2022-05-11
AU2020300975A1 (en) 2022-01-20
EP3994692B1 (en) 2024-09-11
US20210005230A1 (en) 2021-01-07
US10964356B2 (en) 2021-03-30
BR112021026230A2 (pt) 2022-02-15
KR102868623B1 (ko) 2025-10-02
WO2021002990A1 (en) 2021-01-07
TWI759756B (zh) 2022-04-01
KR20220027082A (ko) 2022-03-07

Similar Documents

Publication Publication Date Title
JP7539419B2 (ja) コンピュートインメモリビットセル
KR102867244B1 (ko) 멀티-vdd 어레이들 및/또는 아날로그 승산기들을 갖는 메모리내 계산 회로들
US10877752B2 (en) Techniques for current-sensing circuit design for compute-in-memory
Yin et al. High-throughput in-memory computing for binary deep neural networks with monolithically integrated RRAM and 90-nm CMOS
Verma et al. In-memory computing: Advances and prospects
Luo et al. Accelerating deep neural network in-situ training with non-volatile and volatile memory based hybrid precision synapses
Sun et al. XNOR-RRAM: A scalable and parallel resistive synaptic architecture for binary neural networks
Jiang et al. XNOR-POP: A processing-in-memory architecture for binary Convolutional Neural Networks in Wide-IO2 DRAMs
Patil et al. An MRAM-based deep in-memory architecture for deep neural networks
CN113688984B (zh) 一种基于磁性随机存储器的存内二值化神经网络计算电路
Giacomin et al. A robust digital RRAM-based convolutional block for low-power image processing and learning applications
TWI858535B (zh) 記憶體系統及記憶體陣列的操作方法
Agrawal et al. CASH-RAM: Enabling in-memory computations for edge inference using charge accumulation and sharing in standard 8T-SRAM arrays
Angizi et al. Pisa: A binary-weight processing-in-sensor accelerator for edge image processing
Jiang et al. Compute-in-Memory Architecture
Cai et al. Commodity bit-cell sponsored MRAM interaction design for binary neural network
Song et al. Xpikeformer: Hybrid analog-digital hardware acceleration for spiking transformers
Zhang et al. On-device continual learning with STT-assisted-SOT MRAM-based in-memory computing
US20240013850A1 (en) Techniques for error mitigation to improve reliability for analog compute-in-memory
Kim et al. An energy-efficient processing-in-memory architecture for long short term memory in spin orbit torque mram
US20230161557A1 (en) Compute-in-memory devices and methods of operating the same
US12423377B2 (en) Computation in memory architecture for phased depth-wise convolutional
Cubero-Cascante et al. A Calibratable Model for Fast Energy Estimation of MVM Operations on RRAM Crossbars
Read et al. NeuroSim V1. 5: Improved Software Backbone for Benchmarking Compute-in-Memory Accelerators with Device and Circuit-level Non-idealities
Dong et al. Topkima-Former: Low-Energy, Low-Latency Inference for Transformers Using Top-TEXPRESERVE0 In-Memory ADC

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20230104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230510

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230510

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240515

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240627

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240716

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240813

R150 Certificate of patent or registration of utility model

Ref document number: 7539419

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150