JP7593565B2 - Semiconductor device and its manufacturing method - Google Patents
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Description
本発明は、半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof.
特許文献１には、ＬＤＭＯＳＦＥＴにおいて、ドレイン側の酸化物の厚さを厚くし、素子間の分離を行うフィールド酸化膜に悪影響を与えることなくＬＤＭＯＳＦＥＴのオン抵抗や降伏電圧を改善することが記載されている。
ＬＤＭＯＳＦＥＴは基本的にソース側のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）注入がされておらず、一般的なＭＶＭＯＳＦＥＴとは不純物プロファイル（ソース－ドレイン（ＳＤ：Ｓｏｕｒｃｅ－Ｄｒａｉｎ），ＬＤＤ，チャネル（Ｃｈａｎｎｅｌ）等）が大きく異なっている。その為、ＬＤＭＯＳＦＥＴの構造をそのまま取り入れるとソース抵抗が高くなり、Ｉｏｎ電流の低下を招く。また、ゲート電圧が８［Ｖ］のＭＯＳＦＥＴ（ＭＶＭＯＳＦＥＴ）において、基板バイアス電圧＝０［Ｖ］の場合、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ－Ｉｎｄｕｃｅｄ－Ｄｒａｉｎ－Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）によりリーク電流は、ゲート電極であるポリシリコンとＬＤＤとのオーバーラップ量に関わらず、１＋ｅ－１１オーダー［Ａ／μｍ］で一定となる場合がある。
Patent Document 1 describes a technique for improving the on-resistance and breakdown voltage of an LDMOSFET by increasing the thickness of the oxide on the drain side without adversely affecting the field oxide film that separates elements.
Basically, the LDMOSFET does not have an LDD (Lightly Doped Drain) implanted on the source side, and the impurity profile (source-drain (SD), LDD, channel, etc.) is significantly different from that of a typical MVMOSFET. Therefore, if the structure of the LDMOSFET is directly adopted, the source resistance will increase, leading to a decrease in I on current. In addition, in a MOSFET (MVMOSFET) with a gate voltage of 8 [V], when the substrate bias voltage is 0 [V], the leakage current due to gate-induced drain leakage (GIDL: Gate-Induced-Drain-Leakage current) may be constant at the order of 1 + e-11 [A/μm] regardless of the overlap amount between the polysilicon gate electrode and the LDD.
また、ドレイン側の酸化物を厚くしたゲート電圧が８［Ｖ］のＭＯＳＦＥＴでは、Ｉｏｆｆ電流について１ｅ－１５オーダー［Ａ／μｍ］程度の性能を得るためにはＧＩＤＬを低下させる必要がある。 In addition, in a MOSFET with a thick oxide on the drain side and a gate voltage of 8 V, it is necessary to reduce the GIDL in order to obtain performance on the order of 1e-15 A/μm for the I off current.
ＭＶＭＯＳＦＥＴにおいてソース側の酸化物の厚さを厚くすると、ゲート電圧が１０［Ｖ］以下の場合、ソース抵抗が大きくなりすぎてしまい、Ｉｏｎ電流を確保することが困難となる。また、ＧＩＤＬは、ゲートとドレイン側ＬＤＤとの間の電界強度に起因するため、ＧＩＤＬを抑制するためには、ゲートとＬＤＤ間の電界強度を低下させる必要がある。 In an MVMOSFET, if the thickness of the oxide on the source side is increased, the source resistance becomes too large and it becomes difficult to secure the I on current when the gate voltage is 10 V or less. In addition, since GIDL is caused by the electric field strength between the gate and the drain side LDD, it is necessary to reduce the electric field strength between the gate and the LDD in order to suppress GIDL.
本発明は、このような事情に鑑みてなされたものであって、製造コストを増加することなく、半導体装置のＧＩＤＬを抑制することができる半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in consideration of these circumstances, and aims to provide a semiconductor device and a method for manufacturing the same that can suppress GIDL of the semiconductor device without increasing manufacturing costs.
本開示の第１態様に係る半導体装置は、ドレイン側において、ソース側の厚さよりも厚く形成された厚膜部を有するゲート酸化膜と、前記厚膜部の下面を覆うように形成されたドレイン側ＬＤＤ領域と、前記ゲート酸化膜の下面であって、前記ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域と、前記厚膜部のドレイン側端部よりもドレイン側に形成されるとともに、ジャンクション位置が前記ドレイン側ＬＤＤ領域のジャンクション位置よりも浅く形成されたドレイン領域とを備える。 The semiconductor device according to the first aspect of the present disclosure includes a gate oxide film having a thick film portion formed on the drain side to be thicker than the source side, a drain side LDD region formed to cover the lower surface of the thick film portion, a source side LDD region formed on the lower surface of the gate oxide film and spaced apart in the width direction from the drain side LDD region, and a drain region formed on the drain side of the drain side end of the thick film portion and with a junction position shallower than the junction position of the drain side LDD region.
本開示の第２態様に係る半導体装置の製造方法は、ＦＥＴを備える半導体装置の製造方法であって、ソース側の厚さよりも厚く形成された厚膜部をドレイン側に有するゲート酸化膜を形成するゲート酸化膜形成工程と、前記厚膜部の下面を覆うようにドレイン側ＬＤＤ領域と、前記ゲート酸化膜の下面であって、前記ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域を形成するＬＤＤ領域形成工程と、前記厚膜部のドレイン側端部よりもドレイン側の前記ドレイン側ＬＤＤ領域に前記ドレイン側ＬＤＤ領域を形成する際の不純物の注入エネルギーよりも低い注入エネルギーで不純物を注入することによりドレイン領域を形成するドレイン領域形成工程とを有する。 The method for manufacturing a semiconductor device according to the second aspect of the present disclosure is a method for manufacturing a semiconductor device having a FET, and includes a gate oxide film forming step of forming a gate oxide film having a thick film portion on the drain side that is formed to be thicker than the source side, an LDD region forming step of forming a drain side LDD region so as to cover the lower surface of the thick film portion, and a source side LDD region on the lower surface of the gate oxide film that is spaced apart in the width direction from the drain side LDD region, and a drain region forming step of forming a drain region by injecting impurities into the drain side LDD region on the drain side of the drain side end of the thick film portion with an injection energy lower than the injection energy of the impurities used to form the drain side LDD region.
本発明によれば、製造コストを増加することなく、半導体装置のＧＩＤＬを抑制することができるという効果を奏する。 The present invention has the effect of suppressing GIDL in semiconductor devices without increasing manufacturing costs.
以下に、本発明に係る半導体装置及びその製造方法の一実施形態について、図面を参照して説明する。 Below, an embodiment of a semiconductor device and a manufacturing method thereof according to the present invention will be described with reference to the drawings.
（ＭＶＭＯＳＦＥＴの実施形態１）
図１は、本実施形態に係るＭＶＭＯＳＦＥＴの構造を示す断面図である。本実施形態において、図１に示すように、半導体基板２の厚さ（深さ）方向Ｘに直交する方向を幅方向Ｙという。また、厚さ方向Ｘ及び幅方向Ｙのそれぞれに直交する奥行き方向については、図１に示すような断面が所定範囲に亘って連続して形成されているものとし、その説明を省略する。
また、以下の説明において、厚さや幅について一例をあげているが、この例に限られず、例えば、製造工程などにおける注入量等の誤差、また、完成品における厚さ、幅等の誤差の範囲は許容されるものとする。
(First embodiment of MVMOSFET)
Fig. 1 is a cross-sectional view showing the structure of the MVMOSFET according to this embodiment. In this embodiment, as shown in Fig. 1, a direction perpendicular to a thickness (depth) direction X of a semiconductor substrate 2 is called a width direction Y. In addition, with respect to the depth direction perpendicular to each of the thickness direction X and the width direction Y, a cross section as shown in Fig. 1 is formed continuously over a predetermined range, and a description thereof will be omitted.
In addition, in the following description, an example of thickness and width is given, but this is not limited to this example, and for example, errors in the injection amount during the manufacturing process, and a range of errors in the thickness, width, etc. of the finished product are allowed.
本実施形態において半導体装置は、ＭＶＭＯＳＦＥＴ１を有している。ＭＶＭＯＳＦＥＴ１は、Ｐ型不純物を注入することによりＰウェル領域が形成された半導体基板２と、シャロートレンチアイソレーション（ＳＴＩ）（不図示）と、ソース側ＬＤＤ領域３と、ドレイン側ＬＤＤ領域４と、ソース側ＳＤ領域５と、ドレイン側ＳＤ領域（ドレイン領域）６と、ゲート酸化膜７と、ゲート（ゲート電極）Ｇとを備える。また、ゲート酸化膜７は、膜厚が薄い薄膜部８と薄膜部８に比べて膜厚が厚い厚膜部９とを備える。 In this embodiment, the semiconductor device has an MVMOSFET1. The MVMOSFET1 includes a semiconductor substrate 2 in which a P-well region is formed by implanting P-type impurities, a shallow trench isolation (STI) (not shown), a source-side LDD region 3, a drain-side LDD region 4, a source-side SD region 5, a drain-side SD region (drain region) 6, a gate oxide film 7, and a gate (gate electrode) G. The gate oxide film 7 also includes a thin film portion 8 that is thin and a thick film portion 9 that is thicker than the thin film portion 8.
本実施形態では、ＭＶＭＯＳＦＥＴ１は、ＭＶＮＭＯＳ（中電圧のＮＭＯＳ）を例として説明するが、他の構造のＭＯＳであっても良い。ＭＶＮＭＯＳとは、動作電圧が概して２．５Ｖ以上８Ｖ以下の電圧に分類されるＭＯＳＦＥＴである。 In this embodiment, the MVMOSFET1 is described as an MVNMOS (medium voltage NMOS) as an example, but it may be a MOS of another structure. An MVNMOS is a MOSFET whose operating voltage is generally classified as being between 2.5V and 8V.
半導体基板２は、本実施形態においてシリコン基板である。半導体基板２は、Ｐウェル領域と、ＳＴＩ（不図示）を備えている。Ｐウェル領域は、半導体基板２にボロン（Ｂ）等のＰ型不純物を注入することによって形成されるＰ型の極性を有する領域である。また、ＳＴＩは、半導体基板２に形成される各領域間を分断するための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めることにより形成される。ＳＴＩは絶縁体で構成されるため、シリコン基板表面に形成された各領域を電気的に分離する。 In this embodiment, the semiconductor substrate 2 is a silicon substrate. The semiconductor substrate 2 includes a P-well region and an STI (not shown). The P-well region is a region having a P-type polarity formed by implanting a P-type impurity such as boron (B) into the semiconductor substrate 2. The STI is a structure for isolating each region formed in the semiconductor substrate 2, and is formed by digging a groove (trenches) at a predetermined position and filling the groove with a silicon oxide film. Since the STI is made of an insulator, it electrically isolates each region formed on the silicon substrate surface.
ソース側ＬＤＤ領域３は、半導体基板２に砒素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入することにより、半導体層に形成される低濃度領域である。半導体層に低濃度領域を形成することにより、空乏層が拡大し電界強度を低下させる。また、ソース側ＬＤＤ領域３は、ソース側の薄膜部８に対して、ＭＶＭＯＳＦＥＴ１の厚さ方向Ｘの下方側に位置し、ソース側の薄膜部８の下面の一部を覆うように形成される。 The source-side LDD region 3 is a low-concentration region formed in the semiconductor layer by injecting N-type impurities such as arsenic (As) or phosphorus (P) into the semiconductor substrate 2. By forming a low-concentration region in the semiconductor layer, the depletion layer expands and the electric field strength is reduced. In addition, the source-side LDD region 3 is located below the source-side thin film portion 8 in the thickness direction X of the MVMOSFET 1, and is formed so as to cover a part of the lower surface of the source-side thin film portion 8.
同様に、ドレイン側ＬＤＤ領域４は、半導体基板２に砒素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入することにより、半導体層に形成される低濃度領域である。半導体層に低濃度領域を形成することにより、ゲートＧ下部のＰウェル領域において空乏層が拡大し電界強度が低下する。また、ドレイン側ＬＤＤ領域４は、厚膜部９に対して、ＭＶＭＯＳＦＥＴ１の厚さ方向Ｘの下方側に位置し、厚膜部９の下面を覆うように形成される。 Similarly, the drain-side LDD region 4 is a low-concentration region formed in the semiconductor layer by implanting N-type impurities such as arsenic (As) or phosphorus (P) into the semiconductor substrate 2. By forming a low-concentration region in the semiconductor layer, the depletion layer expands in the P-well region below the gate G, reducing the electric field strength. In addition, the drain-side LDD region 4 is located below the thick film portion 9 in the thickness direction X of the MVMOSFET 1, and is formed so as to cover the lower surface of the thick film portion 9.
ソース側ＳＤ領域５は、トランジスタのソースを設けたい領域に不純物が注入されることによって形成される。換言すると、ソース側ＳＤ領域５は、ポリシリコン等の材料によって構成されるソース電極が形成される領域である。なお、ソース側ＳＤ領域５は、ジャンクション位置がソース側ＬＤＤ領域３のジャンクション位置よりも浅く形成される。 The source-side SD region 5 is formed by injecting impurities into a region where the transistor source is to be provided. In other words, the source-side SD region 5 is a region where a source electrode made of a material such as polysilicon is to be formed. The source-side SD region 5 is formed so that its junction position is shallower than the junction position of the source-side LDD region 3.
ドレイン側ＳＤ領域（ドレイン領域）６は、トランジスタのドレインを設けたい領域に不純物が注入されることによって形成される。換言すると、ドレイン側ＳＤ領域６は、ポリシリコン等の材料によって構成されるドレイン電極が形成される領域である。なお、ドレイン側ＳＤ領域６は、ジャンクション位置がドレイン側ＬＤＤ領域４のジャンクション位置よりも浅く形成される。
例えば、ソース側ＳＤ領域５及びドレイン側ＳＤ領域６は、半導体基板２に砒素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入することにより形成される。
The drain-side SD region (drain region) 6 is formed by implanting impurities into a region where a transistor drain is to be provided. In other words, the drain-side SD region 6 is a region where a drain electrode made of a material such as polysilicon is to be formed. The drain-side SD region 6 is formed so that its junction position is shallower than that of the drain-side LDD region 4.
For example, the source side SD region 5 and the drain side SD region 6 are formed by implanting N-type impurities such as arsenic (As) or phosphorus (P) into the semiconductor substrate 2 .
ゲート酸化膜７は、半導体基板２表面に形成される酸化膜である。ソース側の薄膜部８は、ゲート酸化膜７のソース側の領域に位置し、膜厚は、例えば１４［ｎｍ］である。 The gate oxide film 7 is an oxide film formed on the surface of the semiconductor substrate 2. The source-side thin film portion 8 is located in the source-side region of the gate oxide film 7, and has a thickness of, for example, 14 nm.
厚膜部９は、ゲート酸化膜７のドレイン側の領域に位置し、膜厚は、例えば、１２０［ｎｍ］である。また、厚膜部９の幅は、例えば、２００～３００［ｎｍ］である。このように、ドレイン側のゲート酸化膜を厚くすることにより、ＭＶＭＯＳＦＥＴ１の降伏電圧を高めることができ、ＧＩＤＬを低減できる。 The thick film portion 9 is located in the drain side region of the gate oxide film 7, and has a thickness of, for example, 120 nm. The width of the thick film portion 9 is, for example, 200 to 300 nm. In this way, by thickening the gate oxide film on the drain side, the breakdown voltage of the MVMOSFET 1 can be increased and the GIDL can be reduced.
ソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４は、ドーズ種及びドーズ量が同じＮ型不純物が注入されることにより形成されることが好ましい。
これらの条件を満たすことにより、ＭＶＭＯＳＦＥＴ１の降伏電圧をより効果的に高めることができ、ＧＩＤＬを低減できる。
The source-side LDD region 3 and the drain-side LDD region 4 are preferably formed by implanting N-type impurities of the same dose type and amount.
By satisfying these conditions, the breakdown voltage of MVMOSFET 1 can be increased more effectively, and GIDL can be reduced.
ゲート電極Ｇは、ポリシリコンにより構成されている。ゲート電極Ｇは、ゲート酸化膜７上に形成され、ゲート電極Ｇの膜厚は、例として２００［ｎｍ］である。なお、ゲート電極Ｇは、ポリシリコンの他に、高誘電率絶縁膜／メタル・ゲート（ＭＧＨＫ：ｍｅｔａｌ ｇａｔｅ／ｈｉｇｈ－ｋ）を用いることとしても良い。また、ソース側ＬＤＤ領域３とゲート電極Ｇとの幅方向Ｙにおけるオーバーラップ量と、ドレイン側ＬＤＤ領域４とゲート電極Ｇとの幅方向Ｙにおけるオーバーラップ量とが等しくなるように形成されることが好ましい。なお、オーバーラップ量は、好ましくは２００［ｎｍ］である。 The gate electrode G is made of polysilicon. The gate electrode G is formed on the gate oxide film 7, and the thickness of the gate electrode G is, for example, 200 nm. Note that the gate electrode G may be made of a high dielectric constant insulating film/metal gate (MGHK: metal gate/high-k) in addition to polysilicon. It is preferable that the overlap amount between the source side LDD region 3 and the gate electrode G in the width direction Y is equal to the overlap amount between the drain side LDD region 4 and the gate electrode G in the width direction Y. Note that the overlap amount is preferably 200 nm.
（ＭＶＭＯＳＦＥＴの製造方法）
次に、本実施形態におけるＭＶＭＯＳＦＥＴ１の製造工程（プロセスフロー）の一例について図２～図１１を参照して説明する。
(Method of manufacturing MVMOSFET)
Next, an example of a manufacturing process (process flow) for the MVMOSFET 1 according to this embodiment will be described with reference to FIGS.
図２に示すステップＳ１０において、半導体基板２にＳＴＩを形成する。ＳＴＩは、各領域間を分断するための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めることにより形成される。ＳＴＩは絶縁体で構成されるため、半導体基板２に形成された各領域を電気的に分離する。
次に、半導体基板２に対して、ボロン（Ｂ）等のＰ型不純物を注入し、半導体基板２にＰウェル領域を形成する。
2, STI is formed in the semiconductor substrate 2. STI is a structure for isolating each region, and is formed by digging a groove (trench) at a predetermined position and filling the groove with a silicon oxide film. Since STI is made of an insulator, it electrically isolates each region formed in the semiconductor substrate 2.
Next, a P-type impurity such as boron (B) is implanted into the semiconductor substrate 2 to form a P-well region in the semiconductor substrate 2 .
次に、図３に示すステップＳ１２において、Ｐウェル領域に対してＮ型不純物を注入し、ソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４を形成する。
まず、ＭＯＳＦＥＴを形成する半導体基板２表面においてソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４を形成する各領域以外の領域をフォトレジストによってマスクする。ここで、マスクの位置は、後述するソース及びドレインが形成される各ＳＤ領域を考慮して設計される。
Next, in step S12 shown in FIG. 3, N-type impurities are implanted into the P-well region to form the source-side LDD region 3 and the drain-side LDD region 4.
First, on the surface of the semiconductor substrate 2 on which the MOSFET is to be formed, the regions other than the regions on which the source-side LDD region 3 and the drain-side LDD region 4 are to be formed are masked with photoresist. Here, the position of the mask is designed taking into consideration the respective SD regions in which the source and drain are to be formed, which will be described later.
次に、半導体基板２表面がマスクされた状態で不純物を注入することにより、ソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４を形成する。ソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４は、例えば、Ｐウェル領域に対して、リン（Ｐ）等のＮ型不純物を、ドーズ量１ｅ＋１３オーダー［ａｔｏｍｓ／ｃｍ２］で注入して形成する。 Next, impurities are injected with the surface of the semiconductor substrate 2 masked, thereby forming the source-side LDD region 3 and the drain-side LDD region 4. The source-side LDD region 3 and the drain-side LDD region 4 are formed, for example, by injecting an N-type impurity such as phosphorus (P) into a P-well region at a dose of the order of 1e+13 [atoms/ cm2 ].
次に、図４に示すステップＳ１４において、ソース側ＬＤＤ領域及びドレイン側ＬＤＤ領域を形成するためのマスクを除去した後、ＣＶＤ法によって７０～２００［ｎｍ］程度の窒化シリコン（ＳｉＮ）膜を形成する。 Next, in step S14 shown in FIG. 4, the mask for forming the source-side LDD region and the drain-side LDD region is removed, and then a silicon nitride (SiN) film of approximately 70 to 200 nm is formed by CVD.
さらに、窒化シリコン膜上にフォトレジストを塗布し、半導体基板２表面において厚膜部９を形成する領域以外の領域をレジスト層ＰＲによってマスクする。そして、半導体基板２表面にマスクを形成した状態で、高周波（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）放電等を用いてドライエッチングを行う。ドライエッチングを行うことにより、厚膜部９を形成するための酸化物を埋め込む溝を形成する。 Furthermore, photoresist is applied onto the silicon nitride film, and the areas on the surface of the semiconductor substrate 2 other than the areas where the thick film portion 9 is to be formed are masked with a resist layer PR. Then, with the mask formed on the surface of the semiconductor substrate 2, dry etching is performed using radio frequency (RF) discharge or the like. By performing dry etching, a groove is formed in which an oxide for forming the thick film portion 9 is filled.
次に、図５に示すステップＳ１６において、ドライエッチング完了後、レジスト層の除去と薬品洗浄を行う。その後、例えば、熱酸化法により、厚さ約１２０［ｎｍ］の厚膜部９を形成する。なお、熱酸化法は、ドライ酸化、ウェット酸化、スチーム酸化のいずれを用いてもよい。 Next, in step S16 shown in FIG. 5, after the dry etching is completed, the resist layer is removed and chemical cleaning is performed. After that, for example, a thick film portion 9 having a thickness of about 120 nm is formed by a thermal oxidation method. Note that the thermal oxidation method may be any of dry oxidation, wet oxidation, and steam oxidation.
次に、図６に示すステップＳ１８において、半導体基板２上に形成された窒化シリコン（ＳｉＮ）膜を除去するために、リン酸（Ｈ３ＰＯ４）系溶液を例とする薬品を用いてウェットエッチングを行う。その後、厚膜部９の形成工程と同様に、熱酸化法により、厚膜部９よりもソース側の位置に厚さ１４［ｎｍ］の薄膜部８を形成する。このように、ゲートＧ下部のゲート酸化膜７は、ドレイン側の領域において膜厚が厚く、ソース側の領域において膜厚が薄い構造が形成される。 6, wet etching is performed using a chemical such as a phosphoric acid (H 3 PO 4 )-based solution to remove the silicon nitride (SiN) film formed on the semiconductor substrate 2. Thereafter, similar to the process of forming the thick film portion 9, a thin film portion 8 having a thickness of 14 nm is formed at a position closer to the source side than the thick film portion 9 by thermal oxidation. In this manner, the gate oxide film 7 under the gate G has a structure in which the thickness is thick in the region on the drain side and thin in the region on the source side.
次に、図７に示すステップＳ２０において、ソース側に薄膜部８を形成した後、リソグラフィ技術によって、厚さ２００［ｎｍ］のポリシリコンのゲート電極Ｇがパターニングされる。 Next, in step S20 shown in FIG. 7, a thin film portion 8 is formed on the source side, and then a polysilicon gate electrode G having a thickness of 200 nm is patterned by lithography.
次に、図８に示すステップＳ２２において、フォトレジストを除去した後、ＣＶＤ法の成膜方法により半導体基板２表面の所定の領域にポリシリコンを堆積させ、堆積したポリシリコンのドレイン側が厚膜部９のチャネル側と重なるように、厚さ２００［ｎｍ］のポリシリコンのゲート電極Ｇを形成する。 Next, in step S22 shown in FIG. 8, after removing the photoresist, polysilicon is deposited in a predetermined region on the surface of the semiconductor substrate 2 by a film formation method using a CVD method, and a polysilicon gate electrode G having a thickness of 200 nm is formed so that the drain side of the deposited polysilicon overlaps with the channel side of the thick film portion 9.
次に、図９に示すステップＳ２４において、ＣＶＤ法により誘電体膜を成膜した後、反応性イオンエッチング（ＲＩＥ）によりゲート電極Ｇの両側面にサイドウォールＳＷを形成する。ソース側のサイドウォールＳＷはソース側の薄膜部８上に形成される。また、ドレイン側のサイドウォールＳＷは厚膜部９上に形成される。 Next, in step S24 shown in FIG. 9, a dielectric film is formed by CVD, and then sidewalls SW are formed on both side surfaces of the gate electrode G by reactive ion etching (RIE). The source side sidewall SW is formed on the source side thin film portion 8. The drain side sidewall SW is formed on the drain side thick film portion 9.
次に、図１０に示すステップＳ２６において、リン（Ｐ）等のＮ型不純物をソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４へ注入し、Ｎ型のソース側ＳＤ領域５及びドレイン側ＳＤ領域６を形成する。なお、図１０において、ゲート電極Ｇのドレイン側端部がゲート酸化膜７の厚膜部９上に位置するように設けられている。さらに、ドレイン側ＳＤ領域６は、ゲート電極Ｇのドレイン側端部に対して所定の距離を設けるように形成される。
ソース側ＳＤ領域５及びドレイン側ＳＤ領域６の各ジャンクション位置は、ソース側ＳＤ領域５及びドレイン側ＳＤ領域６を形成する際の不純物の注入エネルギーを、ソース側ＬＤＤ領域３及びドレイン側ＬＤＤ領域４を形成する際の注入エネルギーよりも低くすることにより、ドレイン側ＬＤＤ領域４のジャンクション位置よりも浅くなる。
また、厚膜部９が厚く形成されたことにより、ドレイン側ＳＤ領域６形成時に注入されるＮ型不純物は、厚膜部９下部のドレイン側ＬＤＤ領域４に浸透しない。
10, N-type impurities such as phosphorus (P) are implanted into the source-side LDD region 3 and the drain-side LDD region 4 to form N-type source-side SD region 5 and drain-side SD region 6. In FIG. 10, the drain-side end of the gate electrode G is provided so as to be located on the thick film portion 9 of the gate oxide film 7. Furthermore, the drain-side SD region 6 is formed so as to be spaced a predetermined distance from the drain-side end of the gate electrode G.
The junction positions of the source side SD region 5 and the drain side SD region 6 are shallower than the junction position of the drain side LDD region 4 by making the impurity injection energy when forming the source side SD region 5 and the drain side SD region 6 lower than the injection energy when forming the source side LDD region 3 and the drain side LDD region 4.
Furthermore, since the thick film portion 9 is formed thick, the N-type impurity implanted during the formation of the drain side SD region 6 does not penetrate into the drain side LDD region 4 below the thick film portion 9 .
次に、スパッタリング等のＰＶＤ法により半導体基板２表面にニッケル（Ｎｉ）膜を形成する。ニッケル膜の成膜後にアニール処理を行うことにより、シリコン（Ｓｉ）とニッケルの接合部はニッケルシリサイド（ＮｉＳｉ）に変化する。その後、薬品処理によって酸化膜上のニッケルだけを除去する。
なお、ニッケルシリサイド等のシリサイドは、上述のように一般的なシリサイドプロセスフローによって形成される。
Next, a nickel (Ni) film is formed on the surface of the semiconductor substrate 2 by a PVD method such as sputtering. By performing an annealing process after the nickel film is formed, the junction between silicon (Si) and nickel is changed to nickel silicide (NiSi). After that, only the nickel on the oxide film is removed by a chemical process.
Incidentally, silicide such as nickel silicide is formed by a general silicide process flow as described above.
次に、図１１に示すステップＳ２８において、ＣＶＤ法とＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、ＭＶＭＯＳＦＥＴ１における導電層や各電極、配線上に層間絶縁膜を形成する。そして、ソースＳ、ドレインＤ及びゲートＧの各電極をそれぞれ接続するためのコンタクトホールをドライエッチングにより形成する。そして、コンタクトホールにタングステン（Ｗ）を埋め込むことによってコンタクトが形成され、形成されたコンタクトの表面にメタル配線等が敷設されてソースＳ、ドレインＤ及びゲートＧの各電極が形成される。
本実施形態に係るＭＶＭＯＳＦＥＴ１は、以上のプロセスフローを経て製造される。
11, an interlayer insulating film is formed on the conductive layers, electrodes, and wiring of the MVMOSFET 1 by CVD and CMP (Chemical Mechanical Polishing). Contact holes for connecting the source S, drain D, and gate G electrodes are then formed by dry etching. Contacts are then formed by filling the contact holes with tungsten (W), and metal wiring or the like is laid on the surface of the formed contacts to form the source S, drain D, and gate G electrodes.
The MVMOSFET 1 according to this embodiment is manufactured through the above process flow.
（ＭＶＭＯＳＦＥＴの性能評価）
図１２は、ＭＶＭＯＳＦＥＴのポテンシャル障壁の比較図である。また、図１３は、構造が異なるＭＶＭＯＳＦＥＴのＧＩＤＬの比較を示すグラフである。
(Performance evaluation of MVMOSFET)
Fig. 12 is a comparison diagram of potential barriers of MVMOSFETs, and Fig. 13 is a graph showing a comparison of GIDL of MVMOSFETs having different structures.
また、図１２において、横軸（厚さ方向Ｘ）はゲートＧ－ドレインＤ間の電界強度を示す。縦軸（幅方向Ｙ）はソースＳ－ドレインＤ間の電界強度を示す。また、図中の実線はＬＤＤ領域が浅いＭＯＳＦＥＴの伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖを示す。一点鎖線はＬＤＤ領域が深いＭＯＳＦＥＴの伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖを示す。破線はＬＤＤ領域が深くかつゲート酸化膜に厚膜部を有するＭＯＳＦＥＴの伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖを示す。また、図中のＹ軸方向マイナス側に位置する実線、一点鎖線、破線のそれぞれは価電子帯の電界強度Ｅｖを示し、図中のＹ軸方向プラス側に位置する実線、一点鎖線、破線のそれぞれは伝導帯の電界強度Ｅｃを示す。 In FIG. 12, the horizontal axis (thickness direction X) indicates the electric field strength between the gate G and the drain D. The vertical axis (width direction Y) indicates the electric field strength between the source S and the drain D. The solid lines in the figure indicate the electric field strength Ec of the conduction band and the electric field strength Ev of the valence band of a MOSFET with a shallow LDD region. The dashed lines indicate the electric field strength Ec of the conduction band and the electric field strength Ev of the valence band of a MOSFET with a deep LDD region. The dashed lines indicate the electric field strength Ec of the conduction band and the electric field strength Ev of the valence band of a MOSFET with a deep LDD region and a thick portion in the gate oxide film. The solid line, dashed line, and dashed line located on the negative side of the Y axis in the figure indicate the electric field strength Ev of the valence band, and the solid line, dashed line, and dashed line located on the positive side of the Y axis in the figure indicate the electric field strength Ec of the conduction band.
図１２において、伝導帯の電界強度Ｅｃと価電子帯の電界強度Ｅｖに挟まれた領域はポテンシャル障壁を表す。図中の各線より、ＭＶＭＯＳＦＥＴの各構造におけるポテンシャル障壁を比較する。実線及び一点鎖線を比較すると一点鎖線のポテンシャル障壁の方が拡大している。すなわち、ＭＶＭＯＳＦＥＴの各ＬＤＤ領域をゲート酸化膜に対して深く形成することにより、ゲート酸化膜近傍において、伝導帯の電界強度Ｅｃ及び価電子帯の電界強度ＥｖのＸ軸方向における各電界強度が小さくなり、ポテンシャル障壁が拡大している。また、ＭＶＭＯＳＦＥＴの各ＬＤＤ領域をゲート酸化膜に対して深く形成することにより、ゲート酸化膜に対して深い位置（図１２におけるＸ軸方向右側）においても電界が発生し、ポテンシャル障壁が形成される。このように、ポテンシャル障壁が拡大することにより、ポテンシャル障壁を通過する電子の数が減少し、ＧＩＤＬをさらに抑制できる。 In FIG. 12, the region between the electric field strength Ec of the conduction band and the electric field strength Ev of the valence band represents the potential barrier. The potential barriers in each structure of the MVMOSFET are compared using the lines in the figure. Comparing the solid line and the dashed line, the potential barrier of the dashed line is larger. That is, by forming each LDD region of the MVMOSFET deep relative to the gate oxide film, the electric field strengths of the conduction band electric field strength Ec and the valence band electric field strength Ev in the X-axis direction near the gate oxide film become smaller, and the potential barrier is expanded. In addition, by forming each LDD region of the MVMOSFET deep relative to the gate oxide film, an electric field is generated even at a position deep relative to the gate oxide film (on the right side of the X-axis direction in FIG. 12), and a potential barrier is formed. In this way, the number of electrons passing through the potential barrier is reduced, and GIDL can be further suppressed.
また、一点鎖線及び破線を比較すると破線のポテンシャル障壁の方が拡大している。ＭＶＭＯＳＦＥＴの各ＬＤＤ領域をゲート酸化膜に対して深く形成するとともに、ゲート酸化膜が厚膜部を有することにより、ゲート酸化膜近傍において、伝導帯の電界強度Ｅｃ及び価電子帯の電界強度ＥｖのＸ軸方向における各電界強度がさらに小さくなり、ポテンシャル障壁が拡大している。このように、ポテンシャル障壁が拡大することにより、ポテンシャル障壁を通過する電子の数が減少し、ＧＩＤＬをさらに抑制できる。 In addition, comparing the dashed and dotted lines, the potential barrier of the dashed line is larger. By forming each LDD region of the MVMOSFET deeper than the gate oxide film and by having the gate oxide film have a thick film portion, the electric field strengths of the conduction band Ec and the valence band Ev in the X-axis direction are further reduced near the gate oxide film, and the potential barrier is expanded. In this way, the potential barrier is expanded, which reduces the number of electrons passing through the potential barrier and further suppresses GIDL.
図１３は、ＭＶＭＯＳＦＥＴの出力特性の比較を示すグラフである。図１３の横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。図１３において、一点鎖線は各ＬＤＤ領域をゲート酸化膜に対して深く形成したＭＯＳＦＥＴのＧＩＤＬを示す。実線は各ＬＤＤ領域をゲート酸化膜に対して深く形成し、かつゲート酸化膜に厚膜部を有するＭＯＳＦＥＴのＧＩＤＬを示す。一点鎖線及び実線で示されるドレイン電流Ｉｄの最小値が、ＭＯＳＦＥＴのＧＩＤＬの評価値である。 Figure 13 is a graph showing a comparison of the output characteristics of MVMOSFETs. The horizontal axis of Figure 13 shows the gate voltage Vg, and the vertical axis shows the drain current Id. In Figure 13, the dashed line shows the GIDL of a MOSFET in which each LDD region is formed deep relative to the gate oxide film. The solid line shows the GIDL of a MOSFET in which each LDD region is formed deep relative to the gate oxide film and has a thick portion in the gate oxide film. The minimum value of the drain current Id shown by the dashed line and solid line is the evaluation value of the GIDL of the MOSFET.
図１３によれば、各ＬＤＤ領域をゲート酸化膜に対して深く形成し、かつゲート酸化膜に厚膜部を有するＭＯＳＦＥＴのＧＩＤＬは、各ＬＤＤ領域をゲート酸化膜に対して深く形成したＭＯＳＦＥＴのＧＩＤＬよりも略２．５桁分低下している。すなわち、ゲート酸化膜に厚膜部を形成することにより、ＭＯＳＦＥＴのＧＩＤＬが改善される。
以上より、ＭＯＳＦＥＴの構造を変更し、ポテンシャル障壁を拡大することにより、ＧＩＤＬを抑制することができる。
13, the GIDL of a MOSFET in which each LDD region is formed deep relative to the gate oxide film and has a thick portion in the gate oxide film is approximately 2.5 orders of magnitude lower than the GIDL of a MOSFET in which each LDD region is formed deep relative to the gate oxide film. In other words, the GIDL of a MOSFET is improved by forming a thick portion in the gate oxide film.
As described above, GIDL can be suppressed by changing the structure of the MOSFET and expanding the potential barrier.
また、図１４は、ＭＶＭＯＳＦＥＴのポテンシャル障壁の比較図である。図１４において、横軸（厚さ方向Ｘ）はゲートＧ－ドレインＤ間の電界強度を示し、縦軸（幅方向Ｙ）はソースＳ－ドレインＤ間の電界強度を示す。図１４において、実線は各ＬＤＤ領域をゲート酸化膜に対して深く形成し、かつゲート酸化膜が厚膜部を有するＭＶＭＯＳＦＥＴの伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖの各電界強度を示す。破線は各ＬＤＤ領域をゲート酸化膜に対して深く形成し、かつゲート酸化膜が厚膜部を有し、さらに、ドレイン側ＳＤ領域の端部とゲート電極Ｇのドレイン側端部と間に所定の距離が設けられているＭＶＭＯＳＦＥＴ（実施形態１）の伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖの各電界強度を示す。 Figure 14 is a comparison diagram of the potential barriers of MVMOSFETs. In Figure 14, the horizontal axis (thickness direction X) indicates the electric field strength between the gate G and the drain D, and the vertical axis (width direction Y) indicates the electric field strength between the source S and the drain D. In Figure 14, the solid lines indicate the electric field strengths of the conduction band Ec and the valence band Ev of an MVMOSFET in which each LDD region is formed deep relative to the gate oxide film and the gate oxide film has a thick film portion. The dashed lines indicate the electric field strengths of the conduction band Ec and the valence band Ev of an MVMOSFET (embodiment 1) in which each LDD region is formed deep relative to the gate oxide film and the gate oxide film has a thick film portion, and further, a predetermined distance is provided between the end of the drain side SD region and the drain side end of the gate electrode G.
図１４によれば、ドレイン側ＳＤ領域の端部が、ドレイン側ＬＤＤ領域によってオフセットされることにより、ドレイン側ＳＤ領域からゲート電極下部のドレイン側ＬＤＤ領域に拡散する不純物の量が低減される。これにより、ゲート酸化膜近傍において、伝導帯の電界強度Ｅｃ及び価電子帯の電界強度ＥｖのＸ軸方向における各電界強度がさらに小さくなり、ポテンシャル障壁を拡大する。
以上より、ドレイン側ＳＤ領域の端部とゲート電極のドレイン側端部との間がオフセットされることにより、ＭＯＳＦＥＴのＧＩＤＬを抑制することができる。
14, the end of the drain-side SD region is offset by the drain-side LDD region, thereby reducing the amount of impurities diffusing from the drain-side SD region to the drain-side LDD region below the gate electrode, thereby further reducing the electric field strengths of the conduction band Ec and the valence band Ev in the X-axis direction near the gate oxide film, thereby expanding the potential barrier.
As described above, by offsetting the end of the drain side SD region and the drain side end of the gate electrode, GIDL of the MOSFET can be suppressed.
（ＭＶＭＯＳＦＥＴの実施形態２）
図１５は、他の実施形態に係るＭＶＭＯＳＦＥＴの構造例の断面図である。本実施形態のＭＶＭＯＳＦＥＴ１１は、ドレイン側ＳＤ領域６の端部が、ドレイン側ＬＤＤ領域４によってオフセットされておらず、ゲート（ゲート電極）Ｇの端部が厚膜部９のバーズビーク上に位置している（図中の二点鎖線部）点が、ＭＶＭＯＳＦＥＴ１と異なっている。なお、本実施形態におけるＭＶＭＯＳＦＥＴ１１の製造工程については、上述のステップＳ１４及びＳ１６において、レジスト層及び厚膜部を形成する位置が異なることを除いて実施形態１と同様である。
(Embodiment 2 of MVMOSFET)
15 is a cross-sectional view of a structural example of an MVMOSFET according to another embodiment. The MVMOSFET 11 of this embodiment differs from the MVMOSFET 1 in that the end of the drain-side SD region 6 is not offset by the drain-side LDD region 4, and the end of the gate (gate electrode) G is located on the bird's beak of the thick film portion 9 (indicated by the two-dot chain line in the figure). The manufacturing process of the MVMOSFET 11 of this embodiment is the same as that of the first embodiment, except that the positions at which the resist layer and the thick film portion are formed in steps S14 and S16 described above are different.
本実施形態に係るＭＶＭＯＳＦＥＴ１１によれば、ドレイン側ＳＤ領域６の端部とゲート電極Ｇのドレイン側端部との間に所定の距離が設けられていないため、ＭＶＭＯＳＦＥＴ１１を幅方向Ｙに短縮することができ、サイズを小型化することができる。
なお、本実施形態におけるＭＶＭＯＳＦＥＴ１１の製造工程については、上述のステップＳ２０において、ポリシリコンを堆積する位置が異なることを除いて実施形態１と同様である。
According to the MVMOSFET 11 of this embodiment, since there is no specified distance between the end of the drain side SD region 6 and the drain side end of the gate electrode G, the MVMOSFET 11 can be shortened in the width direction Y, and the size can be reduced.
The manufacturing process of the MVMOSFET 11 in this embodiment is similar to that of the first embodiment, except that the position where polysilicon is deposited in step S20 described above is different.
（ＭＶＭＯＳＦＥＴの実施形態３）
図１６は、他の実施形態に係るＭＶＭＯＳＦＥＴ２１の構造例の断面図である。本実施形態のＭＶＭＯＳＦＥＴ２１は、厚膜部９が熱酸化法ではなくＣＶＤ法により成膜される。また、ゲート電極Ｇのドレイン側端部が、厚膜部９のドレイン側端部上に位置している点が、ＭＶＭＯＳＦＥＴ１と異なっている。
(Embodiment 3 of MVMOSFET)
16 is a cross-sectional view of a structural example of an MVMOSFET 21 according to another embodiment. In the MVMOSFET 21 of this embodiment, the thick film portion 9 is formed by a CVD method instead of a thermal oxidation method. Also, the MVMOSFET 21 differs from the MVMOSFET 1 in that the drain side end of the gate electrode G is located on the drain side end of the thick film portion 9.
なお、本実施形態におけるＭＶＭＯＳＦＥＴ２１の製造工程については、上述のステップＳ１６において、厚膜部９を形成する方法がＣＶＤ法であることを除いて実施形態１と同様である。熱酸化法は、高温プロセスによって半導体基板に熱処理を加えることにより、ゲート酸化膜を成膜するため、バーズビークが形成される。これに対して、ＣＶＤ法は、熱酸化法と異なりバーズビークが形成されず、ゲート酸化膜形成時において、厚膜部と薄膜部の各領域をより正確に形成することができる。 The manufacturing process of the MVMOSFET 21 in this embodiment is the same as that of the first embodiment, except that in step S16 described above, the method for forming the thick film portion 9 is the CVD method. The thermal oxidation method forms a bird's beak because the gate oxide film is formed by applying heat treatment to the semiconductor substrate using a high-temperature process. In contrast, the CVD method, unlike the thermal oxidation method, does not form a bird's beak, and the thick film portion and thin film portion regions can be formed more accurately when forming the gate oxide film.
また、新しくマスクを追加する必要が無いため、製造コストを増すことなく、ＧＩＤＬが改善されたＭＯＳＦＥＴを製造することができる。さらに、ＣＶＤ法によるゲート酸化膜の形成前に犠牲酸化を行い、半導体基板表面のダメージ層の除去や汚染の除去を行うことにより、より均一性が高いゲート酸化膜を形成することができる。 In addition, since there is no need to add a new mask, it is possible to manufacture a MOSFET with improved GIDL without increasing manufacturing costs. Furthermore, by performing sacrificial oxidation before forming the gate oxide film by CVD, and removing the damaged layer and contamination on the semiconductor substrate surface, it is possible to form a gate oxide film with higher uniformity.
以上説明したように、各実施形態に係る半導体装置及びその製造方法によれば、ドレイン側において、ソース側の厚さよりも厚く形成された厚膜部（９）を有するゲート酸化膜（７）と、厚膜部の下面を覆うように形成されたドレイン側ＬＤＤ領域（４）と、前記ゲート酸化膜の下面であって、前記ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域（３）と、厚膜部のドレイン側端部よりもドレイン側に形成されるとともに、ジャンクション位置がドレイン側ＬＤＤ領域のジャンクション位置よりも浅く形成されたドレイン領域（６）とを備える。これにより、ゲート酸化膜近傍において、ポテンシャル障壁が拡大され、伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖの各方向における電界強度が小さくなるため、ＭＶＭＯＳＦＥＴはＧＩＤＬを抑制することができる。また、従来のＭＯＳＦＥＴ製造工程を利用することができるため、新たに製造工程やマスクを追加する必要がない。したがって、製造コストを増加することなく、半導体装置の性能を改善することができる。 As described above, according to the semiconductor device and the manufacturing method thereof of each embodiment, the semiconductor device includes a gate oxide film (7) having a thick film portion (9) formed on the drain side thicker than the source side, a drain side LDD region (4) formed to cover the lower surface of the thick film portion, a source side LDD region (3) on the lower surface of the gate oxide film and spaced apart from the drain side LDD region in the width direction, and a drain region (6) formed on the drain side of the drain side end of the thick film portion and with a junction position shallower than the junction position of the drain side LDD region. As a result, the potential barrier is expanded near the gate oxide film, and the electric field strength in each direction of the electric field strength Ec of the conduction band and the electric field strength Ev of the valence band is reduced, so that the MVMOSFET can suppress GIDL. In addition, since the conventional MOSFET manufacturing process can be used, there is no need to add a new manufacturing process or mask. Therefore, the performance of the semiconductor device can be improved without increasing the manufacturing cost.
また、本実施形態に係る半導体装置及びその製造方法によれば、ゲート酸化膜上に設けられたゲート電極（Ｇ）を備え、ゲート電極のドレイン側の端部は、厚膜部上に位置する。すなわち、ゲート酸化膜が有する厚膜部上にゲート電極が形成される構造であってもよい。すなわち、ＭＯＳＦＥＴは、ゲート電極のドレイン側端部とドレイン領域の端部との間に所定の距離が設けられている構造である。これにより、ドレイン領域からドレイン側ＬＤＤ領域に拡散する不純物が、ドレイン側ＬＤＤ領域のゲート電極下部の領域に拡散し、不純物濃度が過度に高くなることを抑制することができ、ＧＩＤＬを抑制することができる。 The semiconductor device and its manufacturing method according to this embodiment also include a gate electrode (G) provided on the gate oxide film, and the drain side end of the gate electrode is located on the thick film portion. That is, the gate electrode may be formed on the thick film portion of the gate oxide film. That is, the MOSFET has a structure in which a predetermined distance is provided between the drain side end of the gate electrode and the end of the drain region. This makes it possible to prevent impurities diffusing from the drain region to the drain side LDD region from diffusing into the region below the gate electrode in the drain side LDD region, causing the impurity concentration to become excessively high, thereby suppressing GIDL.
また、本実施形態に係る半導体装置及びその製造方法によれば、ゲート酸化膜上に設けられたゲート電極を備え、ゲート電極のドレイン側の端部は、厚膜部のバーズビーク上に位置する。すなわち、ＭＯＳＦＥＴのゲート電極のドレイン側端部とドレイン領域の間にオフセットを設けない構造である。これにより、半導体装置の大型化を抑制するとともに、ＧＩＤＬを抑制することができる。 The semiconductor device and the manufacturing method thereof according to this embodiment also include a gate electrode provided on the gate oxide film, and the drain side end of the gate electrode is located on the bird's beak of the thick film portion. In other words, the structure does not provide an offset between the drain side end of the MOSFET gate electrode and the drain region. This makes it possible to suppress the increase in size of the semiconductor device and to suppress GIDL.
また、本実施形態に係る半導体装置及びその製造方法によれば、ドレイン側ＬＤＤ領域及びソース側ＬＤＤ領域には、同種かつ同量のイオンが注入されている。これにより、半導体装置の製造工程においてマスク数を増加することなく、ソース側抵抗を低減し、Ｉｏｎ電流の低下を抑制することができる。 In addition, according to the semiconductor device and the manufacturing method thereof of this embodiment, the drain side LDD region and the source side LDD region are implanted with the same type and amount of ions, thereby reducing the source side resistance and suppressing a decrease in I on current without increasing the number of masks in the manufacturing process of the semiconductor device.
また、各実施形態に係る半導体装置及びその製造方法によれば、ＭＯＳＦＥＴを備える半導体装置の製造方法であって、ソース側の厚さよりも厚く形成された厚膜部をドレイン側に有するゲート酸化膜を形成するゲート酸化膜形成工程と、厚膜部の下面を覆うようにドレイン側ＬＤＤ領域を形成するとともに、ゲート酸化膜の下面であって、ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域を形成するＬＤＤ領域形成工程と、厚膜部のドレイン側端部よりもドレイン側のドレイン側ＬＤＤ領域に、ドレイン側ＬＤＤ領域を形成する際の不純物の注入エネルギーよりも低い注入エネルギーで不純物を注入することによりドレイン領域を形成するドレイン領域形成工程とを有する。これにより、ドレイン側において、ソース側の厚さよりも厚く形成された厚膜部を有するゲート酸化膜と、厚膜部の下面を覆うように形成されたドレイン側ＬＤＤ領域と、ゲート酸化膜の下面であって、ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域と、厚膜部のドレイン側端部よりもドレイン側に形成されるとともに、ジャンクション位置がドレイン側ＬＤＤ領域のジャンクション位置よりも浅く形成されたドレイン領域とを備える半導体装置を製造できる。また、ドレイン領域は、ドレイン側ＬＤＤ領域を形成する際の不純物の注入エネルギーよりも低い注入エネルギーで不純物を注入することにより形成されるため、ジャンクション位置がドレイン側ＬＤＤ部のジャンクション位置よりも浅く形成される。また、製造された半導体装置は、ゲート酸化膜近傍において、ポテンシャル障壁が拡大され、伝導帯の電界強度Ｅｃ及び価電子帯の電界強度Ｅｖの各方向における電界強度が小さいため、ＧＩＤＬを抑制することができる。また、従来のＭＯＳＦＥＴ製造工程を利用することができるため、新たに製造工程やマスクを追加する必要がない。したがって、製造コストを増加することなく、半導体装置の性能を改善することができる。 In addition, according to the semiconductor device and the manufacturing method thereof of each embodiment, a manufacturing method of a semiconductor device having a MOSFET includes a gate oxide film formation process for forming a gate oxide film having a thick film portion on the drain side that is formed to be thicker than the source side, an LDD region formation process for forming a drain-side LDD region so as to cover the lower surface of the thick film portion and for forming a source-side LDD region on the lower surface of the gate oxide film and spaced apart in the width direction from the drain-side LDD region, and a drain region formation process for forming a drain region by injecting impurities into the drain-side LDD region on the drain side of the drain-side end of the thick film portion with an injection energy lower than the injection energy of the impurities used to form the drain-side LDD region. This allows the manufacture of a semiconductor device that includes a gate oxide film having a thick film portion formed on the drain side thicker than the source side, a drain side LDD region formed to cover the lower surface of the thick film portion, a source side LDD region formed on the lower surface of the gate oxide film with a widthwise gap from the drain side LDD region, and a drain region formed on the drain side of the drain side end of the thick film portion and with a junction position shallower than the junction position of the drain side LDD region. In addition, since the drain region is formed by injecting impurities with an injection energy lower than the injection energy of the impurities when forming the drain side LDD region, the junction position is formed shallower than the junction position of the drain side LDD portion. In addition, in the manufactured semiconductor device, the potential barrier is expanded near the gate oxide film, and the electric field strength in each direction of the electric field strength Ec of the conduction band and the electric field strength Ev of the valence band is small, so that GIDL can be suppressed. In addition, since the conventional MOSFET manufacturing process can be used, there is no need to add a new manufacturing process or mask. Therefore, the performance of the semiconductor device can be improved without increasing the manufacturing cost.
また、本実施形態に係る半導体装置及びその製造方法によれば、ＬＤＤ領域は、ＳＤ領域よりも深いジャンクションを有し、かつ、イオンのドーズ量が１ｅ＋１３オーダー［ａｔｏｍｓ／ｃｍ2］である。ここで、ＬＤＤ領域及びＳＤ領域のジャンクションの深さがそれぞれ異なる条件として、例えば、ＰＭＯＳの場合、注入エネルギー２０［ｋｅＶ］でボロン（Ｂ）を注入してＬＤＤ領域を形成し、注入エネルギー６［ｋｅＶ］でボロン（Ｂ）注入してＳＤ領域を形成する。また、ＮＭＯＳの場合、注入エネルギー７０［ｋｅＶ］でリン（Ｐ）を注入してＬＤＤ領域を形成し、注入エネルギー３０［ｋｅＶ］でリン（Ｐ）を注入してＳＤ領域を形成する。これにより、より効果的にＧＩＤＬを抑制することができる。 According to the semiconductor device and the manufacturing method thereof of the present embodiment, the LDD region has a deeper junction than the SD region, and the ion dose is on the order of 1e+13 [atoms/cm 2 ]. Here, as a condition for different junction depths of the LDD region and the SD region, for example, in the case of PMOS, boron (B) is implanted with an implantation energy of 20 [keV] to form the LDD region, and boron (B) is implanted with an implantation energy of 6 [keV] to form the SD region. In addition, in the case of NMOS, phosphorus (P) is implanted with an implantation energy of 70 [keV] to form the LDD region, and phosphorus (P) is implanted with an implantation energy of 30 [keV] to form the SD region. This makes it possible to more effectively suppress GIDL.
また、本実施形態に係る半導体装置及びその製造方法によれば、ＬＤＤ領域形成工程は、ゲート酸化膜形成工程よりも前の工程である。これにより、ゲート電極形成時におけるポリシリコンのイオン注入による突き抜けを考慮する必要が無く、深いジャンクションを有するＬＤＤ領域を形成することができる。すなわち、従来の製造工程を利用してＧＩＤＬが抑制された半導体装置を製造することができる。 In addition, according to the semiconductor device and manufacturing method thereof of this embodiment, the LDD region formation process is a process that precedes the gate oxide film formation process. This makes it possible to form an LDD region with a deep junction without having to consider punch-through due to ion implantation of polysilicon when forming the gate electrode. In other words, it is possible to manufacture a semiconductor device in which GIDL is suppressed by utilizing conventional manufacturing processes.
以上、本発明について各実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更又は改良を加えることができ、該変更又は改良を加えた形態も本発明の技術的範囲に含まれる。また、上記実施形態を適宜組み合わせてもよい。
また、上記各実施形態で説明した製造工程の流れも一例であり、本発明の主旨を逸脱しない範囲内において不要な工程を削除したり、新たな工程を追加したり、工程の順序を入れ替えたりしてもよい。また、各実施形態で説明した具体的なドーズ量、厚さ等の各種設計値についても一例であり、本発明の主旨を逸脱しない範囲内において変更することができる。
Although the present invention has been described above using each embodiment, the technical scope of the present invention is not limited to the scope described in the above embodiment. Various modifications or improvements can be made to the above embodiment without departing from the gist of the invention, and the forms in which such modifications or improvements are made are also included in the technical scope of the present invention. In addition, the above embodiments may be combined as appropriate.
In addition, the flow of the manufacturing process described in each of the above embodiments is also an example, and unnecessary steps may be deleted, new steps may be added, or the order of steps may be changed without departing from the spirit of the present invention. In addition, various design values such as specific doses and thicknesses described in each of the embodiments are also an example, and may be changed without departing from the spirit of the present invention.
１ ＭＶＭＯＳＦＥＴ
２ 半導体基板
３ ソース側ＬＤＤ領域
４ ドレイン側ＬＤＤ領域
５ ソース側ＳＤ領域
６ ドレイン側ＳＤ領域
７ ゲート酸化膜
８ 薄膜部
９ 厚膜部
１１ ＭＶＭＯＳＦＥＴ
２１ ＭＶＭＯＳＦＥＴ
Ｄ ドレイン
Ｅｃ 伝導帯の電界強度
Ｅｖ 価電子帯の電界強度
Ｇ ゲート（ゲート電極）
Ｉｄ ドレイン電流
ＰＲ レジスト層
Ｓ ソース
ＳＷ サイドウォール
Ｖｇ ゲート電圧
Ｘ 厚さ方向
Ｙ 幅方向
1. MVMOSFET
2 Semiconductor substrate 3 Source side LDD region 4 Drain side LDD region 5 Source side SD region 6 Drain side SD region 7 Gate oxide film 8 Thin film portion 9 Thick film portion 11 MVMOSFET
21 MVMOSFET
D drain Ec electric field strength in the conduction band Ev electric field strength in the valence band G gate (gate electrode)
Id Drain current PR Resist layer S Source SW Sidewall Vg Gate voltage X Thickness direction Y Width direction
Claims (7)
前記厚膜部の下面を覆うように形成されたドレイン側ＬＤＤ領域と、
前記ゲート酸化膜の下面に接するように、前記ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域と、
前記厚膜部のドレイン側端部よりもドレイン側に形成されるとともに、ジャンクション位置が前記ドレイン側ＬＤＤ領域のジャンクション位置よりも浅く形成されたドレイン領域と
を備え、
前記ソース側ＬＤＤ領域とゲート電極とのオーバラップ量と、前記ドレイン側ＬＤＤ領域と前記ゲート電極とのオーバラップ量とが等しい半導体装置。 a gate oxide film having a thick portion formed on the drain side to be thicker than the source side;
a drain-side LDD region formed to cover a lower surface of the thick film portion;
a source-side LDD region provided at a widthwise interval from the drain-side LDD region so as to be in contact with a lower surface of the gate oxide film;
a drain region formed closer to the drain side than the drain side end of the thick film portion and having a junction position shallower than a junction position of the drain side LDD region ,
The semiconductor device has an overlap amount between the source side LDD region and the gate electrode equal to an overlap amount between the drain side LDD region and the gate electrode .
前記ゲート電極のドレイン側の端部は、前記厚膜部上に位置する請求項１に記載の半導体装置。 a gate electrode provided on the gate oxide film;
2. The semiconductor device according to claim 1, wherein an end portion of the gate electrode on the drain side is located on the thick film portion.
前記ゲート電極のドレイン側の端部は、前記厚膜部のバーズビーク上に位置する請求項１に記載の半導体装置。 a gate electrode provided on the gate oxide film;
2. The semiconductor device according to claim 1, wherein an end portion of said gate electrode on a drain side is located on a bird's beak of said thick film portion.
ソース側の厚さよりも厚く形成された厚膜部をドレイン側に有するゲート酸化膜を形成するゲート酸化膜形成工程と、
前記厚膜部の下面を覆うようにドレイン側ＬＤＤ領域を形成するとともに、前記ゲート酸化膜の下面に接するように、前記ドレイン側ＬＤＤ領域と幅方向に間隔をあけて設けられたソース側ＬＤＤ領域を形成するＬＤＤ領域形成工程と、
前記厚膜部のドレイン側端部よりもドレイン側の前記ドレイン側ＬＤＤ領域に、前記ドレイン側ＬＤＤ領域を形成する際の不純物の注入エネルギーよりも低い注入エネルギーで不純物を注入することによりドレイン領域を形成するドレイン領域形成工程と
を有し、
前記ソース側ＬＤＤ領域とゲート電極とのオーバラップ量と、前記ドレイン側ＬＤＤ領域と前記ゲート電極とのオーバラップ量とが等しい半導体装置の製造方法。 A method for manufacturing a semiconductor device including a MOSFET, comprising the steps of:
a gate oxide film forming step of forming a gate oxide film having a thick film portion on a drain side that is formed to be thicker than a source side;
an LDD region forming step of forming a drain-side LDD region so as to cover a lower surface of the thick film portion, and forming a source-side LDD region spaced apart from the drain-side LDD region in a width direction so as to contact a lower surface of the gate oxide film;
a drain region forming step of forming a drain region by injecting impurities into the drain-side LDD region on the drain side of the drain-side end of the thick film portion with an injection energy lower than an injection energy of the impurities used to form the drain-side LDD region ,
A method for manufacturing a semiconductor device in which an overlap amount between the source side LDD region and the gate electrode is equal to an overlap amount between the drain side LDD region and the gate electrode .
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