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JP7585580B2 - インメモリポストパッケージ修復（ｐｐｒ）のためのインラインバッファ - Google Patents

インメモリポストパッケージ修復（ｐｐｒ）のためのインラインバッファ Download PDF

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Description

本明細書は、一般に、コンピュータメモリシステムに関するものであり、より具体的には、本明細書は、ポストパッケージ修復（ＰＰＲ）のためのメカニズムに関する。
メモリデバイスは障害を受けることがあるが、その障害発生率は、ジオメトリの小型化、及び高密度化に伴い上昇する。エラーが頻発する場合、ＲＡＳ（信頼性、アクセス可能性、及び保守性）が損なわれることがある。メモリシステムは、通常、修正不可能な状況（例えば、ハードエラーなど）または一時的な問題（例えば、ソフトエラーなど）により発生し得る障害に対処する、１つまたは複数のメカニズムを含む。
障害に対処するメカニズムの１つとして、ポストパッケージ修復（ＰＰＲ）があり、ここでは、メモリシステムがメモリアレイ内のエラーを検出し、障害行を冗長行にマッピングすることができる。ＰＰＲは、システムを再起動する必要なく、修復を行うことが可能である。ソフトＰＰＲ（ｓＰＰＲ）では、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスの障害行を予備行に動的にマッピングすることができる。かかるアドレスのマッピングによれば、古い行にアクセス可能となるのを防ぎ、古い行にアクセス不能としながらも、データを古い行に未だ記憶可能とすることができる。
ｓＰＰＲの実装は、従来、メモリコントローラが障害行からすべてのデータを読み込み、それをメモリコントローラ内に一時的に記憶することを含んでいる。メモリコントローラは、障害行を予備行にマッピングした後、メモリデバイスにデータを書き戻してそれを予備行に記憶する必要がある。
以下の記載では、実装の一例として付与された例示を有する図面について説明するものとする。図面は、限定としてではなく、一例として理解されるべきものである。本明細書に記載の、１つまたは複数の実施例への言及は、本発明の少なくとも１つの実装に含まれる特定の特徴、構造、または特性を説明するものとして理解されるべきである。本明細書に表される「一実施例では」または「代替的な実施例では」などの語句は、本発明の実装の実施例を提供するものであり、必ずしもすべてが同じ実装を指すとは限らない。ただし、これらは必ずしも相互に排他的ではない。
ポストパッケージ修復（ＰＰＲ）のための内部バッファを有するメモリシステムの一例のブロック図である。
プリフェッチバッファを介してＰＰＲデータを転送するメモリデバイスの一例のブロック図である。
予備行を有するメモリアレイと、ＰＰＲ用の内部スクラッチパッドの信頼性とを有するメモリシステムの一例を示すブロック図である。
プリフェッチバッファアレイを有するメモリデバイスの一例のブロック図である。
ホスト駆動型ＰＰＲの処理の一例のフロー図である。
メモリデバイスの自律的なＰＰＲの処理の一例のフロー図を表す。 メモリデバイスの自律的なＰＰＲの処理の一例のフロー図を表す。
内部スクラッチパッドメモリを有するメモリ内のＰＰＲが実装可能なメモリサブシステムの一例のブロック図である。
内部スクラッチパッドメモリを有するメモリ内のＰＰＲが実装可能なコンピューティングシステムの一例のブロック図である。
内部スクラッチパッドメモリを有するメモリ内のＰＰＲが実装可能なモバイルデバイスの一例のブロック図である。
以下、一部またはすべての例を示し得る図面の非限定的な説明、および他の可能な実装を含む、特定の詳細及び実装の説明を示す。
メモリシステムにおいて、メモリデバイスは、各々の物理アドレスにマッピングされた論理アドレスを有する複数のメモリ行と、その物理アドレスにマッピングされた論理アドレスを有しない少なくとも１つの予備行とを有するメモリアレイを有する。物理アドレスにマッピングされている論理アドレスを有する行は、メモリアレイのアクティブな行である。物理アドレスにマッピングされた論理アドレスを有しない行は、予備行または冗長行である。ポストパッケージ修復（ＰＰＲ）操作、特にソフトＰＰＲ（ｓＰＰＲ）で使用するための１つまたは複数の冗長行を有することができる。
メモリシステムは、アクティブなメモリ行のうちの１つの行の障害（「障害行」）を検出する操作を実行し、それを修復するためにＰＰＲモードを実行するコントローラを含む。一実施例では、コントローラは、メモリデバイスの内部にあり、メモリ内でエラー検出及びＰＰＲ操作を可能にする。一実施例では、コントローラは、メモリデバイスの外部にあり、例えば、メモリサブシステムコントローラまたはメモリモジュールコントローラであり得る。外部コントローラは、エラーを検出して、ＰＰＲ操作用のメモリ内で少なくともいくつかの内部操作を行わせることができる。
結果的に、ＰＰＲは障害行を予備行または冗長行にマッピングさせる。このマッピングは、障害行から予備行への論理アドレスのマッピングを含む。論理アドレスは、メモリアクセス操作を実行するためにホストによって認識及び使用されるアドレスである。論理アドレスを異なる物理リソースに内部マッピングすることは、異なる物理リソースがアクセス可能である場合でも、ホストがメモリデバイスとどのようにインターフェース接続するかに影響しない。
メモリデバイスは、障害行の内容を一時的に記憶するための内部バッファまたは内部スクラッチパッドメモリを含み、障害行の内容をローカルに記憶し、障害行から予備行にデータ内容を転送することを可能とする。スクラッチパッドメモリは、ある操作で使用するためのデータを記憶する一時的な記憶構成要素または中間的な記憶構成要素として理解することができ、典型的には、その操作の完了後にアクセスされることはない。スクラッチパッドメモリは、エラーを検出するコントローラ内ではなく、メモリ内にあるため、内部と称することができる。一実施例では、スクラッチパッドメモリは、メモリデバイス内のレジスタデバイスであり得る。一実施例では、スクラッチパッドメモリは、メモリデバイスのプリフェッチバッファである。一実施例では、スクラッチパッドメモリは、プリフェッチバッファとして、またはＰＰＲ転送バッファとして使用することができる追加的なセンスアンプである。
図１は、ポストパッケージ修復（ＰＰＲ）のための内部バッファを有するメモリシステムの一例のブロック図である。システム１００は、データを記憶するためのメモリデバイス１２０と、メモリデバイス１２０へのアクセスを制御するためのメモリコントローラ１１０とを含むメモリシステムの一例を提供する。メモリデバイス１２０は、バス１４０を介してメモリコントローラ１１０に結合する。
一実施例では、メモリデバイス１２０は、複数のメモリバンクに論理的に編成されたメモリセルアレイ１３０を含む。
システム１００は、Ｎ個のバンク、バンク［０］～バンク［Ｎ－１］を例示しており、ここで、Ｎは、任意の整数１以上をとり得る。典型的には、Ｎは２進数となるが、必ずしも２進数である必要はない。メモリバンクとは、個別にアドレス指定される列の群を指し、ここで、異なるバンクは同じ行アドレス、列アドレス、または行と列のアドレスを用いることができるが、異なるメモリセルにアクセスするための異なるバンクアクセスを有する。行または列への参照とは、一般に、メモリセルアレイ１３０の１つまたは複数の特定のセルにアドレス情報をデコードするのに用いられるアドレス指定メカニズムを指す。行及び列とは、一般に、メモリセルアレイ１３０のアレイまたはマトリックスレイアウトを指すが、すべてのセルが物理的に直線的な行または直線的な列に配置されていることを必ずしも意味しない。
メモリセルアレイ１３０は、１箇所（例えば、シングルビットまたはマルチビットセル）あたり１つまたは複数のビットを記憶することができるメモリセルまたはビットセルを含む。一実施例では、メモリセルアレイ１３０は、システム１００のためのメインメモリまたは揮発性メモリを表す。冗長ＷＬ（ワードライン）１３２は、メモリセルアレイ１３０から障害したワードラインをマップアウトすることができる１つまたは複数の予備ワードラインを表す。一実施例では、冗長ＷＬ１３２は、特定のバンクに限定された予備ＷＬを表す。冗長ＷＬ１３２を特定のバンクに限定することで、別のバンクがメモリコントローラ１１０によってアクセスされることを可能にしながらも、１つのバンクに対するＰＰＲ操作の実行を可能にすることができる。
メモリデバイス１２０は、メモリコントローラ１１０からのコマンドをデコードし、コマンドに応答してメモリセルアレイ１３０へのアクセスを管理するためのロジック１２６を含む。一実施例では、ロジック１２６はステートマシンとして実装され、状態遷移はコマンドの様々な入力制御信号に基づく。一実施例では、ロジック１２６は、データの１つまたは複数のラインまたは行をインラインバッファアレイ１２２にフェッチし、メモリセルアレイ１３０の障害行から冗長ワードライン１３２の予備行へのデータの転送を可能にするように構成されている。
一実施例では、メモリコントローラ１１０は、システム１００のプロセッサデバイス（図示せず）の一部である。メモリコントローラ１１０は、システム１００のためのメモリデバイス１２０へのアクセスを制御し、ホストと称することができる。一実施例では、メモリデバイス１２０は、メモリダイまたはメモリマルチチップパッケージを表す。
一実施例では、メモリデバイス１２０は、１つまたは複数のメモリセルアレイ１３０が組み込まれるモジュール（例えば、デュアルインラインメモリモジュール（ＤＩＭＭ））またはボードを表す。
一実施例では、メモリデバイス１２０は、インラインバッファアレイ１２２を含む。インラインバッファアレイ１２２は、メモリデバイス１２０がＰＰＲ手順またはＰＰＲ操作の一部として障害したワードラインの内容を冗長ＷＬ１３２に転送するために使用する内部レジスタまたは内部バッファまたは他のスクラッチパッドメモリデバイスを表す。代わりに、障害したワードラインまたは障害した行は、障害行または障害ＷＬとも称することができ、複数のエラーを有する行／ワードラインを指している。一実施例では、行はワードラインと等価である。
一実施例では、ワードラインは、１ページのデータを表す。行は、行内のエラー数の結果として、修正不可能なエラーにつながる場合に、マップアウトすることができる。
一実施例では、メモリデバイス１２０は、冗長ＷＬレジスタ１２４を含む。
冗長ＷＬレジスタ１２４は、メモリデバイス１２０が障害行を冗長ＷＬ１３２にマップアウトするのに用いることができるレジスタを表している。
より具体的には、冗長ＷＬレジスタ１２４は、障害ＷＬの物理アドレスに関連付けられた論理アドレスを冗長ＷＬ１３２の物理アドレスにマッピング可能とするために、障害ＷＬのアドレスを記憶するための位置を提供する。メモリ１２０は、障害ＷＬに関連付けられた論理アドレスを予備ＷＬの物理アドレスにマッピングすることができると言える。障害ＷＬの予備ＷＬへのマップアウトは、ソフトＰＰＲ（ｓＰＰＲ）またはハードＰＰＲ（ｈＰＰＲ）などのＰＰＲ手順で行うことができる。一実施例では、ｈＰＰＲの異なる転送メカニズムは、インラインバッファアレイ１２２なしでデータ内容の転送を可能にする。しかしながら、インラインバッファアレイ１２２は、利用可能な場合には、依然として、ｈＰＰＲによる転送に用いられ得る。ｓＰＰＲのための転送は、メモリデバイスの操作中にデータ内容の転送のための一時的な記憶を要する場合がある。
しかしながら、ｓＰＰＲ機能を実装するためのデータ転送またはデータマイグレーションは、結果的にあるアドレスを別のアドレスにマップアウトすることになり、一度マップアウトされるとアドレス指定ができないメモリの位置に元の内容を残すことになる。ｓＰＰＲは、時間がかかるが行アドレスの永続的な的な修復であるｈＰＰＲと比較して、障害行のアドレスをより迅速だが一時的に修復する。
ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）は、ＤＤＲ４（ダブルデータレート（ＤＤＲ）バージョン４、ＪＥＳＤ７９－４、元々ＪＥＤＥＣにより２０１２年９月に発表されたもの）、ＤＤＲ５（ＤＤＲバージョン５、ＪＥＤＥＣにより現在検討中のもの）、およびＨＢＭ（高帯域幅メモリＤＲＡＭ、ＪＥＳＤ２３５Ａ、元々ＪＥＤＥＣにより２０１５年１１月に発表されたもの）について、ｓＰＰＲモードを定義している。ｓＰＰＲモードの定義にもかかわらず、一時的にデータを記憶するためのスペースが不足しているため、業界ではその特徴はほとんどあるいは全く利用されていない。
本明細書に記載されているように、メモリデバイスは、ｓＰＰＲなどのＰＰＲで用いるための内部一時ストレージまたは内部メモリを含む。内部一時ストレージは、ある位置から別の位置へのデータの転送のために一時的に使用され、転送完了後にデータの使用が完了するので、スクラッチパッドメモリとみなすことができる。一実施例では、内部メモリはインラインプリフェッチバッファアレイで実装される。インラインプリフェッチバッファアレイは、メモリデバイスのデータパスにインライン化されたバッファ要素のアレイを指し得る。バッファ要素は、Ｉ／Ｏ（入出力）ハードウェアとメモリアレイとの間に位置する場合、データ要素のパス内にあることができる。一実施例では、インラインプリフェッチバッファは、データパス回路の典型的なセンスアンプ要素で選択可能な別のセンスアンプ回路層として実装できる。一例を図４に示す。
一実施例では、メモリデバイス１２０は、ＰＰＲの適用に関係なく、プリフェッチ操作のためのプリフェッチバッファを含む。
プリフェッチバッファを一時ストレージとして適用し、ＰＰＲフローのためのインラインバッファアレイ１２２を実装することで、ＰＰＲフローを簡略化することができる。特に、メモリコントローラが転送されるデータを記憶する必要がなく、これにより、メモリデバイス１２０とメモリコントローラ１１０がデータを交換する必要をなくすことができるという点で、メモリコントローラ１１０の関与はＰＰＲフローのために減少させることができる。インラインバッファアレイ１２２は、必要なすべてのデータをメモリデバイス１２０にローカライズ可能にする。このように、メモリコントローラ１１０は、例えば、障害ＷＬを検出した後、障害ＷＬのアドレスを送信することにより、ＰＰＲフローを開始することができる。
図２は、プリフェッチバッファを介してＰＰＲデータを転送するメモリデバイスの一例のブロック図である。デバイス２００は、ＰＰＲ操作またはＰＰＲフローで用いるための内部ストレージを含むメモリデバイスの要素を表している。デバイス２００は、図１のメモリデバイス１２０に準拠したメモリデバイスの一例を提供する。一実施例では、デバイス２００は、メモリダイなどの単一のメモリデバイスを表す。一実施例では、デバイス２００は、複数の異なるメモリダイを含むモジュールまたはデバイスを表す。
デバイス２００は、メモリアレイ２１０を含み、これは、Ｎ個のバンク（バンク［（Ｎ－１）：０］）として編成されたメモリリソースを図示しており、ここで、Ｎは、０より大きい任意の整数をとり得る。メモリの各バンクは、メモリセル２２４にアクセスするためのデコード回路２２２を含む。一実施例では、メモリアレイ２１０のバンクのメモリセルは、センスアレイ（ＳＡ）回路がメモリセルの異なる部分間に物理的にあるように配置することができる。図示されているように、ＳＡ回路２２６は、メモリセル２２４の２つのセグメント間にある。
デコード回路２２２は、行デコード回路及び列デコード回路を表すために、メモリセル２２４の上方および側方に図示される。デコード回路の位置は、必ずしもメモリセルアレイの「外側」である必要はない。デコード回路２２２は、メモリアクセスコマンドのアドレスに従って、メモリセル２２４の特定の部分をアドレス指定する。デコード回路２２２は、センスアンプがアドレスに基づいて選択可能であること、例えば、ビットの一部のみを選択することができることを表すために、ＳＡ回路２２６に隣接して図示される。
一実施例では、デバイス２００は、プリフェッチバッファ（ＰＢ）回路２２８を含む。
ＰＢ回路２２８は、インライン一時メモリの構成要素としてメモリアレイ２１０内に図示される。
ＰＢ回路２２８は、ＰＢ回路２２８がセンスアンプ回路の別の層である例を表すために、ＳＡ回路２２６に隣接するメモリセル２２４の２つのセグメント間に図示される。一実施例では、ＰＢ回路２２８は、ＳＡ回路２２６と同様にアドレス指定され得るため、デコード回路２２２は、プリフェッチバッファの選択性を表すために、ＰＢ回路に隣接して図示される。
一実施例では、ＰＢ回路２２８のプリフェッチバッファは、メモリデバイス内のページまたはその倍数と同じサイズの一時的空間を提供する。このため、一実施例では、ＰＢ回路２２８は ページサイズまたは行サイズのデータ量を保持することができる。したがって、ＰＢ回路２２８は、スクラッチパッドメモリデバイスとして使用することができる。
コントローラ２３０は、デバイス２００のコントローラまたは制御ロジックを表す。コントローラ２３０は、メモリデバイス上のコントローラを表す。コントローラ２３０は、ホストコントローラまたはホストの一部であるメモリコントローラとは別個のものであることが理解されるであろう。デバイス２００が単一のメモリダイを表す一実施例では、コントローラ２３０は、メモリがデコード回路２２２を含むドライバ回路を制御可能とするメモリダイ上のロジックを表すことができる。
コントローラ２３０は、メモリアクセスコマンドに関連付けられたメモリアクセス要求を供給するために、デバイス２００内で操作を生成することができる。デバイス２００が複数のメモリダイを有するメモリを表す一実施例では、コントローラ２３０は、個々のメモリダイ内の制御回路と同様に、モジュール上のコントローラを表すことができる。
一実施例では、メモリコントローラ（特に図示せず）がｓＰＰＲフローをトリガする場合、コントローラ２３０は、障害アドレスＷＬのメモリセルからＰＢ回路２２８にデータを移動させる。一実施例では、データがＰＢ回路２２８に移動された後、コントローラ２３０は、修復フローまたはＰＰＲ操作を開始することができる（これは、ホストまたはメモリコントローラからの１つ以上のコマンドに応答して生じ得る）。一実施例では、ＰＢ回路２２８は、単一のメモリバンクにローカライズされる。したがって、デバイス２００は、メモリアレイ２１０の各バンクにローカライズされたスクラッチパッドメモリを含むことができる。
一実施例では、コントローラ２３０は、ＰＰＲロジック２３２に基づいてＰＰＲ操作を実装する。ＰＰＲロジック２３２は、デバイス２００がエラーを修復するためのＰＰＲ操作を実行可能とするための、コントローラ２３０内のロジックを表す。一実施例では、ＰＰＲロジック２３２は、１つまたは複数のＰＰＲレジスタを含む。レジスタは、コントローラ２３０が、障害行を冗長行にマッピングするためのアドレス情報を記憶可能にする。冗長行または予備行は、デバイス２００において特に図示されていない。予備行は、メモリセル２２４の一部であり得ることが理解されるであろう。初期状態では、行はコントローラ２３０によってアドレス指定されない。ＰＰＲ操作の後、障害行の代わりに予備行がアクセスのためにアドレス指定される。
コントローラ２３０が、ｓＰＰＲフローの完了などのＰＰＲ操作を完了すると、コントローラ２３０は、ＰＢ回路２２８から予備行にデータを復元することができる。一実施例では、データの復元は、ホストからの１つまたは複数のコマンドに応答して生じる。
一実施例では、プリフェッチバッファは、典型的に複数のページからのデータを含む。一実施例では、プリフェッチバッファが典型的に複数のページからデータを記憶するか、または１ページのみからデータを記憶するかにかかわらず、ＰＰＲのために使用される場合、プリフェッチバッファは、障害行から予備行に転送される１ページのみを記憶する。
一実施例では、ホストは、新しいデータをアドレスに書き込む前に、書き込みターゲットアドレスからデータを読み出すためにＰＢ回路２２８を用いることができる。
障害ＷＬを予備ＷＬでマップアウトした後、ホストが障害ワードラインに関連付けられていた論理アドレスにメモリアクセスコマンドを発行すると、コントローラ２３０は、アクセスコマンドを予備ＷＬに向けることができる。最終的には、パワーダウン後にｓＰＰＲレジスタがデータを失うと想定すると、ホストコントローラは、パワーダウンまでに予備ＷＬを通常のＷＬとして使用することができる。したがって、ｓＰＰＲは、障害ＷＬをより永続的にマップアウトするために、ｈＰＰＲルーチンによってフォローアップされる必要があり得る。
図３は、予備行を有するメモリアレイと、ＰＰＲ用の内部スクラッチパッドとを有するメモリシステムの一例のブロック図である。
システム３００は、図１のシステム１００に従ったシステムの一例を提供する。システム３００は、メモリデバイスが組み込まれたハードウェアプラットフォームを表すホスト３１０を含み、プロセッサと、メモリデバイスへのアクセスを制御するためのアクセス制御ロジックとを含む。
ホスト３１０は、ホストオペレーティングシステム（ＯＳ）であるか、またはこれを含むことができるシステム３００の制御ロジックを実行するためのプロセッサ３１４を含む。
ホスト３１０は、メモリデバイス３３０へのアクセスを制御するためのメモリコントローラ３２０を含む。
一実施例では、メモリコントローラ３２０は、メモリ内の障害ワードラインを検出し、修復操作を行うようにメモリデバイス３３０をトリガするためのホスト側ロジックを含むことができるＰＰＲロジック３２４を含む。
ホスト３１０は、メモリデバイス３３０とインターフェースするための１つもしくは複数の信号線、または１つもしくは複数のバスを有し得るＩ／Ｏ３１２を含む。
Ｉ／Ｏ３１２は、１つまたは複数の信号線を介して情報を交換するためのドライバもしくはレシーバ、またはドライバ及びレシーバを含むハードウェアインターフェースを備え得る。メモリデバイス３３０は、ホスト３１０がメモリに結合する信号線にメモリデバイスをインターフェース可能とするＩ／Ｏ３３２を含む。
メモリデバイス３３０は、システム３００内にデータを記憶するためのメモリセルの１つまたは複数のアレイを表すアレイ３４０を含む。アレイ３４０は、サブアレイに分割することができる。アレイまたはサブアレイは、別個にアドレス指定可能なユニットを指すことができる。
アレイは、ホスト３１０から受信したアドレス情報に基づいて分割することができ、サブアレイは、ドライバアーキテクチャに基づいてメモリデバイス３３０内により小さなユニットを提供する。
アレイ３４０は、メモリ行を例示する。
一実施例では、行はワードラインである。
メモリデバイスアレイは、典型的に、ローカルワードライン（ＬＷＬ）またはサブワードライン（ＳＷＬ）と同様に、グローバルワードライン（ＧＷＬ）またはマスターワードライン（ＭＷＬ）に分離されていることが理解されるであろう。
メモリのアドレス指定可能な「行」は、アーキテクチャに応じて、物理ワードラインと等価であってもよいし、そうでなくてもよい。しかしながら、メモリ行と、一緒にアドレス指定される１つまたは複数の物理ワードラインまたはワードラインの一部との間には関係がある。説明の目的のために、行は、コマンドでアドレス指定されるであろうユニットとみなすことができ、これは、典型的にはワードラインに対応する。
システムアーキテクチャに応じて実施例は変形可能であることが理解されるであろう。一実施例では、アクセスコマンド（例えば、書き込みコマンドまたは読み取りコマンド）は、メモリのページを書き込むかまたは読み出すように、メモリデバイス３３０をトリガする。メモリのページは、ワードライン全体を指してもよく、ここで、全ワードラインまたはワードラインの一部のデータは、アクセスコマンドに応答してアクセスされ得る。
一実施例では、アレイ３４０は、予備行３４４を含む。予備行は、障害行の一時的なマップアウト（例えば、ｓＰＰＲを介して）または障害行の永続的ななマップアウト（例えば、ｈＰＰＲを介して）に利用可能である。一実施例では、アレイ３４０は、アレイ３４０内の予備行の合計行数よりも、ｓＰＰＲのために利用可能な予備行の行数が少ない。
メモリデバイス３３０は、メモリコントローラ３２０とは別個の、メモリデバイス内のコントローラまたは制御ロジックを表すコントローラ３５０を含む。一実施例では、コントローラ３５０は、ＢＩＳＴ（組込み自己テスト）３５２を含む。ＢＩＳＴ３５２は、エラーを検出するためにアレイ３４０内の行をテスト可能にする。一実施例では、メモリデバイス３３０は、ホスト３１０によって制御されたＢＩＳＴテストに応答するためのハードウェアロジックを含む。ホスト３１０は、メモリコントローラ３２０内にＢＩＳＴロジック３２２を含む。一実施例では、メモリコントローラ３２０は、アレイ３４０内のエラーを検出するために自己テストを実行するためのロジックを含み、ここでホスト３１０は、メモリ内の特定の位置にアクセスすることによってテストを制御する。
コントローラ３５０は、メモリデバイス３３０がＰＰＲ操作を行うことを可能にするための制御ロジックを表すＰＰＲロジック３５４を含む。ホスト制御のＰＰＲの実装においては、ＰＰＲロジック３５４によって行われるＰＰＲ操作は、障害行３４２の物理アドレスを予備行３４４にリマッピングすることに限定され得る。自律的なＰＰＲの実装においては、ＰＰＲロジック３５４は、障害行３４２のデータ内容を予備行３４４に追加的に転送することができる。
メモリデバイス３３０は、本明細書の任意の実施例に従って、内部一時ストレージを表す内部スクラッチパッド３３４を含む。一実施例では、内部スクラッチパッド３３４は、障害行から予備行に転送するための１ページのデータを記憶する、プリフェッチバッファとして実装される。一実施例では、内部スクラッチパッド３３４は、ＰＰＲを行うのに用いられるレジスタデバイスを表し、ＰＰＲを可能にするために障害行のデータ内容を一時的に記憶する。
メモリコントローラ３２０がＢＩＳＴテストを実行し、行３４２の障害を検出する例を検討する。一実施例では、障害の検出に応答して、コントローラ３５０は、マップアウトされたアドレスを記憶するレジスタ（特に図示せず）に、障害行３４２のアドレスを記憶する。一実施例では、コントローラ３５０は、行３４２の内容を内部スクラッチパッド３３４に読み出し、その後、ＰＰＲ操作（例えば、ｓＰＰＲ）を行う。
ＰＰＲ操作が完了した後、コントローラ３５０は、内部スクラッチパッド３３４から障害行の内容を予備行３４４に記憶することができ、障害行３４２の論理アドレスに向けられたアクセスコマンドは、障害行３４２の物理アドレスではなく、予備行３４４の物理アドレスにマッピングされる。
図４は、プリフェッチバッファアレイを有するメモリデバイスの一例を示すブロック図である。回路４００は、内部スクラッチパッドメモリを含むメモリデバイスの要素を表す。メモリデバイスは、本明細書のメモリデバイスの任意の記述に従って実装され得る一例を提供する。より具体的には、回路４００は、インラインスクラッチパッドメモリデバイスとして操作する、プリフェッチバッファを有するデバイスを例示する。
回路４００は、回路４００のメモリアレイのワードラインを駆動するためのＷＬドライバ４１０を含む。
一実施例では、回路４００は、第１のセルアレイ４２０及び第２のセルアレイ４４０内にビットセルを含む。
回路４００は、ビットライン（ＢＬ）センスアンプ（ＢＬＳＡ）アレイと称することができるセンスアレイ４３０を含む。一実施例では、回路４００は、データをプリフェッチするためのバッファアレイとしてプリフェッチバッファ（ＰＢ）アレイ４５０を含む。一実施例では、ＰＢアレイ４５０は、書き込み操作のターゲットであるセルアレイ４２０、４４０の部分についてのデータをプリフェッチするためのバッファとして主に用いられる。一実施例では、セルアレイ４２０、４４０は、ＤＲＡＭセルアレイとして実装され得る。一実施例では、ＰＢアレイ４５０は、ＳＲＡＭ（同期ランダムアクセスメモリ）セルのアレイとして実装され得る。
図示されているように、センスアレイ４３０は、Ｍ個のアレイ、すなわちＡｒｒａｙ［（ｍ－１）：０］を含む。各アレイは、Ｎ個のセンスアンプＳＡ［（ｎ－１）：０］を含むことができる。
Ｎ個のセンスアンプは、一方の側ではＮ個のビットライン信号ＢＬ＿Ｔ［（ｍ－１）：０］］に、他方の側ではＮ個のビットライン補数信号ＢＬ＿Ｃ［（ｍ－１）：０］］にそれぞれ結合することができる。
一実施例では、Ｍ個のアレイは、Ａｒｒａｙ［０］へのアクセスを制御するためのＹ＿ＳＥＬ［０］と、Ａｒｒａｙ［１］へのアクセスを制御するためのＹ＿ＳＥＬ［１］など、Ｍ列の選択信号Ｙ＿ＳＥＬ［（ｍ－１）：０］によって制御される。
一実施例では、ＰＢアレイ４５０は、センスアレイ４３０と同様に、Ｍ個のキャッシュアレイ、すなわちＣａｃｈｅ＿Ａｒｒａｙ［（ｍ－１）：０］を有して構成されている。各キャッシュアレイは、Ｎ個のセンスアンプＳＡ［（ｎ－１）：０］を含むことができる。
Ｎ個のセンスアンプは、一方の側ではＮ個のビットライン信号ＢＬ＿Ｔ［（ｍ－１）：０］］に、他方の側ではＮ個のビットライン補数信号ＢＬ＿Ｃ［（ｍ－１）：０］］にそれぞれ結合することができる。一実施例では、Ｍアレイは、Ａｒｒａｙ［０］へのアクセスを制御するＹ＿ＳＥＬ［０］及びＡｒｒａｙ［１］へのアクセスを制御するＹ＿ＳＥＬ［１］など、Ｍ列の選択信号Ｙ＿ＳＥＬ［（ｍ－１）：０］によって制御される。一実施例では、ＰＢアレイ４５０のＭ列の選択ラインは、センスアレイ４３０のセンスアンプを制御する列選択ラインに結合されている。
アレイ４５０の列選択ラインは、Ｙ＿ＳＥＬ［０］にはアライナ［０］、Ｙ＿ＳＥＬ［１］にはアライナ［１］などを有する、アライナ回路を介して結合されている。アライナは、センスアレイ４３０の各Ｙ＿ＳＥＬ信号についてＰＢアレイ４５０に図示された対応するＹ＿ＳＥＬ＿ＤＥＬＡＹＥＤ信号によって示されるように、センスアレイ４３０のための列選択に対して列選択信号をオフセットすることができる。
回路４００は、Ｉ／Ｏ回路４６０を含む。
Ｉ／Ｏ回路４６０は、Ｎ個のグローバルＩ／Ｏ（ＧＩＯ）回路ＧＩＯ［（ｎ－１）：０］を含むことができる。
ＧＩＯ回路は、読み出し操作のためのＩ／Ｏラインセンスアンプ（ＩＯＳＡ）と書き込み操作のための書き込みドライバ（ＷＲＤＲ）とを有する、入力及び出力の両方の多重化（ＭＵＸ）を含むことができる。一実施例では、各ＧＩＯ回路は、一方はセンスアレイ４３０からの信号線及びもう一方はＰＢアレイ４５０からの信号線からなる対の信号線に接続する。回路４００は、センスアレイまたはＰＢアレイのいずれかに結合するように、アドレス指定を介して構成することができる。
Ｉ／Ｏ回路４６０は、シリアライザ／デシリアライザ回路（ＳＥＲＤＥＳ）４７０を含む。ＳＥＲＤＥＳ４７０は、送信の複数のユニット間隔（ＵＩ）にわたって送信するための発信データをシリアライズするか、またはセルアレイに記憶するための着信データをデシリアライズすることができる。Ｉ／Ｏ回路４６０は、回路４００のメモリデバイスのためのＤＱインターフェースを表すＤＱ［ｘ］４８０を含む。ＤＱ［ｘ］４８０は、例えば、データバスのデータ信号線に結合するためのデータパッドであり得る。
回路４００に図示された簡略化されたセルアレイアーキテクチャでは、メモリデバイスは、メモリアクセスコマンドに関連付けられた特定のアドレスを受信する。一実施例として、このアドレスが、ＷＬとラベル付けされたセルアレイ４２０内のワードラインに対するものであると想定する。代替的に、このコマンドは、セルアレイ４４０内のワードラインに対してアドレス指定され得る。
行アクセスの場合、ＷＬドライバ４１０は、センスアレイ４３０に接続されるＷＬに接続されたＷＬセルのデータを開放する。ＳＡ回路は、ビットセルから読み出されたアナログ信号をデジタル出力に変換してデータを増幅して保持する。特定のタイミングの指定（例えば、行アドレスストローブ（ＲＡＳ）から列アドレスストローブ（ＣＡＳ）遅延（ｔＲＣＤ））の後に、メモリコントローラは、対応する読み出しまたは書き込みコマンドのための列アクセスを開始することができる。データパケットサイズ、アクセスあたりの仕様（図示例ではＮ）に基づいて、列選択信号Ｙ＿ＳＥＬ［（ｍ－１）：０］のうちの１つは、Ｎ個のＳＡ回路をローカルＩ／Ｏ信号（ＬＩＯ［（ｎ－１）：０］）に接続する。ローカルＩ／Ｏ信号は、センスアレイ４３０のためのＬＩＯと、ＰＢアレイ４５０のためのＣＡＣＨＥ＿ＬＩＯである。Ｎ個のＬＩＯは、Ｎ組のＩ／Ｏラインセンスアンプ（ＩＯＳＡ）及び書き込みドライバ（ＷＲＤＲ）に接続されている。
書き込みモードでは、コントローラが上述した行アクセスに続いてＷＬを開放した後、回路４００は、ＤＱ［ｘ］４８０を介してメモリコントローラからデータパケットを受信することができる。ＳＥＲＤＥＳ４７０は、Ｉ／Ｏ回路４６０の各ＧＩＯに接続されたＷＲＤＲにデータを割り当てて駆動する。ＷＲＤＲは、Ｙ＿ＳＥＬ信号による接続に基づいて、センスアレイ４３０及びＰＢアレイ４５０のセンス要素にデータを書き込む。一方、センスアレイは、開放ＷＬを介してセルにデータを書き込むことができる。
読み出しモードでは、同様に、コントローラによってＷＬが開放された後、セルデータは増幅され、センスアレイ４３０に保持される。
回路４００は、コントローラから読み出しコマンドを受信する。回路４００は、コマンドに応答して、Ｙ＿ＳＥＬ信号を開放し、センスアレイ４３０をＮ個のＬＩＯに接続する。
センスアレイ４３０は、データをＮ個の対応するＬＩＯに接続されたＮ個のＩＯＳＡに書き込む。
各ＩＯＳＡは、データを増幅し、Ｎ個のＧＩＯ回路を介してＳＥＲＤＥＳ４７０にそのデータを駆動する。
ＳＥＲＤＥＳ４７０は、ＤＱ［ｘ］４８０を通じてデータをメモリコントローラにむけて駆動する。
一実施例では、ＰＢアレイ４５０は、提供される任意の実施例に従って、ＰＰＲ操作のためのスクラッチパッドメモリまたは一時ストレージとして操作することができる。一実施例では、ＰＢアレイ４５０は、通常の列選択信号と同期して制御され、従来のＩＯＳＡ／ＷＲＤＲ回路を介して読み書きされ得る。例えば、ｓＰＰＲフローにおける対応するコピー機能のために、障害ＷＬがアクティブ化され、セルデータがセンスアレイによって増幅される。
その後、データは、各ＩＯＳＡ／ＷＲＤＲ対に転送され得る。一実施例では、ＩＯＳＡはデータを増幅し、ＷＲＤＲは、双方向マルチプレクサ（ｍｕｘ）またはマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）「ＭＵＸ」を介して同じ列にアドレス指定されたＰＢアレイにデータを書き込む。全てのコピーが終了し、障害行のアドレスを冗長ＷＬレジスタを用いて冗長ＷＬにリマッピングした後、上述した書き込みフローと同様に、修復したＷＬに接続されたセルにデータを書き込むことができる。
図５は、ホスト駆動のＰＰＲのためのプロセスの一例のフロー図である。ホスト駆動のＰＰＲ処理のためのプロセス５００は、本明細書の任意の説明に従って、障害ＷＬから冗長ＷＬにデータを転送するために内部一時メモリを使用して修復手順を行うプロセスの一例とし得る。
プロセス５００は、コンピューティングシステムの異なる部分の異なる操作を例示する。
一実施例では、ホストシステム５１０は、ホストＢＩＳＴ５３０およびホストＰＰＲ５４０を含む。
ホストＢＩＳＴ５３０は、障害ＷＬを識別するためのテストを表す。ホストＰＰＲ５４０は、ホストシステム５１０における修復手順操作を表す。メモリデバイスＰＰＲ５５０は、ホストシステム５１０に結合されたメモリデバイスにおける修復手順操作を表す。
一実施例では、ブロック５１２にて、ホストシステム５１０に電源投入する。
システムは、ブロック５１４にて、初期化し、ブロック５１６にて、通常操作を開始する。
ホストシステム５１０が障害データを検出しない場合、つまりブロック５１８にてＮＯとなる分岐である場合、ホストシステムは、ブロック５２０にて、通常操作の稼働を継続する。ホストシステムの電源を切ることが想定される場合（例えば、パワーダウントリガに応答して）、つまりブロック５２２にてＹＥＳとなる分岐である場合、ブロック５２４にて、システムの電源を切る。
システムの電源が切られることが想定されない場合、つまりブロック５２２にてＮＯとなる分岐である場合、ブロック５１６にて、システムは通常の操作で継続する。システムは、通常操作中に障害データを再度チェックするため、再度「通常操作」を開始するといえる。
一実施例では、ホストシステム５１０が障害データを検出した場合、つまりブロック５１８にてＹＥＳとなる分岐である場合、ホストシステム５１０は、ブロック５３２にて、通常の操作を停止し、ＢＩＳＴモードを開始する。
発生する可能性のあるエラーのタイプには、メモリアクセスを再度試みることによって修正可能なソフトエラーと、修正不可能だが障害ワードラインのために表示され続けるハードエラーとがある。一実施例では、検出されたエラーがハードエラーでない場合、つまりブロック５３４にてＮＯとなる分岐である場合、システムは、ブロック５１６にて、ホストＢＩＳＴ５３０を終了し、通常操作に戻ることができる。
一実施例では、検出された障害がハードエラーを示す場合、つまりブロック５３４にてＹＥＳとなる分岐である場合、一実施例では、ホストは、メモリデバイスに送信する障害ＷＬのアドレスを特定する。一実施例では、システムがＰＰＲ操作でハードエラーをマップアウトするのに利用可能な予備または冗長ＷＬの数は限られている。すべての予備行が使用される場合、つまりブロック５４２にてＹＥＳとなる分岐である場合、一実施例では、ホストシステム５１０は、ブロック５４４にて、障害ＷＬのアドレスをメモリコントローラスケジューラからブロックする。アドレスをブロックすることにより、ホストがそのアドレスへのアクセス操作を指示することを防止し、システムは、ブロック５２０にて、通常操作の稼働を継続することに再び戻ることができる。
すべての予備行が使用されている場合、つまりブロック５４２にてＮＯとなる分岐である場合、一実施例では、システムは、ブロック５４６にて、障害ＷＬからのデータを内部スクラッチパッドに移動させる。一実施例では、内部メモリは、障害ＷＬとページサイズが一致するプリフェッチバッファである。
データの移動は、本明細書の任意の記述に従って生じ得る。一実施例では、ホスト駆動のＰＰＲでは、ホストＰＰＲ５４０は、メモリデバイス内のデータの移動を引き起こすためのコマンドを生成する。一実施例では、ホストＰＰＲ５４０は、ブロック５４８にて、障害ＷＬのアドレスを有するメモリデバイス内のＰＰＲフローを起動する。
メモリデバイスＰＰＲ５５０は、メモリデバイスの操作を表す。
メモリデバイスは、ブロック５５２にて、そのＰＰＲ操作を開始する。一実施例では、ブロック５５４にて、メモリデバイスは、ＰＰＲレジスタによって、障害ＷＬのアドレスを利用可能な予備ＷＬにコントローラを介してリマップすることができる。ＰＰＲレジスタは、メモリデバイスが、修復を可能にするために、修正不可能なエラーを有するＷＬのアドレスを受信することを可能にする。メモリデバイスは、ブロック５５６にて、ＰＰＲ操作を終了し、制御をホストシステム５１０に戻すことができる。
一実施例では、メモリデバイスは、ホストシステム５１０のホストＰＰＲ５４０のフロー制御に対してステータスの更新を提供する。
システムは、任意に、修復されたＷＬを復元することができる。
修復されたＷＬとは、予備の物理アドレスにマップアウトされたＷＬを指す。復元とは、障害ＷＬから修復されたＷＬへの内容の転送を指すことができる。
一実施例では、ホストＰＰＲ５４０が、修復されたＷＬを復元する場合、つまりブロック５６２にてＹＥＳとなる分岐である場合、一実施例では、ホストは、ブロック５６４にて、メモリデバイス内の内部スクラッチパッドから修復されたＷＬへのデータの移動を駆動し、ブロック５１６にて、通常操作の開始操作に戻る。
一実施例では、システムが修復されたＷＬにデータを復元しない場合、つまりブロック５６２にてＮＯとなる分岐である場合、システムは、ブロック５６６にて、修復されたＷＬのアドレストラッカーを有効化することができる。
一実施例では、修復されたＷＬのアドレストラッカーを有効にすることは、ホストが特定のタスクを行うことを含む。
修復されたアドレスＷＬのセルへの書き込みがある場合、ホストコントローラは、そのアドレスのＷＬをアクティブ化して、アドレス指定されたセルにデータを書き込むことができる。書き込み後、ホストコントローラは、すべてのｓＰＰＲレジスタがその書き込まれた値を失って電源が切れるまでに、書き込まれたデータをセルから読み出すべきである。アドレスに新しいデータを書き込む前に修復されたアドレスからの読み取りが要求される場合、一実施例では、ホストコントローラは、新しいデータがアドレス指定されたセルに書き込まれるまでに、プリフェッチされたバッファアレイからデータを読み出す。ホストコントローラは、プリフェッチされたバッファアレイ内の全てのデータが修復されたＷＬのセルに書き込まれるまでに、これらのタスクの実行を継続することができる。一実施例では、ホストコントローラは、すべてのデータが書き込まれた後、修復されたＷＬのアドレストラッカーを無効にする。
マップアウトされたＷＬについては、ｓＰＰＲレジスタが電源が切れた後にデータを失うので、ホストコントローラは、電源が切れるまでの操作中に冗長ＷＬを通常のＷＬとして使用することができる。ブロック５６４にてデータを移動させるか、ブロック５６６にてデータを移動させない場合であっても、システムは、ブロック５１６にて通常操作に戻ることができる。
図６Ａ及び図６Ｂは、メモリデバイスの自律的なＰＰＲのためのプロセスの一例を示すフロー図である。図６Ａを参照して、自律的なＰＰＲプロセスのためのプロセス６００は、本明細書の任意の記述に従って、障害ＷＬから冗長ＷＬにデータを転送するために内部一時メモリを使用して修復手順を行うためのプロセスの一例となり得る。自律的なＰＰＲプロセスにより、メモリデバイスは、障害行から内部スクラッチパッドメモリへのデータ内容の転送と、内部スクラッチパッドメモリから修復された行へのデータ内容の転送とを内部的に行うことができる。
メモリデバイスは、ホストコントローラからコンテンツの転送を引き起こすためのコマンドを発生させることなく、内部スクラッチパッドメモリとの間でデータ内容を転送することができ、むしろ、メモリデバイスは、障害行のデータコンテンツの転送を制御することができる。
プロセス６００は、コンピューティングシステムの異なる部分のための異なる操作を例示する。一実施例では、ホストシステム６１０は、ホストＢＩＳＴ６３０及びホストＰＰＲ６４０を含む。ホストＢＩＳＴ６３０は、障害ＷＬを特定するためのテストを表す。ホストＰＰＲ６４０は、ホストシステム６１０内の修復手順操作を表す。メモリデバイスＰＰＲ６５０は、ホストシステム６１０に結合されたメモリデバイスにおける修理手順操作を表す。
一実施例では、ブロック６１２にて、ホストシステム６１０を電源投入する。システムは、ブロック６１４にて、初期化を行い、ブロック６１６にて、通常操作または通常機能を開始する。ホストシステム６１０が障害データを検出しない場合、つまりブロック６１８にてＮＯとなる分岐である場合、ホストシステムは、ブロック６２０にて、通常操作の稼働を継続する。ホストシステムの電源が切れることが想定される場合（例えば、パワーダウントリガに応答して）、つまりブロック６２２にてＹＥＳとなる分岐である場合、ブロック６２４にてシステムの電源が切れる。システムの電源が切れることが想定されない場合、つまりブロック６２２にてＮＯとなる分岐である場合、システムは、ブロック６１６にて、通常操作を継続する。
一実施例では、ホストシステム６１０が障害データを検出すると、つまりブロック６１８にてＹＥＳとなる分岐である場合、ホストシステム６１０は、ブロック６３２にて通常操作を停止し、ＢＩＳＴモードを開始する。ＢＩＳＴモードは、ホストコントローラが障害を修復することを可能にすることができる。発生する可能性のあるエラーのタイプには、メモリアクセスを再度試みることによって修正可能なソフトエラーと、修正不可能だが障害ワードラインのために表示され続けるハードエラーとがある。一実施例では、検出されたエラーがハードエラーでない場合、つまりブロック６３４にてＮＯとなる分岐である場合、システムは、ブロック６１６にて、ホストＢＩＳＴ６３０を終了し、通常操作に戻ることができる。
一実施例では、検出された障害がハードエラーを示す場合、つまりブロック６３４にてＹＥＳとなる分岐である場合、一実施例では、ホストは、メモリデバイスに送信する障害ＷＬのアドレスを特定する。一実施例では、システムがＰＰＲ操作でハードエラーをマップアウトするのに利用可能な予備または冗長ＷＬの数は限られている。すべての予備行が使用される場合、つまりブロック６４２にてＹＥＳとなる分岐である場合、一実施例では、ホストシステム６１０は、ブロック６４４にて、障害ＷＬのアドレスをメモリコントローラスケジューラからブロックする。アドレスをブロックすることにより、ホストがそのアドレスへのアクセス操作を指示することを防止し、システムは、ブロック６２０にて、通常操作の稼働を継続することに再び戻ることができる。一実施例では、すべての予備行が使用されない場合、つまりブロック６４２にてＮＯとなる分岐である場合、ホストは、ブロック６４６にて、障害ＷＬのアドレスをメモリデバイスＰＰＲに送信し、ＰＰＲ操作を開始することができる。
プロセス６００は、メモリデバイスＰＰＲ６５０が開始され、メモリデバイスが障害ＷＬのアドレス情報を受信した後、図６Ｂで継続する。メモリデバイスは、ブロック６５２にて、ＰＰＲ操作を開始する。一実施例では、メモリデバイスは、ブロック６５４にて、障害ＷＬが属するユニットを検索する。
ユニットとは、障害である障害と検出されたＷＬのグループを指し、検出された全ての障害ＷＬに対して修復手順が発生し得る。
一実施例では、メモリデバイスは、ブロック６５６にて、全バンクのリフレッシュを行い、ブロック６５８にて、障害ＷＬのアドレスであるＷＬ［ｋ］をアクティブ化する。
ＷＬ［ｋ］は、障害ＷＬのアドレスを示す。
一実施例では、メモリデバイスは、ブロック６６０にて、列［ｎ］のセルデータを読み出し、その列のデータを内部スクラッチパッドの同じ列に書き込む。ｎ＝ＭＡＸ＿ＣＯＬ＿ＡＤＤＲ－１の場合、メモリデバイスは、ブロック６６８にて、ＷＬ［ｋ］をプリチャージし、リフレッシュタイマが設定されているかどうかを判断し続ける。一実施例では、ＭＡＸ＿ＣＯＬ＿ＡＤＤＲとは、列の最大アドレスを指す。
最大列に達していない場合、つまりブロック６６２にてＮＯとなる分岐である場合、一実施例では、メモリデバイスは、ブロック６６４にて、ｎをインクリメントし、リフレッシュタイマがセットされているかどうかを判断する。リフレッシュタイマがセットされていない場合、つまりブロック６６４にてＮＯとなる分岐である場合、メモリデバイスは、次の列の読み出しを繰り返し、スクラッチパッド６６０に書き込む。リフレッシュタイマが設定されている場合、つまりブロック６６４にてＹＥＳとなる分岐である場合、一実施例では、メモリデバイスは、ブロック６６６にてＷＬ［ｋ］をプリチャージし、ブロック６５６にて全バンクリフレッシュを実行するために戻る。ブロック６５６へ戻ることにより、メモリデバイスがリフレッシュ操作のカレントを維持することが可能となる。列データをコピーする操作は、障害ＷＬと結合されたデータを、内部スクラッチパッドメモリ（プリフェッチバッファアレイなど）を介して、未読の冗長ＷＬに移動させるプロセスである。
ｎが最大列アドレスに達する場合、つまりブロック６６２にてＹＥＳとなる分岐である場合、データの移動が終了したことになる。全てのデータを移動した後、メモリデバイスは、障害アドレスで冗長ＷＬ制御レジスタを更新し、ｓＰＰＲモードを終了することができる。一実施例では、データの移動が完了した後、メモリデバイスは、リフレッシュタイマが設定されているかどうかを分かるように確認することができる。リフレッシュタイマが設定されている場合、つまりブロック６７０にてＹＥＳとなる分岐である場合、メモリデバイスは、ブロック６７２にて、リフレッシュ操作を行うことができる。
リフレッシュタイマが設定されていない場合、つまりブロック６７０にてＮＯとなる分岐である場合、一実施例では、メモリデバイスは、ブロック６７４にて、予備ＷＬユニットのＷＬ［ｋ］をアクティブ化する。
一実施例では、メモリデバイスは、ブロック６７６にて、列［ｎ］のスクラッチパッドデータから、修復されたＷＬ［ｋ］内の同じ列にアドレス指定されたセルにデータを書き込む。これらの操作は、スクラッチパッドからのデータを、障害ＷＬの論理アドレスにマッピングされたＷＬに移動させる。メモリデバイスは、すべてのデータが転送されるまでデータを転送し続けることができる。
ｍが最大列数に達していない場合、つまりブロック６８０にてＮＯとなる分岐である場合、一実施例では、メモリデバイスは、ブロック６８２にて、ｍをインクリメントし、リフレッシュタイマがセットされているかどうかを判断する。リフレッシュタイマがセットされていない場合、つまりブロック６８２にてＮＯとなる分岐である場合、メモリデバイスは、ブロック６７６にて、次の列の読み出しを繰り返し、スクラッチパッドに書き込む。リフレッシュタイマが設定されている場合、つまりブロック６８２にてＹＥＳとなる分岐である場合、一実施例では、メモリデバイスは、ブロック６８４にてＷＬ［ｋ］をプリチャージし、ブロック６７２にて全バンクのリフレッシュを行う。
ｍが最大列数に達したとき、つまりブロック６８０にてＹＥＳとなる分岐である場合、一実施例では、メモリデバイスは、ブロック６８６にて、現在データを保持し、リフレッシュのために監視する必要があるワードラインである予備ＷＬ［ｋ］をプリチャージする。一実施例では、ｋがＷＬユニットアドレスのＷＬの最大数に達していない場合、つまりブロック６８８にてＮＯとなる分岐である場合、一実施例では、メモリデバイスは、ｋをインクリメントして次のワードラインに進み、ブロック６５８に戻って、検出された他の障害ＷＬのための修復操作を繰り返す。
一実施例では、ｋがＷＬユニット内のＷＬの最大数に達した場合、つまりブロック６８８にてＹＥＳとなる分岐である場合、メモリデバイスは、ブロック６９０にて、ＰＰＲレジスタを介して、障害ＷＬのアドレスを予備ＷＬにリマップする。ＰＰＲレジスタとは、ＷＬの論理アドレスに対する要求を障害ＷＬの物理アドレスから予備ＷＬの物理アドレスへリダイレクトするためにコントローラが用いることができるレジスタを指す。その後、メモリデバイスは、ブロック６９２にてＰＰＲを終了し、図６Ａのブロック６１６にて、ホストの通常操作に戻ることができる。
一実施例では、ホストコントローラは、障害ＷＬアドレスをコントローラ内に保存し、システムがビジー状態でないときにｈＰＰＲを使用するという付加的な特徴を含むことができる。
ｓＰＰＲは、ｈＰＰＲよりも実行が速く、ランタイム中に行うことができる。しかしながら、メモリの電源がオフになり、レジスタへの電力が遮断されると、リマッピングが消滅し、その内容が不確定となるため、リマッピングは一時的なものである。ホストコントローラがメモリパワーレールをオフにする前に障害ＷＬに対してｈＰＰＲを行う場合、障害ＷＬは、永続的に正常なＷＬに修復することができる。
図７は、内部スクラッチパッドメモリを有するメモリ内のＰＰＲが実装され得るメモリサブシステムの一例のブロック図である。システム７００は、コンピューティングデバイス内のプロセッサ及びメモリサブシステムの要素を含む。システム７００は、システム１００またはシステム３００に従ったシステムの一例を提供する。
一実施例では、システム７００は、メモリアレイ７６０内、またはそうでなければメモリデバイス７４０内において内部スクラッチパッドメモリ７８２を含む。スクラッチパッド７８２は、メモリデバイス７４０が、障害行のデータ内容をメモリコントローラ７２０に移動させる必要を生じることなく、内部ストレージでＰＰＲを行うことを可能にする。一実施例では、メモリコントローラ７２０は、スクラッチパッド７８２による障害行のリマッピングをサポートするためにＰＰＲ操作を行うためのＰＰＲロジック（特に図示せず）を含む。一実施例では、メモリデバイス７４０のコントローラ７５０は、本明細書の任意の実施例に従って、スクラッチパッド７８２を用いて障害行のデータ内容を新しい行に移動させて、障害行をリマップするための操作を実行するためのＰＰＲロジックを含む。
ＰＰＲロジック７８０は、本明細書の任意の実施例に従って、メモリデバイス内でＰＰＲ操作を行うためのメモリデバイス７４０内のロジックを表す。ＰＰＲロジック７２８は、本明細書の任意の実施例に従って、ホスト側のＰＰＲ操作を行うためのメモリコントローラ７２０内のロジックを表す。ＰＰＲロジック７８４は、複数のメモリデバイスダイに対するＰＰＲ操作を行うために、モジュールコントローラ（特に図示せず）、例えば、モジュール上のＲＣＤ（登録クロックドライバ）または他のコントローラに実装され得るロジックを表す。
プロセッサ７１０は、オペレーティングシステム（ＯＳ）及びアプリケーションを実行し得るコンピューティングプラットフォームの処理ユニットを表し、これらは総称してメモリのホストまたはユーザと称することができる。ＯＳ及びアプリケーションは、メモリアクセスをもたらす操作を実行する。
プロセッサ７１０は、１つまたは複数の別個のプロセッサを含むことができる。
各別個のプロセッサは、単一の処理ユニット、マルチコア処理ユニット、またはその組み合わせを含むことができる。処理ユニットは、ＣＰＵ（中央処理装置）などの一次プロセッサ、ＧＰＵ（グラフィック処理装置）などの周辺プロセッサ、またはそれらの組み合わせであってもよい。メモリアクセスはまた、ネットワークコントローラまたはハードディスクコントローラなどのデバイスによって開始されてもよい。このようなデバイスは、いくつかのシステムではプロセッサと統合されていてもよいし、バス（例えば、ＰＣＩエクスプレス）を介してプロセッサに取り付けられていてもよいし、またはその組み合わせであってもよい。システム７００は、ＳＯＣ（システムオンチップ）として実装可能であり、またはスタンドアロンコンポーネントとともに実装可能である。
メモリデバイスの参照は、異なるメモリタイプのデバイスに適用することができる。メモリデバイスは、多くの場合、揮発性メモリ技術を指す。揮発性メモリは、デバイスへの電力が遮断された場合、その状態（及びよってそれに保存されているデータ）が不確定なメモリである。不揮発性メモリとは、デバイスへの電力が遮断されてもその状態が確定しているメモリを指す。ダイナミック揮発性メモリは、状態を維持するためにデバイスに記憶されたデータをリフレッシュする必要がある。ダイナミック揮発性メモリの一例としては、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）や同期ＤＲＡＭ（ＳＤＲＡＭ）などのいくつかの変形がある。本明細書に記載されているようなメモリサブシステムは、ＤＤＲ４（ＤＤＲ（ダブルデータレート）バージョン４、ＪＥＳＤ７９－４、当初ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｒｉｎｇ Ｃｏｕｎｃｉｌ））によって２０１２年９月に発行された）、ＬＰＤＤＲ４（低消費電力ＤＤＲバージョン４、ＪＥＳＤ２０９－４、当初ＪＥＤＥＣによって２０１４年８月に発行された）、ＷＩＯ２（ワイドＩ／Ｏ２（ＷｉｄｅＩＯ２）、ＪＥＳＤ２２９－２、もともとはＪＥＤＥＣによって２０１４年８月に発行された）、ＨＢＭ（高帯域幅メモリＤＲＡＭ、ＪＥＳＤ２３５Ａ、当初２０１５年１１月にＪＥＤＥＣにより発行された）、ＤＤＲ５（ＤＤＲバージョン５、現在ＪＥＤＥＣにより検討中）、ＬＰＤＤＲ５（ＬＰＤＤＲバージョン５、ＪＥＳＤ２０９－５、当初２０１９年２月にＪＥＤＥＣにより発行された）、ＨＢＭ２（（ＨＢＭバージョン２、現在ＪＥＤＥＣにより検討中））などの多数のメモリ技術、またはその他のメモリ技術、またはメモリ技術の組み合わせ、及びそのような仕様の派生物または拡張物に基づく技術と互換性を有していてもよい。
揮発性メモリに加えて、またはこれに代えて、一実施例では、メモリデバイスの参照は、メモリデバイスへの電力が遮断されても、その状態が確定される不揮発性メモリデバイスを参照することができる。一実施例では、不揮発性メモリデバイスは、ＮＡＮＤまたはＮＯＲ技術などのブロックアドレス可能なメモリデバイスである。このように、メモリデバイスは、将来世代の不揮発性デバイス、例えば三次元クロスポイントメモリデバイス、他のバイトアドレス可能な不揮発性メモリデバイスを含むこともできる。メモリデバイスは、メモリセルの抵抗状態に基づいて、またはメモリセルの位相に基づいて、データを記憶する、バイトアドレス可能な不揮発性媒体を含むことができる。一実施例では、メモリデバイスは、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を用いることができる。一実施例では、メモリデバイスは、マルチスレッショルドレベルのＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、シングルレベルまたはマルチレベルの位相変化メモリ（ＰＣＭ）またはスイッチ付き位相変化メモリ（ＰＣＭＳ）、抵抗性メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、磁気抵抗性ランダムアクセスメモリ（ＭＲＡＭ）、メモリスタ技術を組み込んだメモリ、またはスピン伝達トルク（ＳＴＴ）－ＭＲＡＭ、あるいは上記のいずれかまたは他のメモリの組み合わせであるか、それらを含むことができる。
メモリコントローラ７２０は、システム７００のための１つまたは複数のメモリコントローラ回路またはデバイスを表す。メモリコントローラ７２０は、プロセッサ７１０による操作の実行に応答して、メモリアクセスコマンドを生成する制御ロジックを表す。メモリコントローラ７２０は、１つまたは複数のメモリデバイス７４０にアクセスする。メモリデバイス７４０は、上記で言及したいずれかに従って、ＤＲＡＭデバイスであり得る。一実施例では、メモリデバイス７４０は、異なるチャネルとして編成及び管理され、ここで、各チャネルは、並列に複数のメモリデバイスに結合するバス及び信号線に結合する。各チャネルは独立して操作可能である。したがって、各チャネルは独立してアクセス及び制御され、タイミング、データ転送、コマンド及びアドレス交換、ならびに他の操作は、各チャネルごとに個別に行われる。結合は、電気的結合、通信的結合、物理的結合、またはこれらの組み合わせを指すことができる。物理的結合は、直接接触を含み得る。電気的結合は、構成要素間の電気的な流れを可能にする、または構成要素間の信号伝達を可能にする、またはその両方を可能にするインターフェースまたは相互接続を含む。通信的結合は、構成要素がデータを交換することを可能にする、有線または無線を含む接続を含む。
一実施例では、各チャネルに対する設定は、別個のモードレジスタまたは他のレジスタ設定によって制御される。一実施例では、システム７００は単一のコントローラによって管理される複数のチャネルを有するように構成されるか、または単一のチャネルに複数のコントローラを有するように構成され得るが、各メモリコントローラ７２０は個別のメモリチャネルを管理する。一実施例では、メモリコントローラ７２０は、ホストプロセッサまたはホストプロセッサデバイスと同じダイ上に実装されているか、または同じパッケージ空間に実装されているロジックなどのホストプロセッサ７１０の一部である。
メモリコントローラ７２０は、上記にて言及したようなメモリチャネルなどのメモリバスに結合するためのＩ／Ｏインターフェースロジック７２２を含む。Ｉ／Ｏインターフェースロジック７２２（メモリデバイス７４０のＩ／Ｏインターフェースロジック７４２と同様に）は、ピン、パッド、コネクタ、信号線、トレース、またはワイヤ、またはデバイスを接続するための他のハードウェア、またはこれらの組み合わせを含むことができる。Ｉ／Ｏインターフェースロジック７２２は、ハードウェアインターフェースを含むことができる。図示されているように、Ｉ／Ｏインターフェースロジック７２２は、少なくとも信号線用のドライバ／トランシーバを含む。集積回路インターフェース内のワイヤは、一般に、パッド、ピン、またはコネクタと結合して、デバイス間で信号線またはトレースまたは他のワイヤをインターフェースする。Ｉ／Ｏインターフェースロジック７２２は、デバイス間の信号線上で信号を交換するためのドライバ、レシーバ、トランシーバ、または終端、または他の回路または回路の組み合わせを含むことができる。信号の交換は、送信または受信の少なくとも１つを含む。メモリコントローラ７２０からのＩ／Ｏ７２２をメモリデバイス７４０のＩ／Ｏ７４２へ結合するように示されているが、メモリデバイス７４０のグループが並行してアクセスされるシステム７００の実装では、複数のメモリデバイスは、メモリコントローラ７２０の同じインターフェースとのＩ／Ｏインターフェースを含むことができることが理解されるであろう。１つまたは複数のメモリモジュール７７０を含むシステム７００の実装では、Ｉ／Ｏ７４２は、メモリデバイス自体上のハードウェアインターフェースに加えて、メモリモジュールのハードウェアインターフェースを含むことができる。他のメモリコントローラ７２０は、他のメモリデバイス７４０への別個のインターフェースを含むであろう。
メモリコントローラ７２０とメモリデバイス７４０との間のバスは、メモリコントローラ７２０をメモリデバイス７４０と結合する複数の信号線として実装され得る。バスは、典型的には、少なくともクロック（ＣＬＫ）７３２と、コマンド／アドレス（ＣＭＤ）７３４と、書き込みデータ（ＤＱ）及び読み出しデータ（ＤＱ）７３６と、ゼロ個以上の他の信号線７３８とを含んでもよい。一実施例では、メモリコントローラ７２０とメモリとの間のバスまたは接続をメモリバスと称することができる。一実施例では、メモリバスはマルチドロップバスである。ＣＭＤ用の信号線は、"Ｃ／Ａバス"（またはＡＤＤ／ＣＭＤバス、またはコマンド（ＣまたはＣＭＤ）及びアドレス（ＡまたはＡＤＤ）情報の転送を示すいくつかの他の名称）と称することができ、書き込み及び読み出しＤＱ用の信号線は、"データバス"と称することができる。一実施例では、独立したチャネルは、異なるクロック信号、Ｃ／Ａバス、データバス、および他の信号線を有する。このため、システム７００は、独立したインターフェース経路が別個のバスとみなされ得るという意味で、複数の「バス」を有するものとみなすことができる。明確に示されたラインに加えて、バスは、ストロボ信号ライン、警告ライン、補助ライン、または他の信号線のうちの少なくとも１つ、またはその組み合わせを含むことができることが理解されるであろう。シリアルバス技術は、メモリコントローラ７２０とメモリデバイス７４０との間の接続に使用され得ることも理解されるであろう。シリアルバス技術の一例は、各方向の単一の差動対の信号を介して、埋め込まれたクロックを有する高速データを符号化及び伝送する８Ｂ１０Ｂである。一実施例では、ＣＭＤ７３４は、複数のメモリデバイスと並列に共有される信号線を表す。一実施例では、複数のメモリデバイスは、ＣＭＤ７３４のエンコードコマンド信号線を共有し、各メモリデバイスは個々のメモリデバイスを選択するための別個のチップセレクト（ＣＳ＿ｎ）信号線を有する。
システム７００の例では、メモリコントローラ７２０とメモリデバイス７４０との間のバスは、補助コマンドバスＣＭＤ７３４と、書き込みデータ及び読み出しデータを伝送するための補助バスＤＱ７３６とを含むことが理解されるであろう。一実施例では、データバスは、読み出しデータのための双方向ラインと、書き込み／コマンドデータのための双方向ラインとを含むことができる。別の実施例では、補助バスＤＱ７３６は、書き込みデータ用の単方向書き込み信号線とホストからメモリへのデータを含むことができ、またメモリからホストへのデータ読み出し用の単方向線を含むことができる。選択されたメモリ技術及びシステム設計に従って、他の信号７３８は、ストローブ線ＤＱＳなどのバスまたはサブバスに付随してもよい。
システム７００の設計に基づいて、または設計が複数の実装をサポートする場合に実装に基づいて、データバスは、メモリデバイス７４０あたりの帯域幅を多かれ少なかれ有することができる。例えば、データバスは、ｘ４インターフェース、ｘ８インターフェース、ｘ１６インターフェース、または他のインターフェースのいずれかを有するメモリデバイスをサポートすることができる。規則「ｘＷ」は、ここでＷがメモリコントローラ７２０とデータを交換するための信号線の数を表す、メモリデバイス７４０のインターフェースのインターフェースサイズまたは幅を表す整数である。メモリデバイスのインターフェースサイズは、システム７００内でチャネルあたりに同時に使用することができる、または同じ信号線に並列に結合することができるメモリデバイスの数に関する制御因子である。一実施例では、高帯域幅メモリデバイス、幅広インターフェースデバイス、または積層メモリ構成、またはそれらの組み合わせは、ｘ１２８インターフェース、ｘ２５６インターフェース、ｘ５１２インターフェース、ｘ１０２４インターフェース、または他のデータバスインターフェース幅などの幅広インターフェースを可能にすることができる。
一実施例では、メモリデバイス７４０及びメモリコントローラ７２０は、バースト、または連続したデータ転送のシーケンスでデータバス上でデータを交換する。バーストは，バス周波数に関連する多数の転送サイクルに対応する。一実施例では、転送サイクルは、同じクロックまたはストローブ信号エッジ（例えば、立ち上がりエッジ）で発生する転送のための全クロックサイクルとすることができる。一実施例では、システムクロックのサイクルを指す、各クロックサイクルは、複数の単位間隔（ＵＩ）に分離され、各ＵＩは転送サイクルである。例えば、ダブルデータレート転送は、クロック信号の両エッジでトリガされる（例えば、立ち上がりと立ち下がり）。バーストは、構成された多数のＵＩの間持続することができ、レジスタに記憶された構成、またはその場でトリガされた構成とすることができる。例えば、連続する８つの転送期間のシーケンスは、バースト長８（ＢＬ８）とみなすことができ、各メモリデバイス７４０は、各ＵＩ上のデータを転送することができる。したがって、ＢＬ８上で操作するｘ８メモリデバイスは、６４ビットデータを転送することができる（８本のデータ信号線に、バーストを介してライン毎に転送される８ビットデータをかけたもの）。この単純な例は単なる例示であり、限定的ではないことが理解されるであろう。
メモリデバイス７４０は、システム７００用のメモリリソースを表す。一実施例では、各メモリデバイス７４０は、別個のメモリダイである。一実施例では、各メモリデバイス７４０は、デバイスまたはダイごとに複数（例えば、２個）のチャネルとインターフェースすることができる。各メモリデバイス７４０は、デバイスの実装によって決定される帯域幅（例えば、ｘ１６またはｘ８またはいくつかの他のインターフェース帯域幅）を有するＩ／Ｏインターフェースロジック７４２を含む。Ｉ／Ｏインターフェースロジック７４２は、メモリデバイスがメモリコントローラ７２０とインターフェースすることを可能にする。Ｉ／Ｏインターフェースロジック７４２は、ハードウェアインターフェースを含むことができ、メモリコントローラのＩ／Ｏ７２２に従いつつ、メモリデバイスの端部にすることができる。一実施例では、複数のメモリデバイス７４０は、同じコマンドバス及びデータバスに並列して接続される。別の実施例では、複数のメモリデバイス７４０は、同じコマンドバスに並列に接続され、かつ異なるデータバスに接続される。例えば、システム７００は、並列に結合された複数のメモリデバイス７４０を備え、各メモリデバイスがコマンドに応答し、かつそれぞれの内部にあるメモリリソース７６０にアクセスするように構成することができる。書き込み操作の場合、個々のメモリデバイス７４０は、全体のデータワードの一部を書き込むことができ、読み出し操作の場合、個々のメモリデバイス７４０は、全体のデータワードの一部をフェッチすることができる。ワードの残りのビットは、他のメモリデバイスによって並列に提供されるか、または受信される。
一実施例では、メモリデバイス７４０は、コンピューティングデバイスのマザーボードまたはホストシステムプラットフォーム（例えば、プロセッサ７１０が配置されているＰＣＢ（プリント回路基板））上に直接配置される。一実施例では、メモリデバイス７４０は、メモリモジュール７７０に編成することができる。一実施例では、メモリモジュール７７０は、デュアルインラインメモリモジュール（ＤＩＭＭ）を表す。一実施例では、メモリモジュール７７０は、アクセスまたは制御回路の少なくとも一部を共有する複数のメモリデバイスの他の組織を表し、これは、ホストシステムプラットフォームとは別個の回路、別個のデバイス、または別個のボードとすることができる。メモリモジュール７７０は、複数のメモリデバイス７４０を含むことができ、メモリモジュールは、複数の別個のチャネルを、それらの上に配置された上記含まれたメモリデバイスに対してサポートすることを含むことができる。別の実施例では、メモリデバイス７４０は、マルチチップモジュール（ＭＣＭ）、パッケージオンパッケージ、スルーシリコンビア（ＴＳＶ）、あるいは他の技術または組み合わせなどの技術によって、メモリコントローラ７２０と同じパッケージに組み込まれてもよい。同様に、一実施例では、複数のメモリデバイス７４０は、メモリモジュール７７０に組み込まれてもよく、それ自体は、メモリコントローラ７２０と同じパッケージに組み込まれてもよい。これら及び他の実装の場合、メモリコントローラ７２０は、ホストプロセッサ７１０の一部であってもよいことが理解されるであろう。
複数のメモリデバイス７４０はそれぞれ、１つまたは複数のメモリアレイ７６０を含む。メモリアレイ７６０は、アドレス指定可能なメモリ位置またはデータの記憶位置を表す。典型的には、メモリアレイ７６０は、ワードライン（行）及びビットライン（行内の個々のビット）制御を介してアクセスされるデータの行として管理される。メモリアレイ７６０は、メモリの別個のチャネル、ランク、及びバンクとして編成することができる。チャネルは、メモリデバイス７４０内の記憶位置への独立制御パスを指すものであってもよい。ランクは、並列の複数のメモリデバイス間にわたって共通の位置（例えば、異なるデバイス内の同じ行アドレス）を指すものであってもよい。バンクは、メモリデバイス７４０内のメモリの位置のサブアレイを指すものであってもよい。一実施例では、メモリバンクは、複数のサブバンク用の共有回路（例えば、ドライバ、信号線、制御ロジック）の少なくとも一部を有する複数のサブバンクに分割され、個別にアドレス指定及びアクセスを可能にする。チャネル、ランク、バンク、サブバンク、バンクグループ、またはメモリ位置の他の組織、及びこれら編成の組み合わせは、物理リソースへの適用において重複し得ることが理解されるであろう。例えば、ランクに属することもできる特定のバンクとして、特定のチャネルを介して同じ物理メモリ位置にアクセスできる。したがって、メモリリソースの編成は、排他的ではなく包括的に理解される。
一実施例では、メモリデバイス７４０は、１つまたは複数のレジスタ７４４を含む。レジスタ７４４は、メモリデバイスの操作のための構成または設定を提供する１つまたは複数の記憶デバイスまたは記憶位置を表す。一実施例では、レジスタ７４４は、メモリデバイス７４０が制御または管理操作の一部としてメモリコントローラ７２０によるアクセスのためのデータを記憶するための記憶位置を提供することができる。一実施例では、レジスタ７４４は、１つまたは複数のモードレジスタを含む。一実施例では、レジスタ７４４は、１つまたは複数の多目的レジスタを含む。レジスタ７４４内の位置の構成は、異なる「モード」で操作するようにメモリデバイス７４０を構成することができ、ここで、コマンド情報は、モードに基づいてメモリデバイス７４０内の異なる操作をトリガすることができる。加えてまたは代替的に、異なるモードは、そのモードに応じて、アドレス情報または他の信号線から異なる操作をトリガすることもできる。レジスタ７４４の設定は、Ｉ／Ｏ設定（例えば、タイミング、ターミネーションまたはＯＤＴ（オンダイターミネーション）７４６、ドライバ構成、または他のＩ／Ｏ設定）のための構成を示すことができる。
一実施例では、メモリデバイス７４０は、Ｉ／Ｏ７４２に関連付けられるインターフェースハードウェアの一部としてＯＤＴ７４６を含む。ＯＤＴ７４６は上記のように構成することができ、指定した信号線へのインターフェースに適用されるインピーダンスの設定を提供する。一実施例では、ＯＤＴ７４６は、ＤＱ信号線に適用される。一実施例では、ＯＤＴ７４６は、コマンド信号線に適用される。一実施例では、ＯＤＴ７４６は、アドレス信号線に適用される。一実施例では、ＯＤＴ７４６は、前述のものの任意の組み合わせに適用することができる。
ＯＤＴ設定は、メモリデバイスがアクセス操作の選択されたターゲットであるか、非ターゲットデバイスであるかに基づいて変更できる。
ＯＤＴ７４６の設定は、終端ライン上のシグナリングのタイミングと反射に影響を与えることができる。ＯＤＴ７４６を注意深く制御すると、適用されるインピーダンスと負荷のマッチングが改善されて、より高速な操作が可能になる。
ＯＤＴ７４６は、Ｉ／Ｏインターフェース７４２、７２２の特定の信号線（例えば、ＤＱ線用のＯＤＴまたはＣＡ線用のＯＤＴ）に適用することができ、必ずしもすべての信号線に適用されるわけではない。
メモリデバイス７４０は、メモリデバイス内の内部操作を制御するためのメモリデバイス内の制御ロジックを表すコントローラ７５０を含む。例えば、コントローラ７５０は、メモリコントローラ７２０によって送信されたコマンドをデコードし、コマンドを実行または満足させるための内部操作を生成する。コントローラ７５０は、内部コントローラと称することができ、ホストのメモリコントローラ７２０とは別個である。コントローラ７５０は、レジスタ７４４に基づいて、どのモードが選択されているかを判断することができ、かつ選択されたモードに基づいて、メモリリソース７６０や他の操作へのアクセスのための操作を内部的に実行するように構成することができる。コントローラ７５０は、選択されたモードに適切なインターフェースを提供し、適切なメモリ位置またはアドレスにコマンドを指示するために、メモリデバイス７４０内のビットのルーティングを制御するための制御信号を生成する。コントローラ７５０は、コマンド信号線及びアドレス信号線で受信したコマンド符号化をデコードすることができるコマンドロジック７５２を含む。このため、コマンドロジック７５２は、コマンドデコーダであるか、またはコマンドデコーダを含むことができる。コマンドロジック７５２により、メモリデバイスは、コマンドを識別し、要求されたコマンドを実行するための内部操作を生成することができる。
再びメモリコントローラ７２０を参照すると、メモリコントローラ７２０は、メモリデバイス７４０に送信するためのコマンドを生成するためのロジックまたは回路を表すコマンド（ＣＭＤ）ロジック７２４を含む。コマンドの生成には、スケジューリング前のコマンド、または送信準備の整ったキューイングされたコマンドの準備を参照することができる。一般に、メモリサブシステムにおけるシグナリングは、メモリデバイスがコマンドを実行すべき１つまたは複数のメモリ位置を示すかまたは選択するために、コマンド内の、またはコマンドに付随するアドレス情報を含む。メモリデバイス７４０のトランザクションのスケジューリングに応答して、メモリコントローラ７２０は、Ｉ／Ｏ７２２を介してコマンドを発行し、メモリデバイス７４０にコマンドを実行させることができる。一実施例では、メモリデバイス７４０のコントローラ７５０は、メモリコントローラ７２０からＩ／Ｏ７４２を介して受信したコマンドおよびアドレス情報を受信し、デコードする。コントローラ７５０は、受信したコマンドおよびアドレス情報に基づいて、メモリデバイス７４０内のロジック及び回路の操作のタイミングを制御しコマンドを実行することができる。
コントローラ７５０は、タイミング及びシグナリング要件などのメモリデバイス７４０内の規格または仕様に準拠することを担う。メモリコントローラ７２０は、アクセススケジューリングおよび制御によって、規格または仕様に準拠することを実施することができる。
メモリコントローラ７２０は、メモリデバイス７４０に送信するトランザクションを生成し、命令するためのロジックまたは回路を表すスケジューラ７３０を含む。ある観点から、メモリコントローラ７２０の第１の機能は、メモリデバイス７４０へのメモリアクセス及び他のトランザクションをスケジュールすることであると言える。そのようなスケジューリングは、プロセッサ７１０によるデータの要求を実装し、データ完全性を維持するために（例えば、リフレッシュに関連するコマンドなどで）トランザクション自体を生成することを含むことができる。トランザクションは、１つまたは複数のコマンドを含むことができ、クロックサイクルまたは単位間隔などの１つまたは複数のタイミングサイクルにわたってコマンドまたはデータまたはその両方の転送をもたらす。トランザクションは、読み取りや書き込み、関連コマンドなどのアクセス、またはそれらの組み合わせに対するものであり、他のトランザクションには、構成、設定、データ完全性のためのメモリ管理コマンド、またはその他のコマンド、またはそれらの組み合わせを含み得る。
メモリコントローラ７２０は、典型的には、トランザクションの選択および順序付けを可能にしてシステム７００のパフォーマンスを向上させるスケジューラ７３０などのロジックを含む。したがって、メモリコントローラ７２０は、未処理のトランザクションのどれをメモリデバイス７４０にどの順序で送信すべきかを選択することができ、これは典型的に単純な先入れ先出しアルゴリズムよりもはるかに複雑なロジックで達成される。メモリコントローラ７２０は、メモリデバイス７４０へのトランザクションの送信を管理し、トランザクションに関連付けられたタイミングを管理する。一実施例では、トランザクションは、確定的タイミングを有し、これは、メモリコントローラ７２０によって管理され、スケジューラ７３０でトランザクションをスケジュールする方法を決定する際に使用され得る。
一実施例では、メモリコントローラ７２０は、リフレッシュ（ＲＥＦ）ロジック７２６を含む。リフレッシュロジック７２６は、揮発性であり、確定的な状態を保持するためにリフレッシュされる必要があるメモリリソースに用いることができる。一実施例では、リフレッシュロジック７２６は、リフレッシュのための位置、及び実行するリフレッシュのタイプを示す。リフレッシュロジック７２６は、メモリデバイス７４０内で自己リフレッシュをトリガすることができ、またはリフレッシュコマンドを送信することによって外部リフレッシュ（オートリフレッシュコマンドと称することができる）を実行することができ、またはその組み合わせが可能である。一実施例では、メモリデバイス７４０内のコントローラ７５０は、メモリデバイス７４０内でリフレッシュを適用するためのリフレッシュロジック７５４を含む。一実施例では、リフレッシュロジック７５４は、メモリコントローラ７２０から受信した外部リフレッシュに応じてリフレッシュを行うための内部演算を生成する。リフレッシュロジック７５４は、リフレッシュがメモリデバイス７４０に向けられているかどうか、かつコマンドに応答してどんなメモリリソース７６０をリフレッシュするべきかを決定することができる。
図８は、内部スクラッチパッドメモリを有するメモリ内のＰＰＲを実装することができるコンピューティングシステムの一例のブロック図である。システム８００は、本明細書の任意の実施例に従ったコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、サーバ、ゲームまたはエンターテイメント制御システム、組込みコンピューティングデバイス、または他の電子デバイスであり得る。システム８００は、システム１００またはシステム３００に従ったシステムの例を提供する。
一実施例では、システム８００は、メモリ８３０内に内部スクラッチパッドメモリ８９２を含む。スクラッチパッド８９２は、障害行のデータ内容をメモリコントローラ８２２に移動させる必要がなく、メモリ８３０が内部ストレージでＰＰＲを行うことを可能にする。一例では、メモリサブシステム８２０は、スクラッチパッド８９２で障害行をリマッピングすることをサポートするためにＰＰＲ操作を実行するためのＰＰＲロジック８９０を含む。一実施例では、ＰＰＲロジック８９０は、メモリコントローラ８２２に少なくとも部分的に含まれる。一実施例では、ＰＰＲロジック８９０は、メモリ８３０の少なくとも一部に含まれる。ＰＰＲロジック８９０により、メモリサブシステム８２０は、本明細書の任意の実施例に従って、スクラッチパッド８９２を用いて障害行のデータ内容を新しい行に移動させ、障害行を再マッピングする操作を実行することができる。
システム８００は、システム８００のための処理または指示の実行を提供するために、任意のタイプのマイクロプロセッサ、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、処理コア、または他の処理ハードウェア、またはそれらの組み合わせを含み得るプロセッサ８１０を含む。プロセッサ８１０は、システム８００の全体的な操作を制御し、１つまたは複数のプログラム可能な汎用または専用マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラム可能なコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラム可能な論理デバイス（ＰＬＤ）、またはそのようなデバイスの組み合わせであるか、あるいは含み得る。
一実施例では、システム８００は、プロセッサ８１０に結合されたインターフェース８１２を含み、このインターフェースは、メモリサブシステム８２０またはグラフィックインターフェースコンポーネント８４０などのより高い帯域幅接続を必要とするシステムコンポーネント用の高速インターフェースまたは高スループットインターフェースを表すことができる。インターフェース８１２は、スタンドアロンコンポーネントであるか、またはプロセッサダイ上で統合させることができるインターフェース回路を表す。インターフェース８１２は、回路としてプロセッサダイ上で統合させるか、またはチップ上でシステムのコンポーネントとして統合させることができる。グラフィックインターフェース８４０は、存在する場合、システム８００のユーザに視覚的ディスプレイを提供するためのグラフィックコンポーネントにインターフェースする。グラフィックインターフェース８４０は、スタンドアロンコンポーネントであるか、プロセッサダイまたはチップ上のシステムに統合 させることができる。一実施例では、グラフィックインターフェース８４０は、ユーザに出力を提供する高精細（ＨＤ）ディスプレイまたは超高精細（ＵＨＤ）ディスプレイを駆動することができる。一実施例では、ディスプレイは、タッチスクリーンディスプレイを含むことができる。一実施例では、グラフィックインターフェース８４０は、メモリ８３０に記憶されたデータに基づいて、またはプロセッサ８１０によって実行された操作に基づいて、またはその両方に基づいて、表示を生成する。
メモリサブシステム８２０は、システム８００のメインメモリを表し、プロセッサ８１０によって実行されるコード、またはルーチンを実行する際に用いられるデータ値のためのストレージを提供する。メモリサブシステム８２０は、１つまたは複数のメモリデバイス８３０を含み、例えば、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、ＤＲＡＭや３ＤＸＰ（３次元クロスポイント）などのランダムアクセスメモリ（ＲＡＭ）の１種または複数種の変形、または他のメモリデバイス、あるいはこれらデバイスの組み合わせが挙げられる。メモリ８３０は、システム８００における命令の実行のためのソフトウェアプラットフォームを提供するために、とりわけ、オペレーティングシステム（ＯＳ）８３２を記憶し、ホストする。加えて、アプリケーション８３４は、メモリ８３０からＯＳ８３２のソフトウェアプラットフォーム上で実行することができる。アプリケーション８３４は、１つまたは複数の機能を実行するための独自の操作ロジックを有するプログラムを表す。プロセス８３６は、ＯＳ８３２または１つ以上のアプリケーション８３４あるいはその組み合わせに補助機能を提供するエージェントまたはルーチンを表す。ＯＳ８３２、アプリケーション８３４、およびプロセス８３６は、システム８００のための機能を提供するためにソフトウェアロジックを提供する。一実施例では、メモリサブシステム８２０は、メモリ８３０にコマンドを生成して発行するためのメモリコントローラである、メモリコントローラ８２２を含む。メモリコントローラ８２２は、プロセッサ８１０の物理的部分、またはインターフェース８１２の物理的部分であり得ることが理解されるであろう。例えば、メモリコントローラ８２２は、プロセッサダイ上、またはチップ上のシステム上で統合されたような、プロセッサ８１０と回路上で統合された、統合メモリコントローラであってもよい。
特に図示されていないが、システム８００は、メモリバス、グラフィックバス、インターフェースバスなどのデバイス間の１つまたは複数のバスまたはバスシステムを含むことができることが理解されるであろう。バスまたは他の信号線は、構成要素を通信的または電気的に結合することができ、あるいは構成要素を通信的及び電気的に結合することができる。バスには、物理的な通信回線、ポイントツーポイント接続、ブリッジ、アダプタ、コントローラ、その他の回路、またはそれらの組み合わせを含めることができる。バスは、例えば、システムバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ハイパートランスポートまたは業界規格アーキテクチャ（ＩＳＡ）バス、小型コンピュータシステムインターフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、または他のバス、あるいはそれらの組み合わせのうちの１つまたは複数を含むことができる。
一実施例では、システム８００は、インターフェース８１２に結合され得るインターフェース８１４を含む。インターフェース８１４は、インターフェース８１２よりも低速のインターフェースであり得る。一例では、インターフェース８１４はインターフェース回路を表し、スタンドアロンコンポーネントおよび集積回路を含むことができる。一実施例では、複数のユーザインターフェースコンポーネントまたは周辺コンポーネント、あるいはその両方がインターフェース８１４に結合される。ネットワークインターフェース８５０は、システム８００に、１つまたは複数のネットワークを介してリモートデバイス（例えば、サーバまたは他のコンピューティングデバイス）と通信する能力を提供する。
ネットワークインターフェース８５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、セルラーネットワーク相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、あるいは他の有線または無線の規格に基づくまたは独自のインターフェースを含むことができる。ネットワークインターフェース８５０は、リモートデバイスとデータを交換することができ、このことは、メモリに記憶されたデータを送信すること、またはメモリに記憶されるべきデータを受信することを含み得る。
一実施例では、システム８００は、１つまたは複数の入出力（Ｉ／Ｏ）インターフェース８６０を含む。Ｉ／Ｏインターフェース８６０は、ユーザがシステム８００と相互作用する１つまたは複数のインターフェースコンポーネント（例えば、オーディオ、英数字、触覚／タッチ、または他のインターフェーシング）を含むことができる。周辺インターフェース８７０は、上記で特に言及されていない、任意のハードウェアインターフェースを含むことができる。周辺機器とは、一般に、システム８００に依存的に接続するデバイスを指す。依存的接続とは、システム８００が、操作が実行されるソフトウェアプラットフォームまたはハードウェアプラットフォーム、あるいはその両方を提供し、ユーザが相互作用するものである。
一実施例では、システム８００は、不揮発性の方法でデータを記憶するためのストレージサブシステム８８０を含む。一実施例では、特定のシステム実装では、ストレージサブシステム８８０の少なくとも特定の構成要素は、メモリサブシステム８２０の構成要素と重複することができる。ストレージサブシステム８８０は、ストレージデバイス（複数可）８８４を含み、これは、１つまたは複数の磁気ディスク、ソリッドステートディスク、３ＤＸＰディスク、または光学ベースのディスク、あるいはそれらの組み合わせなどの、不揮発性の方法で大量のデータを記憶するための任意の従来の媒体であり得るか、またはそれらを含み得る。ストレージ８８４は、コードまたは支持及びデータ８８６を永続的な状態で保持する（すなわち、システム８００への電力が中断されたにもかかわらず、値が保持される）。メモリ８３０は、典型的にはプロセッサ８１０に指示を提供するための実行または稼働メモリであるが、ストレージ８８４は、一般的に「メモリ」であるとみなすことができる。ストレージ８８４が不揮発性であるのに対し、メモリ８３０は揮発性メモリを含むことができる（すなわち、システム８００への電力が遮断された場合、データの値または状態は不確定である）。一実施例では、ストレージサブシステム８８０は、ストレージ８８４とインターフェースするためのコントローラ８８２を含む。一実施例では、コントローラ８８２は、インターフェース８１４またはプロセッサ８１０の物理的部分であるか、またはプロセッサ８１０とインターフェース８１４の両方に回路またはロジックを含むことができる。
電源８０２は、システム８００の構成要素に電力を供給する。より具体的には、電源８０２は、典型的には、システム８００内の構成要素に電力を供給するために、システム８００内の１つまたは複数の電力供給装置８０４にインターフェースする。一実施例では、電力供給装置８０４は、壁コンセントに差し込むためのＡＣ－ＤＣ（交流から直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電）の電源８０２であり得る。一実施例では、電源８０２は、外部ＡＣ－ＤＣコンバータなどのＤＣ電源を含む。一実施例では、電源８０２または電力供給装置８０４は、充電フィールドの近くを介して充電するためのワイヤレス充電ハードウェアを含む。一実施例では、電源８０２は、内部バッテリまたは燃料電池源を含むことができる。
図９は、内部スクラッチパッドメモリを有するメモリ内のＰＰＲが実装され得る、モバイルデバイスの一例のブロック図である。システム９００は、コンピューティングタブレット、携帯電話またはスマートフォン、ウェアラブルコンピューティングデバイス、または他のモバイルデバイスなどのモバイルコンピューティングデバイス、あるいは組込みコンピューティングデバイスを表す。特定の構成要素が一般的に示されており、そのようなデバイスのすべての構成要素がシステム９００に示されているわけではないことが理解されるであろう。
システム９００は、システム１００またはシステム３００に従ったシステムの一例を提供する。
一実施例では、システム９００は、メモリ９６２に内部スクラッチパッドメモリ９９２を含む。スクラッチパッド９９２は、メモリコントローラ９６４に障害行のデータ内容を移動する必要なく、メモリ９６２が内部ストレージでＰＰＲを実行することを可能にする。一実施例では、メモリサブシステム９６０は、スクラッチパッド９９２で障害行をリマッピングすることを助長するためにＰＰＲ操作を行うためのＰＰＲロジック９９０を含む。一実施例では、ＰＰＲロジック９９０は、メモリコントローラ９６４の少なくとも一部に含まれる。
一実施例では、ＰＰＲロジック９９０は、メモリ９６２に少なくとも部分的に含まれる。ＰＰＲロジック９９０は、メモリサブシステム９６０が、本明細書の任意の実施例に従って、スクラッチパッド９９２で障害行のデータ内容を新しい行に移動させて、障害行をリマップするための操作を実行することを可能にする。
システム９００は、システム９００の一次処理操作を実行するプロセッサ９１０を含む。
プロセッサ９１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、または他の処理手段などの１つまたは複数の物理デバイスを含むことができる。
プロセッサ９１０によって実行される処理操作は、アプリケーション及びデバイス機能が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理操作は、人間のユーザや他のデバイスとのＩ／Ｏ（入出力）に関する操作、電源管理に関する操作、システム９００と他のデバイスとの接続に関する操作、またはそれらの組み合わせを含まれる。また、処理操作には、音声入出力Ｉ／Ｏに関する操作、ディスプレイ入出力に関する操作、その他のインターフェーシングに関する操作、またはそれらの組み合わせを含むことができる。プロセッサ９１０は、メモリに記憶されたデータを実行することができる。プロセッサ９１０は、メモリに記憶されたデータを書き込みまたは編集することができる。
一実施例では、システム９００は、１つまたは複数のセンサ９１２を含む。センサ９１２は、組込みセンサまたは外部センサへのインターフェース、あるいはその組み合わせを表す。センサ９１２は、システム９００が実装される環境またはデバイスの１つまたは複数の状態をシステム９００が監視または検出することを可能にする。センサ９１２は、環境センサ（例えば、温度センサ、動き検出器、光検出器、カメラ、化学センサ（例えば、一酸化炭素、二酸化炭素、または他の化学センサ））、圧力センサ、加速度メータ、ジャイロスコープ、医療または生理学センサ（例えば、バイオセンサ、心拍モニタ、または生理学的属性を検出する他のセンサ）、または他のセンサ、あるいはそれらの組み合わせを含むことができる。センサ９１２はまた、指紋認識システム、顔検出または認識システム、またはユーザの特徴を検出または認識する他のシステムなどの生体認証システムのためのセンサを含むことができる。
センサ９１２は、システム９００と共に実装され得る多くの異なるタイプのセンサに限定されるものではなく、広く理解されるべきである。
一実施例では、１つまたは複数のセンサ９１２は、プロセッサ９１０と統合されたフロントエンド回路を介してプロセッサ９１０に結合する。
一実施例では、１つまたは複数のセンサ９１２は、システム９００の別のコンポーネントを介してプロセッサ９１０に結合する。
一実施例では、システム９００は、オーディオ機能をコンピューティングデバイスに提供することに関連付けられるハードウェア（例えば、オーディオハードウェア及びオーディオ回路）及びソフトウェア（例えば、ドライバ、コーデック）コンポーネントを表す、オーディオサブシステム９２０を含む。オーディオ機能は、マイク入力とともに、スピーカまたはヘッドフォンの出力を含むことができる。そのような機能のためのデバイスは、システム９００に統合されたり、またはシステム９００に接続されることができる。一実施例では、ユーザは、プロセッサ９１０によって受信され処理される音声コマンドを提供することによって、システム９００と相互作用を行う。
ディスプレイサブシステム９３０は、ユーザに提示するための視覚的なディスプレイを提供するハードウェア（例えば、ディスプレイデバイス）及びソフトウェアコンポーネント（例えば、ドライバ）を表す。一実施例では、ディスプレイは、ユーザがコンピューティングデバイスと相互作用を行う触覚コンポーネントまたはタッチスクリーン要素を含む。ディスプレイサブシステム９３０は、ディスプレイをユーザに提供するために使用される特定のスクリーンまたはハードウェアデバイスを含むディスプレイインターフェース９３２を含む。一実施例では、ディスプレイインターフェース９３２は、ディスプレイに関連する少なくともいくつかの処理を行うために、プロセッサ９１０（グラフィックプロセッサなど）とは別個のロジックを含む。一実施例では、ディスプレイサブシステム９３０は、ユーザに出力と入力の両方を提供するタッチスクリーンデバイスを含む。一実施例では、ディスプレイサブシステム９３０は、ユーザに出力を提供する高精細（ＨＤ）または超高精細（ＵＨＤ）ディスプレイを含む。一実施例では、ディスプレイサブシステムは、タッチスクリーンディスプレイを含むか、または駆動する。一実施例では、ディスプレイサブシステム９３０は、メモリに記憶されたデータに基づいて、またはプロセッサ９１０によって実行された操作に基づいて、またはその両方に基づいて、ディスプレイ情報を生成する。
Ｉ／Ｏコントローラ９４０は、ユーザとの相互作用に関連するハードウェアデバイス及びソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ９４０は、オーディオサブシステム９２０、またはディスプレイサブシステム９３０、またはその両方の一部であるハードウェアを管理するように動作することができる。さらに、Ｉ／Ｏコントローラ９４０は、ユーザがシステムと相互作用し得るシステム９００に接続する追加的なデバイスのための接続点を例示する。例えば、システム９００に取り付け可能なデバイスは、マイクロフォンデバイス、スピーカまたはステレオシステム、ビデオシステムまたは他のディスプレイデバイス、キーボードまたはキーパッドデバイス、ボタン／スイッチ、またはカードリーダまたは他のデバイスのような特定のアプリケーションで使用するための他のＩ／Ｏデバイスを含み得る。
上述したように、Ｉ／Ｏコントローラ９４０は、オーディオサブシステム９２０またはディスプレイサブシステム９３０、あるいはその両方と相互作用することができる。
例えば、マイクまたは他のオーディオデバイスを介した入力は、システム９００の１つまたは複数のアプリケーションまたは機能のための入力またはコマンドを提供することができる。さらに、オーディオ出力は、ディスプレイの出力の代わりに、またはディスプレイ出力に加えて提供されることができる。別の実施例では、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスは、Ｉ／Ｏコントローラ９４０によって少なくとも部分的に管理され得る、入力デバイスとしても機能する。また、Ｉ／Ｏコントローラ９４０によって管理されるＩ／Ｏ機能を提供するために、システム９００上に追加のボタンまたはスイッチを設けることもできる。
一実施例では、Ｉ／Ｏコントローラ９４０は、加速度計、カメラ、光センサまたは他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）、またはシステム９００に含まれ得る他のハードウェア、またはセンサ９１２などのデバイスを管理する。入力は、システムの動作に影響を与えるために環境入力をシステムに提供する（ノイズのためのフィルタリング、明るさの検出のためのディスプレイの調整、カメラのためのフラッシュの適用、または他の特徴など）とともに、直接的なユーザインタラクションの一部であってもよい。
一実施例では、システム９００は、バッテリの電力使用量、バッテリの充電、および省電力動作に関連する特徴を管理する電力管理部９５０を含む。電力管理部９５０は、システム９００の構成要素に電力を供給する電源９５２からの電力を管理する。一実施例では、電源９５２は、壁コンセントに差し込むためのＡＣ－ＤＣ（交流から直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電、動力ベースの電力）であり得る。一実施例では、電源９５２は、外部のＡＣ－ＤＣコンバータなどのＤＣ電源によって提供され得るＤＣ電力のみを含む。一実施例では、電源９５２は、充電フィールドへの近くを介して充電するためのワイヤレス充電ハードウェアを含む。一実施例では、電源９５２は、内部バッテリまたは燃料電池源を含むことができる。
メモリサブシステム９６０は、システム９００内に情報を記憶するためのメモリデバイス（複数可）９６２を含む。メモリサブシステム９６０は、不揮発性（メモリデバイスへの電力が遮断されても状態は変化しない）メモリデバイス、または揮発性（メモリデバイスへの電力が遮断されると状態は不確定）メモリデバイス、あるいはそれらの組み合わせを含むことができる。メモリ９６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、または他のデータ、およびシステム９００のアプリケーションおよび機能の実行に関連するシステムデータ（長期的または一時的のいずれであっても）を記憶することができる。一実施例では、メモリサブシステム９６０は、メモリコントローラ９６４（これは、システム９００の制御の一部であると考えられ、かつプロセッサ９１０の一部であると考えられる可能性もある）を含む。メモリコントローラ９６４は、メモリデバイス９６２へのアクセスを制御するためのコマンドを生成し、発行するためのスケジューラを含む。
接続性９７０は、システム９００が外部デバイスと通信することを可能にするためのハードウェアデバイス（例えば、無線または有線コネクタ及び通信ハードウェア、または有線及び無線ハードウェアの組み合わせ）ならびにソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。外部デバイスは、他のコンピューティングデバイス、無線アクセスポイントまたは基地局のような別個のデバイス、およびヘッドセット、プリンタ、または他のデバイスのような周辺機器であり得る。一実施例では、システム９００は、メモリに記憶するため、またはディスプレイデバイスに表示するための外部デバイスと、データを交換する。交換されたデータは、メモリに記憶されるべきデータ、または既にメモリに記憶されているデータを含み、データを読み取ったり、書き込んだり、または編集したりすることができる。
接続性９７０は、複数の異なるタイプの接続性を含むことができる。一般化するために、システム９００は、セルラー接続性９７２及び無線接続性９７４で図示されている。セルラー接続性９７２とは、一般に、ＧＳＭ（登録商標）（移動体通信のためのグローバルシステム）またはそのバリエーションまたは派生物、ＣＤＭＡ（符号分割多重アクセス）またはそのバリエーションまたは派生物、ＴＤＭ（時分割多重化）またはそのバリエーションまたは派生物、ＬＴＥ（長期進化、「４Ｇ」とも称される）、５Ｇ、または他のセルラーサービス規格を介して提供されるような無線通信事業者によって提供されるセルラーネットワーク接続性を指す。無線接続性９７４は、セルラーではない無線接続性を指し、パーソナルエリアネットワーク（ブルートゥース（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉなど）、または広域ネットワーク（ＷｉＭａｘなど）、または他の無線通信、またはその組み合わせを含むことができる。無線通信とは、非固体媒体を介して変調された電磁放射を使用してデータを転送することを指す。有線通信は、固体の通信媒体を介して生じる。
周辺接続９８０は、周辺の接続を行うためのソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）と同様に、ハードウェアインターフェース及びコネクタを含む。システム９００は、他のコンピューティングデバイスに対する周辺デバイス（「へ」９８２」）であり、またそれに接続された周辺デバイス（「から」９８４）を有し得ることが理解されるであろう。システム９００は、システム９００上のコンテンツの管理（例えば、ダウンロード、アップロード、変更、同期化）などの目的のために、他のコンピューティングデバイスに接続するための「ドッキング」コネクタを一般的に有する。さらに、ドッキングコネクタは、例えばオーディオビジュアルまたは他のシステムへのコンテンツ出力をシステム９００が制御することを可能にする特定の周辺機器にシステム９００が接続することを可能にする。
独自のドッキングコネクタまたは他の独自の接続ハードウェアに加えて、システム９００は、共通または規格ベースのコネクタを介して周辺接続９８０を構成することができる。共通のタイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（これは、多数の異なるハードウェアインターフェースのいずれかを含むことができ）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高精細マルチメディアインターフェース（ＨＤＭＩ（登録商標））、または他のタイプを含むことができる。
一般的に、本明細書の記述に関して、一実施例では、メモリデバイスは、論理アドレスが各々の物理アドレスにマッピングされている複数のメモリ行と論理アドレスが物理アドレスにマッピングされていない少なくとも１つの予備行とを有するメモリアレイと、複数のメモリ行のうちの１つの行の障害（「障害行」）を検出し、ポストパッケージ修復（ＰＰＲ）モードを実行するコントローラとを含み、ＰＰＲモードは、障害行の論理アドレスを障害行の物理アドレスから予備行の物理アドレスにマッピングし、障害行からメモリデバイスの内部にある内部スクラッチパッドメモリにデータ内容を転送し、内部スクラッチパッドメモリから予備行にそのデータ内容を転送することを含む。
一実施例では、ＰＰＲモードは、ソフトＰＰＲ（ｓＰＰＲ）モードを含む。一実施例では、ＰＰＲモードは、メモリデバイスの組込み自己テスト（ＢＩＳＴ）に応答したＰＰＲモードを含む。一実施例では、内部スクラッチパッドメモリは、プリフェッチバッファを含む。一実施例では、プリフェッチバッファは、センスアンプ回路を含む。一実施例では、内部スクラッチパッドメモリは、内部レジスタを含む。一実施例では、メモリアレイは、複数のメモリバンクを含み、 内部スクラッチパッドメモリは、単一のメモリバンクにローカライズされた内部スクラッチパッドを含む。一実施例では、障害行から内部スクラッチパッドメモリへのデータ内容の転送は、ホストコントローラによってホスト制御され、ホストコントローラは、データ内容を内部スクラッチパッドメモリへ、かつ内部スクラッチパッドメモリから予備行へ転送させるためのコマンドを提供する。一実施例では、障害行から内部スクラッチパッドメモリへのデータ内容の転送は、自律的であり、メモリデバイスは、メモリデバイスに関連付けられたホストコントローラがデータ内容を転送するコマンドを送信することなく、内部的にデータ内容を内部スクラッチパッドメモリへ、かつ内部スクラッチパッドメモリから予備行へ転送する。一実施例では、メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のある、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む。
一般的に、本明細書の記載に関して、一実施例では、システムは、メモリコントローラと、メモリコントローラに結合されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスであって、論理アドレスが各々の物理アドレスにマッピングされている複数のメモリ行と論理アドレスが物理アドレスにマッピングされていない少なくとも１つの予備行とを有するメモリアレイを含むＤＲＡＭデバイスと、複数のメモリ行のうちの１つの行の障害（「障害行」）を検出し、ポストパッケージ修復（ＰＰＲ）モードを実行するコントローラとを備え、ＰＰＲモードは、障害行の論理アドレスを障害行の物理アドレスから予備行の物理アドレスにマッピングし、障害行からメモリデバイスの内部にある内部スクラッチパッドメモリにデータ内容を転送し、内部スクラッチパッドメモリから予備行にそのデータ内容を転送することを含む。
一実施例では、ＰＰＲモードは、ソフトＰＰＲ（ｓＰＰＲ）モードを含む。一実施例では、内部スクラッチパッドメモリは、プリフェッチバッファを含む。一実施例では、プリフェッチバッファは、センスアンプ回路を含む。一実施例では、内部スクラッチパッドメモリは、内部レジスタを含む。一実施例では、コントローラは、メモリデバイスの内部にある。一実施例では、メモリアレイは、複数のメモリバンクを含み、内部スクラッチパッドメモリは、単一のメモリバンクにローカライズされた内部スクラッチパッドを含む。一実施例では、障害行から内部スクラッチパッドメモリへのデータ内容の転送は、メモリコントローラによってホスト制御され、メモリコントローラは、データ内容を内部スクラッチパッドメモリへ、かつ内部スクラッチパッドメモリから予備行へ転送させるためのコマンドを提供するものである。一実施例では、障害行から内部スクラッチパッドメモリへのデータ内容の転送は、自律的であり、メモリデバイスは、メモリデバイスに関連付けられたメモリコントローラがデータ内容を転送するコマンドを送信することなく、内部的にデータ内容を内部スクラッチパッドメモリへ、かつ内部スクラッチパッドメモリから予備行へ転送する。一実施例では、システムは、メモリコントローラに結合されたホストプロセッサデバイス、ホストプロセッサに通信的に結合されたディスプレイ、ホストプロセッサに通信的に結合されたネットワークインターフェース、またはシステムに電力を供給するためのバッテリのうちの１つまたは複数をさらに含む。
一般的に、本明細書の記載に関して、一実施例では、方法は、論理アドレスが各々の物理アドレスにマッピングされている複数のメモリ行と論理アドレスが物理アドレスにマッピングされていない少なくとも１つの予備行とを有するメモリアレイにおいて複数のメモリ行のうちの１つの行の障害（「障害行」）を検出することと、ポストパッケージ修復（ＰＰＲ）モードを実行することとを含み、ポストパッケージ修復モードは、障害行の論理アドレスを障害行の物理アドレスから予備行の物理アドレスにマッピングし、障害行からメモリデバイスの内部にある内部スクラッチパッドメモリにデータ内容を転送し、内部スクラッチパッドメモリから予備行にそのデータ内容を転送することを含む。
一実施例では、ＰＰＲモードは、ソフトＰＰＲ（ｓＰＰＲ）モードを含む。一実施例では、ＰＰＲモードは、メモリデバイスの組込み自己テスト（ＢＩＳＴ）に応答したＰＰＲモードを含む。一実施例では、内部スクラッチパッドメモリは、プリフェッチバッファを含む。一実施例では、プリフェッチバッファは、センスアンプ回路を含む。一実施例では、内部スクラッチパッドメモリは、内部レジスタを含む。一実施例では、メモリアレイは、複数のメモリバンクを含み、内部スクラッチパッドメモリは、単一のメモリバンクにローカライズされた内部スクラッチパッドを含む。一実施例では、障害行から内部スクラッチパッドメモリへのデータ内容の転送は、ホストコントローラによってホスト制御され、ホストコントローラは、データ内容を内部スクラッチパッドメモリへ、かつ内部スクラッチパッドメモリから予備行へ転送させるためのコマンドを提供する。一実施例では、障害行から内部スクラッチパッドメモリへのデータ内容の転送は、自律的であり、メモリデバイスは、メモリデバイスに関連付けられたホストコントローラがデータ内容を転送するコマンドを送信することなく、内部的にデータ内容を内部スクラッチパッドメモリへ、かつ内部スクラッチパッドメモリから予備行へ転送する。一実施例では、メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のある、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む。
本明細書に例示されるフロー図は、様々なプロセス動作のシーケンスの例を提供する。フロー図は、物理的操作だけでなく、ソフトウェアまたはファームウェアルーチンによって実行される操作を示すことができる。フロー図は、ハードウェア及び／またはソフトウェアで実装され得る有限状態機械（ＦＳＭ）の状態の実装の例を示すことができる。特定のシーケンスまたは順序で示されているが、特に指定がない限り、動作の順序は変更可能である。
したがって、例示された図面は、例としてのみ理解されるべきであり、プロセスは、異なる順序で実行され得、いくつかの動作は、並列に実行され得る。加えて、１つまたは複数のアクションを省略することができ、つまりすべての実装によりすべての動作を行うとは限らない。
様々な操作または機能は、本明細書に記載されている程度で、ソフトウェアコード、指示、構成、及び／またはデータとして記載または定義することができる。内容は、直接実行可能（「オブジェクト」または「実行可能」形態）、ソースコード、または差分コード（「デルタ」または「パッチ」コード）であり得る。本明細書に記載されていることのソフトウェアの内容は、コンテンツが記憶されている製造品を介して、または通信インターフェースを通してデータを送信するために通信インターフェースを操作する方法を介して提供することが可能である。機械可読記憶媒体は、機械に記載された機能または操作を実行させることができ、記録可能／非記録可能媒体（例えば、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなど）などの機械（例えば、コンピューティングデバイス、電子システムなど）によってアクセス可能な形態で情報を記憶する任意のメカニズムを含む。通信インターフェースは、メモリバスインターフェース、プロセッサバスインターフェース、インターネット接続、ディスクコントローラなどの、別のデバイスと通信するために、ハードワイヤード、ワイヤレス、光などの媒体のいずれかにインターフェースする任意のメカニズムを含む。通信インターフェースは、ソフトウェアの内容を記載したデータ信号を提供するための通信インターフェースを準備するために、構成パラメータを提供すること、及び／または信号を送信することによって構成することができる。通信インターフェースは、通信インターフェースに送信された１つまたは複数のコマンドまたは信号を介してアクセス可能である。
本明細書に記載された様々な構成要素は、記載された操作または機能を実行するための手段であり得る。
本明細書に記載される各構成要素は、ソフトウェア、ハードウェア、またはこれらの組み合わせを含む。
構成要素は、ソフトウェアモジュール、ハードウェアモジュール、特殊目的のハードウェア（例えば、アプリケーション固有のハードウェア、アプリケーション固有の集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）など）、組込みコントローラ、ハードワイヤード回路などとして実装することができる。
本明細書に記載されている内容の他に、本発明に開示されている内容及び実施形態には、その範囲から逸脱することなく、様々な変更を加えることができる。したがって、本明細書の図示及び実施例は、例示的な意味で解釈されるべきであり、制限的な意味で解釈されるべきではない。本発明の範囲は、後述の特許請求の範囲を参照することによってのみ判断されるべきである。
［考えられる他の項目］
［項目１］
メモリデバイスであって、
論理アドレスが各々の物理アドレスにマッピングされている複数のメモリ行と論理アドレスが物理アドレスにマッピングされていない少なくとも１つの予備行とを有するメモリアレイと、
上記複数のメモリ行のうちの１つの行の障害（「障害行」）を検出し、ポストパッケージ修復（ＰＰＲ）モードを実行するコントローラとを備え、
上記ＰＰＲモードは、上記障害行の上記論理アドレスを上記障害行の物理アドレスから上記予備行の物理アドレスにマッピングし、
上記障害行から前記メモリデバイスの内部にある内部スクラッチパッドメモリにデータ内容を転送し、
上記内部スクラッチパッドメモリから上記予備行に上記データ内容を転送することを含む、メモリデバイス。
［項目２］
上記ＰＰＲモードは、ソフトＰＰＲ（ｓＰＰＲ）モードを含む、項目１に記載のメモリデバイス。
［項目３］
上記ＰＰＲモードは、上記メモリデバイスの組込み自己テスト（ＢＩＳＴ）に応答したＰＰＲモードを含む、項目１に記載のメモリデバイス。
［項目４］
上記内部スクラッチパッドメモリは、プリフェッチバッファを含む、項目１に記載のメモリデバイス。
［項目５］
上記プリフェッチバッファは、センスアンプ回路を含む、項目４に記載のメモリデバイス。
［項目６］
上記内部スクラッチパッドメモリは、内部レジスタを含む、項目１に記載のメモリデバイス。
［項目７］
上記メモリアレイは、複数のメモリバンクを含み、上記内部スクラッチパッドメモリは、単一のメモリバンクにローカライズされた内部スクラッチパッドを含む、項目１に記載のメモリデバイス。
［項目８］
上記障害行から上記内部スクラッチパッドメモリへの上記データ内容の転送は、ホストコントローラによってホスト制御され、上記ホストコントローラは、上記データ内容を上記内部スクラッチパッドメモリへ、かつ上記内部スクラッチパッドメモリから上記予備行へ転送させるためのコマンドを提供する、項目１に記載のメモリデバイス。
［項目９］
上記障害行から上記内部スクラッチパッドメモリへの上記データ内容の転送は、自律的であり、上記メモリデバイスは、上記メモリデバイスに関連付けられたホストコントローラが上記データ内容を転送するコマンドを送信することなく、内部的に上記データ内容を上記内部スクラッチパッドメモリへ、かつ上記内部スクラッチパッドメモリから上記予備行へ転送する、項目１に記載のメモリデバイス。
［項目１０］
上記メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のある、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む、項目１に記載のメモリデバイス。
［項目１１］
メモリコントローラと、
上記メモリコントローラに結合されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスであって、論理アドレスが各々の物理アドレスにマッピングされている複数のメモリ行と論理アドレスが物理アドレスにマッピングされていない少なくとも１つの予備行とを有するメモリアレイを含むダイナミックランダムアクセスメモリデバイスと、
上記複数のメモリ行のうちの１つの行の障害（「障害行」）を検出し、ポストパッケージ修復（ＰＰＲ）モードを実行するコントローラとを備え、
上記ＰＰＲモードは、上記障害行の上記論理アドレスを上記障害行の上記物理アドレスから上記予備行の上記物理アドレスにマッピングし、上記障害行から上記メモリデバイスの内部にある内部スクラッチパッドメモリにデータ内容を転送し、上記内部スクラッチパッドメモリから上記予備行に上記データ内容を転送することを含む、システム。
［項目１２］
上記ＰＰＲモードは、ソフトＰＰＲ（ｓＰＰＲ）モードを含む、項目１１に記載のシステム。
［項目１３］
上記内部スクラッチパッドメモリは、プリフェッチバッファを含む、項目１１に記載のシステム。
［項目１４］
上記プリフェッチバッファは、センスアンプ回路を含む、項目１３に記載のシステム。
［項目１５］
上記内部スクラッチパッドメモリは、内部レジスタを含む、項目１１に記載のシステム。
［項目１６］
上記コントローラは、上記メモリデバイスの内部にある、項目１１に記載のシステム。
［項目１７］
上記メモリアレイは、複数のメモリバンクを含み、上記内部スクラッチパッドメモリは、単一のメモリバンクにローカライズされた内部スクラッチパッドを含む、項目１１に記載のシステム。
［項目１８］
上記障害行から上記内部スクラッチパッドメモリへの上記データ内容の前記転送は、前記メモリコントローラによってホスト制御され、上記メモリコントローラは、上記データ内容を上記内部スクラッチパッドメモリへ、かつ上記内部スクラッチパッドメモリから上記予備行へ転送させるためのコマンドを提供する、項目１１に記載のシステム。
［項目１９］
上記障害行から上記内部スクラッチパッドメモリへの上記データ内容の転送は、自律的であり、上記メモリデバイスは、上記メモリデバイスに関連付けられた上記メモリコントローラが上記データ内容を転送するコマンドを送信することなく、内部的に上記データ内容を上記内部スクラッチパッドメモリへ、かつ上記内部スクラッチパッドメモリから上記予備行へ転送する、項目１１に記載のシステム。
［項目２０］
上記メモリコントローラに結合されたホストプロセッサデバイスと、
上記ホストプロセッサに通信的に結合されたディスプレイと、
ホストプロセッサに通信的に結合されたネットワークインターフェースと、
上記システムに電力を供給するためのバッテリのうちの１つまたは複数をさらに含む、項目１１に記載のシステム。

Claims (24)

  1. メモリデバイスであって、
    論理アドレスが各々の物理アドレスにマッピングされている複数のメモリ行と論理アドレスが物理アドレスにマッピングされていない少なくとも１つの予備行とを有するメモリアレイと、
    前記複数のメモリ行のうちの１つの行の障害（「障害行」）のポストパッケージ修復（ＰＰＲ）モードを実行するコントローラとを備え、
    前記ＰＰＲモードは、前記障害行の前記論理アドレスを前記障害行の物理アドレスから前記予備行の物理アドレスにマッピングし、
    前記障害行から前記メモリデバイスの内部にある内部スクラッチパッドメモリにデータ内容を転送し、
    前記内部スクラッチパッドメモリから前記予備行に前記データ内容を転送することを含み、
    前記内部スクラッチパッドメモリは、プリフェッチバッファを含み、
    前記プリフェッチバッファは、センスアンプ回路を含む、メモリデバイス。
  2. 前記ＰＰＲモードは、ソフトＰＰＲ（ｓＰＰＲ）モードを含む、請求項１に記載のメモリデバイス。
  3. 前記ＰＰＲモードは、前記メモリデバイスの組込み自己テスト（ＢＩＳＴ）に応答したＰＰＲモードを含む、請求項１または２に記載のメモリデバイス。
  4. 前記内部スクラッチパッドメモリは、内部レジスタを含む、請求項１または２に記載のメモリデバイス。
  5. 前記メモリアレイは、複数のメモリバンクを含み、前記内部スクラッチパッドメモリは、単一のメモリバンクにローカライズされた内部スクラッチパッドを含む、請求項１～４のいずれか一項に記載のメモリデバイス。
  6. メモリデバイスであって、
    論理アドレスが各々の物理アドレスにマッピングされている複数のメモリ行と論理アドレスが物理アドレスにマッピングされていない少なくとも１つの予備行とを有するメモリアレイと、
    前記複数のメモリ行のうちの１つの行の障害（「障害行」）のポストパッケージ修復（ＰＰＲ）モードを実行するコントローラとを備え、
    前記ＰＰＲモードは、前記障害行の前記論理アドレスを前記障害行の物理アドレスから前記予備行の物理アドレスにマッピングし、
    前記障害行から前記メモリデバイスの内部にある内部スクラッチパッドメモリにデータ内容を転送し、
    前記内部スクラッチパッドメモリから前記予備行に前記データ内容を転送することを含み、
    前記メモリアレイは、複数のメモリバンクを含み、前記内部スクラッチパッドメモリは、単一のメモリバンクにローカライズされた内部スクラッチパッドを含む、メモリデバイス。
  7. 前記障害行から前記内部スクラッチパッドメモリへの前記データ内容の前記転送は、ホストコントローラによってホスト制御され、前記ホストコントローラは、前記データ内容を前記内部スクラッチパッドメモリへ、かつ前記内部スクラッチパッドメモリから前記予備行へ転送させるためのコマンドを提供する、請求項１～６のいずれか一項に記載のメモリデバイス。
  8. 前記障害行から前記内部スクラッチパッドメモリへの前記データ内容の前記転送は、自律的であり、前記メモリデバイスは、前記メモリデバイスに関連付けられたホストコントローラが前記データ内容を転送するコマンドを送信することなく、内部的に前記データ内容を前記内部スクラッチパッドメモリへ、かつ前記内部スクラッチパッドメモリから前記予備行へ転送する、請求項１～６のいずれか一項に記載のメモリデバイス。
  9. 前記メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のある、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む、請求項１～８のいずれか一項に記載のメモリデバイス。
  10. メモリコントローラと、
    前記メモリコントローラに結合されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスであって、論理アドレスが各々の物理アドレスにマッピングされている複数のメモリ行と論理アドレスが物理アドレスにマッピングされていない少なくとも１つの予備行とを有するメモリアレイを含むダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスと、
    前記複数のメモリ行のうちの１つの行の障害（「障害行」）のポストパッケージ修復（ＰＰＲ）モードを実行するコントローラとを備え、
    前記ＰＰＲモードは、前記障害行の前記論理アドレスを前記障害行の前記物理アドレスから前記予備行の前記物理アドレスにマッピングし、前記障害行から前記ＤＲＡＭデバイスの内部にある内部スクラッチパッドメモリにデータ内容を転送し、前記内部スクラッチパッドメモリから前記予備行に前記データ内容を転送することを含み、
    前記内部スクラッチパッドメモリは、プリフェッチバッファを含み、
    前記プリフェッチバッファは、センスアンプ回路を含む、システム。
  11. メモリコントローラと、
    前記メモリコントローラに結合されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスであって、論理アドレスが各々の物理アドレスにマッピングされている複数のメモリ行と論理アドレスが物理アドレスにマッピングされていない少なくとも１つの予備行とを有するメモリアレイを含むダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスと、
    前記複数のメモリ行のうちの１つの行の障害（「障害行」）のポストパッケージ修復（ＰＰＲ）モードを実行するコントローラとを備え、
    前記ＰＰＲモードは、前記障害行の前記論理アドレスを前記障害行の前記物理アドレスから前記予備行の前記物理アドレスにマッピングし、前記障害行から前記ＤＲＡＭデバイスの内部にある内部スクラッチパッドメモリにデータ内容を転送し、前記内部スクラッチパッドメモリから前記予備行に前記データ内容を転送することを含み、
    前記メモリアレイは、複数のメモリバンクを含み、前記内部スクラッチパッドメモリは、単一のメモリバンクにローカライズされた内部スクラッチパッドを含む、システム。
  12. 前記ＰＰＲモードは、ソフトＰＰＲ（ｓＰＰＲ）モードを含む、請求項１０または１１に記載のシステム。
  13. 前記内部スクラッチパッドメモリは、プリフェッチバッファを含む、請求項１１に記載のシステム。
  14. 前記プリフェッチバッファは、センスアンプ回路を含む、請求項１３に記載のシステム。
  15. 前記内部スクラッチパッドメモリは、内部レジスタを含む、請求項１０または１１に記載のシステム。
  16. 前記コントローラは、前記ＤＲＡＭデバイスの内部にある、請求項１０または１１に記載のシステム。
  17. 前記メモリアレイは、複数のメモリバンクを含み、前記内部スクラッチパッドメモリは、単一のメモリバンクにローカライズされた内部スクラッチパッドを含む、請求項１０に記載のシステム。
  18. 前記障害行から前記内部スクラッチパッドメモリへの前記データ内容の前記転送は、前記メモリコントローラによってホスト制御され、前記メモリコントローラは、前記データ内容を前記内部スクラッチパッドメモリへ、かつ前記内部スクラッチパッドメモリから前記予備行へ転送させるためのコマンドを提供する、請求項１０または１１に記載のシステム。
  19. 前記障害行から前記内部スクラッチパッドメモリへの前記データ内容の前記転送は、自律的であり、前記ＤＲＡＭデバイスは、前記ＤＲＡＭデバイスに関連付けられた前記メモリコントローラが前記データ内容を転送するコマンドを送信することなく、内部的に前記データ内容を前記内部スクラッチパッドメモリへ転送し、かつ前記内部スクラッチパッドメモリから前記予備行へ転送する、請求項１０または１１に記載のシステム。
  20. 前記メモリコントローラに結合されたホストプロセッサデバイスと、
    ホストプロセッサに通信的に結合されたディスプレイと、
    ホストプロセッサに通信的に結合されたネットワークインターフェースと、
    前記システムに電力を供給するためのバッテリのうちの１つまたは複数をさらに含む、請求項１０または１１に記載のシステム。
  21. メモリの修復方法であって、
    論理アドレスが各々の物理アドレスにマッピングされている複数のメモリ行と論理アドレスが物理アドレスにマッピングされていない少なくとも１つの予備行とを有するメモリアレイにおいて、前記複数のメモリ行のうちの１つの行の障害（「障害行」）のポストパッケージ修復（ＰＰＲ）モードを実行することを含み、前記ＰＰＲモードは、
    前記障害行の前記論理アドレスを前記障害行の物理アドレスから前記予備行の物理アドレスにマッピングすることと、
    前記障害行からメモリデバイスの内部にある内部スクラッチパッドメモリにデータ内容を転送することと、
    前記内部スクラッチパッドメモリから前記予備行に前記データ内容を転送することとを含み、
    前記内部スクラッチパッドメモリは、プリフェッチバッファを含み、
    前記プリフェッチバッファは、センスアンプ回路を含む、方法。
  22. メモリの修復方法であって、
    論理アドレスが各々の物理アドレスにマッピングされている複数のメモリ行と論理アドレスが物理アドレスにマッピングされていない少なくとも１つの予備行とを有するメモリアレイにおいて、前記複数のメモリ行のうちの１つの行の障害（「障害行」）のポストパッケージ修復（ＰＰＲ）モードを実行することを含み、前記ＰＰＲモードは、
    前記障害行の前記論理アドレスを前記障害行の物理アドレスから前記予備行の物理アドレスにマッピングすることと、
    前記障害行からメモリデバイスの内部にある内部スクラッチパッドメモリにデータ内容を転送することと、
    前記内部スクラッチパッドメモリから前記予備行に前記データ内容を転送することとを含み、
    前記メモリアレイは、複数のメモリバンクを含み、前記内部スクラッチパッドメモリは、単一のメモリバンクにローカライズされた内部スクラッチパッドを含む、方法。
  23. 前記障害行から前記内部スクラッチパッドメモリへの前記データ内容の前記転送は、ホストにより制御された転送を含み、メモリコントローラは、前記データ内容を前記内部スクラッチパッドメモリへ、かつ前記内部スクラッチパッドメモリから前記予備行へ転送させるためのコマンドを提供する、請求項２１または２２に記載の方法。
  24. 前記障害行から前記内部スクラッチパッドメモリへの前記データ内容の前記転送は、自律的であり、前記メモリデバイスは、関連付けられたメモリコントローラが前記データ内容を転送するコマンドを送信することなく、内部的に前記データ内容を前記内部スクラッチパッドメモリへ転送し、かつ前記内部スクラッチパッドメモリから前記予備行へ転送する、請求項２１または２２に記載の方法。
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