JP7565691B2 - 逐次比較ａｄ変換器 - Google Patents

Description

本発明は、逐次比較ＡＤ変換器に関する。

入力されるアナログ信号をデジタル信号に変換するＡＤ変換器として、逐次比較ＡＤ変換器が知られている。逐次比較ＡＤ変換器は、ＤＡ変換器、比較器、逐次比較論理回路などを備えている。そして、このＤＡ変換器の入力として、バイナリコードをサーモメータコードに変換することが行われている。

一般的に、バイナリコードを用いたＤＡ変換器（バイナリＤＡ変換器）と、サーモメータコードを用いたＤＡ変換器（サーモメータＤＡ変換器）とを比較すると、微分非直線性誤差はサーモメータＤＡ変換器の方が大きく改善する。この理由を、例として、図１６及び図１７に示すＤＡ変換器を用いて説明する。図１６は、上位３ビットをサーモメータＤＡ変換素子、下位５ビットをバイナリＤＡ変換素子で構成したＤＡ変換器１００を示している。図１７は、全８ビットをバイナリＤＡ変換素子で構成したＤＡ変換器２００を示している。

ＡＤ変換の遷移がバイナリビットで“０１１１１１１１”から“１０００００００”に変化したとすると、図１７に示すＤＡ変換器２００では、キャパシタＣ４が基準電圧のマイナス側（ＶＲＥＦＮ）からプラス側（ＶＲＥＦＰ）に接続され、キャパシタＣ５，Ｃ６，Ｃ８～Ｃ１２がＶＲＥＦＰからＶＲＥＦＮに接続されるという変化が起こる。それはすなわち、上位３ビット“０１１”、下位５ビット“１１１１１”で表現されていたＤＡ変換器出力値と、上位３ビット“１００”、下位５ビット“０００００”で表現されるＤＡ変換器出力値との差分が、1コードに相当する理想的なアナログ値からのエラーとなって発生することを意味する。この差分が微分非直線性誤差と等価である。そのため、遷移変化に与する全てのＤＡ変換素子のばらつきの総和が微分非直線性誤差を構成する。

一方、図１６に示すＤＡ変換器１００では、下位５ビットの変化はさきほどと同様に“１１１１１”から“０００００”に変化するが、上位３ビットのＤＡ変換素子の変化は異なる。上位３ビットがバイナリで“０１１”から“１００”に変化することをＤＡ変換器１００の制御コードで表現すると“００００１１１”から“０００１１１１”への変化となる。そのため、キャパシタＣ３がＶＲＥＦＮからＶＲＥＦＰに変化するのみである。

すなわち、上位ビットのＤＡ変換素子だけを比較すると、ＤＡ変換器２００では重み４のキャパシタＣ４、重み２のキャパシタＣ５、及び重み１のキャパシタＣ６（計キャパシタ６個分）が変化するが、ＤＡ変換器１００では重み１のキャパシタＣ３（計キャパシタ１個分）が変化するのみである。ＤＡ変換素子のばらつき量はキャパシタ数が増加するほど大きくなることが見込まれるため、微分非直線性誤差は、キャパシタの変化量が少ないＤＡ変換器１００では顕著に改善する。

しかし、素子ばらつきの誤差を蓄積したものである積分非線形性誤差は、素子ばらつきが同一であれば、両者に差異は無い。これは単純にキャパシタ数に依存する量と解釈できる。上位“１００”で表現されているＤＡ変換器２００であれば、キャパシタＣ４の素子ばらつき量（計キャパシタ４個分）に基づいて積分非線形性誤差が決定される。ＤＡ変換器１００であれば、Ｃ０～Ｃ３の素子ばらつき量（計キャパシタ４個分）に基づいて積分非線形性誤差が決定される。製造ばらつきによって、それぞれの素子のばらつき量は変化するが、総数が同じ素子値であれば、ばらつき量も同一であるため、積分非線形性誤差のばらつきも同等となる。

この積分非線形性誤差を改善する手法として、例えば特許文献１には、積分非直線性誤差を実測し、その劣化を補正するコード値を生成し、その値を不揮発性メモリに格納することが記載されている。

米国特許第８１６４４９５号明細書

しかしながら、従来技術のように素子ミスマッチ自体を測定することでキャリブレーションを実施するためには、測定シーケンスを行う制御回路や、補正コードを算出する回路や、保持するメモリなどが必要となり、回路面積及びコストが増加してしまう。

かかる事情に鑑みてなされた本発明は、ＤＡ変換器の素子ミスマッチに対するキャリブレーションを実施することなく積分非直線性誤差を改善することが可能な逐次比較ＡＤ変換器を提供することを目的とする。

上記課題を解決するため、本発明に係る逐次比較ＡＤ変換器は、入力アナログ信号と参照信号の大小比較の判定結果を示す判定信号を出力する比較器と、前記判定信号に基づいて、第１ビット信号及び第２ビット信号で構成されるレジスタ信号を逐次出力するとともに、前記入力アナログ信号のＡＤ変換値を出力する逐次比較レジスタと、ＡＤ変換の１サイクル中に、異なる複数のサーモメータコード変換規則を切替えて前記第１ビット信号を前記異なる複数のサーモメータコード変換規則に対応したサーモメータコードに変換するサーモメータデコーダと、前記サーモメータコードを第１アナログ信号に変換する第１ＤＡ変換器と、前記第２ビット信号を第２アナログ信号に変換する第２ＤＡ変換器と、前記第１アナログ信号及び前記第２アナログ信号に基づいて前記参照信号を生成する参照信号生成器と、前記異なるサーモメータコードに応じた前記ＡＤ変換値の平均値を算出する平均値算出器と、を備え、前記逐次比較レジスタは、前記サーモメータデコーダが前記ＡＤ変換の１サイクル中に前記サーモメータコード変換規則を切替えた後は、前記第１ビット信号を、前記サーモメータデコーダが前記サーモメータコード変換規則を切替える直前の前記第１ビット信号に固定し、前記異なるサーモメータコードは、中間コードのビット値が同一であり、２つのサーモメータコードは、該中間コードを中心として、上位コードのビット値と下位コードのビット値とを互いに入れ替えた値である。

本発明によれば、ＤＡ変換器の素子ミスマッチをキャリブレーション不要で、積分非直線性誤差を改善することが可能となる。

第１の実施形態に係る逐次比較ＡＤ変換器の構成例を示すブロック図である。 第１の実施形態に係る逐次比較ＡＤ変換器におけるサーモメータコード変換規則を示す図である。 第１の実施形態に係る逐次比較ＡＤ変換器の動作シーケンスを示す図である。 第１の実施形態に係る逐次比較ＡＤ変換器における微分非直線性誤差及び積分非直線性誤差の一例を示す図である。 第１の実施形態に係る逐次比較ＡＤ変換器の効果を示す図である。 ＤＡ変換素子として抵抗を用いたＤＡ変換器の一例を示す図である。 第１の実施形態に係る逐次比較ＡＤ変換器において、サーモメータデコーダがサーモメータコード変換規則を切替えたことで生じる変換誤差の一例を示す図である。 図３で示した動作シーケンスにおいて、第１サーモメータコード変換規則によるＡＤ変換結果を利用して第２サーモメータコード変換規則によるＡＤ変換を行う例を示す図である。 下位側に３ビットのＤＡ変換素子が追加されたＤＡ変換器の一例を示す図である。 第２の実施形態に係る逐次比較ＡＤ変換器の構成例を示すブロック図である。 第２の実施形態に係る逐次比較ＡＤ変換器の動作シーケンスを示す図である。 第３の実施形態に係る逐次比較ＡＤ変換器の構成例を示すブロック図である。 第３の実施形態に係る逐次比較ＡＤ変換器におけるサーモメータコード変換規則を示す図である。 第３の実施形態に係る逐次比較ＡＤ変換器における積分非直線性誤差の一例を示す図である。 第３の実施形態に係る逐次比較ＡＤ変換器の効果を示す図である。 上位３ビットをサーモメータＤＡ変換素子、下位５ビットをバイナリＤＡ変換素子で構成したＤＡ変換器の一例を示す図である。 全８ビットをバイナリＤＡ変換素子で構成したＤＡ変換器の一例を示す図である。

以下、本発明の実施形態について、図面を参照して詳細に説明する。なお、明細書及び図面において、「ＡＤ変換」及び「ＤＡ変換」をそれぞれ「ＡＤＣ」及び「ＤＡＣ」と表記することがある。

（第１の実施形態）
第１の実施形態に係る逐次比較ＡＤ変換器について、以下に説明する。図１は、第１の実施形態に係る逐次比較ＡＤ変換器の構成例を示すブロック図である。図１に示す逐次比較ＡＤ変換器１は、入力サンプル／ホールド回路１１と、比較器１２と、制御回路１３と、上位サーモメータＤＡＣ（第１ＤＡ変換器）１４と、下位ＤＡＣ（第２ＤＡ変換器）１５と、参照信号生成器１６と、を備える。

入力サンプル／ホールド回路１１は、入力アナログ信号をサンプリングして、保持する。

比較器１２は、入力サンプル／ホールド回路１１に保持されている入力アナログ信号と、参照信号との大小を比較判定し、判定結果を示す判定信号を制御回路１３に出力する。参照信号は、後述する参照信号生成器１６によって生成される信号である。

制御回路１３は、変換タイミング生成回路１３１と、逐次比較レジスタ（ＳＡＲ：Successive Approximation Register）１３２と、サーモメータデコーダ１３３と、平均値算出器１３４と、を備える。

変換タイミング生成回路１３１は、逐次比較レジスタ１３２に対し、入力アナログ信号をデジタル信号に変換するタイミングを示すタイミング信号（変換トリガ信号）を出力する。また、変換タイミング生成回路１３１は、サーモメータデコーダ１３３に対し、デコード方法を切り替えるタイミングを示すデコード切替信号を出力する。デコード方法の詳細については、後述する。

逐次比較レジスタ１３２は、比較器１２から入力された判定信号に基づいて、レジスタ値の上位ビットである上位ＤＡＣコード（第１ビット信号）、及びレジスタ値の下位ビットである下位ＤＡＣコード（第２ビット信号）で構成されるレジスタ信号を逐次出力する。つまり、逐次比較レジスタ１３２は、変換タイミング生成回路１３１からタイミング信号が入力されると、比較器１２から判定信号が入力されるたびにレジスタ信号をＭＳＢから順番に逐次更新する。そして、逐次比較レジスタ１３２は、上位ＤＡＣコードをサーモメータデコーダ１３３に出力し、下位ＤＡＣコードを下位ＤＡＣ１５に出力する。逐次比較レジスタ１３２は、判定信号に基づきＡＤ変換が完了すると、入力アナログ信号のＡＤ変換値を平均値算出器１３４に出力する。逐次比較レジスタ１３２は、変換タイミング生成回路１３１から次のタイミング信号が入力されると、上記動作を繰り返す。

サーモメータデコーダ１３３は、逐次比較レジスタ１３２から入力されたバイナリコードである上位ＤＡＣコードを、バイナリコードをサーモメータコードに変換するサーモメータコード変換規則に従って、上位ＤＡＣサーモメータコードに変換し、生成した上位ＤＡＣサーモメータコードを上位サーモメータＤＡＣ１４に出力する。サーモメータデコーダ１３３は、ＡＤ変換の１サイクル中（すなわち、タイミング信号の１サイクル中）に、サーモメータコード変換規則を切替える（すなわち、デコード方法を切替える）。そして、サーモメータデコーダ１３３は、上位ＤＡＣコードを異なる複数のサーモメータコード変換規則に対応した上位ＤＡＣサーモメータコードに変換する。

サーモメータデコーダ１３３は、ＡＤ変換の１サイクル中に、ｎ個のサーモメータコード変換規則を用いて、上位ＤＡＣコードをｎ個の上位ＤＡＣサーモメータコードに変換するため、逐次比較レジスタ１３２は、ＡＤ変換の１サイクル中に、ｎ個のＡＤ変換値を生成し、平均値算出器１３４に出力することになる。ｎの値に制限はないが、本実施形態では、ｎ＝２とする。

平均値算出器１３４は、ＡＤ変換の１サイクル中の異なる上位ＤＡＣサーモメータコードに応じたＡＤ変換値（第１ＡＤ変換値及び第２ＡＤ変換値）の平均値を、例えば加算回路とビットシフト回路を用いて算出し、平均値を最終的なＡＤ変換結果を示す出力デジタル信号として外部に出力する。

上位サーモメータＤＡＣ１４は、上位サーモメータＤＡＣ１４及び下位ＤＡＣ１５で構成されるＤＡ変換器の上位ビットに該当し、サーモメータデコーダ１３３から入力された上位ＤＡＣサーモメータコードを第１アナログ信号に変換し、参照信号生成器１６に出力する。

下位ＤＡＣ１５は、上位サーモメータＤＡＣ１４及び下位ＤＡＣ１５で構成されるＤＡ変換器の下位ビットに該当し、逐次比較レジスタ１３２から入力された下位ＤＡＣコードを第２アナログ信号に変換し、参照信号生成器１６に出力する。

参照信号生成器１６は、上位サーモメータＤＡＣ１４によって変換された第１アナログ信号、及び下位ＤＡＣ１５によって変換された第２アナログ信号を加算して参照信号を生成し、比較器１２に出力する。

上位サーモメータＤＡＣ１４は、バイナリコードと対応するように一つずつキャパシタがオンする。例えば、上位サーモメータＤＡＣ１４が、図１６に示した３ビットの上位サーモメータＤＡＣである場合には、バイナリコードが“０００”のとき、７個のキャパシタはすべてＬ（負の基準電圧ＶＲＥＦＮ）に接続される。

次に、サーモメータデコーダ１３３がデコードする際に用いる複数のサーモメータコード変換規則について説明する。複数のサーモメータコード変換規則により生成される複数の上位ＤＡＣサーモメータコードは、中間ビット値が同一であり、そのうちの２つの上位ＤＡＣサーモメータコードは、該中間ビットを中心として、該中間ビットよりも上位の上位ビットと該中間ビットよりも下位の下位ビットの値を互いに入れ替えた値となる。例えば、第１サーモメータコード変換規則により変換される第１上位ＤＡＣサーモメータコードが“ｃ６ ｃ５ ｃ４ ｃ３ ｃ２ ｃ１ ｃ０”（各値は“０”又は“１”）であった場合、第２サーモメータコード変換規則により変換される第２上位ＤＡＣサーモメータコードは、中間ビットの値が第１上位ＤＡＣサーモメータコードの中間ビットであるｃ３と同一となる。そして、第２上位ＤＡＣサーモメータコードの上位ビットの値は、第１上位ＤＡＣサーモメータコードの下位ビットの値となり、第２上位ＤＡＣサーモメータコードの下位ビットの値は、第１上位ＤＡＣサーモメータコードの上位ビットの値となる。したがって、第２上位ＤＡＣサーモメータコードは、“ｃ０ ｃ１ ｃ２ ｃ３ ｃ４ ｃ５ ｃ６”、“ｃ２ ｃ１ ｃ０ ｃ３ ｃ６ ｃ５ ｃ４”などとなる。

図２は、サーモメータコード変換規則の一例を示す図である。図２（ａ）に示す第１サーモメータコード変換規則を用いた第１のデコード方法では、バイナリコードが“００１”のとき、キャパシタＣ０がＨ（正の基準電圧ＶＲＥＦＰ）に接続され、バイナリコードの増加に応じてキャパシタＣ１，Ｃ２と順次Ｈに接続され、キャパシタＣ６がＨになると７個のキャパシタすべてがＨに接続される。すなわち、サーモメータデコーダ１３３は、図２（ａ）に示す第１サーモメータコード変換規則を用いた場合、入力された上位ＤＡＣコードが“００１”のとき、“００００００１”の上位ＤＡＣサーモメータコードに変換する。

図２（ｂ）に示す第２サーモメータコード変換規則を用いた第２のデコード方法では、図２（ａ）とは逆順でキャパシタを順次オンしていく。すなわち、バイナリコードが“００１”のとき、キャパシタＣ６がＨ（正の基準電圧ＶＲＥＦＰ）に接続され、バイナリコードの増加に応じてキャパシタＣ５，Ｃ４と順次Ｈに接続され、キャパシタＣ０がＨに接続されると７個のキャパシタすべてがオンする。すなわち、サーモメータデコーダ１３３は、図２（ｂ）に示す第２サーモメータコード変換規則を用いた場合、入力された上位ＤＡＣコードが“００１”のとき、“１００００００”の上位ＤＡＣサーモメータコードに変換する。

この２つのデコード方法は、バイナリ値の遷移に対応するキャパシタが、Ｃ０に対しＣ６、Ｃ１に対しＣ５、Ｃ２に対しＣ４へと変化させることに相当し、Ｃ３はどちらのデコード方法においても同じバイナリ値の遷移に対応する。すなわち、サーモメータデコーダ１３３は、図２に示す第１サーモメータコード変換規則及び第２サーモメータコード変換規則を用いて上位ＤＡＣコードを変換することにより、ＡＤ変換の１サイクル中に、サーモメータコードの中間ビット（Ｃ３に対応）を中心に“０”と“１”の配置が互いに点対称な関係となる第１上位ＤＡＣサーモメータコード及び第２上位ＤＡＣサーモメータコードに変換する。

（動作シーケンス）
以下に、図３及び図４を参照して、逐次比較ＡＤ変換器１の動作シーケンスを説明する。図４は、サーモメータデコーダ１３３が図２に示すサーモメータコード変換規則に従ってデコードした場合の微分非直線性誤差（ＤＮＬ）及び積分非直線性誤差（ＩＮＬ）の一例を示す図である。図３は、逐次比較ＡＤ変換器１の動作シーケンスを示す図であり、図４に示すＤＡ変換素子ばらつきがある場合に、入力アナログ信号が入力された場合の変換シーケンスとその時の具体的なビット値を示している。本実施形態では、逐次比較ＡＤ変換器１は入力アナログ信号を８ビットの出力デジタル信号に変換するものとし、サーモメータデコーダ１３３は上位３ビットをデコードし、重みの大きい上位３ビットのみ積分非直線性誤差が生じるものとする。

初めに、入力サンプル／ホールド回路１１により、入力アナログ信号をサンプリングする。サンプリングされた入力アナログ値は、デコード切替信号の一周期にわたって保持される。図３に示す例では、入力アナログ値を“１１２”とする。

逐次比較レジスタ１３２は、サンプリングされた入力アナログ値を、デコード切替信号がＬの期間中に第１のデコード方法に従って逐次比較変換し、第１ＡＤ変換値を得る。

具体的には、逐次比較レジスタ１３２は最初にレジスタ出力値を“１２８”とする。サーモメータデコーダ１３３は、上位３ビット“１００”を第１サーモメータコード変換規則に従ってデコードし、キャパシタＣ０～Ｃ３をＨに接続する。この時、図４を参照すると積分非直線性誤差が＋３であるため、上位サーモメータＤＡＣ１４及び下位ＤＡＣ１５が出力するＤＡＣ出力値は“１３１”となる。比較器１２は入力アナログ値“１１２”と参照信号であるＤＡＣ出力値とを比較し、１回目判定では参照信号のほうが大きいことを示す判定信号を逐次比較レジスタ１３２に出力する。逐次比較レジスタ１３２は、判定信号に基づき最上位ビット（ＭＳＢ）を“０”に決定する。

次に、逐次比較レジスタ１３２はレジスタ出力値を“６４”とする。サーモメータデコーダ１３３は、上位３ビット“０１０”を第１サーモメータコード変換規則に従ってデコードし、キャパシタＣ０，Ｃ１をＨに接続する。この時、図４を参照すると積分非直線性誤差が＋５であるため、上位サーモメータＤＡＣ１４及び下位ＤＡＣ１５が出力するＤＡＣ出力値は“６９”となる。比較器１２は入力アナログ値“１１２”と参照信号であるＤＡＣ出力値とを比較し、２回目判定では参照信号のほうが小さいことを示す判定信号を逐次比較レジスタ１３２に出力する。逐次比較レジスタ１３２は、判定信号に基づき６ビット目を“１”に決定する。

同様にして判定を続け、最終判定では、逐次比較レジスタ１３２はレジスタ出力値を“１０９”とする。サーモメータデコーダ１３３は、上位３ビット“０１１”を第１サーモメータコード変換規則に従ってデコードし、キャパシタＣ０～Ｃ２をＨに接続する。この時、図４を参照すると積分非直線性誤差が＋３であるため、上位サーモメータＤＡＣ１４及び下位ＤＡＣ１５が出力するＤＡＣ出力値は“１１２”となり、入力アナログ値と一致する。よって、逐次比較レジスタ１３２は最下位ビット（ＬＳＢ）を“１”に決定し、第１ＡＤ変換値として“１０９”を平均値算出器１３４に出力する。

次に、逐次比較レジスタ１３２は、サンプリングされた入力アナログ信号を、デコード切替信号がＨの期間中に第２のデコード方法に従って逐次比較変換し、第２ＡＤ変換値を得る。

具体的には、逐次比較レジスタ１３２は最初にレジスタ出力値を“１２８”とする。サーモメータデコーダ１３３は、上位３ビット“１００”を第２サーモメータコード変換規則に従ってデコードし、キャパシタＣ３～Ｃ６をＨに接続する。この時、図４を参照すると積分非直線性誤差が－３であるため、上位サーモメータＤＡＣ１４及び下位ＤＡＣ１５が出力するＤＡＣ出力値は“１２５”となる。比較器１２は入力アナログ値“１１２”と参照信号であるＤＡＣ出力値とを比較し、１回目判定では参照信号のほうが大きいことを示す判定信号を逐次比較レジスタ１３２に出力する。逐次比較レジスタ１３２は、判定信号に基づき最上位ビット（ＭＳＢ）を“０”に決定する。

次に、逐次比較レジスタ１３２はレジスタ出力値を“６４”とする。サーモメータデコーダ１３３は、上位３ビット“０１０”を第２サーモメータコード変換規則に従ってデコードし、キャパシタＣ５，Ｃ６をＨに接続する。この時、図４を参照すると積分非直線性誤差が－１であるため、上位サーモメータＤＡＣ１４及び下位ＤＡＣ１５が出力するＤＡＣ出力値は“６３”となる。比較器１２は入力アナログ値１１２と参照信号であるＤＡＣ出力値とを比較し、２回目判定では参照信号のほうが小さいことを示す判定信号を逐次比較レジスタ１３２に出力する。逐次比較レジスタ１３２は、判定信号に基づき６ビット目を“１”に決定する。

同様にして判定を続け、最終判定では、逐次比較レジスタ１３２はレジスタ出力値を“１１５”とする。サーモメータデコーダ１３３は、上位３ビット“０１１”を第２サーモメータコード変換規則に従ってデコードし、キャパシタＣ４～Ｃ６をＨに接続する。この時、図４を参照すると積分非直線性誤差が－３であるため、上位サーモメータＤＡＣ１４及び下位ＤＡＣ１５が出力するＤＡＣ出力値は“１１２”となり、入力アナログ値と一致する。よって、逐次比較レジスタ１３２は最下位ビット（ＬＳＢ）を“１”に決定し、第２ＡＤ変換値として“１１５”を平均値算出器１３４に出力する。

次に、平均値算出器１３４により、第１ＡＤ変換値と第２ＡＤ変換値の平均値を求めて最終的なＡＤ変換値とし、出力デジタル信号として外部に出力する。この例では、平均値算出器１３４は、“１０９”と“１１５”の平均値“１１２”を求める。この動作によって、デコード方法の違いに応じた積分非直線性誤差をもつ異なるＡＤ変換曲線を、平均化することができる。

図５は、逐次比較ＡＤ変換器１の効果を示す図であり、図４に示すＤＡ変換素子ばらつきがある場合に、上記処理によって積分非直線性誤差が減少することを示している。キャパシタＣ０～Ｃ６がある素子ばらつきを持っているときの積分非直線性誤差は、デコード方法に応じて変化する。図４で説明した第１のデコード方法と第２のデコード方法では、その積分非直線性誤差を示す波形（ＩＮＬ波形）は、中心に対して点対称の関係になる。したがって、第１のデコード方法におけるＩＮＬ波形と第２のデコード方法におけるＩＮＬ波形とを平均すると、波形ひずみのうち偶関数の成分が消えることとなり、ＩＮＬ波形が改善する。ＩＮＬ波形のばらつきはランダムであるため、その波形に含まれる偶関数の成分と奇関数の成分は確率的に同等であることが期待される。よって、素子ばらつきによるＩＮＬ波形ひずみの確率分布の平均と分散を改善させる効果を有する。図４の例の素子ばらつきにおいては、積分非直線性誤差がほぼ半減していることが分かる。

なお、ＤＡ変換素子はキャパシタに限定されるものではなく、抵抗を用いてもよい。図６は、ＤＡ変換素子として抵抗を用いたＤＡ変換器の一例を示す図である。このＤＡ変換器１１０は、図Ｘに示したＤＡ変換器１００に対応するものであり、上位３ｂｉｔをサーモメータＤＡＣとし、下位５ｂｉｔをバイナリＤＡＣとしている。

以上説明したように、第１の実施形態に係る逐次比較ＡＤ変換器１は、入力アナログ信号と参照信号の大小比較の判定結果を示す判定信号を出力する比較器１２と、上位ＤＡＣコード（第１ビット信号）及び下位ＤＡＣコード（第２ビット信号）で構成されるレジスタ信号を出力するとともに、入力アナログ信号のＡＤ変換値を出力する逐次比較レジスタ１３２と、ＡＤ変換の１サイクル中に、デコード方法を切替えて上位ＤＡＣコードを異なるサーモメータコード（上位ＤＡＣサーモメータコード）に変換するサーモメータデコーダ１３３と、上位ＤＡＣサーモメータコードを第１アナログ信号に変換する第１ＤＡ変換器（上位サーモメータＤＡＣ）１４と、下位ＤＡＣコードを第２アナログ信号に変換する第２ＤＡ変換器（下位ＤＡＣ）１５と、第１アナログ信号及び第２アナログ信号とに基づいて参照信号を生成する参照信号生成器１６と、逐次比較レジスタ１３２から出力される、複数の上位ＤＡＣサーモメータコードに応じたレジスタ信号の平均値を算出する平均値算出器１３４と、を備える。そのため、逐次比較ＡＤ変換器１によれば、積分非直線性誤差を改善することが可能となる。

（第２の実施形態）
次に、第２の実施形態に係る逐次比較ＡＤ変換器について説明する。上述したように、デコード方法を切替えることでＩＮＬ波形が変化するが、その差分は最大でも、それぞれの波形のピーク－ピーク値である。すなわち、第１のデコード方法で変換し終えた逐次比較ＡＤ変換結果に対し、最大のＩＮＬ誤差の高々２倍のエラー量しか存在しないことを意味する。図１６に示すＤＡ変換器を有する８ビットのＡＤ変換器では、その変換レンジは±１２８コードである。

図７は、サーモメータデコーダ１３３がサーモメータコード変換規則を切り替えたことで生じる変換誤差の一例を示す図である。ここでは、図４と同じ積分非直線性誤差を示しており、上位ＤＡＣコードが“０１１”である場合、第１サーモメータコード変換規則から第２サーモメータコード変換規則に切り替えた後で、変換誤差が－６コード生じることを示している。すなわち、第１のデコード方法で変換し終えた第１ＡＤ変換値から６コード加算した結果が、第２のデコード方法で変換し終えた第２ＡＤ変換値となる。そのため、図３では、第１ＡＤ変換値が“１０９”であるのに対して、第２ＡＤ変換値は“１１５”となっている。このことから、サーモメータコード変換規則の切替え後のＡＤ変換は、サーモメータコード変換規則の切替え前のＡＤ変換結果を利用することができ、変化する可能性のある下位数ビットを補正すればよい。

したがって、逐次比較レジスタ１３２は、サーモメータデコーダ１３３がサーモメータコード変換規則を切替えた後は、上位ＤＡＣコードを、サーモメータデコーダ１３３がサーモメータコード変換規則を切替える直前の上位ＤＡＣコードに固定する。

図８は、図３で示した動作シーケンスにおいて、デコード切替信号がＨの期間中の第２のデコード方法による逐次比較変換に、第１のデコード方法によるＡＤ変換結果を利用した例を示す図である。図８には、デコード切替信号がＨになった後、空白の期間が示されているが、これは図３と対比し易くするために便宜上設けたものであり、実際には存在しない。

逐次比較レジスタ１３２は、デコード切替信号がＨになると、第１のデコード方法によるＡＤ変換結果を利用して上位ＤＡＣコード（本実施形態では上位３ビット）を“０１１”に固定する。すなわち、デコード方法切替え後のＡＤ変換においては、上位３ビットの判定を省略することができ、判定時間を短縮することが可能となる。他の処理は第１の実施形態と同様であるため、説明を省略する。

また、図９のように下位側だけにＤＡ変換素子を追加することで、さらに変換時間を大幅に削減できる。この例では、ＤＡ変換器は、下位側にさらに３ビットのＤＡ変換素子を有する。以下、第２の実施形態では追加のＤＡ変換素子を有するものとして説明する。

図１０は、第２の実施形態に係る逐次比較ＡＤ変換器の構成例を示すブロック図である。本実施形態の逐次比較ＡＤ変換器２は、第１の実施形態に係る逐次比較ＡＤ変換器１と比較して、追加下位ＤＡＣ（第３ＤＡ変換器）１７を更に備え、制御回路１３に代えて制御回路１３ａを備える点が相違する。以下、第１の実施形態に係る逐次比較ＡＤ変換器１と異なる点についてのみ説明する。

追加下位ＤＡＣ１７は、第１ＡＤ変換値を第２のデコード方法を用いて比較器１２で比較したときに生じる残差に対して、逐次比較処理を行うために使用される。

制御回路１３ａは、変換タイミング生成回路１３１と、逐次比較レジスタ１３２ａと、サーモメータデコーダ１３３と、平均値算出器１３４と、加算器１３５と、を備える。

逐次比較レジスタ１３２ａは、比較器１２から入力された判定信号に基づいて、レジスタ値の上位ビットである上位ＤＡＣコード（第１ビット信号）、レジスタ値の下位ビットである下位ＤＡＣコード（第２ビット信号）、及びレジスタ値の追加下位ビットである追加下位ＤＡＣコード（第３ビット信号）で構成されるレジスタ信号を逐次出力する。

具体的には、逐次比較レジスタ１３２ａは、サーモメータデコーダ１３３が第１サーモメータコード変換規則に従って上位ＤＡＣコードを第１上位ＤＡＣサーモメータコードに変換する場合には、第１の実施形態と同様に、判定結果に基づく上位ＤＡＣコード及び下位ＤＡＣコードを出力する。追加下位ＤＡＣコードは使用しないため、“０”に固定される。

また、逐次比較レジスタ１３２ａは、サーモメータデコーダ１３３が第２サーモメータコード変換規則に従って上位ＤＡＣコードを第２上位ＤＡＣサーモメータコードに変換する場合には、上位ＤＡＣコード及び下位ＤＡＣコードの値として、第１サーモメータコード変換規則を用いて逐次比較処理を行って得られた第１ＡＤ変換値をそのまま利用する。そのため、逐次比較レジスタ１３２ａは、サーモメータデコーダ１３３がサーモメータコード変換規則を切替えた後は、上位ＤＡＣコード及び下位ＤＡＣコードを、サーモメータデコーダ１３３がサーモメータコード変換規則を切替える直前の上位ＤＡＣコード及び下位ＤＡＣコードに固定する。追加下位ＤＡＣコードは、判定信号に基づく値とする。

以下に、図１１及び図４を参照して、逐次比較ＡＤ変換器１の動作シーケンスを説明する。図１１は、第２の実施形態に係る逐次比較ＡＤ変換器の動作シーケンスを示す図である。図１１は、図３で示した動作シーケンスにおいて、デコード切替信号がＨの期間中の第２のデコード方法に従う逐次比較変換に、第１のデコード方法によるＡＤ変換結果を利用した例を示している。図１１には、デコード切替信号がＨになった後、空白の期間が示されているが、これは図３と対比し易くするために便宜上設けたものであり、実際には存在しない。

追加下位ＤＡＣコードの最上位ビットの極性は、他のビットと反転させてもよい。本実施形態では、デコード切替信号がＨの場合に、追加下位ＤＡＣコードの２ビット目の重みを－８とし、１ビット目の重みを４とし、０ビット目の重みを２とする。この場合には、上位ＤＡＣコード及び下位ＤＡＣコードで表される値に対して、追加下位ＤＡＣコードにより－８～＋６を加えることができる。

逐次比較レジスタ１３２ａは、デコード切替信号がＨになると、第１のデコード方法によるＡＤ変換結果を利用して上位ＤＡＣコード（本実施形態では上位３ビット）を“０１１”に固定し、下位ＤＡＣコード（本実施形態では上位５ビット）を“０１１０１”に固定する。また、追加下位ＤＡＣコードの初期値を“０００”とする。すなわち、逐次比較レジスタ１３２ａは最初にレジスタ出力値を“１０９”とする。サーモメータデコーダ１３３は、上位３ビット“０１１”を第２サーモメータコード変換規則に従ってデコードし、キャパシタＣ４～Ｃ６をＨに接続する。この時、図４を参照すると積分非直線性誤差が－３であるため、上位サーモメータＤＡＣ１４、下位ＤＡＣ１５、及び追加下位ＤＡＣ１７が出力するＤＡＣ出力値は“１０６”となる。比較器１２は入力アナログ値“１１２”と参照信号であるＤＡＣ出力値とを比較し、１回目判定では参照信号のほうが小さいことを示す判定信号を逐次比較レジスタ１３２ａに出力する。逐次比較レジスタ１３２ａは、判定信号に基づき追加下位ＤＡＣコードの２ビット目を“０”に決定する。

次に、逐次比較レジスタ１３２ａはレジスタ出力値を“１１３”とする。サーモメータデコーダ１３３は、上位３ビット“０１１”を第２サーモメータコード変換規則に従ってデコードし、キャパシタＣ４～Ｃ６をＨに接続する。この時、図４を参照すると積分非直線性誤差が－３であるため、上位サーモメータＤＡＣ１４、下位ＤＡＣ１５、及び追加下位ＤＡＣ１７が出力するＤＡＣ出力値は“１１０”となる。比較器１２は入力アナログ値１１２と参照信号であるＤＡＣ出力値とを比較し、２回目判定では参照信号のほうが小さいことを示す判定信号を逐次比較レジスタ１３２ａに出力する。逐次比較レジスタ１３２ａは、判定信号に基づき追加下位ＤＡＣコードの１ビット目を“１”に決定する。

最終判定では、逐次比較レジスタ１３２ａはレジスタ出力値を“１１５”とする。サーモメータデコーダ１３３は、上位３ビット“０１１”を第２サーモメータコード変換規則に従ってデコードし、キャパシタＣ４～Ｃ６をＨに接続する。この時、図４を参照すると積分非直線性誤差が－３であるため、上位サーモメータＤＡＣ１４、下位ＤＡＣ１５、及び追加下位ＤＡＣ１７が出力するＤＡＣ出力値は“１１２”となり、入力アナログ値と一致する。よって、逐次比較レジスタ１３２ａは、追加下位ＤＡＣコードの０ビット目を“１”に決定する。

以上説明したように、第２の実施形態に係る逐次比較ＡＤ変換器２は、デコード方法切替後のＡＤ変換においては、第１ＡＤ変換値を利用する。そのため、最終的なＡＤ変換値を決定するまでにかかる時間を大幅に短縮することが可能となる。

（第３の実施形態）
次に、第３の実施形態に係る逐次比較ＡＤ変換器について説明する。第１の実施形態及び第２の実施形態において、サーモメータデコーダ１３３がＡＤ変換の１サイクル中に２種類のサーモメータコード変換規則を用いて、上位ＤＡＣコードを異なる上位ＤＡＣサーモメータコードに変換する例を説明した。本実施形態では、サーモメータデコーダ１３３がＡＤ変換の１サイクル中に４種類のサーモメータコード変換規則を用いて、上位ＤＡＣコードを異なる上位ＤＡＣサーモメータコードに変換する例を説明する。

図１２は、第３の実施形態に係る逐次比較ＡＤ変換器３の構成例を示すブロック図である。本実施形態の逐次比較ＡＤ変換器３は、第１の実施形態に係る逐次比較ＡＤ変換器１と比較して、制御回路１３に代えて制御回路１３ｂを備える点が相違する。以下、第１の実施形態に係る逐次比較ＡＤ変換器１と異なる点についてのみ説明する。

制御回路１３ｂは、変換タイミング生成回路１３１と、逐次比較レジスタ１３２ｂと、サーモメータデコーダ１３３と、平均値算出器１３４と、加算器１３５と、を備える。

変換タイミング生成回路１３１は、サーモメータデコーダ１３３に対し、デコード方法を切替えるタイミングを示すデコード切替信号を出力する。第１の実施形態ではＡＤ変換の１サイクル中にデコード方法を切替えるタイミングは１回であるが、本実施形態では４種類のサーモメータコード変換規則を用いるため、ＡＤ変換の１サイクル中にデコード方法を切替えるタイミングは３回となる。

逐次比較レジスタ１３２ｂは、比較器１２から入力された判定信号に基づいて、レジスタ値の上位ビットである上位ＤＡＣコード（第１ビット信号）、及びレジスタ値の下位ビットである下位ＤＡＣコード（第２ビット信号）で構成されるレジスタ信号を逐次出力する。逐次比較レジスタ１３２ｂは、判定信号に基づきＡＤ変換が完了すると、入力アナログ信号のＡＤ変換値を平均値算出器１３４に出力する。本実施形態では４種類のサーモメータコード変換規則を用いるため、ＡＤ変換の１サイクル中に第１ＡＤ変換値、第２ＡＤ変換値、第３ＡＤ変換値、及び第４ＡＤ変換値を生成する。

平均値算出器１３４は、ＡＤ変換の１サイクル中の異なる上位ＤＡＣサーモメータコードに応じたＡＤ変換値（第１ＡＤ変換値～第４ＡＤ変換値）の平均値を、例えば加算回路とビットシフト回路を用いて算出し、平均値を最終的なＡＤ変換結果を示す出力デジタル信号として外部に出力する。

図１３は、本実施形態のサーモメータコード変換規則の一例を示す図である。本実施形態では、サーモメータデコーダ１３３は、図２（ａ）の第１サーモメータコード変換規則、図２（ｂ）の第２サーモメータコード変換規則、図１３（ａ）の第３サーモメータコード変換規則、及び図１３（ｂ）の第４サーモメータコード変換規則を用いて、上位ＤＡＣコードを異なる上位ＤＡＣサーモメータコードに変換する。

図１３（ａ）に示す第３サーモメータコード変換規則は、図２（ａ）に示した第１サーモメータコード変換規則に対し、キャパシタＣ６とキャパシタＣ４の関係を反転させ、かつキャパシタＣ２とキャパシタＣ０の関係を反転させている。図１３（ｂ）に示す第４サーモメータコード変換規則は、図２（ｂ）に示した第２サーモメータコード変換規則に対し、キャパシタＣ６とキャパシタＣ４の関係を反転させ、かつキャパシタＣ２とキャパシタＣ０の関係を反転させている。

サーモメータデコーダ１３３は、図２に示した第１サーモメータコード変換規則及び第２サーモメータコード変換規則を用いて、上位ＤＡＣコードを、中間ビット（Ｃ３に対応）を中心に“０”と“１”の配置が互いに点対称な関係となる第１上位ＤＡＣサーモメータコード及び上位ＤＡＣ第２サーモメータコードに変換する。

さらに、サーモメータデコーダ１３３は、図１３（ａ）に示す第３サーモメータコード変換規則を用いて、上位ＤＡＣコードを、第３上位ＤＡＣサーモメータコードに変換する。第３上位ＤＡＣサーモメータは、該第３サーモメータコードの中間ビットよりも上位の上位ビットの値が第１上位ＤＡＣサーモメータコードの上位ビット中の中間ビット（Ｃ５に対応）を中心に“０”と“１”の配置が互いに点対称な関係となり、該第３サーモメータコードの中間ビットよりも下位の下位ビットの値が第１上位ＤＡＣサーモメータコードの下位ビット中の中間ビット（Ｃ１に対応）を中心に“０”と“１”の配置が互いに点対称な関係となる。また、サーモメータデコーダ１３３は、図１３（ｂ）に示す第４サーモメータコード変換規則を用いて、上位ＤＡＣコードを、第４サーモメータコードに変換する。第４サーモメータコードは、該第４サーモメータコードの中間ビットよりも上位の上位ビットの値が第２上位ＤＡＣサーモメータコードの上位ビット中の中間ビット（Ｃ５に対応）を中心に“０”と“１”の配置が互いに点対称な関係となり、該第４サーモメータコードの中間ビットよりも下位の下位ビットの値が第２上位ＤＡＣサーモメータコードの下位ビット中の中間ビット（Ｃ１に対応）を中心に“０”と“１”の配置が互いに点対称な関係となる。

図１４は、図１３（ａ）に示す第３サーモメータコード変換規則を用いた第３のデコード方法、及び図１３（ｂ）に示す第４サーモメータコード変換規則を用いた第４のデコード方法における積分非直線性誤差（ＩＮＬ）の一例を示す図である。

図１５は、逐次比較ＡＤ変換器３の効果を示す図であり、図４及び図１４に示すＤＡ変換素子ばらつきがある場合に、平均値算出器１３４で平均化処理を行うことにより積分非直線性誤差が減少することを示している。

図１５は、図４及び図１４に示した４つのＩＮＬ波形を平均した波形である。横軸をｘとし、左端をｘ＝－１、右端をｘ＝＋１とすると、この波形は原点Ｏに対し点対称で、かつｘが－１～０の範囲にてｘ＝－１／２の点を中心に点対称、同様にｘが０～＋１の範囲にてｘ＝＋１／２の点を中心に点対称となる。これは、ｘ＝－１～＋１の範囲で奇関数の成分に対し、ｘが－１～０と、ｘが０～＋１の範囲における部分波形をそれぞれの範囲の中点に関する偶関数成分と奇関数成分の混合とみなし、そのうちの偶関数成分を消すことに相当する。すなわち、ｘ＝－１～＋１の範囲で奇関数の成分、たとえば３次の高調波成分などが減少する。したがって、本実施形態ではＩＮＬ波形を更に改善することができる。

サーモメータＤＡ変換器が３ビット７値の場合、サーモメータコード変換規則は上述の４種類が考えられ、これはｘ＝０に反転なデコード方法を、さらにｘ＝１／２とｘ＝－１／２において反転させることで作られたものである。上位サーモメータＤＡＣをさらに４ビット、５ビットと拡張していく場合に、さらにデコード方法を複数用意することで、更なるＩＮＬ波形の改善を実現できる。その場合には、ｘ＝１／４，１／８・・・の位置に対称なデコード方法を用意することによって、より多くの高調波成分を削減することができる。

上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形及び変更が可能である。

例えば、第２の実施形態に係る逐次比較ＡＤ変換器２において、サーモメータデコーダ１３３が第３の実施形態で説明したように、ＡＤ変換の１サイクル中に４種類のサーモメータコード変換規則を用いて上位ＤＡＣコードを異なる上位ＤＡＣサーモメータコードに変換してもよい。また、実施形態に記載の複数の構成ブロックを１つに組合せたり、あるいは１つの構成ブロックを分割したりすることも可能である。

１，２，３ 逐次比較ＡＤ変換器
１１ 入力サンプル／ホールド回路
１２ 比較器
１３，１３ａ，１３ｂ 制御回路
１４ 上位サーモメータＤＡＣ（第１ＤＡ変換器）
１５ 下位ＤＡＣ（第２ＤＡ変換器）
１６ 参照信号生成器
１７ 追加下位ＤＡＣ（第３ＤＡ変換器）
１３１ 変換タイミング生成回路
１３２，１３２ａ，１３２ｂ 逐次比較レジスタ
１３３ サーモメータデコーダ
１３４ 平均値算出器
１３５ 加算器

Claims (6)

1. 入力アナログ信号と参照信号の大小比較の判定結果を示す判定信号を出力する比較器と、
   前記判定信号に基づいて、第１ビット信号及び第２ビット信号で構成されるレジスタ信号を逐次出力するとともに、前記入力アナログ信号のＡＤ変換値を出力する逐次比較レジスタと、
   ＡＤ変換の１サイクル中に、異なる複数のサーモメータコード変換規則を切替えて前記第１ビット信号を前記異なる複数のサーモメータコード変換規則に対応したサーモメータコードに変換するサーモメータデコーダと、
   前記サーモメータコードを第１アナログ信号に変換する第１ＤＡ変換器と、
   前記第２ビット信号を第２アナログ信号に変換する第２ＤＡ変換器と、
   前記第１アナログ信号及び前記第２アナログ信号に基づいて前記参照信号を生成する参照信号生成器と、
   前記異なるサーモメータコードに応じた前記ＡＤ変換値の平均値を算出する平均値算出器と、
   を備え、
   前記逐次比較レジスタは、前記サーモメータデコーダが前記ＡＤ変換の１サイクル中に前記サーモメータコード変換規則を切替えた後は、前記第１ビット信号を、前記サーモメータデコーダが前記サーモメータコード変換規則を切替える直前の前記第１ビット信号に固定し、
   前記異なるサーモメータコードは、中間コードのビット値が同一であり、２つのサーモメータコードは、該中間コードを中心として、上位コードのビット値と下位コードのビット値とを互いに入れ替えた値である逐次比較ＡＤ変換器。
2. 前記サーモメータデコーダは、
   前記第１ビット信号を、前記サーモメータコードの中間コードを中心に“０”と“１”の配置が互いに点対称な関係となる第１サーモメータコード及び第２サーモメータコードに変換する、請求項１に記載の逐次比較ＡＤ変換器。
3. 前記サーモメータデコーダは、
   前記第１ビット信号をさらに、第３サーモメータコード及び第４サーモメータコードに変換し、
   前記第３サーモメータコードは、該第３サーモメータコードの上位コードのビット値が前記第１サーモメータコードの上位コード中の中間コードを中心に“０”と“１”の配置が互いに点対称な関係となり、該第３サーモメータコードの下位コードのビット値が前記第１サーモメータコードの下位コード中の中間コードを中心に“０”と“１”の配置が互いに点対称な関係となり、
   前記第４サーモメータコードは、該第４サーモメータコードの上位コードのビット値が前記第２サーモメータコードの上位コード中の中間コードを中心に“０”と“１”の配置が互いに点対称な関係となり、該第４サーモメータコードの下位コードのビット値が前記第２サーモメータコードの下位コード中の中間コードを中心に“０”と“１”の配置が互いに点対称な関係となる、請求項２に記載の逐次比較ＡＤ変換器。
4. 第３ビット信号を第３アナログ信号に変換に変換する第３ＤＡ変換器を更に備え、
   前記逐次比較レジスタは、
   前記判定信号に基づいて、前記第１ビット信号、前記第２ビット信号、及び前記第３ビット信号で構成されるレジスタ信号を逐次出力し、
   前記参照信号生成器は、前記第１アナログ信号、前記第２アナログ信号、及び前記第３アナログ信号に基づいて前記参照信号を生成する、請求項１から３のいずれか一項に記載の逐次比較ＡＤ変換器。
5. 前記逐次比較レジスタは、
   前記サーモメータデコーダが前記サーモメータコード変換規則を切替える前は、前記第３ビット信号を０に固定し、
   前記サーモメータデコーダが前記サーモメータコード変換規則を切替えた後は、前記第１ビット信号及び前記第２ビット信号を、前記サーモメータデコーダが前記サーモメータコード変換規則を切替える直前の前記第１ビット信号及び前記第２ビット信号に固定し、前記判定信号に基づいて前記第３ビット信号を逐次出力する、請求項４に記載の逐次比較ＡＤ変換器。
6. 前記第１ビット信号は、前記レジスタ信号の上位ビットにおける信号であり、
   前記第２ビット信号は、前記レジスタ信号の下位ビットにおける信号であり、
   前記第３ビット信号は、前記レジスタ信号の下位ビットに追加した追加下位ビットにおける信号であり、
   前記逐次比較レジスタは、
   前記サーモメータデコーダが前記サーモメータコード変換規則を切替える前は、前記第１ビット信号と前記第２ビット信号のみを逐次出力し、
   前記サーモメータデコーダが前記サーモメータコード変換規則を切替えた後は、前記第３ビット信号のみを逐次出力する、請求項５に記載の逐次比較ＡＤ変換器。

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