JP7548154B2 - Control device - Google Patents
Control device Download PDFInfo
- Publication number
- JP7548154B2 JP7548154B2 JP2021127640A JP2021127640A JP7548154B2 JP 7548154 B2 JP7548154 B2 JP 7548154B2 JP 2021127640 A JP2021127640 A JP 2021127640A JP 2021127640 A JP2021127640 A JP 2021127640A JP 7548154 B2 JP7548154 B2 JP 7548154B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- chip select
- unit
- voltage
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000006243 chemical reaction Methods 0.000 claims description 184
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 230000015654 memory Effects 0.000 description 110
- 238000000034 method Methods 0.000 description 46
- 230000004044 response Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Images
Landscapes
- Information Transfer Systems (AREA)
Description
本発明は、制御装置に関する。 The present invention relates to a control device.
従来、ＣＰＵ（Central Processing Unit）などの制御部が、複数のメモリー等の記憶部にアクセスする技術が知られている（例えば、特許文献１参照）。 Conventionally, there is known a technique in which a control unit such as a CPU (Central Processing Unit) accesses multiple storage units such as memories (see, for example, Patent Document 1).
ここで、制御部は、複数の記憶部の動作電圧が互いに異なる場合、すべての記憶部にアクセスすることが困難であった。 Here, if the operating voltages of multiple memory units are different from each other, it is difficult for the control unit to access all of the memory units.
上記目的を達成する制御装置は、制御対象を第１電圧の信号によって制御する制御部と、前記第１電圧とは異なる第２電圧で動作し、前記第２電圧の信号を入出力する第１記憶部と、前記第１電圧で動作し、前記第１電圧の信号を入出力する第２記憶部と、前記第１電圧の信号を、前記第２電圧の信号に変換する第１変換部と、第１レベル、又は第２レベルの二値の指示信号に基づいて、前記第２電圧の信号を前記第１電圧の信号に変換する、又は変換動作を停止する第２変換部と、前記指示信号を生成する生成部とを備え、前記制御部と、前記第１記憶部、及び前記第２記憶部とは、ＳＰＩ（Serial Peripheral Interface）プロトコルによりシリアル通信し、前記第１記憶部、及び前記第２記憶部は、第２レベルのチップセレクト信号が入力された場合に前記制御部と通信し、前記第１変換部は、前記制御部が出力する前記第１電圧のデータ信号を、前記第２電圧のデータ信号に変換し、前記制御部が出力する前記第１電圧のクロック信号を、前記第２電圧のクロック信号に変換し、前記制御部が出力する前記第１電圧のチップセレクト信号を、前記第２電圧のチップセレクト信号に変換し、前記第２変換部は、前記指示信号が第１レベルの場合、前記第１記憶部が出力する前記第２電圧のデータ信号を前記第１電圧のデータ信号に変換し、且つ前記指示信号が第２レベルの場合、変換動作を停止し、前記第１記憶部には、前記第２電圧に変換された前記チップセレクト信号が入力されることを特徴とする。 A control device for achieving the above object includes a control unit that controls a control target by a signal of a first voltage, a first storage unit that operates at a second voltage different from the first voltage and inputs and outputs the signal of the second voltage, a second storage unit that operates at the first voltage and inputs and outputs the signal of the first voltage, a first conversion unit that converts the signal of the first voltage into a signal of the second voltage, a second conversion unit that converts the signal of the second voltage into a signal of the first voltage or stops the conversion operation based on a binary instruction signal of a first level or a second level, and a generation unit that generates the instruction signal, and the control unit, the first storage unit, and the second storage unit are SPI (Serial Peripheral The serial communication is performed by a serial communication interface (SPI) protocol, the first storage unit and the second storage unit communicate with the control unit when a chip select signal of a second level is input, the first conversion unit converts the data signal of the first voltage output by the control unit into a data signal of the second voltage, converts the clock signal of the first voltage output by the control unit into a clock signal of the second voltage, and converts the chip select signal of the first voltage output by the control unit into a chip select signal of the second voltage, the second conversion unit converts the data signal of the second voltage output by the first storage unit into the data signal of the first voltage when the instruction signal is at the first level, and stops the conversion operation when the instruction signal is at the second level, and the chip select signal converted to the second voltage is input to the first storage unit.
かかる構成によれば、制御部は、変換部により変換した信号によって、複数の記憶部にアクセスすることができる。
上記制御装置において、前記チップセレクト信号には、第１チップセレクト信号と、第２チップセレクト信号とが含まれ、前記第１記憶部には、前記第２電圧に変換された前記第１チップセレクト信号が入力され、前記第２記憶部には、前記制御部が出力する前記第１電圧の第２チップセレクト信号が入力され、前記生成部は、ＮＯＴ回路であり、前記ＮＯＴ回路は、前記第１変換部が前記第２電圧に変換した前記第１チップセレクト信号を反転した信号を前記指示信号として生成してもよい。
According to this configuration, the control unit can access the multiple storage units using the signal converted by the conversion unit.
In the above control device, the chip select signal includes a first chip select signal and a second chip select signal, the first memory unit receives the first chip select signal converted to the second voltage, the second memory unit receives the second chip select signal of the first voltage output by the control unit, the generation unit is a NOT circuit, and the NOT circuit may generate, as the instruction signal, a signal that is an inversion of the first chip select signal converted to the second voltage by the first conversion unit.
かかる構成によれば、制御装置は、制御部にチップセレクト信号を出力する端子を設けたり、第１電圧の信号を第２電圧の信号に変換する回路を設けたりすることなく、第２変換部の変換動作を制御することができる。 With this configuration, the control device can control the conversion operation of the second conversion unit without providing the control unit with a terminal for outputting a chip select signal or a circuit for converting a first voltage signal into a second voltage signal.
上記制御装置において、前記第２電圧で動作し、前記第２電圧の信号を入出力する第３記憶部を更に備え、前記制御部と、前記第１記憶部、前記第２記憶部、及び前記第３記憶部とは、ＳＰＩプロトコルによりシリアル通信し、前記第１記憶部、前記第２記憶部、及び前記第３記憶部は、第２レベルの前記チップセレクト信号が入力された場合に前記制御部と通信し、前記チップセレクト信号には、第１チップセレクト信号と、第２チップセレクト信号と、第３チップセレクト信号とが含まれ、前記第１変換部は、前記制御部が出力する前記第１電圧の第３チップセレクト信号を、前記第２電圧の第３チップセレクト信号に変換し、前記第１記憶部には、前記第２電圧に変換された前記第１チップセレクト信号が入力され、前記第３記憶部には、前記第２電圧に変換された前記第３チップセレクト信号が入力され、前記第２記憶部には、前記制御部が出力する前記第１電圧の第２チップセレクト信号が入力され、前記生成部は、ＮＡＮＤ回路であり、前記ＮＡＮＤ回路は、前記第１変換部が前記第２電圧に変換した前記第１チップセレクト信号と、前記第１変換部が前記第２電圧に変換した前記第３チップセレクト信号との論理積を反転した信号を前記指示信号として生成してもよい。 In the above control device, a third memory unit is further provided that operates at the second voltage and inputs and outputs a signal of the second voltage, and the control unit, the first memory unit, the second memory unit, and the third memory unit communicate serially using an SPI protocol, and the first memory unit, the second memory unit, and the third memory unit communicate with the control unit when the chip select signal of the second level is input, and the chip select signal includes a first chip select signal, a second chip select signal, and a third chip select signal, and the first conversion unit converts the third chip select signal of the first voltage output by the control unit into a signal of the second voltage. the first chip select signal converted to the second voltage is input to the first storage unit, the third chip select signal converted to the second voltage is input to the third storage unit, the second chip select signal of the first voltage output by the control unit is input to the second storage unit, the generation unit is a NAND circuit, and the NAND circuit may generate, as the instruction signal, a signal obtained by inverting the logical product of the first chip select signal converted to the second voltage by the first conversion unit and the third chip select signal converted to the second voltage by the first conversion unit.
かかる構成によれば、制御装置は、制御部にチップセレクト信号を出力する端子を設けたり、第１電圧の信号を第２電圧の信号に変換する回路を設けたりすることなく、第２変換部の変換動作を制御することができる。 With this configuration, the control device can control the conversion operation of the second conversion unit without providing the control unit with a terminal for outputting a chip select signal or a circuit for converting a first voltage signal into a second voltage signal.
本発明によれば、制御部は、変換部により変換した信号によって、複数の記憶部にアクセスすることができる。 According to the present invention, the control unit can access multiple memory units using the signal converted by the conversion unit.
＜第１実施形態＞
以下、図面を参照し、制御装置を具体化した第１実施形態について説明する。
［全体構成］
図１に示すように、制御装置１は、制御部１０を備える。制御部１０は、例えば、ＣＰＵ（Central Processing Unit）などのハードウェアプロセッサがプログラム（ソフトウェア）を実行することにより実現される。また、これらの構成要素のうち一部または全部は、ＬＳＩ（Large Scale Integration）やＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field-Programmable Gate Array）、ＧＰＵ（Graphics Processing Unit）などのハードウェア（回路部；circuitryを含む）によって実現されてもよいし、ソフトウェアとハードウェアの協働によって実現されてもよい。
First Embodiment
Hereinafter, a first embodiment of a control device will be described with reference to the drawings.
[Overall configuration]
As shown in Fig. 1, the
制御装置１は、複数の記憶部を備える。本実施形態では、制御装置１が、第１記憶部２０と、第２記憶部３０との二つの記憶部を備える場合について説明する。第１記憶部２０と、第２記憶部３０とは、例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等により実現される。以降の説明において、第１記憶部２０と、第２記憶部３０とを区別しない場合、単に「記憶部」と記載する。
The
制御部１０は、第１電圧によって動作し、制御対象を第１電圧の信号によって制御する。第１記憶部２０は、第１電圧とは異なる第２電圧によって動作し、第２電圧の信号を入出力する。第２記憶部３０は、第１電圧にて動作し、第１電圧の信号を入出力する。第１電圧とは、例えば、５［Ｖ］であり、第２電圧とは、例えば、３．３［Ｖ］である。なお、第１電圧の値と、第２電圧の値とは、一例であって、これに限られない。
The
制御部１０と、記憶部とは、互いに接続され、ＳＰＩ（Serial Peripheral Interface）プロトコルによりシリアル通信する。制御部１０は、例えば、データ出力端子ＳＯと、データ入力端子ＳＩと、クロック端子ＳＣＫと、第１チップセレクト端子ＣＳ１と、第２チップセレクト端子ＣＳ２とを有する。データ出力端子ＳＯは、第１電圧のデータ信号を出力する端子である。データ入力端子ＳＩは、第１電圧のデータ信号が入力される端子である。クロック端子ＳＣＫは、第１電圧のクロック信号を出力する端子である。第１チップセレクト端子ＣＳ１は、第１電圧の第１チップセレクト信号を出力する端子である。第２チップセレクト端子ＣＳ２は、第１電圧の第２チップセレクト信号を出力する端子である。
The
データ信号と、第１チップセレクト信号と、第２チップセレクト信号と、クロック信号とは、いずれも、第１レベル、又は第２レベルの二値の信号である。以降の説明において、第１レベルを「ハイレベル」と記載し、第２レベルを「ローレベル」と記載する。また、以降の説明において、第１チップセレクト信号と、第２チップセレクト信号とを互いに区別しない場合、単に「チップセレクト信号」と記載する。 The data signal, the first chip select signal, the second chip select signal, and the clock signal are all binary signals of a first level or a second level. In the following explanation, the first level will be described as a "high level" and the second level will be described as a "low level." In addition, in the following explanation, when the first chip select signal and the second chip select signal are not to be distinguished from each other, they will simply be referred to as "chip select signals."
記憶部は、例えば、データ出力端子ＳＯと、データ入力端子ＳＩと、クロック端子ＣＫと、チップセレクト端子ＣＳとを有する。クロック端子ＣＫは、クロック信号が入力される端子である。チップセレクト端子ＣＳは、チップセレクト信号が入力される端子である。以下、記憶部は、入力されるチップセレクト信号がローレベルである場合、データ信号を入出力する場合について説明する。 The memory unit has, for example, a data output terminal SO, a data input terminal SI, a clock terminal CK, and a chip select terminal CS. The clock terminal CK is a terminal to which a clock signal is input. The chip select terminal CS is a terminal to which a chip select signal is input. Below, we will explain the case where the memory unit inputs and outputs a data signal when the input chip select signal is at a low level.
制御装置１は、例えば、第１変換部５０と、第２変換部６０とを備える。第１変換部５０は、第１電圧の信号を、第２電圧の信号に変換する。本実施形態の制御装置１は、第１変換部５０－１と、第１変換部５０－２との二つの第１変換部５０を備える。第１変換部５０は、二つの入力端子と、二つの出力端子とを有する。詳しくは、第１変換部５０－１は、出力端子Ａ１，Ａ２と、入力端子Ｂ１，Ｂ２とを有し。第１変換部５０－２は、出力端子Ａ３，Ａ４と、入力端子Ｂ３，Ｂ４とを有する。第１変換部５０は、入力端子に入力された第１電圧の信号を、第２電圧の信号に変換し、出力端子から出力する。詳しくは、第１変換部５０－１は、入力端子Ｂ１に入力された信号を変換して出力端子Ａ１から出力し、入力端子Ｂ２に入力された信号を変換して出力端子Ａ２から出力する。第１変換部５０－２は、入力端子Ｂ３に入力された信号を変換して出力端子Ａ３から出力し、入力端子Ｂ４に入力された信号を変換して出力端子Ａ４から出力する。
The
第２変換部６０は、指示信号に基づいて、第２電圧の信号を第１電圧の信号に変換する、又は変換動作を停止する。指示信号とは、例えば、第１レベル、又は第２レベルの二値の信号である。本実施形態の第２変換部６０は、指示信号が「ハイレベル」の場合、第１電圧の信号を、第２電圧の信号に変換し、指示信号が「ローレベル」の場合、変換動作を停止する。第２変換部６０は、端子Ｃと、端子Ｄと、変換方向端子ＤＩＲとを有する。端子Ｃには、第２電圧の信号が入力され、端子Ｄは、第１電圧の信号を出力する。変換方向端子ＤＩＲには、第２電圧の指示信号が入力される。
The
制御装置１は、指示信号を生成する生成部７０ａを備える。生成部７０ａは、ＮＯＴ回路ＣＴ１により実現される。生成部７０ａは、入力端子ｔ１と、出力端子ｔ２とを備える。生成部７０ａは、入力端子ｔ１に入力された信号をＮＯＴ回路ＣＴ１により反転させ、指示信号として出力端子ｔ２から出力する。
The
［各構成の接続］
制御部１０と、第２記憶部３０とは、互いに接続される。また、制御部１０と、第１記憶部２０とは、第１変換部５０や第２変換部６０を介して互いに接続される。なお、制御装置１は、第１記憶部２０と、第２記憶部３０と、第３記憶部４０との三つの記憶部を備える場合の制御装置と、共通の部品が用いられてもよい。本実施形態では、制御装置１が、第３記憶部４０を備えず、第３記憶部４０が実装されないが、第３記憶部４０を実装可能なパッドや配線等を有する。第３記憶部４０は、例えば、他の記憶部と同様の機能を有する。
[Connection of each component]
The
配線Ｌ１１は、制御部１０のデータ出力端子ＳＯと、第１変換部５０－１の入力端子Ｂ１と、第２記憶部３０のデータ入力端子ＳＩとを接続する。配線Ｌ１２は、制御部１０のデータ入力端子ＳＩと、第２変換部６０の端子Ｄと、第２記憶部３０のデータ出力端子ＳＯとを接続する。配線Ｌ１３は、制御部１０のクロック端子ＳＣＫと、第１変換部５０－１の入力端子Ｂ２と、第２記憶部３０のクロック端子ＣＫとを接続する。配線Ｌ１４は、制御部１０の第２チップセレクト端子ＣＳ２と、第１変換部５０－２の入力端子Ｂ３と、第２記憶部３０のチップセレクト端子ＣＳとを接続する。配線Ｌ１５は、制御部１０の第１チップセレクト端子ＣＳ１と、第１変換部５０－２の入力端子Ｂ４とを接続する。
The line L11 connects the data output terminal SO of the
配線Ｌ２１は、第１変換部５０－１の出力端子Ａ１と、第１記憶部２０のデータ入力端子ＳＩと、第３記憶部４０のデータ入力端子ＳＩが実装されるパッドとを接続する。配線Ｌ２２は、第１変換部５０－１の出力端子Ａ２と、第１記憶部２０のクロック端子ＣＫと、第３記憶部４０のクロック端子ＣＫが実装されるパッドとを接続する。配線Ｌ２３は、第１変換部５０－２の出力端子Ａ３と、第３記憶部４０のチップセレクト端子ＣＳが実装されるパッドとを接続する。配線Ｌ２４は、第２変換部６０の端子Ｃと、第１記憶部２０のデータ出力端子ＳＯと、第３記憶部４０のデータ出力端子ＳＯが実装されるパッドとを接続する。配線Ｌ２５は、第２変換部６０の変換方向端子ＤＩＲと、生成部７０ａの出力端子ｔ２とを接続する。配線Ｌ２６は、第１変換部５０－２の出力端子Ａ４と、第１記憶部２０のチップセレクト端子ＣＳと、生成部７０ａの入力端子ｔ１とを接続する。
The wiring L21 connects the output terminal A1 of the first conversion unit 50-1, the data input terminal SI of the
制御装置１は、データ入力端子ＳＩ、及びデータ出力端子ＳＯを接続する配線にプルアップ回路ＰＵを備える。詳しくは、制御装置１は、配線Ｌ１１、及び配線Ｌ１２を第１電圧にプルアップするプルアップ回路ＰＵ１と、配線Ｌ２１と、配線Ｌ２４とを第２電圧にプルアップするプルアップ回路ＰＵ２とを備える。
The
上述したように、第１変換部５０は、制御部１０から第１記憶部２０に出力する信号を、第１電圧から第２電圧に変換する。また、第２変換部６０は、第１記憶部２０から制御部１０に出力する信号を、第２電圧から第１電圧に変換する。一方で、第２変換部６０は、制御部１０と第２記憶部３０とが通信する場合、変換動作を停止する。第２変換部６０が変換を停止することにより、プルアップ回路ＰＵ２によりプルアップされている配線Ｌ２４の電位が、制御部１０と第２記憶部３０との通信に影響しないようにする。以下、制御装置１の詳しい動作について説明する。
As described above, the first conversion unit 50 converts the signal output from the
［制御装置１の動作］
上述したように、記憶部は、入力されるチップセレクト信号がローレベルである場合、データ信号を入出力する。したがって、制御部１０は、読み出し、又は書込み対象の記憶部に対して、ローレベルのチップセレクト信号を出力し、読み出し、又は書込み対象以外の記憶部に対して、ハイレベルのチップセレクト信号を出力する。以下、制御部１０と、各記憶部との通信の詳細について説明する。
[Operation of control device 1]
As described above, when the input chip select signal is at a low level, the storage unit inputs and outputs a data signal. Therefore, the
［第１記憶部２０の書込み処理］
以下、制御部１０が、第１記憶部２０と通信し、第１記憶部２０に対して書込み処理を行う場合について説明する。制御部１０は、書込み処理が完了するまでの間、第１チップセレクト端子ＣＳ１からローレベルの第１チップセレクト信号を出力し、第２チップセレクト端子ＣＳ２からハイレベルの第２チップセレクト信号を出力する。そして、制御部１０は、データ出力端子ＳＯから書込み指令と、書き込む情報とを示すデータ信号を出力する。第２記憶部３０は、チップセレクト端子ＣＳにハイレベルの第２チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。
[Writing Process of First Storage Unit 20]
The following describes the case where the
第１変換部５０－２は、入力端子Ｂ４に入力されたローレベルの第１チップセレクト信号を変換し、出力端子Ａ４から出力する。また、第１変換部５０－２は、入力端子Ｂ３に入力されたハイレベルの第２チップセレクト信号を変換し、出力端子Ａ３から出力する。 The first conversion unit 50-2 converts the low-level first chip select signal input to the input terminal B4 and outputs it from the output terminal A4. The first conversion unit 50-2 also converts the high-level second chip select signal input to the input terminal B3 and outputs it from the output terminal A3.
生成部７０ａの入力端子ｔ１には、ローレベルの第１チップセレクト信号が入力される。生成部７０ａが備えるＮＯＴ回路ＣＴ１は、ローレベルの第１チップセレクト信号をハイレベルの信号に反転する。生成部７０ａは、ハイレベルの信号を指示信号として出力端子ｔ２から出力する。
A low-level first chip select signal is input to the input terminal t1 of the
第２変換部６０の変換方向端子ＤＩＲには、指示信号としてハイレベルの信号が入力される。このため、第２変換部６０は、端子Ｃに入力される第２電圧のデータ信号を、第１電圧のデータ信号に変換し、端子Ｄに出力する。ただし、第１記憶部２０は、書込み動作中であるため、データ出力端子ＳＯからデータ信号を出力しない。したがって、端子Ｃには、第２電圧のデータ信号が入力されない。このため、第２変換部６０は、待機状態となる。
A high-level signal is input as an instruction signal to the conversion direction terminal DIR of the
第１変換部５０－１は、入力端子Ｂ２に入力された第１電圧のクロック信号を第２電圧のクロック信号に変換し、出力端子Ａ２から出力する。また、第１変換部５０－１は、入力端子Ｂ１に入力された第１電圧のデータ信号を第２電圧のデータ信号に変換し、出力端子Ａ１から出力する。第１記憶部２０は、クロック端子ＣＫに入力されたクロック信号のタイミングで各種処理を実行する。詳しくは、第１記憶部２０は、チップセレクト端子ＣＳにローレベルの第１チップセレクト信号が入力されている間、データ入力端子ＳＩに入力された第２電圧のデータ信号の内容を記憶する。これにより、制御部１０は、第１記憶部２０に情報を書き込むことができる。
The first conversion unit 50-1 converts the clock signal of the first voltage input to the input terminal B2 into a clock signal of the second voltage and outputs it from the output terminal A2. The first conversion unit 50-1 also converts the data signal of the first voltage input to the input terminal B1 into a data signal of the second voltage and outputs it from the output terminal A1. The
［第１記憶部２０の読み出し処理］
以下、制御部１０が、第１記憶部２０と通信し、第１記憶部２０が記憶する情報について読み出し処理を行う場合について説明する。制御部１０は、読み出し処理が完了するまでの間、第１チップセレクト端子ＣＳ１からローレベルの第１チップセレクト信号を出力し、第２チップセレクト端子ＣＳ２からハイレベルの第２チップセレクト信号を出力する。そして、制御部１０は、データ出力端子ＳＯから読み出し指令を示すデータ信号を出力し、データ入力端子ＳＩにデータ信号が入力されるまでの間、待機する。第２記憶部３０は、チップセレクト端子ＣＳにハイレベルの第２チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。
[Reading Process of First Storage Unit 20]
The following describes a case where the
第１変換部５０の動作、及び生成部７０ａの動作は、上述した第１記憶部２０の書込み処理と同様の動作であるため、説明を省略する。
第１記憶部２０は、チップセレクト端子ＣＳにローレベルの第１チップセレクト信号が入力され、且つデータ入力端子ＳＩに入力された第２電圧のデータ信号が読み出し指令を示す場合、読み出し処理を実行する。詳しくは、第１記憶部２０は、記憶するデータのうち、読み出し指令により指定されたデータを示すデータ信号をデータ出力端子ＳＯから出力する。
The operation of the first conversion unit 50 and the operation of the
The
第２変換部６０は、変換方向端子ＤＩＲに指示信号としてハイレベルの信号が入力される。このため、第２変換部６０は、端子Ｃに入力される第２電圧のデータ信号を、第１電圧のデータ信号に変換して端子Ｄに出力する。制御部１０のデータ入力端子ＳＩには、第１電圧に変換されたデータ信号が入力される。これにより、制御部１０は、第１記憶部２０に記憶される情報を読み出すことができる。
A high-level signal is input as an instruction signal to the conversion direction terminal DIR of the
［第２記憶部３０の書込み処理］
以下、制御部１０が、第２記憶部３０と通信し、第２記憶部３０に対して書込み処理を行う場合について説明する。制御部１０は、書込み処理が完了するまでの間、第１チップセレクト端子ＣＳ１からハイレベルの第１チップセレクト信号を出力し、第２チップセレクト端子ＣＳ２からローレベルの第２チップセレクト信号を出力する。そして、制御部１０は、データ出力端子ＳＯから書込み指令と、書き込む情報とを示すデータ信号を出力する。
[Writing Process of Second Storage Unit 30]
The following describes the case where the
第１変換部５０の動作は、上述した第１記憶部２０に係る処理と同様の動作であるため、説明を省略する。第１記憶部２０は、チップセレクト端子ＣＳにハイレベルの第１チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。第１記憶部２０は、読み出し動作、及び書込み動作を停止しているため、第１変換部５０－１が変換したデータ信号に対する処理を行わない。
The operation of the first conversion unit 50 is the same as the processing related to the
生成部７０ａの入力端子ｔ１には、ハイレベルの第１チップセレクト信号が入力される。生成部７０ａが備えるＮＯＴ回路ＣＴ１は、ハイレベルの第１チップセレクト信号をローレベルの信号に反転する。生成部７０ａは、ローレベルの信号を指示信号として出力端子ｔ２から出力する。したがって、第２変換部６０の変換方向端子ＤＩＲには、ローレベルの信号が指示信号として入力される。上述したように、第２変換部６０は、変換方向端子ＤＩＲに指示信号としてローレベルの信号が入力される場合、変換動作を停止する。
A high-level first chip select signal is input to the input terminal t1 of the
第２記憶部３０は、チップセレクト端子ＣＳにローレベルの第２チップセレクト信号が入力されている間、データ入力端子ＳＩに入力された第１電圧のデータ信号の内容を記憶する。これにより、制御部１０は、第２記憶部３０に情報を書き込むことができる。
The
［第２記憶部３０の読み出し処理］
以下、制御部１０が、第２記憶部３０と通信し、第２記憶部３０が記憶する情報について読み出し処理を行う場合について説明する。制御部１０は、読み出し処理が完了するまでの間、第１チップセレクト端子ＣＳ１からハイレベルの第１チップセレクト信号を出力し、第２チップセレクト端子ＣＳ２からローレベルの第２チップセレクト信号を出力する。そして、制御部１０は、データ出力端子ＳＯから読み出し指令を示すデータ信号を出力し、データ入力端子ＳＩにデータ信号が入力されるまでの間、待機する。
[Reading Process of Second Storage Unit 30]
The following describes a case where the
第１変換部５０の動作と、生成部７０ａの動作とは、上述した第２記憶部３０の書込み処理と同様の動作であるため、説明を省略する。第１記憶部２０は、チップセレクト端子ＣＳにハイレベルの第１チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。第１記憶部２０は、読み出し動作、及び書込み動作を停止しているため、第１変換部５０－１が変換したデータ信号に対する処理を行わない。
The operation of the first conversion unit 50 and the
第２変換部６０は、変換方向端子ＤＩＲに指示信号としてローレベルの信号が入力されるため、変換動作を停止する。
第２記憶部３０は、チップセレクト端子ＣＳにローレベルの第２チップセレクト信号が入力され、且つデータ入力端子ＳＩに入力された第１電圧のデータ信号が読み出し指令を示す場合、読み出し処理を実行する。詳しくは、第２記憶部３０は、記憶するデータのうち、読み出し指令により指定されたデータを示すデータ信号をデータ出力端子ＳＯから出力する。制御部１０のデータ入力端子ＳＩには、第１電圧のデータ信号が入力される。これにより、制御部１０は、第２記憶部３０に記憶される情報を読み出すことができる。
The
The
［記憶部と通信しない場合］
以下、制御部１０と記憶部とが通信しない場合について説明する。制御部１０は、第１チップセレクト端子ＣＳ１からハイレベルの第１チップセレクト信号を出力し、第２チップセレクト端子ＣＳ２からハイレベルの第２チップセレクト信号を出力する。第１記憶部２０は、チップセレクト端子ＣＳにハイレベルの第１チップセレクト信号が入力されることに伴い、読み出し動作、及び書き込み動作を停止する。第２記憶部３０は、チップセレクト端子ＣＳにハイレベルの第２チップセレクト信号が入力されることに伴い、読み出し動作、及び書き込み動作を停止する。
[When not communicating with the memory unit]
Below, a case where the
［第１実施形態の制御装置１にかかる効果について］
以上詳述した本実施形態によれば、以下の効果を奏する。
（１－１）本実施形態の制御装置１は、制御部１０と、第１記憶部２０と、第２記憶部３０と、第１変換部５０と、第２変換部６０と、生成部７０ａとを備える。制御部１０は、制御対象を第１電圧の信号によって制御する。第１記憶部２０は、第１電圧とは異なる第２電圧で動作し、第２電圧の信号を入出力する。第２記憶部３０は、第１電圧で動作し、第１電圧の信号を入出力する。第１変換部５０は、第１電圧の信号を、第２電圧の信号に変換する。第２変換部６０は、ハイレベル、又はローレベルの二値の指示信号に基づいて、第２電圧の信号を第１電圧の信号に変換する、又は変換動作を停止する。詳しくは、第２変換部６０は、指示信号がハイレベルの場合、第１記憶部２０が出力する第２電圧のデータ信号を第１電圧のデータ信号に変換し、且つ指示信号がローレベルの場合、変換動作を停止する。生成部７０ａは、指示信号を生成する。制御部１０と、第１記憶部２０、及び第２記憶部３０とは、ＳＰＩプロトコルによりシリアル通信する。第１記憶部２０、及び第２記憶部３０は、ローレベルのチップセレクト信号が入力された場合に制御部１０と通信する。第１変換部５０は、制御部１０が出力する第１電圧のデータ信号を、第２電圧のデータ信号に変換し、制御部１０が出力する第１電圧のクロック信号を、第２電圧のクロック信号に変換し、制御部１０が出力する第１電圧の第１チップセレクト信号を、第２電圧の第２チップセレクト信号に変換する。第１記憶部２０には、第２電圧に変換された第１チップセレクト信号が入力される。
[Effects of the
According to the present embodiment described above in detail, the following effects are achieved.
(1-1) The
一般に、ＳＰＩ通信において、制御部１０のデータ入力端子ＳＩに記憶部のデータ出力端子ＳＯがバス接続され、制御部１０のデータ出力端子ＳＯに記憶部のデータ入力端子ＳＩがバス接続される。しかしながら、本実施形態の制御装置１が備える第１記憶部２０は、制御部１０や第２記憶部３０が第１電圧で動作するのに対して、第２電圧で動作する。したがって、第１記憶部２０は、データ入力端子ＳＩやデータ出力端子ＳＯを直接バス接続することができない。
In general, in SPI communication, the data input terminal SI of the
一方、本実施形態の制御装置１のように、制御部１０と、第１記憶部２０との間に、第１変換部５０や第２変換部６０を設けることで、変換した信号によって制御部１０と第１記憶部２０とが通信することができる。したがって、制御部１０は、第１変換部５０や第２変換部６０が変換した信号によって、互いに動作電圧が異なる第１記憶部２０や第２記憶部３０等の複数の記憶部と通信することができる。
On the other hand, by providing a first conversion unit 50 and a
また、本実施形態の制御装置１において、制御部１０と、第１記憶部２０とのデータ入力端子ＳＩ、及びデータ出力端子ＳＯを接続する配線Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２４には、プルアップ回路ＰＵが設けられている。ここで、プルアップ回路ＰＵ２により配線Ｌ２４に生じるハイレベルの信号を第２変換部６０が変換し、配線Ｌ１２に伝搬してしまうと、制御部１０と第２記憶部３０との通信に影響してしまう場合があった。一方、第２変換部６０は、生成部７０ａが生成した指示信号に基づいて、制御部１０と第１記憶部２０との通信時以外は、変換動作を停止する。これにより、本実施形態の制御装置１は、プルアップ回路ＰＵ２が制御部１０と第２記憶部３０との通信に影響することを抑制することができる。
In the
（１－２）本実施形態において、チップセレクト信号には、第１チップセレクト信号と、第２チップセレクト信号とが含まれる。第１記憶部２０には、第１変換部５０－２により第２電圧に変換された第１チップセレクト信号が入力される。第２記憶部３０には、制御部１０が出力する第１電圧の第２チップセレクト信号が入力される。生成部７０ａは、ＮＯＴ回路ＣＴ１であり、ＮＯＴ回路ＣＴ１は、第１変換部５０－２が第２電圧に変換した第１チップセレクト信号を反転した信号を指示信号として生成する。
(1-2) In this embodiment, the chip select signal includes a first chip select signal and a second chip select signal. The
上述したように、プルアップ回路ＰＵ２が制御部１０と第２記憶部３０との通信に影響することを抑制するには、第２変換部６０の変換動作を停止することが求められる。ここで、変換方向端子ＤＩＲには、第２電圧の指示信号が入力されることが求められる。変換方向端子ＤＩＲに入力される指示信号を制御部１０が生成し、出力する場合、制御部１０に指示信号を出力する端子を設けたり、制御部１０が出力した第１電圧の指示信号を第２電圧の指示信号に変換する第１変換部５０を更に設けたりする必要がある。一方、本実施形態の制御装置１は、制御部１０に指示信号を出力する端子を設けたり、第１電圧の指示信号を第２電圧の指示信号に変換する第１変換部５０を設けたりすることなく、第２変換部６０の変換動作を制御することができる。
As described above, in order to prevent the pull-up circuit PU2 from affecting the communication between the
＜第２実施形態＞
以下、図面を参照し、制御装置を具体化した第２実施形態について説明する。
［全体構成］
図２に示すように、制御装置２は、制御装置１が備える生成部７０ａに代えて、生成部７０ｂを備える。生成部７０ｂは、ＮＡＮＤ回路ＣＴ２により実現される。生成部７０ｂは、入力端子ｔ１，ｔ３と、出力端子ｔ２とを備える。生成部７０ｂは、入力端子ｔ１と、入力端子ｔ３とに入力された信号をＮＡＮＤ回路ＣＴ２により論理演算し、演算結果を示す信号を指示信号として出力端子ｔ２から出力する。
Second Embodiment
A second embodiment of the control device will be described below with reference to the drawings.
[Overall configuration]
2, the
また、制御装置１が備える構成に加えて、第３記憶部４０を備える。第３記憶部４０は、例えば、ＥＥＰＲＯＭ、ＲＯＭ、ＲＡＭ等により実現される。以降の説明において、第１記憶部２０と、第２記憶部３０と、第３記憶部４０とを区別しない場合、単に「記憶部」と記載する。上述したように、制御部１０と、記憶部とは、互いに接続され、ＳＰＩプロトコルによりシリアル通信する。
In addition to the configuration of the
第３記憶部４０は、他の記憶部と同様の機能を有する。詳しくは、第３記憶部４０は、例えば、データ出力端子ＳＯと、データ入力端子ＳＩと、クロック端子ＣＫと、チップセレクト端子ＣＳとを有する。そして、第３記憶部４０は、入力されるチップセレクト信号がローレベルである場合、データ信号を入出力する。また、第３記憶部４０は、第２電圧によって動作し、第２電圧の信号を入出力する。
The
本実施形態の制御部１０は、チップセレクト信号を出力する端子として、第１チップセレクト端子ＣＳ１と、第２チップセレクト端子ＣＳ２と、第３チップセレクト端子ＣＳ３とを備える。制御部１０は、第１チップセレクト端子ＣＳ１から第１チップセレクト信号を出力し、第２チップセレクト端子ＣＳ２から第２チップセレクト信号を出力し、第３チップセレクト端子ＣＳ３から第３チップセレクト信号を出力する。
The
［各構成の接続］
制御部１０と、第１記憶部２０とは、互いに接続される。また、制御部１０と、第２記憶部３０、及び第３記憶部４０とは、第１変換部５０や第２変換部６０を介して互いに接続される。本実施形態の制御装置２は、配線Ｌ１６を更に備え、配線Ｌ１６は、制御部１０の第２チップセレクト端子ＣＳ２と、第２記憶部３０のチップセレクト端子ＣＳとを接続する。
[Connection of each component]
The
また、本実施形態の制御装置２において、配線Ｌ１４と、配線Ｌ２１と、配線Ｌ２２と、配線Ｌ２３と、配線Ｌ２４とは、上述した制御装置１の場合とは異なる接続となる。詳しくは、配線Ｌ１４は、制御部１０の第３チップセレクト端子ＣＳ３と、第１変換部５０－２の入力端子Ｂ３とを接続する。また、配線Ｌ２１は、第１変換部５０－１の出力端子Ａ１と、第１記憶部２０のデータ入力端子ＳＩと、第３記憶部４０のデータ入力端子ＳＩとを接続する。配線Ｌ２２は、第１変換部５０－１の出力端子Ａ２と、第１記憶部２０のクロック端子ＣＫと、第３記憶部４０のクロック端子ＣＫとを接続する。配線Ｌ２３は、第１変換部５０－２の出力端子Ａ３と、第３記憶部４０のチップセレクト端子ＣＳと、生成部７０ｂの入力端子ｔ３とを接続する。配線Ｌ２４は、第２変換部６０の端子Ｃと、第１記憶部２０のデータ出力端子ＳＯと、第３記憶部４０のデータ出力端子ＳＯとを接続する。他の接続については、上述した制御装置１と同様であるため、説明を省略する。
In addition, in the
上述したように、第１変換部５０は、制御部１０から第１記憶部２０、又は第３記憶部４０に出力する信号を、第１電圧から第２電圧に変換する。また、第２変換部６０は、第１記憶部２０から制御部１０に出力する信号、又は第３記憶部４０から制御部１０に出力する信号を、第２電圧から第１電圧に変換する。一方で、第２変換部６０は、制御部１０と、第２記憶部３０とが通信する場合、変換動作を停止する。第２変換部６０が変換を停止することにより、プルアップ回路ＰＵ２によりプルアップされている配線Ｌ２４の電位が、制御部１０と第２記憶部３０との通信に影響しないようにする。以下、制御装置２の詳しい動作について説明する。
As described above, the first conversion unit 50 converts the signal output from the
［制御装置２の動作］
上述したように、記憶部は、入力されるチップセレクト信号がローレベルである場合、データ信号を入出力する。したがって、制御部１０は、読み出し、又は書込み対象の記憶部に対して、ローレベルのチップセレクト信号を出力し、読み出し、又は書込み対象以外の記憶部に対して、ハイレベルのチップセレクト信号を出力する。以下、制御部１０と、各記憶部との通信の詳細について説明する。
[Operation of control device 2]
As described above, when the input chip select signal is at a low level, the storage unit inputs and outputs a data signal. Therefore, the
［第１記憶部２０の書込み処理］
以下、制御部１０が、第１記憶部２０と通信し、第１記憶部２０に対して書込み処理を行う場合について説明する。制御部１０は、書込み処理が完了するまでの間、第１チップセレクト端子ＣＳ１からローレベルの第１チップセレクト信号を出力し、第２チップセレクト端子ＣＳ２からハイレベルの第２チップセレクト信号を出力し、第３チップセレクト端子ＣＳ３からハイレベルの第３チップセレクト信号を出力する。そして、制御部１０は、データ出力端子ＳＯから書込み指令と、書き込む情報とを示すデータ信号を出力する。第２記憶部３０は、チップセレクト端子ＣＳにハイレベルの第２チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。
[Writing Process of First Storage Unit 20]
The following describes the case where the
第１変換部５０－２は、入力端子Ｂ４に入力されたローレベルの第１チップセレクト信号を変換し、出力端子Ａ４から出力する。また、第１変換部５０－２は、入力端子Ｂ３に入力されたハイレベルの第３チップセレクト信号を変換し、出力端子Ａ３から出力する。第３記憶部４０は、チップセレクト端子ＣＳにハイレベルの第３チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。
The first conversion unit 50-2 converts the low-level first chip select signal input to the input terminal B4 and outputs it from the output terminal A4. The first conversion unit 50-2 also converts the high-level third chip select signal input to the input terminal B3 and outputs it from the output terminal A3. The
生成部７０ｂの入力端子ｔ１には、ローレベルの第１チップセレクト信号が入力され、入力端子ｔ３には、ハイレベルの第３チップセレクト信号が入力される。生成部７０ｂが備えるＮＡＮＤ回路ＣＴ２は、ローレベルの第１チップセレクト信号と、ハイレベルの第３チップセレクト信号との論理積を演算し、演算結果を反転する。つまり、生成部７０ｂは、ハイレベルの信号を指示信号として出力端子ｔ２から出力する。
A low-level first chip select signal is input to input terminal t1 of
第２変換部６０の変換方向端子ＤＩＲには、ハイレベルの信号が指示信号として入力される。このため、第２変換部６０は、端子Ｃに入力される第２電圧のデータ信号を、第１電圧のデータ信号に変換し、端子Ｄに出力する。ただし、第１記憶部２０は書込み動作中であり、第３記憶部４０は動作停止中であるため、第１記憶部２０と、第３記憶部４０とは、データ出力端子ＳＯからデータ信号を出力しない。したがって、端子Ｃには、第２電圧のデータ信号が入力されない。このため、第２変換部６０は、待機状態となる。
A high-level signal is input as an instruction signal to the conversion direction terminal DIR of the
第１変換部５０－１は、入力端子Ｂ２に入力された第１電圧のクロック信号を第２電圧のクロック信号に変換し、出力端子Ａ２から出力する。また、第１変換部５０－１は、入力端子Ｂ１に入力された第１電圧のデータ信号を第２電圧のデータ信号に変換し、出力端子Ａ１から出力する。第１記憶部２０は、クロック端子ＣＫに入力されたクロック信号のタイミングで各種処理を実行する。詳しくは、第１記憶部２０は、チップセレクト端子ＣＳにローレベルの第１チップセレクト信号が入力されている間、データ入力端子ＳＩに入力された第２電圧のデータ信号の内容を記憶する。これにより、制御部１０は、第１記憶部２０に情報を書き込むことができる。
The first conversion unit 50-1 converts the clock signal of the first voltage input to the input terminal B2 into a clock signal of the second voltage and outputs it from the output terminal A2. The first conversion unit 50-1 also converts the data signal of the first voltage input to the input terminal B1 into a data signal of the second voltage and outputs it from the output terminal A1. The
［第１記憶部２０の読み出し処理］
以下、制御部１０が、第１記憶部２０と通信し、第１記憶部２０が記憶する情報について読み出し処理を行う場合について説明する。制御部１０は、読み出し処理が完了するまでの間、第１チップセレクト端子ＣＳ１からローレベルの第１チップセレクト信号を出力し、第２チップセレクト端子ＣＳ２からハイレベルの第２チップセレクト信号を出力し、第３チップセレクト端子ＣＳ３からハイレベルの第３チップセレクト信号を出力する。そして、制御部１０は、データ出力端子ＳＯから読み出し指令を示すデータ信号を出力し、データ入力端子ＳＩにデータ信号が入力されるまでの間、待機する。第２記憶部３０は、チップセレクト端子ＣＳにハイレベルの第２チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。
[Reading Process of First Storage Unit 20]
The following describes a case where the
第１変換部５０の動作、及び生成部７０ｂの動作は、上述した第１記憶部２０の書込み処理と同様の動作であるため、説明を省略する。第３記憶部４０は、チップセレクト端子ＣＳにハイレベルの第３チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。
The operation of the first conversion unit 50 and the
第１記憶部２０は、チップセレクト端子ＣＳにローレベルの第１チップセレクト信号が入力され、且つデータ入力端子ＳＩに入力された第２電圧のデータ信号が読み出し指令を示す場合、読み出し処理を実行する。詳しくは、第１記憶部２０は、記憶するデータのうち、読み出し指令により指定されたデータを示すデータ信号をデータ出力端子ＳＯから出力する。
The
第２変換部６０は、変換方向端子ＤＩＲに指示信号としてハイレベルの信号が入力される。このため、第２変換部６０は、端子Ｃに入力される第２電圧のデータ信号を、第１電圧のデータ信号に変換して端子Ｄに出力する。制御部１０のデータ入力端子ＳＩには、第１電圧に変換されたデータ信号が入力される。これにより、制御部１０は、第１記憶部２０に記憶される情報を読み出すことができる。
A high-level signal is input as an instruction signal to the conversion direction terminal DIR of the
［第３記憶部４０の書込み処理］
以下、制御部１０が、第３記憶部４０と通信し、第３記憶部４０に対して書込み処理を行う場合について説明する。制御部１０は、書込み処理が完了するまでの間、第１チップセレクト端子ＣＳ１からハイレベルの第１チップセレクト信号を出力し、第２チップセレクト端子ＣＳ２からハイレベルの第２チップセレクト信号を出力し、第３チップセレクト端子ＣＳ３からローレベルの第３チップセレクト信号を出力する。そして、制御部１０は、データ出力端子ＳＯから書込み指令と、書き込む情報とを示すデータ信号を出力する。第２記憶部３０は、チップセレクト端子ＣＳにハイレベルの第２チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。
[Writing Process of Third Storage Unit 40]
The following describes the case where the
第１変換部５０の動作は、上述した第１記憶部２０に係る処理と同様の動作であるため、説明を省略する。第１記憶部２０は、チップセレクト端子ＣＳにハイレベルの第１チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。
The operation of the first conversion unit 50 is the same as the processing related to the
生成部７０ｂの入力端子ｔ１には、ハイレベルの第１チップセレクト信号が入力され、入力端子ｔ３には、ローレベルの第３チップセレクト信号が入力される。生成部７０ｂが備えるＮＡＮＤ回路ＣＴ２は、ハイレベルの第１チップセレクト信号と、ローレベルの第３チップセレクト信号との論理積を演算し、演算結果を反転する。つまり、生成部７０ｂは、ハイレベルの信号を指示信号として出力端子ｔ２から出力する。
A high-level first chip select signal is input to input terminal t1 of
第２変換部６０の変換方向端子ＤＩＲには、ハイレベルの信号が指示信号として入力される。このため、第２変換部６０は、端子Ｃに入力される第２電圧のデータ信号を、第１電圧のデータ信号に変換し、端子Ｄに出力する。ただし、第３記憶部４０は書込み動作中であり、第１記憶部２０は動作停止中であるため、第１記憶部２０と、第３記憶部４０とは、データ出力端子ＳＯからデータ信号を出力しない。したがって、端子Ｃには、第２電圧のデータ信号が入力されない。このため、第２変換部６０は、待機状態となる。
A high-level signal is input as an instruction signal to the conversion direction terminal DIR of the
第３記憶部４０は、クロック端子ＣＫに入力されたクロック信号のタイミングで各種処理を実行する。詳しくは、第３記憶部４０は、チップセレクト端子ＣＳにローレベルの第３チップセレクト信号が入力されている間、データ入力端子ＳＩに入力された第２電圧のデータ信号の内容を記憶する。これにより、制御部１０は、第３記憶部４０に情報を書き込むことができる。
The
［第３記憶部４０の読み出し処理］
以下、制御部１０が、第３記憶部４０と通信し、第３記憶部４０が記憶する情報について読み出し処理を行う場合について説明する。制御部１０は、読み出し処理が完了するまでの間、第１チップセレクト端子ＣＳ１からハイレベルの第１チップセレクト信号を出力し、第２チップセレクト端子ＣＳ２からハイレベルの第２チップセレクト信号を出力し、第３チップセレクト端子ＣＳ３からローレベルの第３チップセレクト信号を出力する。そして、制御部１０は、データ出力端子ＳＯから読み出し指令を示すデータ信号を出力し、データ入力端子ＳＩにデータ信号が入力されるまでの間、待機する。第２記憶部３０は、チップセレクト端子ＣＳにハイレベルの第２チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。
[Reading Process of Third Storage Unit 40]
The following describes a case where the
第１変換部５０の動作、及び生成部７０ｂの動作は、上述した第１記憶部２０に係る処理、又は第３記憶部４０の書込み処理と同様の動作であるため、説明を省略する。第１記憶部２０は、チップセレクト端子ＣＳにハイレベルの第３チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。
The operation of the first conversion unit 50 and the operation of the
第３記憶部４０は、チップセレクト端子ＣＳにローレベルの第３チップセレクト信号が入力され、且つデータ入力端子ＳＩに入力された第２電圧のデータ信号が読み出し指令を示す場合、読み出し処理を実行する。詳しくは、第３記憶部４０は、記憶するデータのうち、読み出し指令により指定されたデータを示すデータ信号をデータ出力端子ＳＯから出力する。
The
第２変換部６０は、変換方向端子ＤＩＲに指示信号としてハイレベルの信号が入力される。このため、第２変換部６０は、端子Ｃに入力される第２電圧のデータ信号を、第１電圧のデータ信号に変換して端子Ｄに出力する。制御部１０のデータ入力端子ＳＩには、第１電圧に変換されたデータ信号が入力される。これにより、制御部１０は、第３記憶部４０に記憶される情報を読み出すことができる。
The
［第２記憶部３０の書込み処理］
以下、制御部１０が、第２記憶部３０と通信し、第２記憶部３０に対して書込み処理を行う場合について説明する。制御部１０は、書込み処理が完了するまでの間、第１チップセレクト端子ＣＳ１からハイレベルの第１チップセレクト信号を出力し、第２チップセレクト端子ＣＳ２からローレベルの第２チップセレクト信号を出力し、第３チップセレクト端子ＣＳ３からハイレベルの第３チップセレクト信号を出力する。そして、制御部１０は、データ出力端子ＳＯから書込み指令と、書き込む情報とを示すデータ信号を出力する。
[Writing Process of Second Storage Unit 30]
The following describes the case where the
第１変換部５０の動作は、上述した第１記憶部２０、及び第３記憶部４０に係る処理と同様の動作であるため、説明を省略する。第１記憶部２０と、第３記憶部４０とは、チップセレクト端子ＣＳにハイレベルの第１チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。また、第１記憶部２０と、第３記憶部４０とは、読み出し動作、及び書込み動作を停止しているため、第１変換部５０－１が変換したデータ信号に対する処理を行わない。
The operation of the first conversion unit 50 is similar to the processing related to the
生成部７０ｂの入力端子ｔ１には、ハイレベルの第１チップセレクト信号が入力され、入力端子ｔ３には、ハイレベルの第３チップセレクト信号が入力される。生成部７０ｂが備えるＮＡＮＤ回路ＣＴ２は、ハイレベルの第１チップセレクト信号と、ハイレベルの第３チップセレクト信号との論理積を演算し、演算結果を反転する。つまり、生成部７０ｂは、ローレベルの信号を指示信号として出力端子ｔ２から出力する。したがって、第２変換部６０の変換方向端子ＤＩＲには、ローレベルの信号が指示信号として入力される。上述したように、第２変換部６０は、変換方向端子ＤＩＲに指示信号としてローレベルの信号が入力される場合、変換動作を停止する。
A high-level first chip select signal is input to the input terminal t1 of the
第２記憶部３０は、チップセレクト端子ＣＳにローレベルの第２チップセレクト信号が入力されている間、データ入力端子ＳＩに入力された第１電圧のデータ信号の内容を記憶する。これにより、制御部１０は、第２記憶部３０に情報を書き込むことができる。
The
［第２記憶部３０の読み出し処理］
以下、制御部１０が、第２記憶部３０と通信し、第２記憶部３０が記憶する情報について読み出し処理を行う場合について説明する。制御部１０は、読み出し処理が完了するまでの間、第１チップセレクト端子ＣＳ１からハイレベルの第１チップセレクト信号を出力し、第２チップセレクト端子ＣＳ２からローレベルの第２チップセレクト信号を出力し、第３チップセレクト端子ＣＳ３からハイレベルの第３チップセレクト信号を出力する。そして、制御部１０は、データ出力端子ＳＯから読み出し指令を示すデータ信号を出力し、データ入力端子ＳＩにデータ信号が入力されるまでの間、待機する。
[Reading Process of Second Storage Unit 30]
The following describes a case where the
第１変換部５０の動作と、生成部７０ｂの動作とは、上述した第１記憶部２０、及び第３記憶部４０に係る処理と同様の動作であるため、説明を省略する。第１記憶部２０と、第３記憶部４０とは、チップセレクト端子ＣＳにハイレベルの第１チップセレクト信号が入力されることに伴い、読み出し動作、及び書込み動作を停止する。また、第１記憶部２０と、第３記憶部４０とは、読み出し動作、及び書込み動作を停止しているため、第１変換部５０－１が変換したデータ信号に対する処理を行わない。
The operation of the first conversion unit 50 and the
第２変換部６０の変換方向端子ＤＩＲには、ローレベルの信号が指示信号として入力されるため、変換動作を停止する。
第２記憶部３０は、チップセレクト端子ＣＳにローレベルの第２チップセレクト信号が入力され、且つデータ入力端子ＳＩに入力された第１電圧のデータ信号が読み出し指令を示す場合、読み出し処理を実行する。詳しくは、第２記憶部３０は、記憶するデータのうち、読み出し指令により指定されたデータを示すデータ信号をデータ出力端子ＳＯから出力する。制御部１０のデータ入力端子ＳＩには、第１電圧のデータ信号が入力される。これにより、制御部１０は、第２記憶部３０に記憶される情報を読み出すことができる。
A low level signal is input as an instruction signal to the conversion direction terminal DIR of the
The
［記憶部と通信しない場合］
以下、制御部１０と記憶部とが通信しない場合について説明する。制御部１０は、第１チップセレクト端子ＣＳ１からハイレベルの第１チップセレクト信号を出力し、第２チップセレクト端子ＣＳ２からハイレベルの第２チップセレクト信号を出力し、第３チップセレクト端子ＣＳ３からハイレベルの第３チップセレクト信号を出力する。第１記憶部２０は、チップセレクト端子ＣＳにハイレベルの第１チップセレクト信号が入力されることに伴い、読み出し動作、及び書き込み動作を停止する。第２記憶部３０は、チップセレクト端子ＣＳにハイレベルの第２チップセレクト信号が入力されることに伴い、読み出し動作、及び書き込み動作を停止する。第３記憶部４０は、チップセレクト端子ＣＳにハイレベルの第３チップセレクト信号が入力されることに伴い、読み出し動作、及び書き込み動作を停止する。
[When not communicating with the memory unit]
The following describes a case where the
［第２実施形態の制御装置２にかかる効果について］
以上詳述した本実施形態によれば、以下の効果を奏する。
（２－１）本実施形態の制御装置２は、第２電圧で動作し、第２電圧の信号を入出力する第３記憶部４０を更に備える。制御部１０と、第１記憶部２０、第２記憶部３０、及び第３記憶部４０とは、ＳＰＩプロトコルによりシリアル通信し、第１記憶部２０、第２記憶部３０、及び第３記憶部４０は、ローレベルのチップセレクト信号が入力された場合に制御部１０と通信する。チップセレクト信号には、第１チップセレクト信号と、第２チップセレクト信号と、第３チップセレクト信号とが含まれる。第１変換部５０は、制御部１０が出力する第１電圧の第３チップセレクト信号を、第２電圧の第３チップセレクト信号に変換する。第１記憶部２０には、第２電圧に変換された第１チップセレクト信号が入力され、第３記憶部４０には、第２電圧に変換された第３チップセレクト信号が入力され、第２記憶部３０には、制御部１０が出力する第１電圧の第２チップセレクト信号が入力される。生成部７０ｂは、ＮＡＮＤ回路ＣＴ２により実現され、ＮＡＮＤ回路ＣＴ２は、第１変換部５０が第２電圧に変換した第１チップセレクト信号と、第１変換部５０が第２電圧に変換した第３チップセレクト信号との論理積を反転した信号を指示信号として生成する。
[Effects of the
According to the present embodiment described above in detail, the following effects are achieved.
(2-1) The
本実施形態の制御装置２のように、制御部１０と、第１記憶部２０、及び第３記憶部４０との間に、第１変換部５０や第２変換部６０を設けることで、変換した信号によって制御部１０と、第１記憶部２０、及び第３記憶部４０とが通信することができる。したがって、制御部１０は、第１変換部５０や第２変換部６０が変換した信号によって、互いに動作電圧が異なる第１記憶部２０、及び第３記憶部４０や第２記憶部３０等の複数の記憶部と通信することができる。
As in the
また、本実施形態の制御装置２は、制御部１０に指示信号を出力する端子を設けたり、第１電圧の指示信号を第２電圧の指示信号に変換する第１変換部５０を設けたりすることなく、第２変換部６０の変換動作を制御することができる。
In addition, the
上記各実施形態は以下のように変更してもよい。なお、上記実施形態および以下の各別例は、技術的に矛盾しない範囲で互いに組み合わせてもよい。
○制御装置１は、第３記憶部４０を実装可能な配線を備えていなくてもよい。この場合、配線Ｌ２１，Ｌ２２，Ｌ２３，Ｌ２４等は、第１変換部５０、及び第２変換部６０と、第１記憶部２０とを接続していればよく、第３記憶部４０が実装されるパッドに接続されていなくてもよい。
The above-described embodiments may be modified as follows: The above-described embodiments and the following examples may be combined with each other as long as they are not technically inconsistent.
The
○第１変換部５０－１，５０－２は、一つの第１変換部５０により実現されてもよい。この場合、第１変換部５０は、出力端子Ａ１～Ａ４と、入力端子Ｂ１～Ｂ４とを有し、第１電圧の信号を、第２電圧の信号に変換する回路を４回路有する。 The first conversion units 50-1 and 50-2 may be realized by a single first conversion unit 50. In this case, the first conversion unit 50 has output terminals A1 to A4 and input terminals B1 to B4, and has four circuits that convert a first voltage signal into a second voltage signal.
○第２変換部６０は、変換方向端子ＤＩＲにローレベルの信号が入力される場合、第１電圧の信号を、第２電圧の信号に変換してもよい。例えば、変換方向端子ＤＩＲにローレベルの信号が入力される場合、第１記憶部２０と、第３記憶部４０とは、いずれも、読み出し動作、及び書込み動作を停止している。このため、制御部１０と第２記憶部３０との通信に伴い、第２変換部６０の端子Ｄに接続される配線Ｌ１２の電位が変化し、第２変換部６０が当該電位の変化が信号として第１電圧から第２電圧に変換しても、第１記憶部２０と第２記憶部３０とは、影響を受けない。
○ When a low-level signal is input to the conversion direction terminal DIR, the
○記憶部は、入力されるチップセレクト信号がハイレベルである場合、データ信号を入出力してもよい。この場合、制御装置１は、生成部７０ａと、配線Ｌ２５とを備えず、第２変換部６０の変換方向端子ＤＩＲには、配線Ｌ２６が接続されてもよい。また、生成部７０ｂは、ＮＡＮＤ回路ＣＴ２に代えて、ＥＸＯＲ回路等を備えていてもよい。
The memory unit may input and output a data signal when the input chip select signal is at a high level. In this case, the
○制御装置２は、第１記憶部２０と、第３記憶部４０とのうち、一方を備えるものであってもよい。
The
１，２…制御装置、１０…制御部、２０…第１記憶部、３０…第２記憶部、４０…第３記憶部、５０，５０－１，５０－２…第１変換部、６０…第２変換部、７０ａ，７０ｂ…生成部、ＣＴ１…ＮＯＴ回路、ＣＴ２…ＮＡＮＤ回路、ＰＵ，ＰＵ１，ＰＵ２…プルアップ回路。
1, 2...control device, 10...control unit, 20...first memory unit, 30...second memory unit, 40...third memory unit, 50, 50-1, 50-2...first conversion unit, 60...second conversion unit, 70a, 70b...generation unit, CT1...NOT circuit, CT2...NAND circuit, PU, PU1, PU2...pull-up circuit.
Claims (3)
前記第１電圧とは異なる第２電圧で動作し、前記第２電圧の信号を入出力する第１記憶部と、
前記第１電圧で動作し、前記第１電圧の信号を入出力する第２記憶部と、
前記第１電圧の信号を、前記第２電圧の信号に変換する第１変換部と、
第１レベル、又は第２レベルの二値の指示信号に基づいて、前記第２電圧の信号を前記第１電圧の信号に変換する、又は変換動作を停止する第２変換部と、
前記指示信号を生成する生成部とを備え、
前記制御部と、前記第１記憶部、及び前記第２記憶部とは、ＳＰＩ（Serial Peripheral Interface）プロトコルによりシリアル通信し、
前記第１記憶部、及び前記第２記憶部は、第２レベルのチップセレクト信号が入力された場合に前記制御部と通信し、
前記第１変換部は、前記制御部が出力する前記第１電圧のデータ信号を、前記第２電圧のデータ信号に変換し、前記制御部が出力する前記第１電圧のクロック信号を、前記第２電圧のクロック信号に変換し、前記制御部が出力する前記第１電圧のチップセレクト信号を、前記第２電圧のチップセレクト信号に変換し、
前記第２変換部は、前記指示信号が第１レベルの場合、前記第１記憶部が出力する前記第２電圧のデータ信号を前記第１電圧のデータ信号に変換し、且つ前記指示信号が第２レベルの場合、変換動作を停止し、
前記第１記憶部には、前記第２電圧に変換された前記チップセレクト信号が入力される、
ことを特徴とする制御装置。 a control unit that controls a controlled object by a signal of a first voltage;
a first storage unit that operates at a second voltage different from the first voltage and inputs and outputs a signal of the second voltage;
a second storage unit that operates at the first voltage and inputs and outputs a signal of the first voltage;
a first conversion unit that converts the first voltage signal into the second voltage signal;
a second conversion unit that converts the signal of the second voltage into the signal of the first voltage or stops the conversion operation based on a binary instruction signal of a first level or a second level;
a generating unit that generates the instruction signal,
the control unit, the first storage unit, and the second storage unit communicate serially with each other using an SPI (Serial Peripheral Interface) protocol;
the first storage unit and the second storage unit communicate with the control unit when a chip select signal of a second level is input;
the first conversion unit converts the data signal of the first voltage output by the control unit into the data signal of the second voltage, converts the clock signal of the first voltage output by the control unit into the clock signal of the second voltage, and converts the chip select signal of the first voltage output by the control unit into the chip select signal of the second voltage;
the second conversion unit converts the data signal of the second voltage output by the first storage unit into the data signal of the first voltage when the instruction signal is at a first level, and stops a conversion operation when the instruction signal is at a second level;
The chip select signal converted to the second voltage is input to the first storage unit.
A control device comprising:
前記第１記憶部には、前記第２電圧に変換された前記第１チップセレクト信号が入力され、
前記第２記憶部には、前記制御部が出力する前記第１電圧の第２チップセレクト信号が入力され、
前記生成部は、ＮＯＴ回路であり、
前記ＮＯＴ回路は、前記第１変換部が前記第２電圧に変換した前記第１チップセレクト信号を反転した信号を前記指示信号として生成する、
請求項１に記載の制御装置。 the chip select signals include a first chip select signal and a second chip select signal;
the first storage unit receives the first chip select signal converted to the second voltage;
a second chip select signal of the first voltage output by the control unit is input to the second storage unit,
the generating unit is a NOT circuit,
the NOT circuit generates, as the instruction signal, an inverted signal of the first chip select signal converted to the second voltage by the first conversion unit;
The control device according to claim 1 .
前記制御部と、前記第１記憶部、前記第２記憶部、及び前記第３記憶部とは、ＳＰＩプロトコルによりシリアル通信し、
前記第１記憶部、前記第２記憶部、及び前記第３記憶部は、第２レベルの前記チップセレクト信号が入力された場合に前記制御部と通信し、
前記チップセレクト信号には、第１チップセレクト信号と、第２チップセレクト信号と、第３チップセレクト信号とが含まれ、
前記第１変換部は、前記制御部が出力する前記第１電圧の第３チップセレクト信号を、前記第２電圧の第３チップセレクト信号に変換し、
前記第１記憶部には、前記第２電圧に変換された前記第１チップセレクト信号が入力され、
前記第３記憶部には、前記第２電圧に変換された前記第３チップセレクト信号が入力され、
前記第２記憶部には、前記制御部が出力する前記第１電圧の第２チップセレクト信号が入力され、
前記生成部は、ＮＡＮＤ回路であり、
前記ＮＡＮＤ回路は、前記第１変換部が前記第２電圧に変換した前記第１チップセレクト信号と、前記第１変換部が前記第２電圧に変換した前記第３チップセレクト信号との論理積を反転した信号を前記指示信号として生成する、
請求項１に記載の制御装置。 a third storage unit that operates at the second voltage and inputs and outputs a signal of the second voltage,
the control unit, the first storage unit, the second storage unit, and the third storage unit communicate serially with each other using an SPI protocol;
the first storage unit, the second storage unit, and the third storage unit communicate with the control unit when the chip select signal of a second level is input;
the chip select signals include a first chip select signal, a second chip select signal, and a third chip select signal;
the first conversion unit converts the third chip select signal of the first voltage output by the control unit into a third chip select signal of the second voltage;
the first storage unit receives the first chip select signal converted to the second voltage;
the third storage unit receives the third chip select signal converted to the second voltage,
a second chip select signal of the first voltage output by the control unit is input to the second storage unit,
the generating unit is a NAND circuit,
the NAND circuit generates, as the instruction signal, a signal obtained by inverting a logical product of the first chip select signal converted to the second voltage by the first conversion unit and the third chip select signal converted to the second voltage by the first conversion unit.
The control device according to claim 1 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021127640A JP7548154B2 (en) | 2021-08-03 | 2021-08-03 | Control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021127640A JP7548154B2 (en) | 2021-08-03 | 2021-08-03 | Control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2023022653A JP2023022653A (en) | 2023-02-15 |
| JP7548154B2 true JP7548154B2 (en) | 2024-09-10 |
Family
ID=85201932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021127640A Active JP7548154B2 (en) | 2021-08-03 | 2021-08-03 | Control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7548154B2 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140355657A1 (en) | 2013-05-29 | 2014-12-04 | Samsung Electronics Co., Ltd. | Communication modem for supporting multiple interfaces and method of setting an interface in the same |
| JP2015531110A (en) | 2012-07-16 | 2015-10-29 | タイコ エレクトロニクス （シャンハイ） カンパニー リミテッド | Intelligent connector and bus controller |
| WO2016075727A1 (en) | 2014-11-14 | 2016-05-19 | ルネサスエレクトロニクス株式会社 | Semiconductor device and control method therefor |
| US20170153997A1 (en) | 2015-11-26 | 2017-06-01 | Nuvoton Technology Corporation | Bus system |
| JP2020150525A (en) | 2019-03-15 | 2020-09-17 | 住友電気工業株式会社 | Optical transceiver and its control method |
-
2021
- 2021-08-03 JP JP2021127640A patent/JP7548154B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015531110A (en) | 2012-07-16 | 2015-10-29 | タイコ エレクトロニクス （シャンハイ） カンパニー リミテッド | Intelligent connector and bus controller |
| US20140355657A1 (en) | 2013-05-29 | 2014-12-04 | Samsung Electronics Co., Ltd. | Communication modem for supporting multiple interfaces and method of setting an interface in the same |
| WO2016075727A1 (en) | 2014-11-14 | 2016-05-19 | ルネサスエレクトロニクス株式会社 | Semiconductor device and control method therefor |
| US20170153997A1 (en) | 2015-11-26 | 2017-06-01 | Nuvoton Technology Corporation | Bus system |
| JP2020150525A (en) | 2019-03-15 | 2020-09-17 | 住友電気工業株式会社 | Optical transceiver and its control method |
Non-Patent Citations (1)
| Title |
|---|
| 庄野 和宏，「トラ技ＩｏＴ塾 これからの主役はモノ！ ラズベリー・パイのハードウェア拡張技術編 ７お手軽スタンダード・シリアル！ 高速版ＳＰＩと汎用ＵＡＲＴ」，トランジスタ技術，日本，ＣＱ出版株式会社，2017年10月，第54巻 第10号 ，第177頁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2023022653A (en) | 2023-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6338113B1 (en) | Memory module system having multiple memory modules | |
| US5832251A (en) | Emulation device | |
| US20150324310A1 (en) | Bus connection circuit, semiconductor device and operation method of bus connection circuit for making procedure for switching between a 1-cycle transfer and a 2-cycle transfer unnecessary | |
| EP0348240A2 (en) | Microprocessor equipped with parity control unit on same chip | |
| JP2650124B2 (en) | Semiconductor integrated circuit | |
| JP7548154B2 (en) | Control device | |
| KR950012245A (en) | Single Chip Microcomputer with User Designed Circuit | |
| JPH0474384A (en) | Semiconductor integrated circuit device | |
| JP2009086830A (en) | Memory controller | |
| JP3202696B2 (en) | Signal processing device | |
| EP0352745A2 (en) | Microprocessor | |
| CN119851713B (en) | Control circuit and memory | |
| CN119557246B (en) | Data transmission method, device, equipment and medium for memory expansion module | |
| JP2975638B2 (en) | Semiconductor integrated circuit | |
| JP3006487B2 (en) | Emulation device | |
| JP6263048B2 (en) | Semiconductor integrated circuit | |
| US5943492A (en) | Apparatus and method for generating external interface signals in a microprocessor | |
| US10180847B2 (en) | Circuitry for configuring entities | |
| KR0152003B1 (en) | Interface circuit | |
| JPH03108022A (en) | Semiconductor integrated circuit | |
| JP2000132451A (en) | Memory control circuit | |
| JPH11260100A (en) | Test method for memory element in mml device | |
| JPWO2010001515A1 (en) | Bus arbitration device and navigation device using the same | |
| JPH1069432A (en) | Semiconductor memory and memory system using the semiconductor memory | |
| JPH0785680A (en) | Semiconductor memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20231115 |
|
| TRDD | Decision of grant or rejection written | ||
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240719 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240730 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240812 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7548154 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |