JP7491125B2 - 回路装置及びリアルタイムクロック装置 - Google Patents

Description

本発明は、回路装置及びリアルタイムクロック装置等に関する。

回路装置内に電源が投入されたとき又は電源電圧が低下したときに、内部リセット信号を発生させることにより、回路装置の内部状態を初期状態にするパワーオンリセット回路が知られている。特許文献１には、メイン電源とバックアップ電源を切り替えるスイッチ回路を備えた回路装置において、メイン電源又はバックアップ電源のいずれかと接続可能なパワーオンリセット回路を備えていることが開示されている。

特開２０１４－０１７９６５号公報

回路装置における各回路には、一定の電圧が供給されるまでの間はリセット状態にしておくことが望ましいため、最低駆動電圧が設定されている。特許文献１に記載された回路装置は、例えば低消費電力で動作させる場合、メイン電源の電圧を低く設定していることから、適切にパワーオンリセット回路を動作させることができないおそれがある。

本開示の一態様は、第１電源電圧が供給される第１電源ラインと、第２電源電圧が供給される第２電源ラインと、第３電源ラインと、前記第１電源ラインと前記第２電源ラインに接続され、前記第１電源電圧又は前記第２電源電圧について選択を行い、前記選択による電源電圧に基づく第３電源電圧を前記第３電源ラインに出力する電源回路と、前記第３電源電圧により動作する所定回路と、前記第１電源ラインに接続され、前記第１電源電圧に基づいて第１パワーオンリセット信号を出力する第１パワーオンリセット回路と、前記第３電源ラインに接続され、前記第３電源電圧に基づいて第２パワーオンリセット信号を出力する第２パワーオンリセット回路と、前記第１パワーオンリセット信号及び前記第２パワーオンリセット信号がリセット解除レベルになったとき、前記所定回路の少なくとも一部の回路に出力する第３パワーオンリセット信号をリセット解除レベルにするリセット制御回路と、を含む回路装置に関係する。

また本開示の他の態様は、上記に記載の回路装置と、振動子と、を含み、前記回路装置は、前記第１電源電圧を選択したことにより出力される電源電圧から前記第３電源電圧を生成するレギュレーターと、前記振動子を発振させることで、クロック信号を生成する発振回路と、を含み、前記所定回路は、前記クロック信号に基づいて計時処理を行う計時回路を含むリアルタイムクロック装置に関係する。

比較例を説明する図。 比較例における動作例を示す波形図。 本実施形態の回路装置の構成例を説明する図。 リセット制御回路の詳細な構成例を説明する図。 電源回路の詳細な構成例を説明する図。 スイッチ回路の詳細な構成例を説明する図。 第１パワーオンリセット回路の構成例を説明する図。 第２パワーオンリセット回路の構成例を説明する図。 本実施形態の回路装置における動作例を説明する波形図。 比較例における、別の動作例を示す波形図。 本実施形態の回路装置における、別の動作例を説明する波形図。

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．基本構成
図１は、基本構成として、本実施形態の回路装置１００へ特許文献１の手法を適用した比較例について説明する図である。回路装置１００は、第１電源電圧ＶＤＤが供給される第１電源ラインと、第２電源電圧ＶＢＡＴが供給される第２電源ラインと、第３電源ラインと、電源回路１１０と、所定回路１２０を含む。第３電源ラインとは、電源回路１１０によって、第３電源電圧ＶＬＯＧが供給される電源ラインである。図３で後述する本実施形態の回路装置１００についても同様である。なお、回路装置１００の構成は以上に限定されず、その一部の構成要素を省略したり、他の構成要素を追加したりする等、種々の変形実施が可能である。例えば、回路装置１００は、上述の他にパワーオンリセット回路１３９を含んでもよい。また、回路装置１００は、さらにインターフェース回路１７０を含んでもよい。また、回路装置１００は、端子ＴＶＤＤ、ＴＶＢＡＴ、ＴＶＯＵＴ、ＴＩＦ、ＸＩ、ＸＱをさらに含んでもよい。なお本実施形態におけるＴＶＤＤ、ＴＶＢＡＴ、ＴＶＯＵＴ、ＴＩＦ、ＸＩ、ＸＱなどの端子は、例えば回路装置１００におけるパッドである。

電源回路１１０は、第１電源電圧ＶＤＤ及び第２電源電圧ＶＢＡＴをモニターし、そのモニター結果に基づいて第１電源電圧ＶＤＤと第２電源電圧ＶＢＡＴの選択動作を行い、その選択した電圧を第４電源電圧ＶＯＵＴとして出力する。なお、第４電源電圧ＶＯＵＴが供給される電源ラインを第４電源ラインという。言い換えれば、電源回路１１０は、第１電源ラインと第２電源ラインに接続され、第１電源電圧ＶＤＤ又は第２電源電圧ＶＢＡＴについて選択を行う。第１電源電圧ＶＤＤと第２電源電圧ＶＢＡＴの選択動作は、例えば、スイッチの機能を果たすトランジスターを用いることで実現できるが、詳細は後述する。なお、本実施形態における接続は電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は能動素子等を介した接続であってもよい。端子ＴＶＯＵＴには、第４電源電圧ＶＯＵＴを安定化するための図示しない安定化キャパシターが接続される。電源回路１１０は、第４電源電圧ＶＯＵＴに基づいて、電源電圧ＶＯＳＣを後述する発振回路１５０に出力し、電源電圧ＶＤＤＡを後述する温度検出回路１６０に出力し、第３電源電圧ＶＬＯＧを所定回路１２０に出力する。言い換えれば、電源回路１１０は、選択による電源電圧に基づく第３電源電圧ＶＬＯＧを第３電源ラインに出力する。また、電源回路１１０は、第３電源電圧ＶＬＯＧをパワーオンリセット回路１３９にも出力する。

所定回路１２０は、前述した電源回路１１０から入力される第３電源電圧ＶＬＯＧにより動作する。言い換えれば、所定回路１２０は、第３電源電圧ＶＬＯＧにより動作する。所定回路１２０は、例えば、ロジック回路１２５とメモリー１２７を含むが、詳細は後述する。また、所定回路１２０は、インターフェース回路１７０を介してプロセッサーとの通信を行う。インターフェース回路１７０は、端子ＴＩＦを介してプロセッサーに接続される。図１では端子ＴＩＦを１つに省略しているが、実際にはインターフェース用に複数の端子ＴＩＦが設けられる。所定回路１２０には、パワーオンリセット回路１３９からパワーオンリセット信号ＰＯＲＱが入力され、その後、当該パワーオンリセット信号ＰＯＲＱによりリセット及びリセット解除が実行される。

なお、ここでのロジック回路１２５とメモリー１２７には動作下限電圧が規定されており、メモリー１２７の動作下限電圧ＶＯＬＭは、ロジック回路１２５の動作下限電圧ＶＯＬＬよりも高い仕様であるものとする。これを前提に、図２の波形図を用いて、回路装置１００への特許文献１の手法を適用した比較例における、初期起動時の動作について説明する。なお、図２の縦軸の長さは、具体的な電圧の大きさを示すものではなく、横軸の長さは、具体的な時間の長さを示すものではない。後述する図９、図１０、図１１についても同様である。

回路装置１００に第１電源電圧ＶＤＤが投入された後、第４電源電圧ＶＯＵＴと第３電源電圧ＶＬＯＧは電源電圧ＶＤＤに追従して上昇する。そして、Ａ１に示すタイミングでパワーオンリセット信号ＰＯＲＱの論理レベルはローレベルからハイレベルに変化する。つまり、パワーオンリセット回路１３９は、Ａ１に示すタイミングで、リセット解除を示すパワーオンリセット信号ＰＯＲＱを出力する。ここで本実施形態では、パワーオンリセット信号がローレベルである場合に、パワーオンリセット信号が入力される回路がリセット状態になり、パワーオンリセット信号がハイレベルになると、パワーオンリセット信号が入力される回路のリセット状態が解除されるものとする。

なお、図２において、図示は省略するが、Ａ１に示すタイミングより前のタイミングで、パワーオンリセット信号ＰＯＲＱの論理レベルはローレベルに確定していることを前提とし、どのタイミングでパワーオンリセット信号ＰＯＲＱがローレベルに確定しているかについての説明は省略する。後述する図９～図１１に示す第１パワーオンリセット信号ＰＯＲＱ１と第２パワーオンリセット信号ＰＯＲＱ２についても同様である。

図２において、前述のように第１電源電圧ＶＤＤを十分高く設定して回路装置１００を動作させている前提であることから、タイミングＡ１において、第３電源電圧ＶＬＯＧの電圧は、ロジック回路１２５の動作下限電圧ＶＯＬＬ及びメモリー１２７の動作下限電圧ＶＯＬＭのいずれよりも高くなり、不都合は生じない。言い換えると、第１電源電圧ＶＤＤを十分高く設定できるのであれば、第３電源電圧ＶＬＯＧが供給されるパワーオンリセット回路１３９を適切に動作させることができる。ここでパワーオンリセット回路が適切に動作するとは、電源電圧が想定される電圧レベルになったときに、パワーオンリセット回路が、リセット解除を示すパワーオンリセット信号を適切に出力することである。

しかし、回路装置１００を動作させるにあたり、第１電源電圧ＶＤＤを高く設定できない状況が生じ得る。そのため、第３電源電圧ＶＬＯＧに繋がるパワーオンリセット回路１３９を適切に動作させることができない可能性が生じる。第１電源電圧ＶＤＤを高く設定できない状況とは、例えば、回路装置１００を含めてシステムを低消費電力で使用したい状況等であるが、第２電源電圧ＶＢＡＴを使用して回路装置１００を初期起動させた状況も含み、詳細は図９で説明する。また、ここでのシステムは、後述するリアルタイムクロック装置２００のホスト装置であるプロセッサーを含み、当該プロセッサーは、第１電源電圧ＶＤＤにより動作する。

そこで、後述の図３で詳細に説明するように、本実施形態の回路装置１００は、さらに、第１パワーオンリセット回路１９０と、第２パワーオンリセット回路１３０と、リセット制御回路１２９を含む。第１パワーオンリセット回路１９０は、第１電源ラインに接続され、第１電源電圧ＶＤＤに基づいて第１パワーオンリセット信号ＰＯＲＱ１を出力する。第２パワーオンリセット回路１３０は、第３電源ラインに接続され、第３電源電圧ＶＬＯＧに基づいて第２パワーオンリセット信号ＰＯＲＱ２を出力する。リセット制御回路１２９は、第１パワーオンリセット信号ＰＯＲＱ１及び第２パワーオンリセット信号ＰＯＲＱ２がリセット解除レベルになったとき、所定回路１２０の少なくとも一部の回路に出力する第３パワーオンリセット信号ＰＯＲＱ３をリセット解除レベルにする。

このようにすることで、主電源からの第１電源電圧ＶＤＤを高く設定できない状況や、バッテリーを用いて先に初期起動させた状況においても、適切にパワーオンリセット動作を実行することができる。

また、本実施形態の回路装置１００は、さらに、振動子１０と発振回路１５０と計時回路１２１を含むリアルタイムクロック装置２００の回路装置であってもよい。言い換えれば、本実施形態のリアルタイムクロック装置２００は、回路装置１００と、振動子１０と、を含む。回路装置１００は、第１電源電圧ＶＤＤを選択したことにより出力される電源電圧から第３電源電圧ＶＬＯＧを生成するレギュレーターであるＶＬＯＧ＿ＲＥＧ１５３と、振動子１０を発振させることでクロック信号を生成する発振回路１５０と、を含み、所定回路１２０は、クロック信号に基づいて計時処理を行う計時回路１２１を含む。なお、レギュレーターであるＶＬＯＧ＿ＲＥＧ１５３については後述の図５で説明する。

発振回路１５０は振動子１０を発振させる。例えば発振回路１５０は、端子ＸＩ及び端子ＸＱに電気的に接続され、振動子１０を発振させることで発振信号を生成する。例えば発振回路１５０は、端子ＸＩ及び端子ＸＱに接続される信号線を介して振動子１０を駆動して、振動子１０を発振させる。例えば発振回路１５０は、端子ＸＩ及び端子ＸＱとの間に設けられた発振用の駆動回路などを含む。例えば発振回路１５０は、駆動回路を実現するバイポーラトランジスターなどのトランジスターと、キャパシターや抵抗などの能動素子により実現できる。発振回路１５０としては、例えばピアース型、コルピッツ型、インバーター型又はハートレー型などの種々のタイプの発振回路を用いることができる。また、発振回路１５０は、図示しない可変容量回路を含むことができ、当該可変容量回路の容量の調整により、発振周波数を調整できる。

計時回路１２１は、発振回路１５０が生成したクロック信号に基づいて計時処理を行い、計時情報を生成する。計時回路１２１は、クロック信号によりカウント動作を行うカウンターを有し、そのカウンターのカウント値のデータを計時情報として出力する。計時情報は、システムの現在時間を示す情報であり、例えばリアルタイムクロック装置２００が起動して初期化された後、インターフェース回路１７０を介してプロセッサーからの現在時間などの計時情報の書き込み、及びプロセッサーへの現在時間などの計時情報の読み出しが可能である。

振動子１０は、電気的な信号により機械的な振動を発生する。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば、振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現できる。例えば、振動子１０は、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子であるが、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子であってもよい。なお、本実施形態の振動子１０は、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

このようにすることで、本実施形態の回路装置１００を、リアルタイムクロック装置２００に適用することができる。

なお、本実施形態のリアルタイムクロック装置２００は、さらに、温度検出回路１６０と、温度補償回路１２２を含んでもよい。具体的には、図１に示すように、回路装置１００に温度検出回路１６０を含め、所定回路１２０に温度補償回路１２２を含めることで実現できる。

温度補償回路１２２は、温度検出回路１６０が出力する温度検出データに基づいて、発振回路１５０の発振周波数を温度によらず一定にするための温度補償データを出力する。温度補償回路１２２は、発振周波数の温度特性をテーブル化したルックアップテーブルから温度に対応した温度補償データを抽出することで、又は発振周波数の温度特性を近似した多項式関数に温度を代入することで、温度補償データを出力する。なお、当該ルックアップテーブルは、例えば、メモリー１２７に記憶させてもよい。

温度検出回路１６０は、温度センサーとＡ／Ｄ変換回路とを含み、電源電圧ＶＤＤＡで動作する。温度センサーは、ダイオードにおける順方向電圧の温度依存性を利用して、温度に依存する温度検出電圧を出力する。Ａ／Ｄ変換回路は、温度検出電圧をＡ／Ｄ変換し、温度検出データを出力する。

このようにすることで、振動子１０に温度依存性が有っても温度補償をすることができるので、より適切にリアルタイムクロック装置２００を動作させることができる。

２．本実施形態の手法
次に、本実施形態の回路装置１００の詳細について説明する。図３は、本実施形態の回路装置１００の構成例を説明する図である。本実施形態の回路装置１００は、第１電源電圧ＶＤＤが供給される第１電源ラインと、第２電源電圧ＶＢＡＴが供給される第２電源ラインと、第３電源ラインと、電源回路１１０及び所定回路１２０を含む。また、電源回路１１０は、第１電源ラインと第２電源ラインに接続され、第１電源電圧ＶＤＤ又は第２電源電圧ＶＢＡＴについて選択を行い、選択による電源電圧に基づく第３電源電圧ＶＬＯＧを第３電源ラインに出力する。また、所定回路１２０は、第３電源電圧ＶＬＯＧにより動作する。これらは、前述の比較例と同様である。

また、本実施形態の回路装置１００は、さらに、第１パワーオンリセット回路１９０と、第２パワーオンリセット回路１３０と、を含む。詳細は図７で後述するが、第１パワーオンリセット回路１９０は、第１電源電圧ＶＤＤや第１基準電圧ＶＲＥＦ１等に基づいて第１パワーオンリセット信号ＰＯＲＱ１を出力する。言い換えれば、第１パワーオンリセット回路１９０は、第１電源ラインに接続され、第１電源電圧ＶＤＤに基づいて第１パワーオンリセット信号ＰＯＲＱ１を出力する。また、詳細は図８で後述するが、第２パワーオンリセット回路１３０は、第２基準電圧ＶＲＥＦ２や第３電源電圧ＶＬＯＧ等に基づいて第２パワーオンリセット信号ＰＯＲＱ２を出力する。言い換えれば、第２パワーオンリセット回路１３０は、第３電源ラインに接続され、第３電源電圧ＶＬＯＧに基づいて第２パワーオンリセット信号ＰＯＲＱ２を出力する。

また、本実施形態の回路装置１００は、リセット制御回路１２９をさらに含む。具体的には、所定回路１２０がリセット制御回路１２９を含むことで、実現することができる。リセット制御回路１２９の具体的な回路構成例については図４で後述する。リセット制御回路１２９には、第１パワーオンリセット回路１９０から出力された第１パワーオンリセット信号ＰＯＲＱ１と、第２パワーオンリセット回路１３０から出力された第２パワーオンリセット信号ＰＯＲＱ２が入力される。そして、リセット制御回路１２９は、第１パワーオンリセット信号ＰＯＲＱ１と第２パワーオンリセット信号ＰＯＲＱ２がともにリセット解除レベルの信号である場合、第３パワーオンリセット信号ＰＯＲＱ３を所定回路１２０の少なくとも一部の回路に出力する。リセット解除レベルは例えばハイレベルである。言い換えれば、リセット制御回路１２９は、第１パワーオンリセット信号ＰＯＲＱ１及び第２パワーオンリセット信号ＰＯＲＱ２がリセット解除レベルになったとき、所定回路１２０の少なくとも一部の回路に出力する第３パワーオンリセット信号ＰＯＲＱ３をリセット解除レベルにする。このようにすることで、所定の状況において、第１パワーオンリセット回路１９０からの第１パワーオンリセット信号ＰＯＲＱ１がリセット解除レベルに達してから当該一部の回路に対してリセット解除を実行することができるので、適切にパワーオンリセット動作を実行することができる。所定の状況とは、前述のように、回路装置１００を含めてシステムを低消費電力で使用したい状況や、第２電源電圧ＶＢＡＴを使用して回路装置１００を初期起動させた状況である。

次に、ロジック回路１２５とメモリー１２７について詳細に説明する。前述のように、ロジック回路１２５とメモリー１２７にロジック回路１２５は所定回路１２０に含まれる。ロジック回路１２５は、回路装置１００の各部の制御を行う。例えば、ロジック回路１２５は、メモリー１２７に前述の温度補償データを記憶させ、当該温度補償データに基づいて、温度補償回路１２２を制御する。言い換えれば、所定回路１２０は、メモリー１２７と、メモリー１２７からのデータに基づいて処理を行うロジック回路１２５を含む。

なお、所定回路１２０はリセット解除が行われることにより、電源回路１１０を制御することができる。そのため、初期起動時においては、後述するスイッチ回路１１１はオフのままである。

メモリー１２７は、回路装置１００に必要なデータを記憶する。必要なデータは、例えば、前述の温度補償データ等である。メモリー１２７は、例えば、不揮発性メモリーにより実現できる。不揮発性メモリーは、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリーなどである。ＥＥＰＲＯＭは例えばフローティングゲート型のメモリーセルなどにより実現できる。フラッシュメモリーは、例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）のメモリーセルなどにより実現できる。

図３に示すように、メモリー１２７は、前述のリセット制御回路１２９から第３パワーオンリセット信号ＰＯＲＱ３が入力される。言い換えれば、メモリー１２７に、第３パワーオンリセット信号ＰＯＲＱ３が入力される。つまり、前述の一部の回路とは、例えば、メモリー１２７である。このようにすることで、初期起動においてメモリー１２７を遅めに起動したい場合において、第３パワーオンリセット信号ＰＯＲＱ３が入力されて初めてメモリー１２７に対してリセット解除を実行することができるので、適切にパワーオンリセット動作を実行することができる。なお、初期起動においてメモリー１２７を遅めに起動したい場合とは、例えば、メモリー１２７の動作下限動作電圧が高い場合であるが、他の場合であってもよい。また、前述の一部の回路は、メモリー１２７に限定されず、他の回路であってもよい。

また、前述の比較例と同様に、ロジック回路１２５は、第３電源電圧ＶＬＯＧにより動作するが、ロジック回路１２５が動作するには、第１動作下限電圧である動作下限電圧ＶＯＬＬ以上の電圧を要する。同様に、メモリー１２７は、第３電源電圧ＶＬＯＧにより動作するが、第２動作下限電圧である動作下限電圧ＶＯＬＭ以上の電圧を要する。そして、第２動作下限電圧ＶＯＬＭは、前述の第１動作下限電圧ＶＯＬＬよりも高い仕様となっている。言い換えれば、ロジック回路１２５の動作下限電圧である第１動作下限電圧ＶＯＬＬは、メモリー１２７の動作下限電圧である第２動作下限電圧ＶＯＬＭよりも低い。

また、図３に示すように、ロジック回路１２５は、第２パワーオンリセット回路１３０から出力された第２パワーオンリセット信号ＰＯＲＱ２に基づいて、リセット及びリセット解除が実行される。言い換えれば、ロジック回路１２５に、第２パワーオンリセット信号ＰＯＲＱ２が入力される。このようにすることで、下限動作電圧の低いロジック回路１２５に対して第２パワーオンリセット信号ＰＯＲＱ２に基づいてリセット解除を実行し、その後に、下限動作電圧の高いメモリー１２７に対してリセット解除を実行することができるので、適切にパワーオンリセット動作を実行することができる。

次に、図４を用いて、リセット制御回路１２９の詳細な構成例について説明する。リセット制御回路１２９は、ＡＮＤ回路３０２と、ＮＡＮＤ回路３０４と、ＲＳ型のフリップフロップ回路３０６と、ＯＲ回路３１０を含む。第１パワーオンリセット回路１９０からの第１パワーオンリセット信号ＰＯＲＱ１は、レベルシフター３０８を経由して電圧調整された後に、ＯＲ回路３１０の一方の入力端子に入力される。ＯＲ回路３１０の他方の入力端子には後述する第３パワーオンリセット信号ＰＯＲＱ３が入力される。ＡＮＤ回路３０２には、第２パワーオンリセット回路１３０からの第２パワーオンリセット信号ＰＯＲＱ２と、前述のＯＲ回路３１０の出力信号が入力される。ＮＡＮＤ回路３０４には、第２パワーオンリセット回路１３０からの第２パワーオンリセット信号ＰＯＲＱ２と、ＯＲ回路３１０の出力信号と、ＡＮＤ回路３０２の出力信号が入力される。ＲＳ型のフリップフロップ回路３０６のリセット端子には、第２パワーオンリセット回路１３０からの第２パワーオンリセット信号ＰＯＲＱ２が入力され、ＲＳ型のフリップフロップ回路３０６のセット端子には、ＮＡＮＤ回路３０４の出力信号が入力される。

第２パワーオンリセット回路１３０からの第２パワーオンリセット信号がローレベルである場合に、ＲＳ型のフリップフロップ回路３０６がリセット状態になることで、ＲＳ型のフリップフロップ回路３０６が出力する第３パワーオンリセット信号ＰＯＲＱ３は、リセットレベルであるローレベルになっている。そして第１パワーオンリセット回路１９０からの第１パワーオンリセット信号ＰＯＲＱ１がハイレベルになり、且つ第２パワーオンリセット回路１３０からの第２パワーオンリセット信号ＰＯＲＱ２がハイレベルになった場合に、ＮＡＮＤ回路３０４の出力信号がローレベルになる。これによりＲＳ型のフリップフロップ回路３０６がセット状態になり、ＲＳ型のフリップフロップ回路が出力する第３パワーオンリセット信号ＰＯＲＱ３がリセット解除レベルであるハイレベルになる。これにより、第３パワーオンリセット信号ＰＯＲＱ３が入力されるメモリー１２７のリセット解除が実行される。

また第３パワーオンリセット信号ＰＯＲＱ３がハイレベルになると、ＯＲ回路３１０の出力信号がハイレベルに固定され、これによりＡＮＤ回路３０２の出力信号もハイレベルに固定される。これによりＮＡＮＤ回路３０４の出力信号がローレベルに固定され、ＲＳ型のフリップフロップ回路３０６のセット状態が維持される。従って、第３パワーオンリセット信号ＰＯＲＱ３がハイレベルになった後、例えば第１電源電圧ＶＤＤが低下して、第１パワーオンリセット信号ＰＯＲＱ１がローレベルになった場合にも、第３パワーオンリセット信号ＰＯＲＱ３はハイレベルに維持される。

次に、図５を用いて、電源回路１１０の詳細な構成例について説明する。電源回路１１０は、スイッチ回路１１１と、Ｐ型トランジスター１１２，１１３と、スイッチ制御回路１１４と、第１検出回路１１５と、第２検出回路１１６と、レギュレーターであるＶＯＳＣ＿ＲＥＧ１５１と、レギュレーターであるＶＤＤＡ＿ＲＥＧ１５２と、レギュレーターであるＶＬＯＧ＿ＲＥＧ１５３を含む。なお、スイッチ回路１１１の詳細については図６で後述する。

端子ＴＶＤＤには、例えば、外部システムの電源から、第１電源電圧ＶＤＤが供給される。言い換えれば、第１電源電圧ＶＤＤは、外部から入力される外部電源電圧である。なお、外部システムとは、例えば、前述のリアルタイムクロック装置２００を含むシステムであるが、他のシステムであってもよい。第１検出回路１１５は、電源電圧ノードであるノードＮＶＤＤの第１電源電圧ＶＤＤが第１検出電圧より低いか否かを検出し、その結果を第１検出信号ＤＥＴ１としてスイッチ制御回路１１４に出力する。第１検出回路１１５は、第１電源電圧ＶＤＤを分圧する抵抗分圧回路と、その分圧電圧と第１検出電圧を比較するコンパレーターと、を含む。第２検出回路１１６は、バッテリー電圧ノードであるノードＮＶＢＡＴの第２電源電圧ＶＢＡＴが第２検出電圧より低いか否かを検出し、その結果を第２検出信号ＤＥＴ２としてスイッチ制御回路１１４に出力する。

端子ＴＶＢＡＴにはバッテリーが接続され、そのバッテリーから第２電源電圧ＶＢＡＴが供給される。言い換えれば、第２電源電圧ＶＢＡＴは、バッテリーから入力されるバッテリー電源電圧である。バッテリーは２次電池であってもよいし、一次電池であってもよく、前述のシステムのバックアップ電源となるものである。即ち、第１電源電圧ＶＤＤが供給されずシステムのプロセッサーが動作しないときに、システムは第２電源電圧ＶＢＡＴによって動作する。第２検出回路１１６は、第２電源電圧ＶＢＡＴを分圧する抵抗分圧回路と、その分圧電圧と第２検出電圧を比較するコンパレーターと、を含む。第１検出電圧及び第２検出電圧は、例えば不図示の電圧生成回路により生成される。

第１電源電圧ＶＤＤと第２電源電圧ＶＢＡＴをこのように構成させることにより、第１電源電圧ＶＤＤの電圧が低下しても第２電源電圧ＶＢＡＴに基づいて第３電源電圧ＶＬＯＧを出力できるとともに、回路装置１００のパワーオンリセット動作を適切に実行することができる。

スイッチ制御回路１１４は、第１検出信号ＤＥＴ１及び第２検出信号ＤＥＴ２に基づいて、スイッチ回路１１１やＰ型トランジスター１１２，１１３をオン又はオフに制御する。つまり、Ｐ型トランジスター１１２，１１３はスイッチの役割を持つ。Ｐ型トランジスター１１２のソース又はドレインの一方はノードＮＡに接続され、ソース又はドレインの他方及びバックゲートはノードＮＶＯＵＴに接続される。Ｐ型トランジスター１１３のソース又はドレインの一方はノードＮＡに接続され、ソース又はドレインの他方及びバックゲートはノードＮＶＢＡＴに接続される。なお、Ｐ型トランジスター１１２，１１３において点線で示したダイオードは、ソース又はドレインの一方とバックゲートの間に生じる寄生ダイオードである。なお、初期動作時において、スイッチ回路１１１とＰ型トランジスター１１２はオフであり、Ｐ型トランジスター１１３はオンであり、第１電源電圧ＶＤＤまたは第２電源電圧ＶＢＡＴから電源が供給される。

次に、図６を用いて、スイッチ回路１１１の詳細な構成例について説明する。スイッチ回路１１１は、Ｐ型トランジスター３２０と、点線で示した寄生ダイオード３２２を含む。スイッチ回路１１１は、ソース又はドレインの一方はノードＮＶＤＤに接続され、ソース又はドレインの他方にはノードＮＶＯＵＴに接続される。ノードＮＶＯＵＴとは、比較例で前述した第４電源ライン上のノードである。言い換えれば、本実施形態の回路装置は、選択に基づく電源電圧である第４電源電圧ＶＯＵＴが供給される第４電源ラインを含む。また、図６に示すように、スイッチ回路１１１は、第１電源電圧ＶＤＤを供給する第１電源ラインと、第４電源ライン上のノードＮＶＯＵＴの間に配置される。言い換えれば、電源回路１１０は、第１電源ラインと第４電源ラインとの間に設けられるスイッチ回路１１１を含む。

また、図６に示すように、寄生ダイオード３２２は第１電源ラインから第４電源ラインへ向かう方向を順方向とする。言い換えれば、スイッチ回路１１１は、第１電源ラインから第４電源ラインへ向かう方向を順方向とするダイオード３２２を含む。このようにすることで、スイッチ回路のオン状態とオフ状態に関わらず第１電源ライン側から第４電源ラインに電流を流すことにより所定回路１２０等に電源供給を継続できるとともに、適切なパワーオンリセット動作を行うことができる。また、これにより、回路装置１００を、リアルタイムクロック装置２００を含むシステム等に適用することができる。

図５に戻り、レギュレーターであるＶＯＳＣ＿ＲＥＧ１５１、ＶＤＤＡ＿ＲＥＧ１５２、ＶＬＯＧ＿ＲＥＧ１５３について説明する。電源回路１１０は、レギュレーターであるＶＯＳＣ＿ＲＥＧ１５１、ＶＤＤＡ＿ＲＥＧ１５２、ＶＬＯＧ＿ＲＥＧ１５３を含む。ＶＯＳＣ＿ＲＥＧ１５１は、第４電源電圧ＶＯＵＴをレギュレートすることで電源電圧ＶＯＳＣを生成し、その電源電圧ＶＯＳＣを発振回路１５０に出力する。ＶＤＤＡ＿ＲＥＧ１５２は、第４電源電圧ＶＯＵＴをレギュレートすることで電源電圧ＶＤＤＡを生成し、その電源電圧ＶＤＤＡを温度検出回路１６０に出力する。レギュレーターであるＶＬＯＧ＿ＲＥＧ１５３は、第４電源電圧ＶＯＵＴをレギュレートすることで第３電源電圧ＶＬＯＧを生成している。さらに前述のようにノードＮＶＯＵＴはスイッチ回路１１１の一方と接続され、当該スイッチ回路１１１の他方は第１電源電圧ＶＤＤを供給する第１電源ラインと接続されている。また、ＶＬＯＧ＿ＲＥＧ１５３は第３電源電圧ＶＬＯＧを所定回路１２０に出力する。言い換えれば、スイッチ回路１１１の一端は第１電源ラインに接続され、電源回路１１０は、入力ノードがスイッチ回路１１１の他端に接続され、出力ノードから第３電源電圧ＶＬＯＧを出力するレギュレーターであるＶＬＯＧ＿ＲＥＧ１５３を含む。レギュレーターであるＶＯＳＣ＿ＲＥＧ１５１、ＶＤＤＡ＿ＲＥＧ１５２及びＶＬＯＧ＿ＲＥＧ１５３は、例えば、演算増幅器と抵抗等により構成されたリニアレギュレーターにより実現できる。

このように、レギュレーターであるＶＬＯＧ＿ＲＥＧ１５３を構成することで、第１電源電圧ＶＤＤに基づいて、所望の電圧で第３電源電圧ＶＬＯＧを生成することができるとともに、適切なパワーオンリセット動作を行うことができる。

図６に戻り、スイッチ回路１１１の説明を続ける。スイッチ回路１１１のゲートには、ＮＡＮＤ回路３２４の出力信号が入力される。また、ＮＡＮＤ回路３２４の一方の入力端子には、第１検出信号ＤＥＴ１が入力され、他方の入力端子にはＯＲ回路３２６の出力信号が入力される。第１検出信号ＤＥＴ１は、第１電源電圧ＶＤＤからの初期電源投入により、第１検出電圧より高い電源電圧を検出した時にハイレベルを出力する。また、ＯＲ回路３２６の一方の入力端子には第１パワーオンリセット信号ＰＯＲＱ１が入力され、他方の入力端子には第３パワーオンリセット信号ＰＯＲＱ３が入力される。これにより、スイッチ回路１１１は、第１パワーオンリセット信号ＰＯＲＱ１がハイレベルになったとき、第１検出信号ＤＥＴ１のハイレベルとのＮＡＮＤによって、オフからオンになる。言い換えれば、スイッチ回路１１１は、第１パワーオンリセット信号ＰＯＲＱ１がリセット解除レベルになったとき、オフからオンになる。このようにすることで、第４電源電圧ＶＯＵＴが第１電源電圧ＶＤＤに等しくなるように上昇することから第３電源電圧ＶＬＯＧも上昇することができる。これにより、所定回路１２０における各回路の動作下限電圧より高い電圧を供給してから所定回路１２０のリセット解除を実行することができるため、適切なパワーオンリセット動作を行うことができる。具体的な動作例については後述する。

次に、図７を用いて、第１パワーオンリセット回路１９０について説明する。第１パワーオンリセット回路１９０は、第１バイアス回路１９１と、第１基準電圧生成回路１９２と、第１コンパレーター１９３を含む。

第１バイアス回路１９１には第４電源電圧ＶＯＵＴが供給される。第１バイアス回路１９１は、第４電源電圧ＶＯＵＴに基づいてバイアス電圧ＶＮＡ１を生成し、そのバイアス電圧ＶＮＡ１を第１コンパレーター１９３に出力する。第１バイアス回路１９１は、Ｐ型トランジスターＴＡ１１、ＴＡ１２と、デプレッション型のＮ型トランジスターＴＡ１３と、Ｎ型トランジスターＴＡ１４と、を含む。なお、デプレッション型と言及されていないトランジスターはエンハンスメント型である。図８も同様である。

Ｐ型トランジスターＴＡ１１、ＴＡ１２のソースは、第４電源電圧ＶＯＵＴが供給される電源電圧ノードＮＶＯＵＴに接続される。Ｐ型トランジスターＴＡ１１のドレインは、Ｐ型トランジスターＴＡ１１、ＴＡ１２のゲートとＮ型トランジスターＴＡ１３のドレインとバイアスノードＮＶＲＰ１とに接続される。Ｎ型トランジスターＴＡ１３のソース及びゲートは、グランド電圧ＶＳＳが供給されるグランドノードＮＶＳＳに接続される。Ｐ型トランジスターＴＡ１２のドレインは、Ｎ型トランジスターＴＡ１４のドレイン及びゲートとバイアスノードＮＶＮＡ１とに接続される。Ｎ型トランジスターＴＡ１４のソースは、グランドノードＮＶＳＳに接続される。なお、ここでのグランド電圧ＶＳＳは、第４電源電圧ＶＯＵＴ及び第１電源電圧ＶＤＤより低い電源電圧であればよい。また、図７において、グランド電圧ＶＳＳとグランドノードＮＶＳＳの符号は代表として一箇所のみ示し、他は省略する。図８も同様である。

Ｎ型トランジスターＴＡ１３のドレイン電流がＰ型トランジスターＴＡ１１に流れることで、バイアス電圧ＶＲＰ１が発生する。Ｎ型トランジスターＴＡ１３のドレイン電流がＰ型トランジスターＴＡ１２にミラーされ、そのＰ型トランジスターＴＡ１２のドレイン電流がＮ型トランジスターＴＡ１４に流れることで、バイアス電圧ＶＮＡ１が発生する。第１バイアス回路１９１は、バイアス電圧ＶＮＡ１をバイアスノードＮＶＮＡ１から第１コンパレーター１９３に出力する。

第１基準電圧生成回路１９２には、第１電源電圧ＶＤＤが供給される。第１基準電圧生成回路１９２は、第１電源電圧ＶＤＤに基づいて第１基準電圧ＶＲＥＦ１を生成し、その第１基準電圧ＶＲＥＦ１を第１コンパレーター１９３に出力する。第１基準電圧生成回路１９２は、Ｐ型トランジスターＴＢ１１と、抵抗Ｒ１と、抵抗Ｒ２と、抵抗Ｒ３を含む。第１基準電圧生成回路１９２は、抵抗Ｒ１と抵抗Ｒ２との合成抵抗と、抵抗Ｒ３と、によって第１電源電圧ＶＤＤを分圧し、分圧された電圧を第１基準電圧ＶＲＥＦ１として、第１基準電圧ノードＮＶＲＥＦ１から後述の第２入力ノードＮ２に出力する。つまり、第１基準電圧生成回路１９２は、第１基準電圧ＶＲＥＦ１を生成し、その第１基準電圧ＶＲＥＦ１を第１基準電圧ノードＮＶＲＥＦ１から出力する。言い換えれば、第１パワーオンリセット回路１９０は、第１電源電圧ＶＤＤが分圧された電圧を第１基準電圧ＶＲＥＦ１として出力する第１基準電圧生成回路１９２を含む。なお、前述のＰ型トランジスターＴＢ１１は、第１電源電圧ＶＤＤが供給され第１パワーオンリセット回路１９０が解除状態になると、オンからオフに切り替わり、第１基準電圧生成回路１９２の消費電流を抑える。また、Ｐ型トランジスターＴＢ１１は、第１パワーオンリセット回路１９０により再びリセット状態となった時、オフからオンに切り替わり、第１電源電圧ＶＤＤの電圧レベル検出に備える。

第１コンパレーター１９３は、第１電源電圧ＶＤＤが供給されることで動作する。第１コンパレーター１９３は、監視対象電圧である第１電源電圧ＶＤＤと第１基準電圧ＶＲＥＦ１とを比較し、その結果を第１パワーオンリセット信号ＰＯＲＱ１として出力ノードＮＰＯＲＱ１から出力する。なお、ここでの監視対象電圧とは、第１パワーオンリセット回路１９０がリセットとリセット解除の切り替えを判断するために監視対象としている電圧のことである。図８においても同様である。つまり、第１コンパレーター１９３は、第１入力ノードＮ１に入力される第１電源電圧ＶＤＤと、第２入力ノードＮ２に入力される第１基準電圧ＶＲＥＦ１とを比較し、その結果を第１パワーオンリセット信号ＰＯＲＱ１として出力ノードＮＰＯＲＱ１から出力する。言い換えれば、第１パワーオンリセット回路１９０は、第１電源電圧ＶＤＤが供給されて動作し、第１入力ノードＮ１に第１電源電圧ＶＤＤが入力され、第２入力ノードＮ２に第１基準電圧ＶＲＥＦ１が入力され、第１パワーオンリセット信号ＰＯＲＱ１を出力ノードＮＰＯＲＱ１から出力する第１コンパレーター１９３を含む。このようにすることで、抵抗による分圧で第１基準電圧ＶＲＥＦ１を生成することから、第１パワーオンリセット回路１９０の応答性が向上する。それにより、初期起動において第１電源電圧ＶＤＤが速く上昇する場合でも、適切なタイミングで第１パワーオンリセット信号ＰＯＲＱ１を出力することができるため、適切なパワーオンリセット動作を行うことができる。

第１コンパレーター１９３は、Ｎ型トランジスターである第１トランジスターＴＣ１１，Ｎ型トランジスターである第２トランジスターＴＣ１２，Ｎ型トランジスターＴＣ１３，ＴＣ１４，ＴＣ１５，ＴＣ１６，ＴＤ１２，ＴＤ１４と、Ｐ型トランジスターＴＣ１７，ＴＣ１８，ＴＣ１９と、デプレッション型のＮ型トランジスターＴＤ１１，ＴＤ１３を含む。Ｐ型トランジスターＴＣ１７、ＴＣ１８のソースは、監視対象電圧である第１電源電圧ＶＤＤが供給されるノードＮＶＤＤに接続される。Ｐ型トランジスターＴＣ１８のドレイン及びゲートは、Ｐ型トランジスターＴＣ１７のゲートと第２トランジスターＴＣ１２のドレインとに接続される。Ｐ型トランジスターＴＣ１７のドレインは、第１トランジスターＴＣ１１のドレインとＰ型トランジスターＴＣ１９のゲートとに接続される。Ｐ型トランジスターＴＣ１７、ＴＣ１８は、カレントミラー回路１９５を構成する。第２トランジスターＴＣ１２のゲートは第２入力ノードＮ２に接続され、第１トランジスターＴＣ１１のゲートは第１入力ノードＮ１に接続される。言い換えれば、第１コンパレーター１９３は、第１電源電圧ＶＤＤが供給されるカレントミラー回路１９５と、カレントミラー回路１９５にドレインが接続され、第１入力ノードＮ１がゲートノードとなる第１トランジスターＴＣ１１と、カレントミラー回路１９５にドレインが接続され、第２入力ノードＮ２がゲートノードとなる第２トランジスターＴＣ１２を含む。

また、第１トランジスターＴＣ１１と第２トランジスターＴＣ１２のソースはＮ型トランジスターＴＣ１３のドレインに接続される。Ｎ型トランジスターＴＣ１３のソースはＮ型トランジスターＴＣ１４のドレインに接続され、ゲートはバイアスノードＮＶＮＡ１に接続される。Ｎ型トランジスターＴＣ１４のソースはグランドノードＮＶＳＳに接続され、ゲートはバイアスノードＮＶＮＢ１に接続される。バイアスノードＮＶＮＢ１には、不図示のバイアス回路からバイアス電圧ＶＮＢ１が出力される。Ｎ型トランジスターＴＣ１３，ＴＣ１４は、第１コンパレーター１９３の電流源を構成し、第１電流源１９６と呼ぶことができる。言い換えれば、第１コンパレーター１９３は、第１トランジスターＴＣ１１のソース及び第２トランジスターＴＣ１２のソースに一端が接続される第１電流源１９６を含む。

また、第１トランジスターＴＣ１１と第２トランジスターＴＣ１２のソースはデプレッション型のＮ型トランジスターＴＤ１１のドレインに接続される。デプレッション型のＮ型トランジスターＴＤ１１のソースはＮ型トランジスターＴＤ１２のドレインに接続され、ゲートはグランド電圧ＶＳＳが供給されるグランドノードＮＶＳＳに接続される。Ｎ型トランジスターＴＤ１２のゲートはバイアスノードＮＶＮＣに接続され、ソースはグランドノードＮＶＳＳに接続される。バイアスノードＮＶＮＣには、不図示のバイアス回路からバイアス電圧ＶＮＣが出力される。デプレッション型のＮ型トランジスターＴＤ１１とＮ型トランジスターＴＤ１２は第１コンパレーター１９３の電流源を構成し、第２電流源１９７と呼ぶことができる。言い換えれば、第１コンパレーター１９３は、第１トランジスターＴＣ１１のソース及び第２トランジスターＴＣ１２のソースに一端が接続される第２電流源１９７を含む。このように第２電流源１９７をさらに設けることで、第１パワーオンリセット回路１９０の応答性を向上させることができる。初期起動時においては第１パワーオンリセット回路１９０の応答性を向上させることが重要になる。ただし、それ以降においては、第１パワーオンリセット回路１９０に高い応答性は要求されないため、後述するように第２電流源１９７をオフにすることで、低消費電力を実現する。

また、Ｐ型トランジスターＴＣ１９のドレインはデプレッション型のＮ型トランジスターＴＤ１３のドレインに接続される。デプレッション型のＮ型トランジスターＴＤ１３のソースはＮ型トランジスターＴＤ１４のドレインに接続され、ゲートはグランド電圧ＶＳＳが供給されるグランドノードＮＶＳＳに接続される。Ｎ型トランジスターＴＤ１４のゲートはバイアスノードＮＶＮＤに接続され、ソースはグランドノードＮＶＳＳに接続される。バイアスノードＮＶＮＤには、不図示のバイアス回路からバイアス電圧ＶＮＤが出力される。デプレッション型のＮ型トランジスターＴＤ１１とＮ型トランジスターＴＤ１２は第１コンパレーター１９３の電流源を構成し、第３電流源１９９と呼ぶことができる。なお、バイアス電圧ＶＮＤを出力する不図示のバイアス回路は、バイアス電圧ＶＮＣを出力するバイアス回路と同じであってもよい。

Ｐ型トランジスターＴＣ１９のソースはノードＮＶＤＤに接続され、ドレインはＮ型トランジスターＴＣ１５のドレインと第１パワーオンリセット回路１９０の出力ノードＮＰＯＲＱ１とに接続される。Ｎ型トランジスターＴＣ１５のソースはＮ型トランジスターＴＣ１６のドレインに接続され、ゲートはバイアスノードＮＶＮＡ１に接続される。Ｎ型トランジスターＴＣ１６のソースはグランドノードＮＶＳＳに接続され、ゲートはバイアスノードＮＶＮＢ１に接続される。

第１トランジスターＴＣ１１と第２トランジスターＴＣ１２は差動対を構成し、第２入力ノードＮ２が第１コンパレーター１９３の負極入力ノードに対応し、第１入力ノードＮ１が第１コンパレーター１９３の正極入力ノードに対応する。負極入力ノードには第１基準電圧ＶＲＥＦ１が入力され、正極入力ノードには第１電源電圧ＶＤＤが入力される。第１コンパレーター１９３は、ＶＤＤ＞ＶＲＥＦ１であるとき、第１電源電圧ＶＤＤの第１パワーオンリセット信号ＰＯＲＱ１を出力ノードＮＰＯＲＱ１に出力し、ＶＤＤ＜ＶＲＥＦ１であるとき、グランド電圧ＶＳＳの第１パワーオンリセット信号ＰＯＲＱ１を出力ノードＮＰＯＲＱ１に出力する。

なお、前述の第２電流源１９７は、初期起動時即ち第１電源電圧ＶＤＤが投入されたときにオンにし、その後リセット制御回路１２９から第３パワーオンリセット信号ＰＯＲＱ３がハイレベルとなった後は、オフにしてもよい。言い換えれば、第２電流源１９７は、第１電源電圧ＶＤＤが投入されたときにオンとなり、第３パワーオンリセット信号ＰＯＲＱ３がリセット解除レベルになった後にオフとなる。このようにすることで、電流量を多く要求されない期間において不要な電流源をオフにすることで、低消費電力で回路装置１００を動作させることができる。さらに言い換えれば、第１パワーオンリセット回路１９０は、第３パワーオンリセット信号ＰＯＲＱ３がリセット解除レベルになった後に、低消費電力モードになる。これにより、適切に消費電力を抑制しつつ、適切なパワーオンリセット動作を行うことができる。なお電流源をオフにすることは、電流源が流す電流をオフにすることである。

また、同様に、前述の第３電流源１９９についても、初期起動時にオンとし、その後リセット制御回路１２９から第３パワーオンリセット信号ＰＯＲＱ３がハイレベルとなった後は、オフにしてもよい。このようにすることで、電流量を多く要求されない期間において不要な電流源をオフにすることで、低消費電力で回路装置１００を動作させることができる。

次に、図８を用いて、第２パワーオンリセット回路１３０について説明する。第２パワーオンリセット回路１３０は、第２バイアス回路１３１と、第２基準電圧生成回路１３２と、第２コンパレーター１３３と、接続制御回路１３５と、を含む。

第２バイアス回路１３１には第１電源電圧ＶＤＤが供給される。第２バイアス回路１３１は、第１電源電圧ＶＤＤに基づいてバイアス電圧ＶＮＡ２を生成し、そのバイアス電圧ＶＮＡ２を第２基準電圧生成回路１３２と第２コンパレーター１３３に出力する。第２バイアス回路１３１は、Ｐ型トランジスターＴＡ１、ＴＡ２と、デプレッション型のＮ型トランジスターＴＡ３と、Ｎ型トランジスターＴＡ４と、を含む。

Ｐ型トランジスターＴＡ１、ＴＡ２のソースは、第１電源電圧ＶＤＤが供給されるノードＮＶＤＤに接続される。なお、ここでのノードＮＶＤＤは第１電源電圧ノードＮＶＤＤとも呼ぶことができる。Ｐ型トランジスターＴＡ１のドレインは、Ｐ型トランジスターＴＡ１、ＴＡ２のゲートとＮ型トランジスターＴＡ３のドレインとバイアスノードＮＶＲＰ２とに接続される。Ｎ型トランジスターＴＡ３のソース及びゲートは、グランド電圧ＶＳＳが供給されるグランドノードＮＶＳＳに接続される。Ｐ型トランジスターＴＡ２のドレインは、Ｎ型トランジスターＴＡ４のドレイン及びゲートとバイアスノードＮＶＮＡ２とに接続される。Ｎ型トランジスターＴＡ４のソースは、グランドノードＮＶＳＳに接続される。なお、ここでのグランド電圧ＶＳＳは、第１電源電圧ＶＤＤ及び第３電源電圧ＶＬＯＧより低い電源電圧であればよい。

Ｎ型トランジスターＴＡ３のドレイン電流がＰ型トランジスターＴＡ１に流れることで、バイアス電圧ＶＲＰ２が発生する。第２バイアス回路１３１は、バイアス電圧ＶＲＰ２をバイアスノードＮＶＲＰ２から接続制御回路１３５と第２コンパレーター１３３に出力する。Ｎ型トランジスターＴＡ３のドレイン電流がＰ型トランジスターＴＡ２にミラーされ、そのＰ型トランジスターＴＡ２のドレイン電流がＮ型トランジスターＴＡ４に流れることで、バイアス電圧ＶＮＡ２が発生する。第２バイアス回路１３１は、バイアス電圧ＶＮＡ２をバイアスノードＮＶＮＡ２から第２基準電圧生成回路１３２と第２コンパレーター１３３に出力する。

第２基準電圧生成回路１３２には、レギュレーターであるＶＬＯＧ＿ＲＥＧ１５３を介して第３電源電圧ＶＬＯＧが供給される。第２基準電圧生成回路１３２は、第３電源電圧ＶＬＯＧに基づいて第２基準電圧ＶＲＥＦ２を生成し、その第２基準電圧ＶＲＥＦ２を第２コンパレーター１３３に出力する。第２基準電圧生成回路１３２は、デプレッション型のＮ型トランジスターＴＢ１と、Ｎ型トランジスターＴＢ２とを含む。Ｎ型トランジスターＴＢ１のドレインは第１電源電圧ノードＮＶＤＤに接続され、ソースはＮ型トランジスターＴＢ２のドレインと第２基準電圧ノードＮＶＲＥＦ２と、に接続される。Ｎ型トランジスターＴＢ２のソースはグランドノードＮＶＳＳに接続される。Ｎ型トランジスターＴＢ１、ＴＢ２のゲートはバイアスノードＮＶＮＡ２に接続される。つまり、第２基準電圧生成回路１３２は、第２基準電圧ＶＲＥＦ２を生成し、その第２基準電圧ＶＲＥＦ２を第２基準電圧ノードＮＶＲＥＦ２に出力する。言い換えれば、第２パワーオンリセット回路１３０は、第２基準電圧ＶＲＥＦ２を生成し、第２基準電圧ＶＲＥＦ２を第２基準電圧ノードＮＶＲＥＦ２に出力する第２基準電圧生成回路１３２を含む。

バイアス電圧ＶＮＡがＮ型トランジスターＴＢ１、ＴＢ２のゲートに入力されることで、Ｎ型トランジスターＴＢ１、ＴＢ２に電流が流れる。その電流と、Ｎ型トランジスターＴＢ１、ＴＢ２のサイズに応じて、第２基準電圧ＶＲＥＦ２が決まる。ここでの第２基準電圧ＶＲＥＦ２は、所定電圧に収束した後の基準電圧のことである。例えば、Ｎ型トランジスターＴＡ４、ＴＢ２のミラー比を変えることで、Ｎ型トランジスターＴＢ１に流れる電流が変わるので、第２基準電圧ＶＲＥＦ２を調整できる。或いは、Ｎ型トランジスターＴＢ１のサイズを変えることで、Ｎ型トランジスターＴＢ１のソース－ドレイン間電圧が変わるので、第２基準電圧ＶＲＥＦ２を調整できる。トランジスターのサイズとは、例えばゲート長、ゲート幅又はそれら両方である。

第２コンパレーター１３３には第３電源電圧ＶＬＯＧが供給される。第２コンパレーター１３３は、監視対象電圧である第３電源電圧ＶＬＯＧと第２基準電圧ＶＲＥＦ２とを比較し、その結果を第２パワーオンリセット信号ＰＯＲＱ２として出力する。言い換えれば、第２パワーオンリセット回路１３０は、第３電源電圧ＶＬＯＧと第２基準電圧ＶＲＥＦ２とを比較することで第２パワーオンリセット信号ＰＯＲＱ２を出力する第２コンパレーター１３３を含む。

第２コンパレーター１３３は、Ｎ型トランジスターＴＣ１～ＴＣ６と、Ｐ型トランジスターＴＣ７～ＴＣ９とを含む。Ｐ型トランジスターＴＣ７、ＴＣ８のソースは、監視対象電圧である第３電源電圧ＶＬＯＧが供給される監視対象ノードＮＶＬＯＧに接続される。Ｐ型トランジスターＴＣ７のゲート及びソースは、Ｐ型トランジスターＴＣ８のゲートとＮ型トランジスターＴＣ１のドレインとに接続される。Ｐ型トランジスターＴＣ８のドレインは、Ｎ型トランジスターＴＣ２のドレインとＰ型トランジスターＴＣ９のゲートとに接続される。Ｎ型トランジスターＴＣ１、ＴＣ２のソースはＮ型トランジスターＴＣ３のドレインに接続される。Ｎ型トランジスターＴＣ１のゲートは第２基準電圧ノードＮＶＲＥＦ２に接続され、Ｎ型トランジスターＴＣ２のゲートは監視対象ノードＮＶＬＯＧに接続される。Ｎ型トランジスターＴＣ３のソースはＮ型トランジスターＴＣ４のドレインに接続され、ゲートはバイアスノードＮＶＮＡ２に接続される。Ｎ型トランジスターＴＣ４のソースはグランドノードＮＶＳＳに接続され、ゲートはバイアスノードＮＶＮＢ２に接続される。バイアスノードＮＶＮＢ２には、不図示のバイアス回路からバイアス電圧ＶＮＢ２が出力される。

Ｐ型トランジスターＴＣ９のソースは監視対象ノードＮＶＬＯＧに接続され、ドレインはＮ型トランジスターＴＣ５のドレインと第２パワーオンリセット回路１３０の出力ノードＮＰＯＲＱ２とに接続される。Ｎ型トランジスターＴＣ５のソースはＮ型トランジスターＴＣ６のドレインに接続され、ゲートはバイアスノードＮＶＮＡ２に接続される。Ｎ型トランジスターＴＣ６のソースはグランドノードＮＶＳＳに接続され、ゲートはバイアスノードＮＶＮＢ２に接続される。

Ｎ型トランジスターＴＣ１、ＴＣ２は差動対を構成し、Ｎ型トランジスターＴＣ１のゲートが第２コンパレーター１３３の負極入力ノードに対応し、Ｎ型トランジスターＴＣ２のゲートが第２コンパレーター１３３の正極入力ノードに対応する。負極入力ノードには第２基準電圧ＶＲＥＦ２が入力され、正極入力ノードには第３電源電圧ＶＬＯＧが入力される。第２コンパレーター１３３は、ＶＬＯＧ＞ＶＲＥＦ２であるとき、電源電圧ＶＬＯＧの第２パワーオンリセット信号ＰＯＲＱ２を出力ノードＮＰＯＲＱ２に出力し、ＶＬＯＧ＜ＶＲＥＦ２であるとき、グランド電圧ＶＳＳの第２パワーオンリセット信号ＰＯＲＱ２を出力ノードＮＰＯＲＱ２に出力する。

接続制御回路１３５は、ＣＲ回路１３６とスイッチＳＷＰＵとを含む。スイッチＳＷＰＵはトランジスターにより構成され、ここではＰ型トランジスターであるとする。スイッチＳＷＰＵを構成するＰ型トランジスターのソースは第１電源電圧ノードＮＶＤＤに接続され、ドレインは第２基準電圧ノードＮＶＲＥＦ２に接続され、ゲートは制御信号ノードＮＣＲＱに接続される。言い換えれば、第２パワーオンリセット回路１３０は、第１電源電圧ＶＤＤが供給される第１電源電圧ノードＮＶＤＤと第２基準電圧ノードＮＶＲＥＦ２との間に接続される接続制御回路１３５を含む。

ＣＲ回路１３６は、第１電源電圧ＶＤＤに基づいて、スイッチＳＷＰＵをオン又はオフに制御する制御信号ＣＲＱを制御信号ノードＮＣＲＱに出力する。ＣＲ回路１３６は、図示は省略するが、Ｐ型トランジスターと、Ｎ型トランジスターと、キャパシターと、インバーターを含むことにより実現することができる。ＣＲ回路１３６は、第１電源電圧ＶＤＤが投入された後の所定期間において、制御信号ＣＲＱをローレベルに維持することで、スイッチＳＷＰＵをオンに維持する。ＣＲ回路１３６は、所定期間が経過したときに制御信号ＣＲＱをローレベルからハイレベルにすることで、スイッチＳＷＰＵをオンからオフにする。なお、所定期間は、キャパシターに流れる定電流の電流値とキャパシターの容量値により設定することができる。

つまり、接続制御回路１３５はスイッチＳＷＰＵとＣＲ回路１３６とを含む。スイッチＳＷＰＵは、第１電源電圧ノードＮＶＤＤと第２基準電圧ノードＮＶＲＥＦ２の間に設けられる。ＣＲ回路１３６は、電源電圧ＶＤＤが投入された後に所定期間が経過したときにスイッチＳＷＰＵをオンからオフに制御する制御信号ＣＲＱをスイッチＳＷＰＵに出力する。このようにすることで、電源電圧ＶＤＤが投入された後の所定期間においてスイッチＳＷＰＵがオンなので、第２基準電圧ノードＮＶＲＥＦ２が第１電源電圧ノードＮＶＤＤ２に接続される。言い換えれば、接続制御回路１３５は、第１電源電圧ＶＤＤが投入された後の所定期間において、第２基準電圧ノードＮＶＲＥＦ２と第１電源電圧ノードＮＶＤＤを接続する。これにより、第１電源電圧ＶＤＤが投入された後の所定期間において、第２コンパレーター１３３に入力される第２基準電圧ＶＲＥＦ２が第１電源電圧ＶＤＤとなる。そして、所定期間が経過したときにスイッチＳＷＰＵがオンからオフになるので、第２コンパレーター１３３が第２基準電圧ＶＲＥＦ２と監視対象電圧である第３電源電圧ＶＬＯＧを比較できるようになる。

このようにすることで、第３電源電圧ＶＬＯＧがオーバーシュートする等の不安定な挙動が一時的に発生しても、所定期間を経過し、第３電源電圧ＶＬＯＧが安定した後にリセットを解除することができる。これにより、相乗的にパワーオンリセット動作を適切に行うことができる。

３．本実施形態による動作例
次に、本実施形態の回路装置１００を適用した場合の動作例について説明する。図９は、バッテリーを先に接続して、本実施形態の回路装置１００を初期起動させた場合の動作例について説明する図である。図９において、先ず、第２電源電圧ＶＢＡＴが上昇し、第２電源電圧ＶＢＡＴに追従するように、第４電源電圧ＶＯＵＴと第３電源電圧ＶＬＯＧが上昇する。ただし、第４電源電圧ＶＯＵＴと第３電源電圧ＶＬＯＧの電圧値は、第２電源電圧ＶＢＡＴと同等にはならず、例えば、図９に示すように、第１動作下限電圧ＶＯＬＬと第２動作下限電圧ＶＯＬＭの間の電圧値まで低下する。第２電源電圧ラインから、Ｐ型トランジスター１１２，１１３の寄生ダイオードを介して、第２電源電圧ＶＢＡＴが供給され、第４電源電圧ＶＯＵＴとして出力されるからである。その後、Ｂ１に示すタイミングで第２パワーオンリセット回路１３０からの第２パワーオンリセット信号ＰＯＲＱ２が、リセット解除レベルであるハイレベルになる。

この場合、第１電源電圧ＶＤＤがまだ供給されていない、或いは第１電源電圧ＶＤＤが第２動作下限電圧ＶＯＬＭに達しないまま、所定回路１２０の回路全体にリセット解除がされてしまうことが問題になる。比較例に示した構成では、この問題を解決することはできない。

そこで、本実施形態の回路装置１００を適用することで、Ｂ１のタイミングで第２パワーオンリセット信号ＰＯＲＱ２がハイレベルになっても、第２動作下限電圧ＶＯＬＭ以上の電圧でリセット制御したいメモリー１２７に対してはリセット解除が行われないようになっている。その後のＢ２のタイミングで第１電源電圧ＶＤＤが上昇を開始し、第１電源電圧ＶＤＤが第２動作下限電圧ＶＯＬＭを超え、その後のＢ３のタイミングで第１パワーオンリセット信号ＰＯＲＱ１がハイレベルになる。それにより、スイッチ回路１１１がオンとなり、第４電源電圧ＶＯＵＴと第３電源電圧ＶＬＯＧが上昇するようになる。その後、第４電源電圧ＶＯＵＴは第１電源電圧ＶＤＤと等しくなり、第３電源電圧ＶＬＯＧは、レギュレーターであるＶＬＯＧ＿ＲＥＧ１５３によって、第４電源電圧ＶＯＵＴより低い電圧値に調整される。

これにより、バックアップ電源であるバッテリーを接続して回路装置１００を起動した場合であっても、リセット制御回路１２９によって、主電源である第１電源電圧が所定回路１２０の動作下限電圧に達してからリセット解除をすることができるので、適切にパワーオンリセット動作を行うことができる。

なお、第３パワーオンリセット信号ＰＯＲＱ３をハイレベルにしてメモリー１２７に入力するタイミングを、スイッチ回路１１１をオンにするタイミングより一定期間、遅延するように調整することが望ましい。このようにすることで、第３電源電圧ＶＬＯＧが第２動作下限電圧ＶＯＬＭを超えたタイミングでメモリー１２７のリセット解除を行うことができる。

図１０は、図１の比較例において、第１電源電圧ＶＤＤの電圧を低く設定して回路装置１００を初期起動させた場合の動作を説明する図である。第１電源電圧ラインから、スイッチ回路１１１の寄生ダイオード３２２を介して、第１電源電圧ＶＤＤが供給され、第４電源電圧ＶＯＵＴとして出力される。そのため、図９と同様に、第４電源電圧ＶＯＵＴと第３電源電圧ＶＬＯＧの電圧値は、第１電源電圧ＶＤＤと同等にはならず、第１動作下限電圧ＶＯＬＬと第２動作下限電圧ＶＯＬＭの間の電圧値まで低下する。この場合、Ｃ１のタイミングで第２パワーオンリセット信号ＰＯＲＱ２がハイレベルになると、第３電源電圧ＶＬＯＧが第２動作下限電圧ＶＯＬＭを超えていないにも関わらず、メモリー１２７に対してリセット解除を行う事になり、メモリー１２７に不具合が生じる可能性がある。

図１１は、本実施形態の回路装置１００に対して、第１電源電圧ＶＤＤの電圧を投入して回路装置１００を初期起動させた場合の動作を説明する図である。第１電源電圧ＶＤＤが上昇し、Ｄ１のタイミングで第１パワーオンリセット信号ＰＯＲＱ１がハイレベルとなることから、スイッチ回路１１１がオンになる。そのため、第４電源電圧ＶＯＵＴと第３電源電圧ＶＬＯＧの電圧値は、第１電源電圧ＶＤＤに追従するように上昇する。その後、第４電源電圧ＶＯＵＴは第１電源電圧ＶＤＤと等しくなり、第３電源電圧ＶＬＯＧは、レギュレーターであるＶＬＯＧ＿ＲＥＧ１５３によって、第４電源電圧ＶＯＵＴより低くなるものの、第２動作下限電圧ＶＯＬＭよりも高い電圧値を示すようになる。そして、Ｄ２に示すタイミングで第２パワーオンリセット信号ＰＯＲＱ２がハイレベルとなり、ロジック回路１２５とメモリー１２７共にリセット解除が行われる。これにより、第１電源電圧ＶＤＤを高く設定できない状況であっても、パワーオンリセット動作を適切に行うことができる。

以上に説明した本実施形態の回路装置は、第１電源電圧が供給される第１電源ラインと、第２電源電圧が供給される第２電源ラインと、第３電源ラインと、電源回路と、所定回路と、第１パワーオンリセット回路と、第２パワーオンリセット回路と、リセット制御回路と、を含む。電源回路は、第１電源ラインと第２電源ラインに接続され、第１電源電圧又は第２電源電圧について選択を行い、選択による電源電圧に基づく第３電源電圧を第３電源ラインに出力する。所定回路は、第３電源電圧により動作する。第１パワーオンリセット回路は、第１電源ラインに接続され、第１電源電圧に基づいて第１パワーオンリセット信号を出力する。第２パワーオンリセット回路は、第３電源ラインに接続され、第３電源電圧に基づいて第２パワーオンリセット信号を出力する。リセット制御回路は、第１パワーオンリセット信号及び第２パワーオンリセット信号がリセット解除レベルになったとき、所定回路の少なくとも一部の回路に出力する第３パワーオンリセット信号をリセット解除レベルにする回路装置に関係する。

このようにすることで、第１電源電圧を高く設定できない状況であっても、所定回路の一部の回路に適切な電圧値が供給されてから、当該一部の回路にリセット解除を実行することにより、パワーオンリセット回路を適切に動作させることができる。

また、所定回路は、メモリーと、メモリーからのデータに基づいて処理を行うロジック回路と、を含み、メモリーに、第３パワーオンリセット信号が入力してもよい。

このようにすることで、初期起動においてメモリーを遅めに起動したい場合において、第３パワーオンリセット信号が入力されて初めてメモリーに対してリセット解除を実行することができるので、適切にパワーオンリセット動作を実行することができる。

また、ロジック回路の動作下限電圧である第１動作下限電圧は、メモリーの動作下限電圧である第２動作下限電圧よりも低く、ロジック回路に、第２パワーオンリセット信号が入力されるようにしてもよい。

このようにすることで、下限動作電圧の低いロジック回路は第２パワーオンリセット信号に基づいてリセット解除を行い、その後に、下限動作電圧の高いメモリーに対してリセット解除を実行することができるので、適切にパワーオンリセット動作を実行することができる。

また、第１電源電圧は、外部から入力される外部電源電圧であり、第２電源電圧は、バッテリーから入力されるバッテリー電源電圧であってもよい。

このようにすることで、第１電源電圧の電圧が低下しても第２電源電圧に基づいて第３電源電圧を出力できるとともに、回路装置のパワーオンリセット動作を適切に実行することができる。

また、選択に基づく電源電圧である第４電源電圧が供給される第４電源ラインを含み、電源回路は、第１電源ラインと第４電源ラインとの間に設けられるスイッチ回路を含み、スイッチ回路は、第１電源ラインから第４電源ラインへ向かう方向を順方向とするダイオードを含んでもよい。

このようにすることで、スイッチ回路のオン状態とオフ状態に関わらず第１電源ライン側から第４電源ラインに電流を流すことにより所定回路等に電源供給を継続できるとともに、適切なパワーオンリセット動作を行うことができる。

また、スイッチ回路の一端は第１電源ラインに接続され、電源回路は、入力ノードがスイッチ回路の他端に接続され、出力ノードから第３電源電圧を出力するレギュレーターを含むようにしてもよい。

このようにすることで、第１電源電圧に基づいて、所望の電圧で第３電源電圧を生成することができるとともに、適切なパワーオンリセット動作を行うことができる。

また、スイッチ回路は、第１パワーオンリセット信号がリセット解除レベルになったとき、オフからオンになるようにしてもよい。

このようにすることで、第４電源電圧が第１電源電圧に等しくなるように上昇することに伴い、第３電源電圧を上昇させることができる。これにより、所定回路の各回路の動作下限電圧より高い電圧を供給してから所定回路のリセット解除を実行することができるため、適切なパワーオンリセット動作を行うことができる。

また、第１パワーオンリセット回路は、第３パワーオンリセット信号がリセット解除レベルになった後に、低消費電力モードになるようにしてもよい。

このようにすることで、適切に消費電力を抑制しつつ、適切なパワーオンリセット動作を行うことができる。

また、第１パワーオンリセット回路は、第１電源電圧が分圧された電圧を第２基準電圧として出力する第１基準電圧生成回路と、第１電源電圧が供給されて動作し、第１入力ノードに第１電源電圧が入力され、第２入力ノードに第１基準電圧が入力され、第１パワーオンリセット信号を出力ノードから出力する第１コンパレーターと、を含んでもよい。

このようにすることで、抵抗による分圧で第１基準電圧を生成することから、第１パワーオンリセット回路の応答性が向上し、第１電源電圧が速く上昇する場合でも、適切なタイミングで第１パワーオンリセット信号を出力することができるため、適切なパワーオンリセット動作を行うことができる。

また、第１コンパレーターは、カレントミラー回路と、第１トランジスターと、第２トランジスターと、第１電流源と、第２電流源を含むようにしてもよい。また、カレントミラー回路には第１電源電圧が供給されるようにしてもよい。また、第１トランジスターのドレインにカレントミラー回路が接続され、第１入力ノードが第１トランジスターのゲートノードとなるようにしてもよい。また、第２トランジスターのドレインにカレントミラー回路が接続され、第２入力ノードが第２トランジスターのゲートノードとなるようにしてもよい。また、第１電流源の一端に第１トランジスターのソース及び第２トランジスターのソースが接続されるようにしてもよい。また、第２電流源の一端に第１トランジスターのソース及び第２トランジスターのソースが接続されるようにしてもよい。また、第２電流源は、第１電源電圧が投入されたときにオンとなり、第３パワーオンリセット信号がリセット解除レベルになった後にオフとしてもよい。

このようにすることで、電流量を多く要求されない期間においては、不要な電流源をオフにすることで、低消費電力で回路装置を動作させることができる。これにより、適切に消費電力を抑制しつつ、適切なパワーオンリセット動作を行うことができる。

また、第２パワーオンリセット回路は、第２コンパレーターと、第２基準電圧生成回路と、接続制御回路を含んでもよい。また、第２コンパレーターは、第３電源電圧と第２基準電圧とを比較することで第２パワーオンリセット信号を出力してもよい。また、第２基準電圧を生成し、第２基準電圧を第２基準電圧ノードに出力してもよい。また、接続制御回路は、第１電源電圧が供給される第１電源電圧ノードと第２基準電圧ノードとの間に接続され、第１電源電圧が投入された後の所定期間において、第２基準電圧ノードと第１電源電圧ノードを接続するようにしてもよい。

このようにすることで、第３電源電圧の挙動が一時的に不安定になる場合があっても、所定期間経過後に第２パワーオンリセット信号がハイレベルとなるため、相乗的にパワーオンリセット動作を適切に行うことができる。

また、本実施形態のリアルタイムクロック装置は、回路装置と、振動子と、を含んでもよい。また、回路装置は、第１電源電圧を選択したことにより出力される電源電圧から第３電源電圧を生成するレギュレーターと、振動子を発振させることで、クロック信号を生成する発振回路と、を含めることが可能であってもよい。また、所定回路は、クロック信号に基づいて計時処理を行う計時回路を含むリアルタイムクロック装置に関係する。

このようにすることで、回路装置をリアルタイムクロック装置に適用することができる。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また、回路装置及びリアルタイムクロック装置の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…振動子、１００…回路装置、１１０…電源回路、１１１…スイッチ回路、１１２，１１３…Ｐ型トランジスター、１１４…スイッチ制御回路、１１５…第１検出回路、１１６…第２検出回路、１２０…処理回路、１２１…計時回路、１２２…温度補償回路、１２４…演算回路、１２５…ロジック回路、１２７…メモリー、１２９…リセット制御回路、１３０…第２パワーオンリセット回路、１３１…第２バイアス回路、１３２…第２基準電圧生成回路、１３３…第２コンパレーター、１３５…接続制御回路、１３６…ＣＲ回路、１３９…パワーオンリセット回路、１５０…発振回路、１５１…レギュレーターＶＯＳＣ＿ＲＥＧ、１５２…レギュレーターＶＤＤＡ＿ＲＥＧ、１５３…レギュレーターＶＬＯＧ＿ＲＥＧ、１６０…温度検出回路、１７０…インターフェース回路、１８０…メモリー、１９０…第１パワーオンリセット回路、１９１…第１バイアス回路、１９２…第１基準電圧生成回路、１９３…第１コンパレーター、１９５…カレントミラー回路、１９６…第１電流源、１９７…第２電流源、１９９…第３電流源、２００…リアルタイムクロック装置、Ｎ１…第１入力ノード、Ｎ２…第２入力ノード、ＮＶＲＥＦ１…第１基準電圧ノード、ＮＶＲＥＦ２…第２基準電圧ノード、ＳＷＰＵ…スイッチ、ＴＣ１１…第１トランジスター、ＴＣ１２…第２トランジスター、ＶＤＤ…第１電源電圧、ＶＢＡＴ…第２電源電圧、ＶＬＯＧ…第３電源電圧、ＶＯＵＴ…第４電源電圧、ＶＲＥＦ１…第１基準電圧、ＶＲＥＦ２…第２基準電圧、ＶＳＳ…グランド電圧、ＰＯＲＱ…パワーオンリセット信号、ＰＯＲＱ１…第１パワーオンリセット信号、ＰＯＲＱ２…第２パワーオンリセット信号、ＰＯＲＱ３…第３パワーオンリセット信号

Claims (11)

1. 第１電源電圧が供給される第１電源ラインと、
   第２電源電圧が供給される第２電源ラインと、
   第３電源ラインと、
   前記第１電源ラインと前記第２電源ラインに接続され、前記第１電源電圧又は前記第２電源電圧について選択を行い、前記選択による電源電圧に基づく第３電源電圧を前記第３電源ラインに出力する電源回路と、
   前記第３電源電圧により動作する所定回路と、
   前記第１電源ラインに接続され、前記第１電源電圧に基づいて第１パワーオンリセット信号を出力する第１パワーオンリセット回路と、
   前記第３電源ラインに接続され、前記第３電源電圧に基づいて第２パワーオンリセット信号を出力する第２パワーオンリセット回路と、
   前記第１パワーオンリセット信号及び前記第２パワーオンリセット信号がリセット解除レベルになったとき、前記所定回路の少なくとも一部の回路に出力する第３パワーオンリセット信号をリセット解除レベルにするリセット制御回路と、
   を含むことを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記所定回路は、
   メモリーと、
   前記メモリーからのデータに基づいて処理を行うロジック回路と、
   を含み、
   前記メモリーに、前記第３パワーオンリセット信号が入力されることを特徴とする回路装置。
3. 請求項２に記載の回路装置において、
   前記ロジック回路の動作下限電圧である第１動作下限電圧は、前記メモリーの動作下限電圧である第２動作下限電圧よりも低く、
   前記ロジック回路に、前記第２パワーオンリセット信号が入力されることを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記第１電源電圧は、外部から入力される外部電源電圧であり、
   前記第２電源電圧は、バッテリーから入力されるバッテリー電源電圧であることを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記選択に基づく電源電圧である第４電源電圧が供給される第４電源ラインを含み、
   前記電源回路は、前記第１電源ラインと前記第４電源ラインとの間に設けられるスイッチ回路を含み、
   前記スイッチ回路は、前記第１電源ラインから前記第４電源ラインへ向かう方向を順方向とするダイオードを含むことを特徴とする回路装置。
6. 請求項５に記載の回路装置において、
   前記スイッチ回路の一端は前記第１電源ラインに接続され、
   前記電源回路は、入力ノードが前記スイッチ回路の他端に接続され、出力ノードから前記第３電源電圧を出力するレギュレーターを含むことを特徴とする回路装置。
7. 請求項５又は６に記載の回路装置において、
   前記スイッチ回路は、前記第１パワーオンリセット信号がリセット解除レベルになったとき、オフからオンになることを特徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載の回路装置において、
   前記第１パワーオンリセット回路は、前記第３パワーオンリセット信号がリセット解除レベルになった後に、低消費電力モードになることを特徴とする回路装置。
9. 請求項１乃至７のいずれか一項に記載の回路装置において、
   前記第１パワーオンリセット回路は、
   前記第１電源電圧が分圧された電圧を第１基準電圧として出力する第１基準電圧生成回路と、
   前記第１電源電圧が供給されて動作し、第１入力ノードに前記第１電源電圧が入力され、第２入力ノードに前記第１基準電圧が入力され、前記第１パワーオンリセット信号を出力ノードから出力する第１コンパレーターと、
   を含むことを特徴とする回路装置。
10. 請求項９に記載の回路装置において、
    前記第１コンパレーターは、
    前記第１電源電圧が供給されるカレントミラー回路と、
    前記カレントミラー回路にドレインが接続され、前記第１入力ノードがゲートノードとなる第１トランジスターと、
    前記カレントミラー回路にドレインが接続され、前記第２入力ノードがゲートノードとなる第２トランジスターと、
    前記第１トランジスターのソース及び前記第２トランジスターのソースに一端が接続される第１電流源と、
    前記第１トランジスターの前記ソース及び前記第２トランジスターの前記ソースに一端が接続される第２電流源と、
    を含み、
    前記第２電流源は、前記第１電源電圧が投入されたときオンとなり、前記第３パワーオンリセット信号がリセット解除レベルになった後にオフとなることを特徴とする回路装置。
11. 請求項１乃至１０のいずれか一項に記載の回路装置と、
    振動子と、
    を含み、
    前記回路装置は、
    前記第１電源電圧を選択したことにより出力される電源電圧から前記第３電源電圧を生成するレギュレーターと、
    前記振動子を発振させることで、クロック信号を生成する発振回路と、
    を含み、
    前記所定回路は、前記クロック信号に基づいて計時処理を行う計時回路を含むことを特徴とするリアルタイムクロック装置。

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