[go: up one dir, main page]

JP7391741B2 - 構造体 - Google Patents

構造体 Download PDF

Info

Publication number
JP7391741B2
JP7391741B2 JP2020050534A JP2020050534A JP7391741B2 JP 7391741 B2 JP7391741 B2 JP 7391741B2 JP 2020050534 A JP2020050534 A JP 2020050534A JP 2020050534 A JP2020050534 A JP 2020050534A JP 7391741 B2 JP7391741 B2 JP 7391741B2
Authority
JP
Japan
Prior art keywords
region
layer
substrate
conductive
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020050534A
Other languages
English (en)
Other versions
JP2021150552A (ja
Inventor
光雄 佐野
進 小幡
和人 樋口
一生 下川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2020050534A priority Critical patent/JP7391741B2/ja
Priority to US17/202,022 priority patent/US11588059B2/en
Publication of JP2021150552A publication Critical patent/JP2021150552A/ja
Application granted granted Critical
Publication of JP7391741B2 publication Critical patent/JP7391741B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/045—Manufacture or treatment of capacitors having potential barriers, e.g. varactors
    • H10D1/047—Manufacture or treatment of capacitors having potential barriers, e.g. varactors of conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
    • H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Weting (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)

Description

本発明の実施形態は、構造体に関する。
ＭａｃＥｔｃｈ（Metal-Assisted Chemical Etching）法は、貴金属を触媒として用いて、半導体表面をエッチングする方法である。ＭａｃＥｔｃｈ法によれば、例えば、高アスペクト比の凹部を半導体基板に形成することができる。
特表２０１３－５２７１０３号公報 特開２０１１－１０１００９号公報
本発明が解決しようとする課題は、面内方向へのエッチングの進行を抑制可能とすることである。
一側面によれば、半導体材料を含んだ導電基板と絶縁層とを備え、前記導電基板の一主面は、第１領域と、前記第１領域に隣接し、前記第１領域と比較して高さがより低い第２領域とを含み、前記第１領域には、底部の位置が前記第２領域と比較してより低い１以上の凹部が設けられ、前記導電基板のうち前記主面側の表面領域は、前記１以上の凹部と前記第２領域との間の位置に多孔質構造を含み、前記主面に１以上の溝が設けられ、前記第２領域は、前記１以上の溝の底部であり、前記絶縁層は前記１以上の溝を埋め込んだ構造体が提供される。
一実施形態に係るコンデンサの上面図。 図１に示すコンデンサのＩＩ－ＩＩ線に沿った断面図。 図２に示す構造の一部を拡大して示す断面図。 図１乃至図３に示すコンデンサの製造における一工程を示す断面図。 図１乃至図３に示すコンデンサの製造における他の工程を示す断面図。 図４及び図５の工程によって得られる構造を示す断面図。 溝を省略した場合に得られる構造の一例を示す電子顕微鏡写真。 溝を省略した場合の触媒層形成工程の一例を示す断面図。 溝を省略した場合のエッチング工程の一例を示す断面図。 溝を設けた場合の触媒層形成工程の一例を示す断面図。 溝を設けた場合のエッチング工程の一例を示す断面図。 溝に採用可能な構造の一例を示す断面図。 溝に採用可能な構造の他の例を示す断面図。 溝に採用可能な構造の更に他の例を示す断面図。 溝に採用可能な構造の更に他の例を示す平面図。 溝に採用可能な構造の更に他の例を示す平面図。
以下、実施形態について、図面を参照しながら詳細に説明する。なお、同様又は類似した機能を発揮する構成要素には全ての図面を通じて同一の参照番号を付し、重複する説明は省略する。また、ここでは、構造体の一例としてコンデンサについて記載する。
図１乃至図３に、一実施形態に係るコンデンサを示す。
図１乃至図３に示すコンデンサ１は、図２及び図３に示すように、導電基板ＣＳと、導電層２０ｂと、誘電体層３０とを含んでいる。
なお、各図において、Ｘ方向は導電基板ＣＳの主面に平行な方向であり、Ｙ方向は導電基板ＣＳの主面に平行であり且つＸ方向に垂直な方向である。また、Ｚ方向は、導電基板ＣＳの厚さ方向、即ち、Ｘ方向及びＹ方向に垂直な方向である。
導電基板ＣＳは、シリコンなどの半導体材料を含んでいる。導電基板ＣＳは、少なくとも導電層２０ｂと向き合った表面が導電性を有している基板である。導電基板ＣＳは、コンデンサの下部電極としての役割を果たす。
導電基板ＣＳは、第１主面Ｓ１と、第２主面Ｓ２と、第１主面Ｓ１の縁から第２主面Ｓ２の縁まで延びた端面とを有している。ここでは、導電基板ＣＳは、扁平な略直方体形状を有している。導電基板ＣＳは、他の形状を有していてもよい。
第１主面Ｓ１、ここでは導電基板ＣＳの上面は、第１領域Ａ１と、第２領域Ａ２と、第３領域Ａ３とを含んでいる。第２領域Ａ２は、第１領域Ａ１と隣接しており、第１領域Ａ１と比較して高さがより低い。第３領域Ａ３は、第２領域Ａ２を間に挟んで第１領域Ａ１に隣り合っている。第３領域Ａ３の高さは、第１領域Ａ１の高さ又は第２領域Ａ２の高さと比較して、より低くてもよく、より高くてもよく、同じであってもよい。ここでは、一例として、第３領域Ａ３の高さは、第１領域Ａ１の高さと等しいとする。
第１主面Ｓ１には、図１乃至図３に示す溝Ｇが設けられている。ここでは、溝Ｇは、第１領域Ａ１を取り囲むように設けられている。即ち、ここでは、第１主面Ｓ１のうち、溝Ｇによって取り囲まれた領域が第１領域Ａ１であり、溝Ｇの底部が第２領域Ａ２であり、溝Ｇを間に挟んで第１領域Ａ１と隣り合った領域が第３領域Ａ３である。
第１領域Ａ１には、一方向に伸びた形状を各々が有し、幅方向に配列した複数の凹部ＴＲが設けられている。凹部ＴＲは、互いから離間している。ここでは、凹部ＴＲは、Ｙ方向に各々が伸び、Ｘ方向に配列した複数のトレンチである。
導電基板ＣＳのうち、隣り合った凹部ＴＲの一方と他方とに挟まれた部分は、凸部である。凸部は、Ｙ方向に伸びた形状を各々が有し、Ｘ方向に配列している。即ち、各第１領域Ａ１には、凸部として、Ｙ方向及びＺ方向に伸びた形状を各々が有し、Ｘ方向に配列した複数の壁部が設けられている。
なお、凹部又は凸部の「長さ方向」は、導電基板の厚さ方向に垂直な平面への凹部又は凸部の正射影の長さ方向である。
凹部ＴＲの開口部の長さは、一例によれば、１０乃至５００μｍの範囲内にあり、他の例によれば、５０乃至１００μｍの範囲内にある。
凹部ＴＲの開口部の幅、即ち、幅方向に隣り合った凸部間の距離は、０．３μｍ以上であることが好ましい。この幅又は距離を小さくすると、より大きな電気容量を達成できる。但し、この幅又は距離を小さくすると、凹部ＴＲ内に、誘電体層３０と導電層２０ｂとを含んだ積層構造を形成することが難しくなる。
凹部ＴＲの深さＤ１又は凸部の高さは、一例によれば、１０乃至３００μｍの範囲内にあり、他の例によれば、５０乃至１００μｍの範囲内にある。
幅方向に隣り合った凹部ＴＲ間の距離、即ち、凸部の厚さは、０．１μｍ以上であることが好ましい。この距離又は厚さを小さくすると、より大きな電気容量を達成できる。但し、この距離又は厚さを小さくすると、凸部の破損を生じ易くなる。
なお、ここでは、凹部ＴＲの長さ方向に垂直な断面は矩形状である。これら断面は矩形状でなくてもよい。例えば、これら断面は、先細りした形状を有していてもよい。
導電基板ＣＳは、図２に示すように、基板１０と導電層２０ａとを含んでいる。なお、図３では、導電基板ＣＳは、基板１０と導電層２０ａとを区別せずに描いている。
基板１０は、導電基板ＣＳと同様の形状を有している。基板１０は、半導体材料を含んだ基板、例えば、半導体基板である。基板１０は、シリコン基板などのシリコンを含んだ基板であることが好ましい。そのような基板は、半導体プロセスを利用した加工が可能である。
導電層２０ａは、基板１０上に設けられている。導電層２０ａは、例えば、導電性を高めるために不純物がドーピングされたポリシリコン、又は、モリブデン、アルミニウム、金、タングステン、白金、ニッケル及び銅などの金属若しくは合金からなる。導電層２０ａは、単層構造を有していてもよく、多層構造を有していてもよい。
導電層２０ａの厚さは、０．０５μｍ乃至１μｍの範囲内にあることが好ましく、０．１μｍ乃至０．３μｍの範囲内にあることがより好ましい。導電層２０ａが薄いと、導電層２０ａに不連続部を生じるか、又は、導電層２０ａのシート抵抗が過剰に大きくなる可能性がある。導電層２０ａを厚くすると、製造コストが増加する。
ここでは、一例として、基板１０はシリコン基板などの半導体基板であり、導電層２０ａは、半導体基板の表面領域に不純物を高濃度にドーピングした高濃度ドーピング層であるとする。この場合、凸部は、十分に薄ければ、それらの全体が不純物で高濃度にドーピングされ得る。
また、基板１０の導電率が高い場合には、導電層２０ａを省略し、基板１０を導電基板ＣＳとして用いてもよい。例えば、基板１０が、Ｐ型又はＮ型の不純物がドープされた半導体からなる半導体基板又は金属基板である場合、導電層２０ａは省略することができる。この場合、基板１０の少なくとも表面領域、例えば、基板１０の全体が導電層２０ａの役割を果たす。
図３に示すように、導電基板ＣＳのうち第１主面Ｓ１側の表面領域は、凹部ＴＲと第２領域Ａ２との間の位置に多孔質構造を含んでいる。この多孔質構造は、複数の孔が基板１０の表面領域に形成している構造である。これら孔の多くは、例えば、凹部ＴＲの側壁から、基板１０の厚さ方向に対して略垂直な方向へ伸びている。これら孔は、溝Ｇの側壁に到達していてもよく、到達していなくてもよい。多孔質構造は、導電基板ＣＳの厚さ方向の寸法が、一例によれば１００乃至１０００００ｎｍの範囲内にあり、他の例によれば５０乃至５００００ｎｍの範囲内にある。
導電層２０ａは、多孔質構造に対してコンフォーマルであってもよく、これら孔を完全に埋め込んでいてもよい。即ち、基板１０のうち第１主面Ｓ１側の表面領域が、凹部ＴＲと第２領域Ａ２との間の位置で多孔質であれば、導電基板ＣＳは、その位置で多孔質であってもよく、多孔質でなくてもよい。
導電層２０ｂは、コンデンサの上部電極としての役割を果たす。導電層２０ｂは、第１領域Ａ１上に設けられており、凹部ＴＲの側壁及び底面を覆っている。
導電層２０ｂは、例えば、導電性を高めるために不純物がドーピングされたポリシリコン、又は、モリブデン、アルミニウム、金、タングステン、白金、ニッケル及び銅などの金属若しくは合金からなる。導電層２０ｂは、単層構造を有していてもよく、多層構造を有していてもよい。
導電層２０ｂの厚さは、０．０５μｍ乃至１μｍの範囲内にあることが好ましく、０．１μｍ乃至０．３μｍの範囲内にあることがより好ましい。導電層２０ｂが薄いと、導電層２０ｂに不連続部を生じるか、又は、導電層２０ｂのシート抵抗が過剰に大きくなる可能性がある。導電層２０ｂが厚いと、導電層２０ａ及び誘電体層３０を十分な厚さに形成することが難しい場合がある。
なお、図２及び図３では、導電層２０ｂは、凹部ＴＲが、導電層２０ｂと誘電体層３０とによって完全に埋め込まれるように設けられている。導電層２０ｂは、導電基板ＣＳの表面に対してコンフォーマルな層であってもよい。即ち、導電層２０ｂは、略均一な厚さを有する層であってもよい。この場合、凹部ＴＲは、導電層２０ｂと誘電体層３０とによって完全には埋め込まれない。
誘電体層３０は、導電基板ＣＳと導電層２０ｂとの間に介在している。誘電体層３０は、導電基板ＣＳの表面に対してコンフォーマルな層である。誘電体層３０は、導電基板ＣＳと導電層２０ｂとを互いから電気的に絶縁している。
誘電体層３０は、例えば、有機誘電体又は無機誘電体からなる。有機誘電体としては、例えば、ポリイミドを使用することができる。無機誘電体としては、強誘電体も用いることができるが、例えば、シリコン窒化物、シリコン酸化物、シリコン酸窒化物、チタン酸化物、及びタンタル酸化物などの常誘電体が好ましい。これらの常誘電体は、温度による誘電率の変化が小さい。そのため、常誘電体を誘電体層３０に使用すると、コンデンサ１の耐熱性を高めることができる。
誘電体層３０の厚さは、０．００５μｍ乃至０．５μｍの範囲内にあることが好ましく、０．０１μｍ乃至０．１μｍの範囲内にあることがより好ましい。誘電体層３０が薄いと、誘電体層３０に不連続部を生じ、導電基板ＣＳと導電層２０ｂとが短絡する可能性がある。また、誘電体層３０を薄くすると、例え短絡していなくても耐圧が低くなり、電圧を印加した際に短絡する可能性が高まる。誘電体層３０を厚くすると、耐圧は高くなるが電気容量が小さくなる。
誘電体層３０は、第３領域Ａ３の位置で、第１領域Ａ１及び第２領域Ａ２を取り囲むように開口している。即ち、誘電体層３０は、この位置で、導電層２０ａを露出させている。ここでは、誘電体層３０のうち、第１主面Ｓ１上に設けられた部分は、枠形状に開口している。
このコンデンサ１は、絶縁層６０と、第１内部電極７０ａと、第２内部電極７０ｂと、第１外部電極７０ｃと、第２外部電極７０ｄとを更に含んでいる。
第１内部電極７０ａは、第１領域Ａ１上に設けられている。第１内部電極７０ａは、導電層２０ｂと電気的に接続されている。ここでは、第１内部電極７０ａは、第１主面Ｓ１の中央に位置した矩形状の電極である。
第２内部電極７０ｂは、第３領域Ａ３上に設けられている。第２内部電極７０ｂは、誘電体層３０に設けられた開口の位置で、導電基板ＣＳと接触している。これにより、第２内部電極７０ｂは、導電基板ＣＳへ電気的に接続されている。ここでは、第２内部電極７０ｂは、第１内部電極７０ａを取り囲むように配置された枠形状の電極である。
第１内部電極７０ａ及び第２内部電極７０ｂは、単層構造を有していてもよく、多層構造を有していてもよい。第１内部電極７０ａ及び第２内部電極７０ｂを構成している各層は、例えば、モリブデン、アルミニウム、金、タングステン、白金、銅、ニッケル、及びそれらの１以上を含んだ合金などの金属からなる。
絶縁層６０は、導電層２０ｂ及び誘電体層３０のうち第１主面Ｓ１上に位置した部分と、第１内部電極７０ａと、第２内部電極７０ｂとを覆っている。絶縁層６０は、第１内部電極７０ａの一部の位置と、第２内部電極７０ｂの一部の位置とで、部分的に開口している。
絶縁層６０は、単層構造を有していてもよく、多層構造を有していてもよい。絶縁層６０を構成している各層は、例えば、シリコン窒化物及びシリコン酸化物などの無機絶縁体、又は、ポリイミド及びノボラック樹脂などの有機絶縁体からなる。
第１外部電極７０ｃは、絶縁層６０上に設けられている。第１外部電極７０ｃは、絶縁層６０に設けられた１以上の開口の位置で、第１内部電極７０ａと接触している。これにより、第１外部電極７０ｃは、第１内部電極７０ａに電気的に接続されている。なお、図１において、領域７０Ｒ１は、第１外部電極７０ｃと第１内部電極７０ａとが接触している領域である。
第２外部電極７０ｄは、絶縁層６０上に設けられている。第２外部電極７０ｄは、絶縁層６０に設けられた残りの開口の位置で、第２内部電極７０ｂと接触している。これにより、第２外部電極７０ｄは、第２内部電極７０ｂに電気的に接続されている。なお、図１において、領域７０Ｒ２は、第２外部電極７０ｄと第２内部電極７０ｂとが接触している領域である。
第１外部電極７０ｃは、第１金属層７０ｃ１と第２金属層７０ｃ２とを含んだ積層構造を有している。第２外部電極７０ｄは、第１金属層７０ｄ１と第２金属層７０ｄ２とを含んだ積層構造を有している。
第１金属層７０ｃ１及び７０ｄ１は、例えば、銅からなる。第２金属層７０ｃ２及び７０ｄ２は、それぞれ、第１金属層７０ｃ１及び７０ｄ１の上面及び端面を被覆している。第２金属層７０ｃ２及び７０ｄ２は、例えば、ニッケル又はニッケル合金層と金層との積層膜からなる。第２金属層７０ｃ２及び７０ｄ２は省略することができる。
第１外部電極７０ｃ又は第１内部電極７０ａは、それらの間の界面に隣接する位置に、バリア層を更に含んでいてもよい。また、第２外部電極７０ｄ又は第２内部電極７０ｂも、それらの間の界面に隣接する位置に、バリア層を更に含んでいてもよい。バリア層の材料としては、例えば、チタンを使用することができる。
このコンデンサ１は、例えば、以下の方法により製造する。以下、図４乃至図６を参照しながら、コンデンサ１の製造方法の一例を説明する。
この方法では、先ず、図４に示す基板１０を準備する。ここでは、一例として、基板１０は単結晶シリコンウェハであるとする。単結晶シリコンウェハの面方位は特に問わないが、本例では、一主面が（１００）面であるシリコンウェハを用いる。基板１０としては、一主面が（１１０）面であるシリコンウェハを用いることもできる。
次に、ＭａｃＥｔｃｈ（Metal-Assisted Chemical Etching）により、基板１０に凹部を形成する。
即ち、先ず、図４に示すように、基板１０上に、貴金属を各々が含んだ触媒層８０を形成する。触媒層８０は、それぞれ、基板１０の一方の主面（以下、第１面という）を部分的に覆うように形成する。
具体的には、先ず、基板１０の第１面上に、マスク層９０を形成する。
マスク層９０は、凹部ＴＲに対応した位置で開口している。マスク層９０は、第１面のうちマスク層９０によって覆われた部分が、後述する貴金属と接触するのを防止する。
マスク層９０の材料としては、例えば、ポリイミド、フッ素樹脂、フェノール樹脂、アクリル樹脂、及びノボラック樹脂などの有機材料や、酸化シリコン及び窒化シリコンなどの無機材料が挙げられる。
マスク層９０は、例えば、既存の半導体プロセスによって形成することができる。有機材料からなるマスク層９０は、例えば、フォトリソグラフィによって形成することができる。無機材料からなるマスク層９０は、例えば、気相堆積法による無機材料層の成膜と、フォトリソグラフィによるマスクの形成と、エッチングによる無機材料層のパターニングとによって成形することができる。或いは、無機材料からなるマスク層９０は、基板１０の表面領域の酸化又は窒化と、フォトリソグラフィによるマスク形成と、エッチングによる酸化物又は窒化物層のパターニングとによって形成することができる。マスク層９０は、省略可能である。
次に、第１面のうちマスク層９０によって覆われていない領域上に、触媒層８０を形成する。触媒層８０は、例えば、貴金属を含んだ不連続層である。ここでは、一例として、触媒層８０は、貴金属を含んだ触媒粒子８１からなる粒状層であるとする。
貴金属は、例えば、金、銀、白金、ロジウム、パラジウム、及びルテニウムの１以上である。触媒層８０及び触媒粒子８１は、チタンなどの貴金属以外の金属を更に含んでいてもよい。
触媒層８０は、例えば、電解めっき、還元めっき、又は置換めっきによって形成することができる。触媒層８０は、貴金属粒子を含む分散液の塗布、又は、蒸着及びスパッタリング等の気相堆積法を用いて形成してもよい。これら手法の中でも、置換めっきは、第１面のうちマスク層９０によって覆われていない領域に、貴金属を直接的且つ一様に析出させることができるため特に好ましい。
次に、貴金属の触媒としての作用のもとで基板１０をエッチングして、第１面に凹部を形成する。
具体的には、図５に示すように、基板１０をエッチング剤１００でエッチングする。例えば、基板１０を液状のエッチング剤１００に浸漬させて、エッチング剤１００を基板１０と接触させる。
エッチング剤１００は、酸化剤と弗化水素とを含んでいる。
エッチング剤１００における弗化水素の濃度は、１ｍｏｌ/Ｌ乃至２０ｍｏｌ/Ｌの範囲内にあることが好ましく、５ｍｏｌ/Ｌ乃至１０ｍｏｌ/Ｌの範囲内にあることがより好ましく、３ｍｏｌ/Ｌ乃至７ｍｏｌ/Ｌの範囲内にあることが更に好ましい。弗化水素濃度が低い場合、高いエッチングレートを達成することが難しい。弗化水素濃度が高い場合、過剰なサイドエッチングを生じる可能性がある。
酸化剤は、例えば、過酸化水素、硝酸、ＡｇＮＯ３、ＫＡｕＣｌ４、ＨＡｕＣｌ４、Ｋ２ＰｔＣｌ６、Ｈ２ＰｔＣｌ６、Ｆｅ（ＮＯ３）３、Ｎｉ（ＮＯ３）２、Ｍｇ（ＮＯ３）２、Ｎａ２Ｓ２Ｏ８、Ｋ２Ｓ２Ｏ８、ＫＭｎＯ４及びＫ２Ｃｒ２Ｏ７から選択することができる。有害な副生成物が発生せず、半導体素子の汚染も生じないことから、酸化剤としては過酸化水素が好ましい。
エッチング剤１００における酸化剤の濃度は、０．２ｍｏｌ/Ｌ乃至８ｍｏｌ/Ｌの範囲内にあることが好ましく、２ｍｏｌ/Ｌ乃至４ｍｏｌ/Ｌの範囲内にあることがより好ましく、３ｍｏｌ/Ｌ乃至４ｍｏｌ/Ｌの範囲内にあることが更に好ましい。
エッチング剤１００は、緩衝剤を更に含んでいてもよい。緩衝剤は、例えば、弗化アンモニウム及びアンモニアの少なくとも一方を含んでいる。一例によれば、緩衝剤は、弗化アンモニウムである。他の例によれば、緩衝剤は、弗化アンモニウムとアンモニアとの混合物である。
エッチング剤１００は、水などの他の成分を更に含んでいてもよい。
このようなエッチング剤１００を使用した場合、基板１０のうち触媒粒子８１と近接している領域においてのみ、基板１０の材料、ここではシリコンが酸化される。そして、これによって生じた酸化物は、弗化水素酸により溶解除去される。そのため、触媒粒子８１と近接している部分のみが選択的にエッチングされる。
触媒粒子８１は、エッチングの進行とともに、基板１０の他方の主面（以下、第２面という）へ向けて移動し、そこで上記と同様のエッチングが行われる。その結果、図５に示すように、触媒層８０の位置では、第１面から第２面へ向けて、第１面に対して垂直な方向にエッチングが進む。
このようにして、図６に示す凹部ＴＲを第１面に形成する。
その後、マスク層９０及び触媒層８０を基板１０から除去する。
次に、基板１０上に、図２に示す導電層２０ａを形成して、導電基板ＣＳを得る。導電層２０ａは、例えば、基板１０の表面領域へ不純物を高濃度にドーピングすることにより形成することができる。ポリシリコンからなる導電層２０ａは、例えば、ＬＰＣＶＤ（low pressure chemical vapor deposition）によって形成することができる。金属からなる導電層２０ａは、例えば、電解めっき、還元めっき、又は置換めっきによって形成することができる。
めっき液は、被めっき金属の塩を含んだ液体である。めっき液としては、硫酸銅五水和物と硫酸とを含んだ硫酸銅めっき液、ピロリン酸銅とピロリン酸カリウムとを含んだピロリン酸銅めっき液、及び、スルファミン酸ニッケルと硼素とを含んだスルファミン酸ニッケルめっき液などの一般的なめっき液を使用することができる。
導電層２０ａは、被めっき金属の塩と界面活性剤と超臨界又は亜臨界状態の二酸化炭素とを含んだめっき液を用いためっき法により形成することが好ましい。このめっき法では、界面活性剤は、超臨界二酸化炭素からなる粒子と、被めっき金属の塩を含んだ溶液からなる連続相との間に介在させる。即ち、めっき液中で、界面活性剤にミセルを形成させ、超臨界二酸化炭素はこれらミセルに取り込ませる。
通常のめっき法では、凹部の底部近傍への被めっき金属の供給が不十分となることがある。これは、凹部の深さＤと幅又は径Ｗとの比Ｄ／Ｗが大きい場合に、特に顕著である。
超臨界二酸化炭素を取り込んだミセルは、狭い隙間にも容易に入り込むことができる。そして、これらミセルの移動に伴い、被めっき金属の塩を含んだ溶液も移動する。それ故、被めっき金属の塩と界面活性剤と超臨界又は亜臨界状態の二酸化炭素とを含んだめっき液を用いためっき法によれば、厚さが均一な導電層２０ａを容易に形成することができる。
次に、導電層２０ａ上に、誘電体層３０を形成する。誘電体層３０は、例えば、ＣＶＤ（chemical vapor deposition）によって形成することができる。或いは、誘電体層３０は、導電層２０ａの表面を、酸化、窒化、又は酸窒化することにより形成することができる。
次いで、誘電体層３０上に、導電層２０ｂを形成する。導電層２０ｂとしては、例えば、ポリシリコン又は金属からなる導電層を形成する。そのような導電層２０ｂは、例えば、導電層２０ａについて上述したのと同様の方法により形成することができる。
次に、誘電体層３０に、開口部を形成する。開口部は、第３領域Ａ３の位置に形成する。ここでは、誘電体層３０のうち第１主面Ｓ１上に位置した部分を、枠形状に開口させる。この開口部は、例えば、フォトリソグラフィによるマスクの形成と、エッチングによるパターニングとによって形成することができる。
次いで、金属層を成膜し、これをパターニングして、第１内部電極７０ａ及び第２内部電極７０ｂを得る。第１内部電極７０ａ及び第２内部電極７０ｂは、例えば、スパッタリングやめっきによる成膜と、フォトリソグラフィとの組み合わせにより形成することができる。
その後、絶縁層６０を形成する。絶縁層６０は、第１内部電極７０ａの一部及び第２内部電極７０ｂの一部に対応した位置で開口させる。絶縁層６０は、例えば、ＣＶＤによる成膜と、フォトリソグラフィとの組み合わせにより形成することができる。
次に、絶縁層６０上に、第１外部電極７０ｃ及び第２外部電極７０ｄを形成する。具体的には、先ず、第１金属層７０ｃ１及び７０ｄ１を形成する。次に、第２金属層７０ｃ２及び７０ｄ２を形成する。第１金属層７０ｃ１及び７０ｄ１並びに第２金属層７０ｃ２及び７０ｄ２は、例えば、スパッタリングやめっきによる成膜と、フォトリソグラフィとの組み合わせにより形成することができる。
その後、このようにして得られた構造をダイシングする。以上のようにして、図１乃至図３に示すコンデンサ１を得る。
このコンデンサ１では、第１主面Ｓ１に凹部ＴＲを設け、誘電体層３０と導電層２０ｂとを含んだ積層構造は、第１主面Ｓ１だけでなく、凹部ＴＲ内にも設けている。それ故、このコンデンサ１は、大きな電気容量を達成し得る。
また、このコンデンサ１について上述した構造を採用すると、ＭａｃＥｔｃｈにおいて、面内方向へエッチングが進行するのを抑制することができる。それ故、この構造は、導電層２０ｂと第２内部電極７０ｂとの間の短絡を生じ難い。これについて、以下に説明する。
図７は、溝を省略した場合に得られる構造の一例を示す電子顕微鏡写真である。
図７に示す構造は、基板１０としてシリコン基板を使用し、溝Ｇを形成することなしに凹部ＴＲを形成した場合に得られたものである。また、図７の写真は、基板１０の第１主面側の表面を撮影することにより得られたものである。
図７の写真において、下方の約１／３の領域は第１領域Ａ１に相当している。第１領域Ａ１では、横方向に各々が伸びた凹部ＴＲが、縦横に配列している。
その他の領域では、孔が第１領域Ａ１から伸びている。これら孔の多くは、長さ方向が、基板１０の厚さ方向に略垂直であり且つ第１領域Ａ１の輪郭に対して傾いている。そして、これら孔は、第１主面Ｓ１の近傍の領域にのみ存在している。
溝Ｇが設けられていない場合、これら孔は、凹部ＴＲの側壁から第２内部電極７０ｂの下方にまで伸びる可能性がある。それ故、この場合、導電層２０ｂと第２内部電極７０ｂとの間の短絡を生じるか、又は、短絡していなくても耐圧が低くなり、電圧を印加した際に短絡する可能性が高い。
溝Ｇを設けた場合も、図３に示すように、導電基板ＣＳのうち第１主面Ｓ１側の表面領域には、凹部ＴＲと第２領域Ａ２との間の位置に多孔質構造を生じる。しかしながら、溝Ｇが設けられているため、多孔質構造を生じさせる孔は、第３領域Ａ３の位置には生じない。このように、溝Ｇを設けることにより、面内方向へエッチングが進行するのを抑制することができる。それ故、図１乃至図３を参照しながら説明した構造は、導電層２０ｂと第２内部電極７０ｂとの間の短絡を生じ難い。
溝Ｇが面内方向へエッチングが進行するのを抑制する理由は、以下の通りであると考えられる。
図８は、溝を省略した場合の触媒層形成工程の一例を示す断面図である。図９は、溝を省略した場合のエッチング工程の一例を示す断面図である。図１０は、溝を設けた場合の触媒層形成工程の一例を示す断面図である。図１１は、溝を設けた場合のエッチング工程の一例を示す断面図である。なお、ここでは、一例として、触媒層８０は置換めっきによって形成することとする。
触媒層８０を置換めっきで形成すると、図８に示すように、基板１０の表面のうち、マスク層９０によって覆われていない領域は、マスク層９０によって覆われていない領域と比較して、高さが低くなる。即ち、基板１０の表面は、マスク層９０の開口部の位置に凹みを生じる。
この状態でＭａｃＥｔｃｈを開始すると、触媒粒子８１のうち、この凹み内であって、マスク層９０の近傍に位置したものの一部は、図９に示すように、凹みの側壁のエッチングを促進する。即ち、基板１０の厚さ方向へのエッチングだけでなく、面内方向へのエッチングも進行する。その結果、基板１０の表面領域であって、マスク層９０の下方に、先の凹みの側壁から伸びた孔を生じる。
凹部ＴＲを深く形成すると、孔の長さも長くなる。従って、溝Ｇを設けない場合、これら孔は、第２内部電極７０ｂを形成すべき領域の下方にまで伸びる可能性がある。
これに対し、図１０に示すように溝Ｇを設けると、図１１に示すように、面内方向へのエッチングを、凹部ＴＲと溝Ｇとによって挟まれた領域内に制限することができる。それ故、凹部ＴＲを深く形成しても、第２内部電極７０ｂを形成すべき領域の下方にまで孔が伸びる可能性を、大幅に低減することができる。
なお、溝Ｇを設けていれば、マスク層９０を除去した状態でエッチングを行っても、第２内部電極７０ｂを形成すべき領域の下方にまで孔が伸びる可能性を、大幅に低減することができる。また、上述したエッチングによれば、通常、基板１０の表面領域のうち、凹部ＴＲと溝Ｇとに挟まれた部分だけでなく、隣り合った凹部ＴＲに挟まれた部分も多孔質になる。
凹部ＴＲから第２領域Ａ２までの最短距離Ｄ２と凹部ＴＲの深さＤ１との比Ｄ２／Ｄ１は、１以下であることが好ましく、０．０１乃至１の範囲内にあることが好ましく、０．０５乃至０．１の範囲内にあることがより好ましい。比Ｄ２／Ｄ１が過剰に大きい場合、孔が溝Ｇまで到達しない可能性があり、溝Ｇを設ける効果が小さい。比Ｄ２／Ｄ１を過剰に小さくすると、基板１０のうち凹部ＴＲと溝Ｇとの間に挟まれた部分の強度が不十分になる可能性がある。
第１領域Ａ１から第３領域Ａ３までの距離Ｄ３、ここでは溝Ｇの幅は、１０乃至５００ｎｍの範囲内にあることが好ましく、５０乃至１００ｎｍの範囲内にあることがより好ましい。距離Ｄ３を大きくすると、面積当たりの電気容量が小さくなる。
第１領域Ａ１と第２領域Ａ２との高さの差Ｄ４、ここでは溝Ｇの深さは、１００乃至１０００００ｎｍの範囲内にあることが好ましく、１０００乃至１００００ｎｍの範囲内にあることがより好ましい。差Ｄ４を小さくすると、孔が溝Ｇの下方へ回り込む可能性が高くなる。差Ｄ４を大きくすると、溝Ｇの形成により多くの時間が必要になる。
このコンデンサ１には、様々な変形が可能である。
図１２は、溝に採用可能な構造の一例を示す断面図である。図１３は、溝に採用可能な構造の他の例を示す断面図である。図１４は、溝に採用可能な構造の更に他の例を示す断面図である。
溝Ｇの長さ方向に垂直な断面は、図１２に示すように、矩形状であってもよい。この構造は、距離Ｄ３を小さくした場合であっても、溝Ｇの下方への孔の回り込みを生じ難い。また、この構造は、形成が容易である。更に、この構造は、導電層２０ａや誘電体層３０に不連続部を生じ難い。
或いは、溝Ｇの長さ方向に垂直な断面は、図１３に示すように、順テーパ状であってもよい。この構造は、形成が特に容易である。更に、この構造は、導電層２０ａや誘電体層３０に不連続部を特に生じ難い。
或いは、溝Ｇの長さ方向に垂直な断面は、図１４に示すように、逆テーパ状であってもよい。この構造は、距離Ｄ３を小さくした場合であっても、溝Ｇの下方への孔の回り込みを特に生じ難い。
図１５は、溝に採用可能な構造の更に他の例を示す平面図である。図１６は、溝に採用可能な構造の更に他の例を示す平面図である。
図１５に示すように、第１領域Ａ１と第３領域との間には、複数の溝Ｇを、それらの幅方向に配列するように設けてもよい。この場合、それら溝Ｇの１以上は、図１５に示すように、不連続であってもよい。或いは、図１６に示すように、溝Ｇは、曲線状であってもよい。
上述したコンデンサ１では、第２内部電極７０ｂは、第１内部電極７０ａを取り囲むように配置された枠形状の電極である。第２内部電極７０ｂは、枠形状を有していなくてもよい。即ち、第２内部電極７０ｂが設けられる第３領域Ａ３は、枠形状を有していなくてもよい。この場合、溝Ｇも枠形状を有していなくてもよい。
図２及び図３に示す第３領域Ａ３は、第２領域Ａ２と高さが等しくてもよく、第２領域Ａ２よりも高さが低くてもよい。即ち、第１領域Ａ１、第２領域Ａ２及び第３領域Ａ３は、溝Ｇを形成せずに、１又は２の段差を形成していてもよい。
ここでは、構造体の一例としてコンデンサについて説明したが、コンデンサについて上述した技術は、他の構造体に適用することも可能である。
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具現化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
以下に、当初の特許請求の範囲に記載していた発明を付記する。
［１］
半導体材料を含んだ導電基板を備え、
前記導電基板の一主面は、第１領域と、前記第１領域に隣接し、前記第１領域と比較して高さがより低い第２領域とを含み、
前記第１領域には、底部の位置が前記第２領域と比較してより低い１以上の凹部が設けられ、
前記導電基板のうち前記主面側の表面領域は、前記１以上の凹部と前記第２領域との間の位置に多孔質構造を含む構造体。
［２］
前記主面に１以上の溝が設けられ、前記第２領域は、前記１以上の溝の底部である項１に記載の構造体。
［３］
前記第１領域の上方に位置した第１電極と、
前記第１電極から電気的に絶縁された第２電極と
を更に備え、
前記主面は、前記第２領域を間に挟んで前記第１領域に隣り合った第３領域を更に含み、前記第２電極は前記第３領域の上方に位置した項１又は２に記載の構造体。
［４］
前記第１領域と前記１以上の凹部の側壁及び底面とを覆い、前記第１電極に電気的に接続された導電層と、
前記導電基板と前記導電層との間に介在し、前記導電基板と前記導電層とを互いから電気的に絶縁させた誘電体層と
を更に備え、
前記導電基板は前記第２電極に電気的に接続された項３に記載の構造体。
［５］
前記１以上の凹部から前記第２領域までの最短距離Ｄ２と前記１以上の凹部の深さＤ１との比Ｄ２／Ｄ１は０．０１乃至１の範囲内にある項１乃至４の何れか１項に記載の構造体。
［６］
半導体材料を含み、一主面が、第１領域と、前記第１領域に隣接し、前記第１領域と比較して高さがより低い第２領域とを含んだ基板を準備することと、
貴金属を含んだ触媒層を、前記第２領域を被覆することなしに、前記第１領域の少なくとも一部を被覆するように形成することと、
前記触媒層の存在下、酸化剤と弗化水素とを含んだエッチング剤で、前記基板をエッチングすることと
を含んだ構造体の製造方法。
［７］
前記主面に１以上の溝が設けられ、前記第２領域は、前記１以上の溝の底部である項６に記載の構造体の製造方法。
１…コンデンサ、１０…基板、２０ａ…導電層、２０ｂ…導電層、３０…誘電体層、６０…絶縁層、７０ａ…第１内部電極、７０ｂ…第２内部電極、７０ｃ…第１外部電極、７０ｃ１…第１金属層、７０ｃ２…第２金属層、７０ｄ…第２外部電極、７０ｄ１…第１金属層、７０ｄ２…第２金属層、７０Ｒ１…領域、７０Ｒ２…領域、８０…触媒層、８１…触媒粒子、９０…マスク層、１００…エッチング剤、Ａ１…第１領域、Ａ２…第２領域、Ａ３…第３領域、ＣＳ…導電基板、Ｇ…溝、Ｓ１…第１主面、Ｓ２…第２主面、ＴＲ…凹部。

Claims (4)

  1. 半導体材料を含んだ導電基板と絶縁層とを備え、
    前記導電基板の一主面は、第１領域と、前記第１領域に隣接し、前記第１領域と比較して高さがより低い第２領域とを含み、
    前記第１領域には、底部の位置が前記第２領域と比較してより低い１以上の凹部が設けられ、
    前記導電基板のうち前記主面側の表面領域は、前記１以上の凹部と前記第２領域との間の位置に多孔質構造を含み、
    前記主面に１以上の溝が設けられ、前記第２領域は、前記１以上の溝の底部であり、
    前記絶縁層は前記１以上の溝を埋め込んだ構造体。
  2. 前記第１領域の上方に位置した第１電極と、
    前記第１電極から電気的に絶縁された第２電極と
    を更に備え、
    前記主面は、前記第２領域を間に挟んで前記第１領域に隣り合った第３領域を更に含み、前記第２電極は前記第３領域の上方に位置した請求項１に記載の構造体。
  3. 前記第１領域と前記１以上の凹部の側壁及び底面とを覆い、前記第１電極に電気的に接続された導電層と、
    前記導電基板と前記導電層との間に介在し、前記導電基板と前記導電層とを互いから電気的に絶縁させた誘電体層と
    を更に備え、
    前記導電基板は前記第２電極に電気的に接続された請求項２に記載の構造体。
  4. 前記１以上の凹部から前記第２領域までの最短距離Ｄ２と前記１以上の凹部の深さＤ１との比Ｄ２／Ｄ１は０．０１乃至１の範囲内にある請求項１乃至３の何れか１項に記載の構造体。
JP2020050534A 2020-03-23 2020-03-23 構造体 Active JP7391741B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020050534A JP7391741B2 (ja) 2020-03-23 2020-03-23 構造体
US17/202,022 US11588059B2 (en) 2020-03-23 2021-03-15 Structural body and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020050534A JP7391741B2 (ja) 2020-03-23 2020-03-23 構造体

Publications (2)

Publication Number Publication Date
JP2021150552A JP2021150552A (ja) 2021-09-27
JP7391741B2 true JP7391741B2 (ja) 2023-12-05

Family

ID=77748560

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020050534A Active JP7391741B2 (ja) 2020-03-23 2020-03-23 構造体

Country Status (2)

Country Link
US (1) US11588059B2 (ja)
JP (1) JP7391741B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023149313A1 (ja) * 2022-02-04 2023-08-10 パナソニックＩｐマネジメント株式会社 キャパシタ及びキャパシタの製造方法
CN119896064A (zh) * 2022-09-29 2025-04-25 松下知识产权经营株式会社 电容器
US20240282852A1 (en) * 2023-02-21 2024-08-22 Globalfoundries U.S. Inc. Semiconductor structure with device including at least one in-well porous region

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005044969A (ja) 2003-07-28 2005-02-17 Toshiba Corp 絶縁構造体、半導体装置、及び半導体装置の製造方法
WO2007032261A1 (ja) 2005-09-13 2007-03-22 Nec Corporation 多孔質絶縁膜の形成方法および半導体装置
JP2010129921A (ja) 2008-11-28 2010-06-10 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011199059A (ja) 2010-03-19 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法
JP2012129528A (ja) 2010-12-16 2012-07-05 Lsi Corp 浅いトレンチ分離および基板貫通ビアの集積回路設計への統合
JP2012160549A (ja) 2011-01-31 2012-08-23 Renesas Electronics Corp 半導体装置の製造方法および多孔質層の改質方法
WO2012150669A1 (ja) 2011-05-02 2012-11-08 三菱電機株式会社 シリコン基板の洗浄方法および太陽電池の製造方法
JP2013201353A (ja) 2012-03-26 2013-10-03 Renesas Electronics Corp 半導体集積回路装置の製造方法
JP2013235925A (ja) 2012-05-08 2013-11-21 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US20150091172A1 (en) 2013-10-01 2015-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Pore sealing techniques for porous low-k dielectric interconnect
WO2019021817A1 (ja) 2017-07-25 2019-01-31 株式会社村田製作所 キャパシタ
JP2019140225A (ja) 2018-02-09 2019-08-22 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法
WO2019171750A1 (ja) 2018-03-06 2019-09-12 株式会社 東芝 コンデンサ及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508542A (en) * 1994-10-28 1996-04-16 International Business Machines Corporation Porous silicon trench and capacitor structures
JP2000306858A (ja) 1999-04-23 2000-11-02 Tokin Corp 電子部品の製造方法
US6537896B1 (en) * 2001-12-04 2003-03-25 Lsi Logic Corporation Process for treating porous low k dielectric material in damascene structure to form a non-porous dielectric diffusion barrier on etched via and trench surfaces in the porous low k dielectric material
KR100964194B1 (ko) * 2003-07-18 2010-06-17 매그나칩 반도체 유한회사 반도체 소자의 절연막 형성 방법
TW200620451A (en) 2004-11-09 2006-06-16 Univ Osaka Method for forming hole in crystal substrate, and crystal substrate having hole formed by the method
US7510982B1 (en) * 2005-01-31 2009-03-31 Novellus Systems, Inc. Creation of porosity in low-k films by photo-disassociation of imbedded nanoparticles
JP4524680B2 (ja) 2006-05-11 2010-08-18 セイコーエプソン株式会社 半導体装置の製造方法、電子機器の製造方法、半導体装置および電子機器
KR101001875B1 (ko) 2006-09-30 2010-12-17 엘지이노텍 주식회사 등방성 에칭을 이용한 미세 패턴 형성방법 및 이를 이용하여 제조된 미세패턴이 형성된 반도체 기판 면상 부재
JP2010003898A (ja) 2008-06-20 2010-01-07 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
EP2545585A2 (en) 2010-03-09 2013-01-16 Board of Regents of the University of Texas System Porous and non-porous nanostructures
JP2011228340A (ja) 2010-04-15 2011-11-10 Elpida Memory Inc 半導体装置の製造方法
US9105759B2 (en) * 2013-11-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitive device and method of making the same

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005044969A (ja) 2003-07-28 2005-02-17 Toshiba Corp 絶縁構造体、半導体装置、及び半導体装置の製造方法
WO2007032261A1 (ja) 2005-09-13 2007-03-22 Nec Corporation 多孔質絶縁膜の形成方法および半導体装置
JP2010129921A (ja) 2008-11-28 2010-06-10 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011199059A (ja) 2010-03-19 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法
JP2012129528A (ja) 2010-12-16 2012-07-05 Lsi Corp 浅いトレンチ分離および基板貫通ビアの集積回路設計への統合
JP2012160549A (ja) 2011-01-31 2012-08-23 Renesas Electronics Corp 半導体装置の製造方法および多孔質層の改質方法
WO2012150669A1 (ja) 2011-05-02 2012-11-08 三菱電機株式会社 シリコン基板の洗浄方法および太陽電池の製造方法
JP2013201353A (ja) 2012-03-26 2013-10-03 Renesas Electronics Corp 半導体集積回路装置の製造方法
JP2013235925A (ja) 2012-05-08 2013-11-21 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US20150091172A1 (en) 2013-10-01 2015-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Pore sealing techniques for porous low-k dielectric interconnect
WO2019021817A1 (ja) 2017-07-25 2019-01-31 株式会社村田製作所 キャパシタ
JP2019140225A (ja) 2018-02-09 2019-08-22 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法
WO2019171750A1 (ja) 2018-03-06 2019-09-12 株式会社 東芝 コンデンサ及びその製造方法

Also Published As

Publication number Publication date
US11588059B2 (en) 2023-02-21
JP2021150552A (ja) 2021-09-27
US20210296513A1 (en) 2021-09-23

Similar Documents

Publication Publication Date Title
US11508525B2 (en) Capacitor having trenches on both surfaces
JP7317649B2 (ja) コンデンサ
US11551864B2 (en) Capacitor and capacitor module
JP7532607B2 (ja) エッチング方法
US11862667B2 (en) Capacitor
JP7391741B2 (ja) 構造体
US11901185B2 (en) Etching method
JP7434009B2 (ja) 構造体及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221012

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230111

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230712

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230718

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230914

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231122

R151 Written notification of patent or utility model registration

Ref document number: 7391741

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151