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JP7369340B2 - Thin film transistor and method for manufacturing thin film transistor - Google Patents

Thin film transistor and method for manufacturing thin film transistor Download PDF

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JP7369340B2 JP2022020413A JP2022020413A JP7369340B2 JP 7369340 B2 JP7369340 B2 JP 7369340B2 JP 2022020413 A JP2022020413 A JP 2022020413A JP 2022020413 A JP2022020413 A JP 2022020413A JP 7369340 B2 JP7369340 B2 JP 7369340B2
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Description

本開示は、半導体層を備える薄膜トランジスタ、および薄膜トランジスタの製造方法に関する。 The present disclosure relates to a thin film transistor including a semiconductor layer and a method for manufacturing the thin film transistor.

可撓性基材に形成された半導体層を備える薄膜トランジスタは、表示デバイス、携帯デバイス、イメージセンサなどの各種のデバイスに搭載される。高い電界効果移動度と低いリーク電流とを達成する半導体層は、デバイスの小型化と低消費電力化とを実現する。一方、可撓性基材を曲げるような、薄膜トランジスタに対する外部応力の印加は、半導体層の移動度を変化させる。 Thin film transistors including semiconductor layers formed on flexible base materials are mounted on various devices such as display devices, mobile devices, and image sensors. Semiconductor layers that achieve high field-effect mobility and low leakage current enable smaller devices and lower power consumption. On the other hand, applying external stress to the thin film transistor, such as bending the flexible substrate, changes the mobility of the semiconductor layer.

曲げによる移動度変化の第１抑制例は、積層方向の厚さが相対的に厚い範囲に、半導体層を配置する。例えば、ゲート絶縁層がゲート電極層を覆う。ゲート絶縁層のなかでゲート電極層に重畳する積層範囲は、ゲート絶縁層のなかでゲート電極層を覆わない単層範囲よりも、ゲート電極層の厚みの分だけ厚い。こうした積層範囲は、単層範囲よりも曲がりにくい。第１抑制例は、チャンネル幅方向に積層範囲を延ばすと共に、チャンネル幅方向の積層範囲の一部に、半導体層の全体を配置する。あるいは、第１抑制例は、チャンネル長方向に積層範囲を延ばすと共に、チャンネル長方向の積層範囲の一部に、半導体層の全体を配置する。これによって、半導体層のチャンネル幅方向の全体、あるいは金属酸化物層のチャンネル長方向の全体で半導体層の曲がりが抑制される（例えば、特許文献１、２を参照）。 A first example of suppressing mobility change due to bending is to arrange a semiconductor layer in a range where the thickness in the stacking direction is relatively thick. For example, a gate insulating layer covers the gate electrode layer. The stacked area of the gate insulating layer that overlaps the gate electrode layer is thicker by the thickness of the gate electrode layer than the single layer area of the gate insulating layer that does not cover the gate electrode layer. Such laminated areas are less prone to bending than single layer areas. In the first suppression example, the stacking range is extended in the channel width direction, and the entire semiconductor layer is arranged in a part of the stacking range in the channel width direction. Alternatively, in the first suppression example, the stacking range is extended in the channel length direction, and the entire semiconductor layer is arranged in a part of the stacking range in the channel length direction. This suppresses bending of the semiconductor layer in the entire channel width direction of the semiconductor layer or in the entire channel length direction of the metal oxide layer (see, for example, Patent Documents 1 and 2).

曲げによる移動度変化の第２抑制例は、半導体層に作用する膜応力を抑制するための補強層を備える。例えば、半導体層は、第１補強層と第２補強層との間に位置する。第１補強層は、半導体層よりも大きい面積を有し、また半導体層よりも高いヤング率を有する珪素化合物層であり、かつ半導体層の全体を支持する。第２補強層は、半導体層よりも大きい面積を有し、また半導体層よりも高いヤング率を有する珪素化合物層であり、かつ半導体層の全体を覆う。このように、第２抑制例は、引っ張り応力の作用しにくい中立面、あるいは圧縮応力の作用しにくい中立面に、半導体層を配置する。これによって、半導体層に作用する膜応力が抑制される（例えば、特許文献３を参照）。 A second example of suppressing mobility change due to bending includes a reinforcing layer for suppressing film stress acting on the semiconductor layer. For example, the semiconductor layer is located between the first reinforcing layer and the second reinforcing layer. The first reinforcing layer is a silicon compound layer having a larger area than the semiconductor layer and a higher Young's modulus than the semiconductor layer, and supports the entire semiconductor layer. The second reinforcing layer is a silicon compound layer having a larger area than the semiconductor layer and a higher Young's modulus than the semiconductor layer, and covers the entire semiconductor layer. In this way, in the second suppression example, the semiconductor layer is arranged on the neutral plane where tensile stress is less likely to act or on the neutral plane where compressive stress is less likely to act. This suppresses the film stress acting on the semiconductor layer (see, for example, Patent Document 3).

特開２０２１－７７７５１号公報JP2021-77751A 特開２０２０－０８０４３０号公報JP2020-080430A 特開２０１８－１９５８４３号公報Japanese Patent Application Publication No. 2018-195843

ところで、有機化合物層に無機化合物層を積層されたゲート絶縁層は、高い耐圧性と高い屈曲耐性との両立を実現する。一方、有機化合物層と無機化合物層との間の構造の差異は、薄膜トランジスタの内部に、様々な段差を形成し得る。 By the way, a gate insulating layer in which an inorganic compound layer is stacked on an organic compound layer achieves both high voltage resistance and high bending resistance. On the other hand, the difference in structure between the organic compound layer and the inorganic compound layer may form various steps inside the thin film transistor.

例えば、有機化合物層と無機化合物層との位置の差異、無機化合物層と半導体層との位置の差異、有機化合物層と半導体層との位置の差異は、一方の層厚に相当する段差を他方の層に形成し得る。２つの層間の寸法差異や、２つ層間の形状差異もまた、一方の層厚に相当する段差を他方の層に形成し得る。上記第１抑制例のように、有機化合物層自体が段差を有する場合、また無機化合物層自体が段差を有する場合、上述した段差は、さらに複雑化する。 For example, differences in position between an organic compound layer and an inorganic compound layer, a difference in position between an inorganic compound layer and a semiconductor layer, and a difference in position between an organic compound layer and a semiconductor layer can cause a step corresponding to the thickness of one layer to It can be formed into a layer of Dimensional differences between two layers or shape differences between two layers can also create a step in the other layer corresponding to the thickness of one layer. As in the first suppression example, when the organic compound layer itself has a step, or when the inorganic compound layer itself has a step, the above-mentioned step becomes even more complicated.

引っ張り応力や圧縮応力などの層間における内部応力の差異は、層間の段差で膜剥がれを助長する。可撓性基材の曲げによる外部応力の印加は、こうした膜剥がれをさらに促す。単純な平面を積み重ねる構造であれば、上記第２抑制例のような中立面の形成が可能ではあるが、応力の作用方向を区々なものとする段差の存在は、中立面の形成を困難にする。結果として、第１抑制例であれ、第２抑制例であれ、有機化合物層と無機化合物層との間の構造の相違が考慮されていない構成は、段差に起因した移動度変化の抑制に、依然として改善の余地を残している。 Differences in internal stress between layers, such as tensile stress and compressive stress, promote film peeling at differences in level between layers. Application of external stress due to bending of the flexible substrate further promotes such film peeling. With a structure in which simple planes are stacked, it is possible to form a neutral plane as in the second suppression example above, but the presence of steps that make the directions of stress different prevents the formation of a neutral plane. make it difficult. As a result, regardless of whether it is the first suppression example or the second suppression example, a configuration that does not take into account the structural difference between the organic compound layer and the inorganic compound layer is difficult to suppress the mobility change caused by the step. There is still room for improvement.

上記課題を解決するための薄膜トランジスタは、平坦面を備える可撓性基材と、前記平坦面上に位置する素子構造体と、を備える薄膜トランジスタである。前記素子構造体は、前記平坦面の一部に位置するゲート電極層と、前記平坦面の他部に位置して前記平坦面に追従する平坦部と、前記ゲート電極層を覆って前記平坦部から隆起する段差部と、を備え、有機原子団を含む第１ゲート絶縁層と、前記段差部の上面内に位置する、無機化合物である第２ゲート絶縁層と、前記第２ゲート絶縁層の上面内に位置する、酸化物半導体である半導体層と、前記半導体層の第１端部に接続されるソース電極層と、前記半導体層の第２端部に接続されるドレイン電極層と、を備える。そして、前記ソース電極層、および前記ドレイン電極層は、前記平坦部から前記半導体層まで前記段差部の端面と前記第２ゲート絶縁層の端面とに追従する段差形状を有し、前記段差部の厚さは、前記段差部の厚さＤＡと前記平坦部の厚さＤＢとは、０．３０≦ＤＢ／ＤＡ≦０．９４を満たす。 A thin film transistor for solving the above problem is a thin film transistor including a flexible base material having a flat surface and an element structure located on the flat surface. The element structure includes a gate electrode layer located on a part of the flat surface, a flat part located on another part of the flat surface and following the flat surface, and a flat part covering the gate electrode layer. a first gate insulating layer containing an organic atomic group; a second gate insulating layer made of an inorganic compound located within the upper surface of the step part; a semiconductor layer that is an oxide semiconductor located in the upper surface; a source electrode layer connected to a first end of the semiconductor layer; and a drain electrode layer connected to a second end of the semiconductor layer. Be prepared. The source electrode layer and the drain electrode layer have a stepped shape that follows an end surface of the stepped portion and an end surface of the second gate insulating layer from the flat portion to the semiconductor layer, and Regarding the thickness, the thickness DA of the stepped portion and the thickness DB of the flat portion satisfy 0.30≦DB/DA≦0.94.

上記薄膜トランジスタにおいて、１．０μｍ以下であり、前記段差部の上面において前記第２ゲート絶縁層が占める面積ＳＤと、前記第２ゲート絶縁層の上面において前記半導体層が占める面積ＳＣとは、１≦ＳＤ／ＳＣ≦９を満たしてもよい。 In the thin film transistor, the area SD occupied by the second gate insulating layer on the upper surface of the stepped portion and the area SC occupied by the semiconductor layer on the upper surface of the second gate insulating layer are 1≦1.0 μm or less. SD/SC≦9 may be satisfied.

上記薄膜トランジスタにおいて、前記段差部の厚さは、０．６μｍ以下でもよい。
上記薄膜トランジスタにおいて、前記段差部の厚さＤＡと前記平坦部の厚さＤＢとの差は、前記ゲート電極層の厚さよりも大きくてもよい。 In the above thin film transistor, the thickness of the stepped portion may be 0.6 μm or less.
In the above thin film transistor, the difference between the thickness DA of the stepped portion and the thickness DB of the flat portion may be greater than the thickness of the gate electrode layer.

上記課題を解決するための薄膜トランジスタは、平坦面を備える可撓性基材と、前記平坦面上に位置する素子構造体と、を備える薄膜トランジスタである。前記素子構造体は、前記平坦面の一部に位置するゲート電極層と、前記平坦面の他部に位置して前記平坦面に追従する平坦部と、前記ゲート電極層を覆って前記平坦部から隆起する段差部と、を備え、有機原子団を含む第１ゲート絶縁層と、前記段差部の上面内に位置する、無機化合物である第２ゲート絶縁層と、前記第２ゲート絶縁層の上面内に位置する、酸化物半導体である半導体層と、前記半導体層の第１端部に接続されるソース電極層と、前記半導体層の第２端部に接続されるドレイン電極層と、を備える。そして、前記段差部の厚さは、０．６μｍ以下であり、前記段差部の厚さＤＡと前記平坦部の厚さＤＢとは、０．３０≦ＤＢ／ＤＡ≦０．９４を満たす。 A thin film transistor for solving the above problem is a thin film transistor including a flexible base material having a flat surface and an element structure located on the flat surface. The element structure includes a gate electrode layer located on a part of the flat surface, a flat part located on another part of the flat surface and following the flat surface, and a flat part covering the gate electrode layer. a first gate insulating layer containing an organic atomic group; a second gate insulating layer made of an inorganic compound located within the upper surface of the step part; a semiconductor layer that is an oxide semiconductor located in the upper surface; a source electrode layer connected to a first end of the semiconductor layer; and a drain electrode layer connected to a second end of the semiconductor layer. Be prepared. The thickness of the stepped portion is 0.6 μm or less, and the thickness DA of the stepped portion and the thickness DB of the flat portion satisfy 0.30≦DB/DA≦0.94.

上記薄膜トランジスタにおいて、前記段差部の厚さＤＡと前記平坦部の厚さＤＢとの差は、前記ゲート電極層の厚さよりも大きく、前記段差部の上面において前記第２ゲート絶縁層が占める面積ＳＤと、前記第２ゲート絶縁層の上面において前記半導体層が占める面積ＳＣとは、１≦ＳＤ／ＳＣ≦９を満たしてもよい。 In the above thin film transistor, the difference between the thickness DA of the stepped portion and the thickness DB of the flat portion is larger than the thickness of the gate electrode layer, and the area SD occupied by the second gate insulating layer on the upper surface of the stepped portion and an area SC occupied by the semiconductor layer on the upper surface of the second gate insulating layer may satisfy 1≦SD/SC≦9.

上記薄膜トランジスタにおいて、前記無機化合物は、珪素酸化物、珪素窒化物、珪素酸窒化物からなる群から選択されるいずれか１つでもよい。
上記薄膜トランジスタにおいて、前記酸化物半導体は、インジウムを含有してもよい。 In the above thin film transistor, the inorganic compound may be any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride.
In the above thin film transistor, the oxide semiconductor may contain indium.

上記課題を解決するための薄膜トランジスタの製造方法は、可撓性基材における平坦面の一部にゲート電極層を形成すること、前記ゲート電極層を覆うように有機原子団を含む第１ゲート絶縁層を前記平坦面に形成し、これによって前記平坦面の他部に位置して前記平坦面に追従する平坦部と、前記ゲート電極層を覆って前記平坦部から隆起する段差部と、を備える第１ゲート絶縁層を形成すること、前記段差部の上面内に、無機化合物である第２ゲート絶縁層を形成すること、前記第２ゲート絶縁層の上面内に、酸化物半導体である半導体層を形成すること、前記平坦部から前記半導体層の第１端部まで前記段差部の端面と前記第２ゲート絶縁層の端面とに追従する段差形状を有するようにソース電極層を形成すること、前記平坦部から前記半導体層の第２端部まで前記段差部の端面と前記第２ゲート絶縁層の端面とに追従する段差形状を有するようにドレイン電極層を形成すること、を含む。そして、前記段差部の厚さＤＡと前記平坦部の厚さＤＢとは、０．３０≦ＤＢ／ＤＡ≦０．９４を満たす。 A method for manufacturing a thin film transistor to solve the above problems includes forming a gate electrode layer on a part of a flat surface of a flexible base material, and forming a first gate insulator containing an organic atomic group so as to cover the gate electrode layer. A layer is formed on the flat surface, thereby comprising a flat part located on another part of the flat surface and following the flat surface, and a step part that covers the gate electrode layer and protrudes from the flat part. forming a first gate insulating layer; forming a second gate insulating layer made of an inorganic compound within the upper surface of the stepped portion; and forming a semiconductor layer made of an oxide semiconductor within the upper surface of the second gate insulating layer; forming a source electrode layer so as to have a step shape that follows an end surface of the stepped portion and an end surface of the second gate insulating layer from the flat portion to the first end of the semiconductor layer; The method includes forming a drain electrode layer so as to have a step shape that follows an end surface of the step portion and an end surface of the second gate insulating layer from the flat portion to the second end portion of the semiconductor layer. The thickness DA of the stepped portion and the thickness DB of the flat portion satisfy 0.30≦DB/DA≦0.94.

上記課題を解決するための薄膜トランジスタの製造方法は、可撓性基材における平坦面の一部にゲート電極層を形成すること、前記ゲート電極層を覆うように有機原子団を含む第１ゲート絶縁層を前記平坦面に形成し、これによって前記平坦面の他部に位置して前記平坦面に追従する平坦部と、前記ゲート電極層を覆って前記平坦部から隆起する段差部と、を備える第１ゲート絶縁層を形成すること、前記段差部の上面内に、無機化合物である第２ゲート絶縁層を形成すること、前記第２ゲート絶縁層の上面内に、酸化物半導体である半導体層を形成すること、前記半導体層の第１端部に接続されるソース電極層を形成すること、前記半導体層の第２端部に接続されるドレイン電極層を形成すること、を含む。そして、前記段差部の厚さは、０．６μｍ以下であり、前記段差部の厚さＤＡと前記平坦部の厚さＤＢとは、０．３０≦ＤＢ／ＤＡ≦０．９４を満たす。 A method for manufacturing a thin film transistor to solve the above problems includes forming a gate electrode layer on a part of a flat surface of a flexible base material, and forming a first gate insulator containing an organic atomic group so as to cover the gate electrode layer. A layer is formed on the flat surface, thereby comprising a flat part located on another part of the flat surface and following the flat surface, and a step part that covers the gate electrode layer and protrudes from the flat part. forming a first gate insulating layer; forming a second gate insulating layer made of an inorganic compound within the upper surface of the stepped portion; and forming a semiconductor layer made of an oxide semiconductor within the upper surface of the second gate insulating layer; forming a source electrode layer connected to a first end of the semiconductor layer; and forming a drain electrode layer connected to a second end of the semiconductor layer. The thickness of the stepped portion is 0.6 μm or less, and the thickness DA of the stepped portion and the thickness DB of the flat portion satisfy 0.30≦DB/DA≦0.94.

上記構成によれば、可撓性基材の曲げによる薄膜トランジスタの移動度減少が抑制可能である。 According to the above configuration, it is possible to suppress a decrease in the mobility of the thin film transistor due to bending of the flexible base material.

図１は、薄膜トランジスタの平面構造を示す平面図である。FIG. 1 is a plan view showing the planar structure of a thin film transistor. 図２は、薄膜トランジスタの断面構造を示す断面図である。FIG. 2 is a cross-sectional view showing the cross-sectional structure of a thin film transistor. 図３は、実施例および比較例の移動度減少率を示す表である。FIG. 3 is a table showing the mobility reduction rates of Examples and Comparative Examples.

以下、薄膜トランジスタ、および薄膜トランジスタの製造方法の一実施形態を示す。まず、薄膜トランジスタの層構造を説明し、次に、薄膜トランジスタの製造方法を説明する。 An embodiment of a thin film transistor and a method for manufacturing the thin film transistor will be described below. First, the layer structure of a thin film transistor will be explained, and then a method for manufacturing the thin film transistor will be explained.

図１は、薄膜トランジスタが備える平面構造の一例を示す。図２は、薄膜トランジスタが備える断面構造の一例を示す。なお、図１、２は、薄膜トランジスタの層構造を説明する便宜上、各種の電極に接続される配線を割愛して示す。 FIG. 1 shows an example of a planar structure included in a thin film transistor. FIG. 2 shows an example of a cross-sectional structure of a thin film transistor. Note that in FIGS. 1 and 2, wirings connected to various electrodes are omitted for convenience of explaining the layered structure of a thin film transistor.

以下では、図２を視座として、薄膜トランジスタの構成要素における上面、および下面を記載する。また、薄膜トランジスタが備えるソースとドレインとは、薄膜トランジスタを搭載した駆動回路の動作によって定まる。そのため、薄膜トランジスタにおいて、１つの電極層がソースからドレインに機能を替えてもよく、かつ他の電極層がドレインからソースに機能を替えてもよい。薄膜トランジスタは、ボトムゲート・トップコンタクト型トランジスタである。 In the following, the upper and lower surfaces of the components of the thin film transistor will be described with reference to FIG. Further, the source and drain of a thin film transistor are determined by the operation of a drive circuit equipped with the thin film transistor. Therefore, in a thin film transistor, one electrode layer may change its function from source to drain, and another electrode layer may change its function from drain to source. A thin film transistor is a bottom gate/top contact type transistor.

［素子平面構造］
図１が示すように、薄膜トランジスタは、可撓性基材１１、ゲート電極層１２（図２を参照）、第１ゲート絶縁層２１、第２ゲート絶縁層２３、半導体層１３、ソース電極層１４、およびドレイン電極層１５を備える。ゲート電極層１２、第１ゲート絶縁層２１、第２ゲート絶縁層２３、半導体層１３、ソース電極層１４、およびドレイン電極層１５は、素子構造体の一例である。第１ゲート絶縁層２１、および第２ゲート絶縁層２３は、ゲート絶縁層の一例である。 [Element planar structure]
As shown in FIG. 1, the thin film transistor includes a flexible base material 11, a gate electrode layer 12 (see FIG. 2), a first gate insulating layer 21, a second gate insulating layer 23, a semiconductor layer 13, and a source electrode layer 14. , and a drain electrode layer 15. The gate electrode layer 12, the first gate insulating layer 21, the second gate insulating layer 23, the semiconductor layer 13, the source electrode layer 14, and the drain electrode layer 15 are examples of an element structure. The first gate insulating layer 21 and the second gate insulating layer 23 are examples of gate insulating layers.

可撓性基材１１とゲート電極層１２とは、可撓性基材１１の厚さ方向であるチャンネル深さ方向に並ぶ。ソース電極層１４とドレイン電極層１５とは、図１の横方向であるチャンネル長方向に並ぶ。チャンネル幅方向は、チャンネル長方向とチャンネル深さ方向とに直交する。 The flexible base material 11 and the gate electrode layer 12 are arranged in the channel depth direction, which is the thickness direction of the flexible base material 11. The source electrode layer 14 and the drain electrode layer 15 are arranged in the channel length direction, which is the horizontal direction in FIG. The channel width direction is perpendicular to the channel length direction and the channel depth direction.

可撓性基材１１の上面は、チャンネル長方向とチャンネル幅方向とに広がる平坦面である。可撓性基材１１の上面は、第１部分と第２部分とを備える。第１部分の面積は、第２部分の面積よりも十分に小さい。可撓性基材１１の第１部分は、ゲート電極層１２の下面と接する。第２部分は、第１ゲート絶縁層２１の下面の一部分と接する。 The upper surface of the flexible base material 11 is a flat surface that extends in the channel length direction and the channel width direction. The upper surface of the flexible base material 11 includes a first portion and a second portion. The area of the first portion is sufficiently smaller than the area of the second portion. The first portion of the flexible base material 11 is in contact with the lower surface of the gate electrode layer 12 . The second portion contacts a portion of the lower surface of the first gate insulating layer 21 .

第１ゲート絶縁層２１は、ゲート電極層１２の上面、およびゲート電極層１２の端面に接する。第１ゲート絶縁層２１は、可撓性基材１１の上面の一部分を覆ってもよいし、可撓性基材１１の上面の全体を覆ってもよい。 The first gate insulating layer 21 is in contact with the upper surface of the gate electrode layer 12 and the end surface of the gate electrode layer 12 . The first gate insulating layer 21 may cover a portion of the upper surface of the flexible base material 11 or may cover the entire upper surface of the flexible base material 11.

第１ゲート絶縁層２１は、可撓性基材１１の上面に接する平坦部を備える。第１ゲート絶縁層２１の平坦部における上面は、可撓性基材１１の平坦面に追従する。第１ゲート絶縁層２１は、さらに段差部２２を備える。段差部２２は、第１ゲート絶縁層２１の平坦部に囲まれている。段差部２２は、ゲート電極層１２の上面、およびゲート電極層１２の端面を覆い、段差部２２に隣接する平坦部から隆起する。段差部２２は、平坦部の上面に対して直交する面を介して平坦部から急峻に隆起してもよいし、平坦部の上面に対する斜面を介して平坦部から緩やかに隆起してもよい。段差部２２の上面は、可撓性基材１１の平坦面に追従する。 The first gate insulating layer 21 includes a flat portion that is in contact with the upper surface of the flexible base material 11 . The upper surface of the flat portion of the first gate insulating layer 21 follows the flat surface of the flexible base material 11 . The first gate insulating layer 21 further includes a stepped portion 22 . The step portion 22 is surrounded by a flat portion of the first gate insulating layer 21 . The step portion 22 covers the upper surface of the gate electrode layer 12 and the end surface of the gate electrode layer 12 and protrudes from the flat portion adjacent to the step portion 22 . The stepped portion 22 may rise steeply from the flat portion via a surface perpendicular to the upper surface of the flat portion, or may rise gently from the flat portion via a slope relative to the upper surface of the flat portion. The upper surface of the stepped portion 22 follows the flat surface of the flexible base material 11.

第１ゲート絶縁層２１の上面と対向する視点から見た各層の外形は、当該層の平面形状である。段差部２２の平面形状は、例えば矩形状を有する。段差部２２の平面形状は、ゲート電極層１２の平面形状に追従してもよいし、ゲート電極層１２の平面形状とは異なってもよい。段差部２２の平面形状は、ゲート電極層１２に接続された配線の平面形状に追従する部分を備える形状でもよいし、配線の平面形状に追従する部分を備えなくてもよい。 The outer shape of each layer viewed from a viewpoint facing the upper surface of the first gate insulating layer 21 is the planar shape of the layer. The planar shape of the stepped portion 22 is, for example, rectangular. The planar shape of the stepped portion 22 may follow the planar shape of the gate electrode layer 12 or may be different from the planar shape of the gate electrode layer 12. The planar shape of the stepped portion 22 may include a portion that follows the planar shape of the wiring connected to the gate electrode layer 12, or may not include a portion that follows the planar shape of the wiring.

第２ゲート絶縁層２３の下面は、段差部２２の上面に接する。第２ゲート絶縁層２３は、チャンネル深さ方向において、第２ゲート絶縁層２３とゲート電極層１２とが第１ゲート絶縁層２１を挟むように、ゲート電極層１２の上面を覆う。第１ゲート絶縁層２１の上面と対向する視点から見て、第２ゲート絶縁層２３は、段差部２２の上面内に位置する。第１ゲート絶縁層２１の上面と対向する視点から見て、第２ゲート絶縁層２３の端面は、段差部２２の端面よりも内側に位置してもよいし、段差部２２の端面と一致してもよい。第２ゲート絶縁層２３の平面形状は、段差部２２の平面形状に追従してもよいし、段差部２２の平面形状とは異なってもよい。 The lower surface of the second gate insulating layer 23 is in contact with the upper surface of the stepped portion 22 . The second gate insulating layer 23 covers the upper surface of the gate electrode layer 12 such that the first gate insulating layer 21 is sandwiched between the second gate insulating layer 23 and the gate electrode layer 12 in the channel depth direction. The second gate insulating layer 23 is located within the top surface of the stepped portion 22 when viewed from a viewpoint facing the top surface of the first gate insulating layer 21 . When viewed from a viewpoint facing the upper surface of the first gate insulating layer 21 , the end surface of the second gate insulating layer 23 may be located inside the end surface of the stepped portion 22 or may be aligned with the end surface of the stepped portion 22 . It's okay. The planar shape of the second gate insulating layer 23 may follow the planar shape of the stepped portion 22, or may be different from the planar shape of the stepped portion 22.

半導体層１３の下面は、第２ゲート絶縁層２３の上面に接する。半導体層１３は、チャンネル深さ方向において、半導体層１３とゲート電極層１２とが第１ゲート絶縁層２１と第２ゲート絶縁層２３とを挟むように、ゲート電極層１２の上面を覆う。第１ゲート絶縁層２１の上面と対向する視点から見て、半導体層１３は、段差部２２の上面内、かつ第２ゲート絶縁層２３の上面内に位置する。第１ゲート絶縁層２１の上面と対向する視点から見て、半導体層１３の端面は、第２ゲート絶縁層２３の端面よりも内側に位置してもよいし、第２ゲート絶縁層２３の端面と一致してもよい。第２ゲート絶縁層２３の平面形状は、第２ゲート絶縁層２３の平面形状に追従してもよいし、第２ゲート絶縁層２３の平面形状とは異なってもよい。 The lower surface of the semiconductor layer 13 is in contact with the upper surface of the second gate insulating layer 23 . The semiconductor layer 13 covers the upper surface of the gate electrode layer 12 such that the semiconductor layer 13 and the gate electrode layer 12 sandwich the first gate insulating layer 21 and the second gate insulating layer 23 in the channel depth direction. When viewed from a viewpoint facing the top surface of the first gate insulating layer 21 , the semiconductor layer 13 is located within the top surface of the stepped portion 22 and within the top surface of the second gate insulating layer 23 . When viewed from a viewpoint facing the upper surface of the first gate insulating layer 21 , the end surface of the semiconductor layer 13 may be located inside the end surface of the second gate insulating layer 23 , or the end surface of the second gate insulating layer 23 may be located inside the end surface of the second gate insulating layer 23 . may match. The planar shape of the second gate insulating layer 23 may follow the planar shape of the second gate insulating layer 23, or may be different from the planar shape of the second gate insulating layer 23.

ソース電極層１４の下面は、半導体層１３の上面、および第１ゲート絶縁層２１の平坦部における上面に接する。ソース電極層１４は、チャンネル長方向における半導体層１３の端部である第１端部に接続されるように、半導体層１３の第１端部を覆う。ソース電極層１４は、半導体層１３の端面、第２ゲート絶縁層２３の端面、および段差部２２の端面に接し、チャンネル長方向に、第１ゲート絶縁層２１の平坦部における上面から半導体層１３の第１端部まで延びる。 The lower surface of the source electrode layer 14 is in contact with the upper surface of the semiconductor layer 13 and the upper surface of the first gate insulating layer 21 in the flat portion. The source electrode layer 14 covers the first end of the semiconductor layer 13 so as to be connected to the first end, which is the end of the semiconductor layer 13 in the channel length direction. The source electrode layer 14 is in contact with the end surface of the semiconductor layer 13, the end surface of the second gate insulating layer 23, and the end surface of the stepped portion 22, and extends from the upper surface of the flat portion of the first gate insulating layer 21 in the channel length direction. extending to a first end of the .

ドレイン電極層１５の下面は、半導体層１３の上面、および第１ゲート絶縁層２１の平坦部における上面に接する。ドレイン電極層１５は、チャンネル長方向における半導体層１３の端部である第２端部に接続されるように、半導体層１３の第２端部を覆う。半導体層１３の第１端部と第２端部とは、チャンネル長方向における半導体層１３の両端部である。ドレイン電極層１５は、半導体層１３の端面、第２ゲート絶縁層２３の端面、および段差部２２の端面に接し、チャンネル長方向に、第１ゲート絶縁層２１の平坦部における上面から半導体層１３の第２端部まで延びる。 The lower surface of the drain electrode layer 15 is in contact with the upper surface of the semiconductor layer 13 and the upper surface of the flat portion of the first gate insulating layer 21 . The drain electrode layer 15 covers the second end of the semiconductor layer 13 so as to be connected to the second end, which is the end of the semiconductor layer 13 in the channel length direction. The first end and the second end of the semiconductor layer 13 are both ends of the semiconductor layer 13 in the channel length direction. The drain electrode layer 15 is in contact with the end surface of the semiconductor layer 13, the end surface of the second gate insulating layer 23, and the end surface of the stepped portion 22, and extends from the top surface of the flat portion of the first gate insulating layer 21 in the channel length direction. extending to the second end of.

ソース電極層１４とドレイン電極層１５とは、相互に離間している。チャンネル長方向において、ソース電極層１４とドレイン電極層１５との間の長さは、ゲート電極層１２の長さよりも小さい。半導体層１３のなかのソース電極層１４とドレイン電極層１５との間の領域は、チャンネル領域である。チャンネル長方向におけるチャンネル領域の長さ、すなわち、ソース電極層１４とドレイン電極層１５との間の長さは、チャンネル長である。チャンネル幅方向におけるチャンネル領域の長さは、チャンネル幅である。 The source electrode layer 14 and the drain electrode layer 15 are spaced apart from each other. In the channel length direction, the length between the source electrode layer 14 and the drain electrode layer 15 is smaller than the length of the gate electrode layer 12. The region between the source electrode layer 14 and the drain electrode layer 15 in the semiconductor layer 13 is a channel region. The length of the channel region in the channel length direction, that is, the length between the source electrode layer 14 and the drain electrode layer 15 is the channel length. The length of the channel region in the channel width direction is the channel width.

１つの薄膜トランジスタのなかでチャンネル幅方向の各位置でのチャンネル長が一定でない場合、全てのチャンネル長の平均値が、１つの薄膜トランジスタにおけるチャンネル長である。また、チャンネル長さがゲート電極層１２の長さよりも大きい場合、チャンネル深さ方向において、半導体層１３のなかでゲート電極層１２と重なる領域が、チャンネル領域である。 If the channel length at each position in the channel width direction is not constant in one thin film transistor, the average value of all channel lengths is the channel length in one thin film transistor. Further, when the channel length is longer than the length of the gate electrode layer 12, the region of the semiconductor layer 13 that overlaps with the gate electrode layer 12 in the channel depth direction is the channel region.

［可撓性基材１１］
可撓性基材１１は、上面に絶縁性を有する。可撓性基材１１は、透明基板でもよいし、不透明基板でもよい。可撓性基材１１は、絶縁性を有したフィルムでもよいし、可撓性基材１１の上面に絶縁性を付与された金属箔でもよいし、可撓性基材１１の上面に絶縁性を付与された合金箔でもよいし、可撓性を有した薄板ガラスでもよい。可撓性基材１１は、単層構造体でもよいし、多層構造体でもよい。 [Flexible base material 11]
The flexible base material 11 has an insulating property on its upper surface. The flexible base material 11 may be a transparent substrate or an opaque substrate. The flexible base material 11 may be a film having insulation properties, a metal foil provided with insulation properties on the upper surface of the flexible base material 11, or an insulation film provided on the upper surface of the flexible base material 11. It may be an alloy foil that has been provided with a polyurethane, or it may be a thin sheet of glass that has flexibility. The flexible base material 11 may have a single layer structure or a multilayer structure.

可撓性基材１１が単層構造体である場合、可撓性基材１１を構成する材料の一例は、有機高分子化合物、有機材料と無機材料との複合材料、金属、合金、および無機高分子化合物からなる群から選択される少なくとも一種である。可撓性基材１１が多層構造体である場合、可撓性基材１１を構成する各層の構成材料の一例は、それぞれ有機高分子化合物、複合材料、金属、合金、無機高分子化合物からなる群から選択されるいずれか一種である。 When the flexible base material 11 is a single-layer structure, examples of materials constituting the flexible base material 11 include organic polymer compounds, composite materials of organic materials and inorganic materials, metals, alloys, and inorganic materials. It is at least one selected from the group consisting of polymer compounds. When the flexible base material 11 is a multilayer structure, examples of the constituent materials of each layer constituting the flexible base material 11 include an organic polymer compound, a composite material, a metal, an alloy, and an inorganic polymer compound. Any one selected from the group.

可撓性基材１１が多層構造体である場合、可撓性基材１１は、下地基板と、下地基板から剥離可能に構成された剥離層とを備えてもよい。剥離層は、素子構造体と共に、下地基板から剥がされる。素子構造体を備える剥離層は、別の可撓性基材に貼り付けられてもよい。可撓性基材の一例は、耐熱性が低い紙類、セロファン基材、布類、再生繊維類、皮革類、ナイロン基材、ポリウレタン基材を含む。この場合、剥離層と可撓性基材とは、別の可撓性基材１１を構成する。 When the flexible base material 11 is a multilayer structure, the flexible base material 11 may include a base substrate and a release layer configured to be peelable from the base substrate. The peeling layer is peeled off from the underlying substrate together with the element structure. The release layer comprising the device structure may be attached to another flexible substrate. Examples of flexible substrates include papers with low heat resistance, cellophane substrates, cloths, recycled fibers, leathers, nylon substrates, and polyurethane substrates. In this case, the release layer and the flexible base material constitute another flexible base material 11.

有機高分子化合物の一例は、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフェン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン－テトラフルオロエチレンコポリマー、ポリイミド、フッ素系ポリマー、環状ポリオレフィン系ポリマーからなる群から選択される少なくとも一種である。 Examples of organic polymer compounds include polymethyl methacrylate, polyacrylate, polycarbonate, polystyrene, polyethylene sulfide, polyether sulfone, polyolefin, polyethylene terephthalate, polyethylene naphthalate, cycloolefin polymer, polyether sulfen, triacetyl cellulose, polyvinyl fluoride. It is at least one selected from the group consisting of Ride film, ethylene-tetrafluoroethylene copolymer, polyimide, fluorine-based polymer, and cyclic polyolefin-based polymer.

複合材料の一例は、ガラス繊維強化アクリルポリマー、あるいはガラス繊維強化ポリカーボネートである。金属の一例は、アルミニウム、あるいは銅である。合金の一例は、鉄クロム合金、鉄ニッケル合金、あるいは鉄ニッケルクロム合金である。無機高分子化合物の一例は、酸化珪素、酸化硼素、および酸化アルミニウムを含む無アルカリガラス、あるいは、酸化珪素、酸化ナトリウム、および酸化カルシウムを含むアルカリガラスである。 An example of a composite material is glass fiber reinforced acrylic polymer or glass fiber reinforced polycarbonate. An example of metal is aluminum or copper. An example of an alloy is an iron chromium alloy, an iron nickel alloy, or an iron nickel chromium alloy. An example of the inorganic polymer compound is an alkali-free glass containing silicon oxide, boron oxide, and aluminum oxide, or an alkali glass containing silicon oxide, sodium oxide, and calcium oxide.

可撓性基材１１が有機高分子化合物製のフィルムである場合、可撓性基材１１は、ガスバリア層を備える多層構造を有してもよい。ガスバリア層を構成する材料の一例は、酸化アルミニウム、酸化珪素、窒化珪素、酸化窒化珪素、炭化珪素、およびダイヤモンドライクカーボンである。ガスバリア層は、単層構造体でもよいし多層構造体でもよい。可撓性基材１１は、フィルムの片面のみにガスバリア層を備えてもよいし、フィルムの両面にガスバリア層を備えてもよい。 When the flexible base material 11 is a film made of an organic polymer compound, the flexible base material 11 may have a multilayer structure including a gas barrier layer. Examples of materials constituting the gas barrier layer are aluminum oxide, silicon oxide, silicon nitride, silicon oxynitride, silicon carbide, and diamond-like carbon. The gas barrier layer may have a single layer structure or a multilayer structure. The flexible base material 11 may be provided with a gas barrier layer only on one side of the film, or may be provided with a gas barrier layer on both sides of the film.

［ゲート絶縁層２１，２３］
第１ゲート絶縁層２１を構成する材料は、第１ゲート絶縁層２１の可撓性に寄与する有機原子団を含む。第１ゲート絶縁層２１を構成する材料は、有機高分子化合物でもよい。有機高分子化合物の一例は、ポリビニルフェノール、ポリイミド、ポリビニルアルコール、アクリルポリマー、エポキシポリマー、非晶質フッ素ポリマーを含むフッ素系ポリマー、メラミンポリマー、フランポリマー、キシレンポリマー、ポリアミドイミドポリマー、シリコーンポリマー、パリレンからなる群から選択される少なくとも一種である。第１ゲート絶縁層２１の耐熱性を高めることを要求される場合、有機高分子化合物は、好ましくは、ポリイミド、アクリルポリマー、フッ素系ポリマーからなる群から選択される少なくとも一種である。 [Gate insulating layers 21, 23]
The material constituting the first gate insulating layer 21 includes an organic atomic group that contributes to the flexibility of the first gate insulating layer 21. The material constituting the first gate insulating layer 21 may be an organic polymer compound. Examples of organic polymeric compounds include polyvinylphenol, polyimide, polyvinyl alcohol, acrylic polymers, epoxy polymers, fluoropolymers including amorphous fluoropolymers, melamine polymers, furan polymers, xylene polymers, polyamideimide polymers, silicone polymers, parylene. At least one type selected from the group consisting of. When it is required to increase the heat resistance of the first gate insulating layer 21, the organic polymer compound is preferably at least one selected from the group consisting of polyimide, acrylic polymer, and fluorine-based polymer.

第１ゲート絶縁層２１を構成する材料は、有機無機複合材料でもよい。有機無機複合材料は、有機化合物の特性を有する有機原子団と、無機化合物の特性を有する原子団とを含む分子構造を備える。有機無機複合材料の一例は、シルセスキオキサンである。シルセスキオキサンは、無機化合物の特性を有する原子団として、ケイ素と酸素とから構成される骨格を備え、かつ有機化合物の特性を有する原子団として、有機基を備える。 The material constituting the first gate insulating layer 21 may be an organic-inorganic composite material. The organic-inorganic composite material has a molecular structure including an organic atomic group having the characteristics of an organic compound and an atomic group having the characteristics of an inorganic compound. An example of an organic-inorganic composite material is silsesquioxane. Silsesquioxane has a skeleton composed of silicon and oxygen as an atomic group having the characteristics of an inorganic compound, and has an organic group as an atomic group having the characteristics of an organic compound.

第１ゲート絶縁層２１を構成する材料は、有機原子団を含む化合物のなかに、無機化合物から構成される粒子を含めてもよい。粒子は、数ｎｍ以上数百ｎｍ以下の平均粒子径を有したナノ粒子である。 The material constituting the first gate insulating layer 21 may include particles made of an inorganic compound among compounds containing organic atomic groups. The particles are nanoparticles having an average particle diameter of several nm or more and several hundred nm or less.

第１ゲート絶縁層２１は、単層膜でもよいし、多層膜でもよい。第１ゲート絶縁層２１が多層膜である場合、第１ゲート絶縁層２１を構成する各層の構成材料は、それぞれ有機原子団を含む。 The first gate insulating layer 21 may be a single layer film or a multilayer film. When the first gate insulating layer 21 is a multilayer film, the constituent materials of each layer constituting the first gate insulating layer 21 each contain an organic atomic group.

ゲート絶縁層における耐圧性の向上を要求される場合、第１ゲート絶縁層２１の抵抗率は、１×１０１１Ω・ｃｍ以上であることが好ましい。さらに、第１ゲート絶縁層２１の薄膜化を要求される場合、第１ゲート絶縁層２１の抵抗率は、１×１０１３Ω・ｃｍ以上であることが好ましい。また、ゲート電極層１２と他の電極層１４，１５との間の電流漏れを抑えることを要求される場合、第１ゲート絶縁層２１の比誘電率は、２．０以上５．０以下であることが好ましい。 When it is required to improve the voltage resistance of the gate insulating layer, the resistivity of the first gate insulating layer 21 is preferably 1×10 11 Ω·cm or more. Furthermore, when the first gate insulating layer 21 is required to be thinner, the resistivity of the first gate insulating layer 21 is preferably 1×10 13 Ω·cm or more. Further, when it is required to suppress current leakage between the gate electrode layer 12 and the other electrode layers 14 and 15, the relative dielectric constant of the first gate insulating layer 21 is 2.0 or more and 5.0 or less. It is preferable that there be.

第２ゲート絶縁層２３を構成する材料は、長距離秩序を有しない無機化合物を含む。無機化合物は、珪素酸化物、珪素窒化物、および珪素酸窒化物である珪素化合物、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ジルコニウムからなる群から選択される少なくとも一種である。第２ゲート絶縁層２３を構成する材料は、長距離秩序を有しない無機化合物と有機化合物とを含む混合物でもよい。 The material constituting the second gate insulating layer 23 includes an inorganic compound that does not have long-range order. The inorganic compound is at least one selected from the group consisting of silicon oxide, silicon nitride, and silicon compounds which are silicon oxynitrides, aluminum oxide, tantalum oxide, hafnium oxide, yttrium oxide, and zirconium oxide. The material constituting the second gate insulating layer 23 may be a mixture containing an inorganic compound and an organic compound that do not have long-range order.

第２ゲート絶縁層２３は、単層膜でもよいし、多層膜でもよい。第２ゲート絶縁層２３が多層膜である場合、第２ゲート絶縁層２３を構成する各層の構成材料は、それぞれ上述した無機化合物を含む。 The second gate insulating layer 23 may be a single layer film or a multilayer film. When the second gate insulating layer 23 is a multilayer film, the constituent material of each layer constituting the second gate insulating layer 23 contains the above-mentioned inorganic compound.

ゲート絶縁層における耐圧性の向上を要求される場合、第２ゲート絶縁層２３の抵抗率は、１×１０１１Ω・ｃｍ以上であることが好ましい。さらに、第２ゲート絶縁層２３の薄膜化を要求される場合、第２ゲート絶縁層２３の抵抗率は、１×１０１３Ω・ｃｍ以上であることが好ましい。また、ゲート電極層１２と他の電極層１４，１５との間の電流漏れを抑えることを要求される場合、第２ゲート絶縁層２３の比誘電率は、２．０以上５．０以下であることが好ましい。 When it is required to improve the voltage resistance of the gate insulating layer, the resistivity of the second gate insulating layer 23 is preferably 1×10 11 Ω·cm or more. Further, when the second gate insulating layer 23 is required to be thinner, the resistivity of the second gate insulating layer 23 is preferably 1×10 13 Ω·cm or more. Further, when it is required to suppress current leakage between the gate electrode layer 12 and the other electrode layers 14 and 15, the dielectric constant of the second gate insulating layer 23 is 2.0 or more and 5.0 or less. It is preferable that there be.

［電極層１２，１４，１５］
各電極層１２，１４，１５は、それぞれ単層構造体でもよいし、多層構造体でもよい。各電極層１２，１４，１５が多層構造体である場合、各電極層１２，１４，１５は、それぞれ電極層の下層との密着性を高める最下層、および電極層の上層との密着性を高める最上層を有することが好ましい。 [Electrode layers 12, 14, 15]
Each electrode layer 12, 14, 15 may have a single layer structure or a multilayer structure. When each electrode layer 12, 14, 15 is a multilayer structure, each electrode layer 12, 14, 15 has a bottom layer that increases the adhesion with the lower layer of the electrode layer, and a bottom layer that increases the adhesion with the upper layer of the electrode layer. It is preferred to have an enhancing top layer.

各電極層１２，１４，１５を構成する材料は、金属でもよいし、合金でもよいし、導電性を有する金属酸化物でもよいし、導電性を有する有機高分子化合物でもよい。各電極層１２，１４，１５を構成する材料は、相互に異なってもよいし、同じであってもよい。 The material constituting each electrode layer 12, 14, 15 may be a metal, an alloy, a conductive metal oxide, or a conductive organic polymer compound. The materials constituting each electrode layer 12, 14, 15 may be different from each other or may be the same.

金属の一例は、それぞれ遷移金属、アルカリ金属、およびアルカリ土類金属の少なくとも一種である。遷移金属は、インジウム、アルミニウム、金、銀、白金、チタン、銅、ニッケル、タングステンからなる群から選択される少なくとも一種である。アルカリ金属は、リチウム、あるいはセシウムである。アルカリ土類金属は、マグネシウム、およびカルシウムの少なくとも一種である。合金は、モリブデンニオブ、鉄クロム、アルミニウムリチウム、マグネシウム銀、アルミネオジウム合金、アルミネオジムジルコニア合金からなる群から選択されるいずれか一種である。 Examples of metals include at least one of transition metals, alkali metals, and alkaline earth metals. The transition metal is at least one selected from the group consisting of indium, aluminum, gold, silver, platinum, titanium, copper, nickel, and tungsten. The alkali metal is lithium or cesium. The alkaline earth metal is at least one of magnesium and calcium. The alloy is one selected from the group consisting of molybdenum niobium, iron chromium, aluminum lithium, magnesium silver, aluminum neodymium alloy, and alumineodymium zirconia alloy.

金属酸化物の一例は、酸化インジウム、酸化錫、酸化亜鉛、酸化カドミウム、酸化インジウムカドミウム、酸化カドミウム錫、酸化亜鉛錫からなる群から選択されるいずれか一種である。金属酸化物は、不純物を含有してもよい。不純物を含有する金属酸化物は、錫、亜鉛、チタン、セリウム、ハフニウム、ジルコニウム、モリブデンからなる群から選択される少なくとも一種の不純物を含有する酸化インジウムである。不純物を含有する金属酸化物は、アンチモン、またはフッ素を含有する酸化錫でもよい。不純物を含有する金属酸化物は、ガリウム、アルミニウム、硼素からなる群から選択される少なくとも一種の不純物を含有する酸化亜鉛でもよい。 An example of the metal oxide is one selected from the group consisting of indium oxide, tin oxide, zinc oxide, cadmium oxide, indium cadmium oxide, cadmium tin oxide, and zinc tin oxide. The metal oxide may contain impurities. The metal oxide containing impurities is indium oxide containing at least one kind of impurity selected from the group consisting of tin, zinc, titanium, cerium, hafnium, zirconium, and molybdenum. The impurity-containing metal oxide may be antimony or fluorine-containing tin oxide. The impurity-containing metal oxide may be zinc oxide containing at least one impurity selected from the group consisting of gallium, aluminum, and boron.

導電性を有する有機高分子化合物の一例は、ポリ（エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）、あるいはポリアニリンである。
各電極層１４，１５は、半導体層１３と同一の構成元素から構成され、かつ不純物の濃度を半導体層１３よりも十分に高めた層であってもよい。 An example of an organic polymer compound having conductivity is poly(ethylenedioxythiophene)/polystyrene sulfonate (PEDOT/PSS) or polyaniline.
Each of the electrode layers 14 and 15 may be made of the same constituent elements as the semiconductor layer 13, and may have a sufficiently higher impurity concentration than the semiconductor layer 13.

各電極層１２，１４，１５に適用できる材料の範囲を広げることを要求される場合、各電極層１２，１４，１５の電気抵抗率は、それぞれ５．０×１０－５Ω・ｃｍ以上であることが好ましい。薄膜トランジスタの消費電力を抑えることを要求される場合、各電極層１２，１４，１５の電気抵抗率は、それぞれ１．０×１０－２Ω・ｃｍ以下であることが好ましい。 If it is required to expand the range of materials applicable to each electrode layer 12, 14, 15, the electrical resistivity of each electrode layer 12, 14, 15 should be 5.0×10 −5 Ω・cm or more. It is preferable that there be. When it is required to suppress the power consumption of the thin film transistor, the electrical resistivity of each electrode layer 12, 14, and 15 is preferably 1.0×10 −2 Ω·cm or less.

［半導体層１３］
半導体層１３を構成する材料は、酸化物半導体である。酸化物半導体は、インジウム、ガリウム、亜鉛、および錫からなる群から選択される少なくとも１種の金属元素を含む。 [Semiconductor layer 13]
The material constituting the semiconductor layer 13 is an oxide semiconductor. The oxide semiconductor contains at least one metal element selected from the group consisting of indium, gallium, zinc, and tin.

酸化物半導体は、１種類の金属元素から構成される一元系酸化物半導体でもよいし、２種類の金属元素から構成される二元系酸化物半導体でもよいし、三種類以上の金属元素から構成される多元系酸化物半導体でもよい。酸化物半導体は、非晶質半導体でもよいし、多数の微小な単結晶から構成される微結晶半導体でもよいし、多数の微結晶から構成される多結晶半導体でもよい。 The oxide semiconductor may be a one-component oxide semiconductor composed of one type of metal element, a binary oxide semiconductor composed of two types of metal elements, or a single-component oxide semiconductor composed of three or more types of metal elements. A multi-component oxide semiconductor may also be used. The oxide semiconductor may be an amorphous semiconductor, a microcrystalline semiconductor made up of many small single crystals, or a polycrystalline semiconductor made up of many microcrystals.

半導体層１３の光透過率、および電界効果移動度（以下、移動度とも言う）を高めることを要求される場合、半導体層１３は、インジウムを含む半導体層であることが好ましい。 When it is required to increase the light transmittance and field effect mobility (hereinafter also referred to as mobility) of the semiconductor layer 13, the semiconductor layer 13 is preferably a semiconductor layer containing indium.

一元系酸化物半導体は、例えば、酸化インジウム、酸化亜鉛、酸化ガリウム、酸化スズである。二元系酸化物半導体は、例えば、酸化インジウム亜鉛、酸化インジウムガリウムである。三元系酸化物半導体は、インジウムを含む三元系酸化物半導体である。三元系酸化物半導体は、例えば、酸化インジウムガリウム亜鉛、酸化インジウムアルミニウム亜鉛、酸化インジウム錫亜鉛、酸化インジウムハフニウム亜鉛である。酸化物半導体は、金属酸化物を構成する金属元素の他に、他の金属元素として、例えば、チタン、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、タングステン、マグネシウムから構成される群から選択される少なくとも１種の元素を含めてもよい。 Examples of the mono-component oxide semiconductor include indium oxide, zinc oxide, gallium oxide, and tin oxide. The binary oxide semiconductor is, for example, indium zinc oxide or indium gallium oxide. The ternary oxide semiconductor is a ternary oxide semiconductor containing indium. Examples of the ternary oxide semiconductor include indium gallium zinc oxide, indium aluminum zinc oxide, indium tin zinc oxide, and indium hafnium zinc oxide. In addition to the metal elements constituting the metal oxide, the oxide semiconductor includes at least one other metal element selected from the group consisting of titanium, germanium, yttrium, zirconium, lanthanum, cerium, tungsten, and magnesium. One type of element may be included.

酸化物半導体の一例は、Ｉｎ-Ｍ-Ｚｎ系酸化物である。Ｉｎ-Ｍ-Ｚｎ系酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）を含む。Ｉｎ-Ｍ-Ｚｎ系酸化物は、アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、ハフニウム、および錫からなる群から選択される少なくとも一種の金属元素（Ｍ）を含む。 An example of an oxide semiconductor is an In-M-Zn-based oxide. The In-M-Zn-based oxide contains indium (In) and zinc (Zn). The In-M-Zn-based oxide contains at least one metal element (M) selected from the group consisting of aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, hafnium, and tin.

［素子断面構造］
図２が示すように、ソース電極層１４は、半導体層１３の厚さ、第２ゲート絶縁層２３の厚さ、および段差部２２の厚さに相当する段差を備えた段差形状を有する。ソース電極層１４を構成する各段差面は、半導体層１３の端面、第２ゲート絶縁層２３の端面、および段差部２２の端面に接する。ソース電極層１４は、半導体層１３の第１端部を第２ゲート絶縁層２３に密着させ、また第２ゲート絶縁層２３の端部を段差部２２に密着させるように、半導体層１３の上面から第１ゲート絶縁層２１の平坦部まで連なる。 [Element cross-sectional structure]
As shown in FIG. 2 , the source electrode layer 14 has a stepped shape with a step corresponding to the thickness of the semiconductor layer 13 , the thickness of the second gate insulating layer 23 , and the thickness of the step portion 22 . Each step surface forming the source electrode layer 14 is in contact with an end surface of the semiconductor layer 13 , an end surface of the second gate insulating layer 23 , and an end surface of the step portion 22 . The source electrode layer 14 is formed on the upper surface of the semiconductor layer 13 so that the first end of the semiconductor layer 13 is in close contact with the second gate insulating layer 23 and the end of the second gate insulating layer 23 is in close contact with the stepped portion 22. It continues from to the flat part of the first gate insulating layer 21.

ドレイン電極層１５は、半導体層１３の厚さ、第２ゲート絶縁層２３の厚さ、および段差部２２の厚さに相当する段差を備えた段差形状を有する。ドレイン電極層１５を構成する各段差面は、半導体層１３の端面、第２ゲート絶縁層２３の端面、および段差部２２の端面に接する。ドレイン電極層１５は、半導体層１３の第２端部を第２ゲート絶縁層２３に密着させ、また第２ゲート絶縁層２３の端部を段差部２２に密着させるように、半導体層１３の上面から第１ゲート絶縁層２１の平坦部まで連なる。 The drain electrode layer 15 has a step shape with a step corresponding to the thickness of the semiconductor layer 13 , the thickness of the second gate insulating layer 23 , and the thickness of the step portion 22 . Each step surface constituting the drain electrode layer 15 is in contact with an end surface of the semiconductor layer 13 , an end surface of the second gate insulating layer 23 , and an end surface of the step portion 22 . The drain electrode layer 15 is formed on the upper surface of the semiconductor layer 13 so that the second end of the semiconductor layer 13 is in close contact with the second gate insulating layer 23 and the end of the second gate insulating layer 23 is in close contact with the stepped portion 22. It continues from to the flat part of the first gate insulating layer 21.

第１ゲート絶縁層２１の平坦部における上面、および段差部２２の上面は、可撓性基材１１の平坦面に追従する。段差部２２の厚さＤＡ、および平坦部の厚さＤＢは、走査型電子顕微鏡（ＳＥＭ：scanning electron microscope）による測定、また接触式段差計による測定によって得られる。段差部２２の厚さＤＡ、および平坦部の厚さＤＢは、チャンネル長方向に１μｍの間隔を空けて並ぶ１０点、およびチャンネル幅方向に１μｍの間隔を空けて並ぶ１０点を測定点とした厚さの平均値として求められる。 The upper surface of the flat portion of the first gate insulating layer 21 and the upper surface of the stepped portion 22 follow the flat surface of the flexible base material 11 . The thickness DA of the stepped portion 22 and the thickness DB of the flat portion are obtained by measurement using a scanning electron microscope (SEM) or a contact type step meter. The thickness DA of the stepped portion 22 and the thickness DB of the flat portion were measured at 10 points arranged at 1 μm intervals in the channel length direction and 10 points arranged at 1 μm intervals in the channel width direction. It is determined as the average value of the thickness.

上述したように、第２ゲート絶縁層２３は、段差部２２の上面内に位置する。段差部２２の上面において第２ゲート絶縁層２３が占める面積ＳＤは、第１ゲート絶縁層２１と対向する視点から撮影した第２ゲート絶縁層２３のＳＥＭ画像から得られる。半導体層１３は、第２ゲート絶縁層２３の上面内に位置する。第２ゲート絶縁層２３の上面において半導体層１３が占める面積ＳＣは、第１ゲート絶縁層２１と対向する視点から撮影した半導体層１３のＳＥＭ画像から得られる。第２ゲート絶縁層２３の平面形状が不定形状である場合、また半導体層１３の平面形状が不定形状である場合、面積ＳＤ、および面積ＳＣの計測に画像処理を用いてもよい。面積ＳＤは、面積ＳＣ以上である。第２ゲート絶縁層２３のチャンネル長方向における長さＤＬは、半導体層１３のチャンネル長方向における長さＣＬ以上である。第２ゲート絶縁層２３のチャンネル幅方向における長さは、半導体層１３のチャンネル幅方向における長さ以上である。 As described above, the second gate insulating layer 23 is located within the upper surface of the stepped portion 22 . The area SD occupied by the second gate insulating layer 23 on the upper surface of the stepped portion 22 is obtained from an SEM image of the second gate insulating layer 23 taken from a viewpoint facing the first gate insulating layer 21 . Semiconductor layer 13 is located within the upper surface of second gate insulating layer 23 . The area SC occupied by the semiconductor layer 13 on the upper surface of the second gate insulating layer 23 is obtained from an SEM image of the semiconductor layer 13 taken from a viewpoint facing the first gate insulating layer 21 . When the planar shape of the second gate insulating layer 23 is irregular, or when the planar shape of the semiconductor layer 13 is irregular, image processing may be used to measure the area SD and the area SC. Area SD is greater than or equal to area SC. The length DL of the second gate insulating layer 23 in the channel length direction is greater than or equal to the length CL of the semiconductor layer 13 in the channel length direction. The length of the second gate insulating layer 23 in the channel width direction is longer than the length of the semiconductor layer 13 in the channel width direction.

段差部２２の厚さＤＡと平坦部の厚さＤＢとは、下記条件１を満たす。
この際、薄膜トランジスタにおける移動度低下の抑制効果の実効性を高める要請を受ける場合、段差部２２の厚さＤＡは、下記条件２を満たしてもよい。さらに、段差部２２の上面において第２ゲート絶縁層２３が占める面積ＳＤと、第２ゲート絶縁層２３の上面において半導体層１３が占める面積ＳＣとは、下記条件３を満たしてもよい。また、移動度低下の抑制効果の実効性を高める要請を受ける場合、厚さＤＡ、厚さＤＢ、およびゲート電極層１２の厚さは、下記条件５を満たしてもよい。 The thickness DA of the stepped portion 22 and the thickness DB of the flat portion satisfy Condition 1 below.
At this time, if there is a request to increase the effectiveness of the effect of suppressing mobility reduction in a thin film transistor, the thickness DA of the stepped portion 22 may satisfy Condition 2 below. Furthermore, the area SD occupied by the second gate insulating layer 23 on the upper surface of the step portion 22 and the area SC occupied by the semiconductor layer 13 on the upper surface of the second gate insulating layer 23 may satisfy Condition 3 below. Further, when receiving a request to increase the effectiveness of the suppressing effect on mobility reduction, the thickness DA, the thickness DB, and the thickness of the gate electrode layer 12 may satisfy Condition 5 below.

［条件１］０．３０≦ＤＢ／ＤＡ≦０．９４を満たす。
［条件２］段差部２２の厚さＤＡは、１．０μｍ以下である。
［条件３］１≦ＳＤ／ＳＣ≦９を満たす。
［条件４］段差部２２の厚さＤＡは、０．６μｍ以下である。
［条件５］厚さＤＡに対する厚さＤＢの差分がゲート電極層１２の厚さよりも大きい。 [Condition 1] 0.30≦DB/DA≦0.94 is satisfied.
[Condition 2] The thickness DA of the stepped portion 22 is 1.0 μm or less.
[Condition 3] 1≦SD/SC≦9 is satisfied.
[Condition 4] The thickness DA of the stepped portion 22 is 0.6 μm or less.
[Condition 5] The difference between the thickness DB and the thickness DA is larger than the thickness of the gate electrode layer 12.

第１ゲート絶縁層２１のなかの段差部２２は、薄膜トランジスタの電荷注入層として作用する。段差部２２の厚さＤＡは、（i）電荷を注入するための電圧による劣化を抑える大きさを有する。第１ゲート絶縁層２１のなかに段差部２２よりも薄い平坦部を備えることは、（i）第１ゲート絶縁層２１に電荷注入による耐性を備えながらも、（ii）段差部２２以外の平坦部によって可撓性を高める。そして、第１ゲート絶縁層２１の平坦部が第１ゲート絶縁層２１の可撓性を担うことは、段差部２２と第２ゲート絶縁層２３との界面の劣化、第２ゲート絶縁層２３と半導体層１３との界面の劣化、および第２ゲート絶縁層２３の割れを抑える。 The step portion 22 in the first gate insulating layer 21 functions as a charge injection layer of the thin film transistor. The thickness DA of the stepped portion 22 has a size that (i) suppresses deterioration due to voltage for injecting charges. Providing a flat part thinner than the stepped part 22 in the first gate insulating layer 21 means that (i) the first gate insulating layer 21 has resistance due to charge injection, and (ii) the flat part other than the stepped part 22 Increase flexibility depending on the part. The fact that the flat part of the first gate insulating layer 21 is responsible for the flexibility of the first gate insulating layer 21 means that the interface between the step part 22 and the second gate insulating layer 23 deteriorates, and the second gate insulating layer 23 Deterioration of the interface with the semiconductor layer 13 and cracking of the second gate insulating layer 23 are suppressed.

ＤＡ／ＤＢ≦０．９４を満たすことは、（i）電荷注入による耐性を備え、かつ（ii）第１ゲート絶縁層２１の可撓性を高めながらも、０．９４＜ＤＢ／ＤＡと比べ、（iii）可撓性基材１１の曲げによる薄膜トランジスタの移動度低下を大幅に抑える。０．３０≦ＤＢ／ＤＡを満たすことは、第１ゲート絶縁層２１の平坦部まで延びる電極層１４，１５に割れや膜剥がれの発生を抑える。 Satisfying DA/DB≦0.94 means that (i) it has resistance due to charge injection, and (ii) while increasing the flexibility of the first gate insulating layer 21, it satisfies 0.94<DB/DA. , (iii) significantly suppressing a decrease in the mobility of the thin film transistor due to bending of the flexible base material 11; Satisfying 0.30≦DB/DA suppresses the occurrence of cracks and film peeling in the electrode layers 14 and 15 extending to the flat portion of the first gate insulating layer 21.

なお、ソース電極層１４は、半導体層１３の厚さ、および第２ゲート絶縁層２３の厚さに相当する段差を備え、かつ段差部２２の厚さに相当する段差を備えない２段の段差形状を有してもよい。すなわち、ソース電極層１４は、半導体層１３の上面から段差部２２まで連なる構成でもよい。また、ソース電極層１４は、半導体層１３の厚さに相当する段差を備え、かつ第２ゲート絶縁層２３の厚さ、および段差部２２の厚さに相当する段差を備えない１段の段差形状を有してもよい。すなわち、ソース電極層１４は、半導体層１３の上面から第２ゲート絶縁層２３まで連なる構成でもよい。 Note that the source electrode layer 14 is a two-step step having a step corresponding to the thickness of the semiconductor layer 13 and the thickness of the second gate insulating layer 23 and not having a step corresponding to the thickness of the step portion 22. It may have a shape. That is, the source electrode layer 14 may be configured to extend from the upper surface of the semiconductor layer 13 to the stepped portion 22. In addition, the source electrode layer 14 has a step corresponding to the thickness of the semiconductor layer 13 and does not have a step corresponding to the thickness of the second gate insulating layer 23 and the step portion 22. It may have a shape. That is, the source electrode layer 14 may be configured to extend from the upper surface of the semiconductor layer 13 to the second gate insulating layer 23.

また、ドレイン電極層１５は、半導体層１３の厚さ、および第２ゲート絶縁層２３の厚さに相当する段差を備え、かつ段差部２２の厚さに相当する段差を備えない２段の段差形状を有してもよい。すなわち、ドレイン電極層１５は、半導体層１３の上面から段差部２２まで連なる構成でもよい。また、ドレイン電極層１５は、半導体層１３の厚さに相当する段差を備え、かつ第２ゲート絶縁層２３の厚さ、および段差部２２の厚さに相当する段差を備えない１段の段差形状を有してもよい。すなわち、ドレイン電極層１５は、半導体層１３の上面から第２ゲート絶縁層２３まで連なる構成でもよい。 Furthermore, the drain electrode layer 15 has a step difference corresponding to the thickness of the semiconductor layer 13 and the thickness of the second gate insulating layer 23, and does not have a step difference corresponding to the thickness of the step portion 22. It may have a shape. That is, the drain electrode layer 15 may be configured to extend from the upper surface of the semiconductor layer 13 to the stepped portion 22 . In addition, the drain electrode layer 15 has a step corresponding to the thickness of the semiconductor layer 13 and has a step corresponding to the thickness of the second gate insulating layer 23 and the step portion 22. It may have a shape. That is, the drain electrode layer 15 may be configured to extend from the upper surface of the semiconductor layer 13 to the second gate insulating layer 23.

上述したように、ソース電極層１４、およびドレイン電極層１５が２段の段差形状を有したり、１段の段差形状を有したりする場合、段差部２２の厚さＤＡは、上記条件１、および条件４とを満たす。段差部２２の厚さＤＡが０．６μｍ以下であることは、段差部２２の厚さＤＡが１．０μｍのように０．６μｍよりも大きい場合と比べて、（ii）可撓性の向上と、（iii）移動度低下の抑制向上との両立を可能にする。この際、面積ＳＤと面積ＳＣとは、薄膜トランジスタにおける移動度低下の抑制効果の実効性を高める要請を受ける場合、上記条件３を満たしてもよい。また、移動度低下の抑制効果の実効性を高める要請を受ける場合、厚さＤＡ、厚さＤＢ、およびゲート電極層１２の厚さは、上記条件５を満たしてもよい。 As described above, when the source electrode layer 14 and the drain electrode layer 15 have a two-step shape or a one-step shape, the thickness DA of the step portion 22 satisfies the above condition 1. , and condition 4 are satisfied. The fact that the thickness DA of the stepped portion 22 is 0.6 μm or less means that (ii) flexibility is improved compared to a case where the thickness DA of the stepped portion 22 is greater than 0.6 μm, such as 1.0 μm. and (iii) improved suppression of mobility decline. At this time, the area SD and the area SC may satisfy the above-mentioned condition 3 when there is a request to increase the effectiveness of suppressing the mobility decrease in the thin film transistor. Further, in the case of receiving a request to increase the effectiveness of the suppressing effect on mobility reduction, the thickness DA, the thickness DB, and the thickness of the gate electrode layer 12 may satisfy the above condition 5.

ゲート電極層１２と他の電極層１４，１５との間の電流漏れを抑えることを要求される場合、第１ゲート絶縁層２１における平坦部の厚さＤＢは、０．２μｍ以上であることが好ましい。薄膜トランジスタを駆動するためのゲート電圧の抑制を要求される場合、段差部２２の厚さＤＡは、１．２μｍ以下であることが好ましい。電流漏れの抑制、およびゲート電圧の抑制を要求される場合、第１ゲート絶縁層２１における平坦部の厚さＤＢは、０．４μ以上、かつ段差部２２の厚さＤＡは、１．０μｍ以下であることが好ましい。 When it is required to suppress current leakage between the gate electrode layer 12 and the other electrode layers 14 and 15, the thickness DB of the flat portion of the first gate insulating layer 21 is preferably 0.2 μm or more. preferable. When it is required to suppress the gate voltage for driving the thin film transistor, the thickness DA of the stepped portion 22 is preferably 1.2 μm or less. When suppression of current leakage and gate voltage is required, the thickness DB of the flat portion of the first gate insulating layer 21 is 0.4 μm or more, and the thickness DA of the stepped portion 22 is 1.0 μm or less. It is preferable that

可撓性基材１１の曲げによる高い耐久性と、膜構造の高い加工性とを得ることの実効性が要求される場合、段差部２２における上面の面積は、３０μｍ２以上５×１０４μｍ２以下であることが好ましい。第２ゲート絶縁層２３における上面の面積ＳＤは、３０μｍ２以上５×１０４μｍ２以下であることが好ましい。半導体層１３における上面の面積ＳＣは、３０μｍ２以上５×１０４μｍ２以下であることが好ましい。チャンネル長は、４μｍ以上５０μｍ以下であることが好ましい。チャンネル幅は、４μｍ以上５００μｍ以下であることが好ましい。 When the effectiveness of obtaining high durability due to bending of the flexible base material 11 and high workability of the membrane structure is required, the area of the upper surface of the stepped portion 22 is 30 μm 2 or more and 5×10 4 μm. It is preferably 2 or less. The area SD of the upper surface of the second gate insulating layer 23 is preferably 30 μm 2 or more and 5×10 4 μm 2 or less. The area SC of the upper surface of the semiconductor layer 13 is preferably 30 μm 2 or more and 5×10 4 μm 2 or less. The channel length is preferably 4 μm or more and 50 μm or less. The channel width is preferably 4 μm or more and 500 μm or less.

ゲート電極層１２に起因するクラックの発生を抑えることを要求される場合、第２ゲート絶縁層２３の厚さは、５０ｎｍ以下であることが好ましい。ゲート電極層１２と他の電極層１４，１５との間の電流漏れを要求される場合、また第２ゲート絶縁層２３そのものを島状に点在させることなく連続膜とすることを要求される場合、第２ゲート絶縁層２３の厚さは、２ｎｍ以上であることが好ましい。ゲート電極層１２における可撓性の向上、および電流漏れの抑制を要求される場合、第１ゲート絶縁層２１の厚さは、２ｎｍ以上５０ｎｍ以下であることが好ましい。また、ゲート電極層１２と他の電極層１４，１５との間の電流漏れを抑えることを要求される場合、第２ゲート絶縁層２３の比誘電率は、３．５以上１０以下であることが好ましい。 When it is required to suppress the occurrence of cracks caused by the gate electrode layer 12, the thickness of the second gate insulating layer 23 is preferably 50 nm or less. When current leakage between the gate electrode layer 12 and the other electrode layers 14 and 15 is required, and when the second gate insulating layer 23 itself is required to be a continuous film without being scattered in the form of islands. In this case, the thickness of the second gate insulating layer 23 is preferably 2 nm or more. When it is required to improve the flexibility of the gate electrode layer 12 and suppress current leakage, the thickness of the first gate insulating layer 21 is preferably 2 nm or more and 50 nm or less. In addition, if it is required to suppress current leakage between the gate electrode layer 12 and the other electrode layers 14 and 15, the dielectric constant of the second gate insulating layer 23 should be 3.5 or more and 10 or less. is preferred.

各電極層１２，１４，１５の電気抵抗値を抑えることを要求される場合、各電極層１２，１４，１５の厚さは、５０ｎｍ以上であることが好ましい。薄膜トランジスタの可撓性を高めることを要求される場合、各電極層１２，１４，１５の厚さは、それぞれ３００ｎｍ以下であることが好ましい。 When it is required to suppress the electrical resistance value of each electrode layer 12, 14, 15, the thickness of each electrode layer 12, 14, 15 is preferably 50 nm or more. When it is required to increase the flexibility of the thin film transistor, the thickness of each electrode layer 12, 14, 15 is preferably 300 nm or less.

半導体層１３の厚さの均一性を高めることを要求される場合、半導体層１３の厚さは、１０ｎｍ以上であることが好ましい。半導体層１３における材料の使用量を抑えることを要求される場合、半導体層１３の厚さは、１００ｎｍ以下であることが好ましい。厚さの均一性の向上、および材料使用量の抑制の両立を要求される場合、半導体層１３の厚さは、１０ｎｍ以上１００ｎｍ以下であることが好ましい。さらに、これらの効果を得る実効性を高めることを要求される場合、半導体層１３の厚さは、１５ｎｍ以上５０ｎｍ以下であることが好ましい。薄膜トランジスタの移動度向上を要求される場合、半導体層１３の導電率は１．０×１０－７Ｓ／ｃｍ以上１．０×１０－１Ｓ／ｃｍ以下であることが好ましい。 When it is required to improve the uniformity of the thickness of the semiconductor layer 13, the thickness of the semiconductor layer 13 is preferably 10 nm or more. When it is required to reduce the amount of material used in the semiconductor layer 13, the thickness of the semiconductor layer 13 is preferably 100 nm or less. When both improvement in thickness uniformity and suppression of material usage are required, the thickness of the semiconductor layer 13 is preferably 10 nm or more and 100 nm or less. Furthermore, when it is required to increase the effectiveness of obtaining these effects, the thickness of the semiconductor layer 13 is preferably 15 nm or more and 50 nm or less. When it is required to improve the mobility of a thin film transistor, the conductivity of the semiconductor layer 13 is preferably 1.0×10 −7 S/cm or more and 1.0×10 −1 S/cm or less.

（薄膜トランジスタの製造方法）
薄膜トランジスタの製造方法は、可撓性基材１１にゲート電極層１２を形成する第１工程を含む。薄膜トランジスタの製造方法は、第１ゲート絶縁層２１を形成する第２工程、および第１ゲート絶縁層２１に第２ゲート絶縁層２３を積層する第３工程を含む。また、薄膜トランジスタの製造方法は、第２ゲート絶縁層２３に半導体層１３を積層する第４工程、および半導体層１３にソース電極層１４とドレイン電極層１５とを積層する第５工程を含む。 (Method for manufacturing thin film transistor)
The method for manufacturing a thin film transistor includes a first step of forming a gate electrode layer 12 on a flexible base material 11 . The method for manufacturing a thin film transistor includes a second step of forming a first gate insulating layer 21 and a third step of laminating a second gate insulating layer 23 on the first gate insulating layer 21. The method for manufacturing a thin film transistor also includes a fourth step of laminating the semiconductor layer 13 on the second gate insulating layer 23, and a fifth step of laminating the source electrode layer 14 and the drain electrode layer 15 on the semiconductor layer 13.

第１工程において、ゲート電極層１２は、ゲート電極層１２の外形に追従したマスクを用いる成膜方法によって形成されてもよい。あるいは、ゲート電極層１２は、ゲート電極層１２となる電極膜を成膜した後に、エッチング法を用いて電極膜をゲート電極層１２の形状に加工する方法によって形成されてもよい。 In the first step, the gate electrode layer 12 may be formed by a film forming method using a mask that follows the outer shape of the gate electrode layer 12. Alternatively, the gate electrode layer 12 may be formed by forming an electrode film to become the gate electrode layer 12 and then processing the electrode film into the shape of the gate electrode layer 12 using an etching method.

ゲート電極層１２の形成に用いる成膜方法は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、スピンコート法、ディップコート法、スリットダイコート法からなる群から選択される少なくとも一種である。あるいは、ゲート電極層１２の形成に用いる成膜方法は、スクリーン印刷法、凸版印刷法、凹版印刷法、平版印刷法、インクジェット法からなる群から選択される少なくとも一種である。 The film forming method used to form the gate electrode layer 12 is at least one selected from the group consisting of a vacuum evaporation method, an ion plating method, a sputtering method, a laser ablation method, a spin coating method, a dip coating method, and a slit die coating method. be. Alternatively, the film formation method used to form the gate electrode layer 12 is at least one selected from the group consisting of screen printing, letterpress printing, intaglio printing, planographic printing, and inkjet.

第２工程において、第１ゲート絶縁層２１は、第１ゲート絶縁層２１を形成するための塗工膜の加工によって形成されてもよい。この際、第１ゲート絶縁層２１の平面形状に追従したマスク、および段差部２２の平面形状に追従したマスクを用いるエッチング法によって、第１ゲート絶縁層２１に段差部２２と平坦部とを形成してもよい。あるいは、第１ゲート絶縁層２１は、感光性塗工膜にフォトリソグラフィー法を適用して、感光性塗工膜から第１ゲート絶縁層２１の段差部２２、および平坦部を形成してもよい。第１ゲート絶縁層２１の段差部２２、および平坦部を形成する工程は、段差部２２を覆うレジストの厚さと平坦部を覆うレジストの厚さとを相互に異ならせる単一のエッチング工程でもよいし、各別のエッチング工程でもよい。第１ゲート絶縁層２１の段差部２２、および平坦部を形成する工程は、段差部２２に相当する領域に照射する露光量と、平坦部に照射する露光量とを相互に異ならせる単一のフォトリソグラフィー工程でもよいし、各別のフォトリソグラフィー工程でもよい。 In the second step, the first gate insulating layer 21 may be formed by processing a coating film for forming the first gate insulating layer 21. At this time, the stepped portion 22 and the flat portion are formed in the first gate insulating layer 21 by an etching method using a mask that follows the planar shape of the first gate insulating layer 21 and a mask that follows the planar shape of the stepped portion 22. You may. Alternatively, the first gate insulating layer 21 may be formed by applying a photolithography method to the photosensitive coating film to form the stepped portion 22 and the flat portion of the first gate insulating layer 21 from the photosensitive coating film. . The step of forming the step portion 22 and the flat portion of the first gate insulating layer 21 may be a single etching step in which the thickness of the resist covering the step portion 22 and the thickness of the resist covering the flat portion are made different from each other. , each separate etching process may be used. The step of forming the stepped portion 22 and the flat portion of the first gate insulating layer 21 is performed using a single method in which the amount of exposure applied to the region corresponding to the stepped portion 22 and the amount of exposure applied to the flat portion are mutually different. It may be a photolithography process, or it may be a separate photolithography process.

第１ゲート絶縁層２１の形成に用いる塗布法は、有機高分子化合物を含む塗工液を用いるスピンコート法、ディップコート法、スリットダイコート法、スクリーン印刷法、インクジェット法からなる群から選択される少なくとも一種である。塗布法は、塗工液からなる液状膜を焼成することによって塗工膜を形成する。第１ゲート絶縁層２１の形成にフォトリソグラフィー法を用いる場合、塗工液は、感光性を有したポリマーを含む。 The coating method used to form the first gate insulating layer 21 is selected from the group consisting of a spin coating method using a coating liquid containing an organic polymer compound, a dip coating method, a slit die coating method, a screen printing method, and an inkjet method. At least one kind. In the coating method, a coating film is formed by baking a liquid film made of a coating liquid. When a photolithography method is used to form the first gate insulating layer 21, the coating liquid contains a photosensitive polymer.

第３工程において、第２ゲート絶縁層２３は、第２ゲート絶縁層２３の形状に追従したマスクを用いる成膜方法によって形成されてもよい。あるいは、第２ゲート絶縁層２３は、第２ゲート絶縁層２３となる絶縁層を形成した後に、エッチング法を用いて絶縁層を第２ゲート絶縁層２３の形状に加工する方法によって形成されてもよい。第２ゲート絶縁層２３の形状加工は、第４工程時に、半導体層１３のパターンをマスクとして、エッチング法を用いて行ってもよい。 In the third step, the second gate insulating layer 23 may be formed by a film forming method using a mask that follows the shape of the second gate insulating layer 23. Alternatively, the second gate insulating layer 23 may be formed by forming an insulating layer to become the second gate insulating layer 23 and then processing the insulating layer into the shape of the second gate insulating layer 23 using an etching method. good. The shape of the second gate insulating layer 23 may be processed using an etching method using the pattern of the semiconductor layer 13 as a mask during the fourth step.

第２ゲート絶縁層２３の形成に用いる成膜方法は、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、熱ＣＶＤ法、スパッタリング法、ゾルゲル法からなる群から選択される少なくとも一種である。あるいは、第２ゲート絶縁層２３の形成に用いる成膜方法は、無機化合物の前駆体を含む塗工液を用いるスピンコート法、ディップコート法、スリットダイコート法、スクリーン印刷法、インクジェット法からなる群から選択される少なくとも一種の塗布法である。 The film forming method used to form the second gate insulating layer 23 is at least one selected from the group consisting of laser ablation, plasma CVD, photo-CVD, thermal CVD, sputtering, and sol-gel method. Alternatively, the film forming method used to form the second gate insulating layer 23 is a group consisting of a spin coating method using a coating liquid containing a precursor of an inorganic compound, a dip coating method, a slit die coating method, a screen printing method, and an inkjet method. At least one coating method selected from

第４工程において、半導体層１３は、半導体層１３の形状に追従したマスクを用いる成膜方法によって形成されてもよい。あるいは、半導体層１３は、半導体層１３となる半導体膜を形成した後に、エッチング法を用いて半導体膜を半導体層１３の形状に加工する方法によって形成されてもよい。 In the fourth step, the semiconductor layer 13 may be formed by a film forming method using a mask that follows the shape of the semiconductor layer 13. Alternatively, the semiconductor layer 13 may be formed by forming a semiconductor film to become the semiconductor layer 13 and then processing the semiconductor film into the shape of the semiconductor layer 13 using an etching method.

半導体層１３は、スパッタリング法、ＡＬＤ法である原子層堆積法、ＰＬＤ法であるパルスレーザー堆積法、ＣＶＤ法、あるいはゾル－ゲル法を含むウェット成膜法によって形成される。スパッタリング法は、可撓性基材１１に直流電圧を印加したＤＣスパッタ法、あるいは成膜空間に高周波を印加したＲＦスパッタ法を含む。半導体層１３は、微結晶化、あるいは多結晶化を行うための熱処理を施されてもよい。不純物の添加法は、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法である。 The semiconductor layer 13 is formed by a wet film forming method including a sputtering method, an atomic layer deposition method such as an ALD method, a pulse laser deposition method such as a PLD method, a CVD method, or a sol-gel method. The sputtering method includes a DC sputtering method in which a direct current voltage is applied to the flexible base material 11, or an RF sputtering method in which a high frequency is applied to the film forming space. The semiconductor layer 13 may be subjected to heat treatment for microcrystallization or polycrystallization. The impurity addition method is a plasma treatment method, an ion implantation method, an ion doping method, or a plasma immersion ion implantation method.

半導体層１３のキャリア濃度は、半導体層１３を形成する際の雰囲気における酸素濃度を変えることによって変えることができる。半導体層１３のキャリア濃度は、半導体層１３を形成する際の雰囲気における水素濃度を変えることによって変えることもできる。半導体層１３のキャリア濃度は、酸化物半導体における金属の組成比を変えることによって変えることもできる。半導体層１３のキャリア濃度は、半導体層１３に施される熱処理の温度、および雰囲気によって変えることもできる。 The carrier concentration of the semiconductor layer 13 can be changed by changing the oxygen concentration in the atmosphere when forming the semiconductor layer 13. The carrier concentration of the semiconductor layer 13 can also be changed by changing the hydrogen concentration in the atmosphere when forming the semiconductor layer 13. The carrier concentration of the semiconductor layer 13 can also be changed by changing the composition ratio of metals in the oxide semiconductor. The carrier concentration of the semiconductor layer 13 can also be changed depending on the temperature and atmosphere of the heat treatment performed on the semiconductor layer 13.

第５工程において、ソース電極層１４、およびドレイン電極層１５は、電極層の形状に追従したマスクを用いる成膜方法によって形成されてもよい。あるいは、ソース電極層１４、およびドレイン電極層１５は、電極層１４，１５となる電極膜を成膜した後に、エッチング法を用いて電極膜をソース電極層１４、およびドレイン電極層１５の形状に加工する方法によって形成されてもよい。 In the fifth step, the source electrode layer 14 and the drain electrode layer 15 may be formed by a film forming method using a mask that follows the shape of the electrode layer. Alternatively, the source electrode layer 14 and the drain electrode layer 15 can be formed by forming the electrode films that will become the electrode layers 14 and 15, and then using an etching method to shape the electrode films into the shapes of the source electrode layer 14 and the drain electrode layer 15. It may be formed by a processing method.

電極層１４，１５の形成に用いる成膜方法は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、スピンコート法、ディップコート法、スリットダイコート法からなる群から選択される少なくとも一種である。あるいは、ゲート電極層１２の形成に用いる成膜方法は、スクリーン印刷法、凸版印刷法、凹版印刷法、平版印刷法、インクジェット法からなる群から選択される少なくとも一種である。 The film forming method used to form the electrode layers 14 and 15 is at least one selected from the group consisting of vacuum evaporation, ion plating, sputtering, laser ablation, spin coating, dip coating, and slit die coating. It is. Alternatively, the film formation method used to form the gate electrode layer 12 is at least one selected from the group consisting of screen printing, letterpress printing, intaglio printing, planographic printing, and inkjet.

［実施例１］
実施例１の薄膜トランジスタとして下記構造を有したボトムゲート・トップコンタクト型トランジスタを形成した。
・半導体層１３の面積ＳＣ ：８００μｍ２
・第２ゲート絶縁層２３の面積ＳＤ ：１５００μｍ２
・面積ＳＤ／面積ＳＣ ：１．９
・第１ゲート絶縁層２１の段差部２２の厚さＤＡ ：０．６μｍ
・第１ゲート絶縁層２１の平坦部の厚さＤＢ ：０．４μｍ
・厚さＤＢ／厚さＤＡ ：０．６７
・厚さＤＢ-厚さＤＡ ：０．２μｍ
・ゲート電極層１２の厚さ ：８０ｎｍ
・第２ゲート絶縁層２３の厚さ ：１０ｎｍ
・半導体層１３の厚さ ：３０ｎｍ
・チャンネル長 ：３０μｍ
・チャンネル幅 ：２００μｍ [Example 1]
As the thin film transistor of Example 1, a bottom gate/top contact type transistor having the following structure was formed.
- Area SC of semiconductor layer 13: 800 μm 2
- Area SD of second gate insulating layer 23: 1500 μm 2
・Area SD/Area SC: 1.9
- Thickness DA of step portion 22 of first gate insulating layer 21: 0.6 μm
・Thickness DB of the flat part of the first gate insulating layer 21: 0.4 μm
・Thickness DB/Thickness DA: 0.67
・Thickness DB-Thickness DA: 0.2μm
・Thickness of gate electrode layer 12: 80 nm
・Thickness of second gate insulating layer 23: 10 nm
・Thickness of semiconductor layer 13: 30 nm
・Channel length: 30μm
・Channel width: 200μm

実施例１の薄膜トランジスタは、可撓性基材１１に、２０μｍの厚さを有したポリイミドフィルムを用いた。実施例１の薄膜トランジスタは、ゲート電極層１２にアルミニウム合金膜であるアルミニウムネオジウム膜を用いた。ゲート電極層１２は、可撓性基材１１に成膜されたアルミニウム合金膜のパターニングによって得られた。アルミニウム合金膜は、可撓性基材１１を成膜の対象とし、下記成膜条件によるＤＣマグネトロンスパッタ法によって得られた。ゲート電極層１２は、アルミニウム合金膜に積層された感光性ポリレジスト膜からレジストマスクを形成し、当該レジストマスクを用いてアルミニウム合金膜をウエットエッチングした後、レジストマスクを剥離することによって得られた。ゲート電極層１２の厚さは、８０ｎｍであった。 In the thin film transistor of Example 1, a polyimide film having a thickness of 20 μm was used as the flexible base material 11. In the thin film transistor of Example 1, an aluminum neodymium film, which is an aluminum alloy film, was used for the gate electrode layer 12. The gate electrode layer 12 was obtained by patterning an aluminum alloy film formed on the flexible base material 11. The aluminum alloy film was formed on the flexible base material 11 and was obtained by DC magnetron sputtering under the following film forming conditions. The gate electrode layer 12 was obtained by forming a resist mask from a photosensitive polyresist film laminated on an aluminum alloy film, wet-etching the aluminum alloy film using the resist mask, and then peeling off the resist mask. . The thickness of the gate electrode layer 12 was 80 nm.

［ゲート電極層１２の成膜条件］
・ターゲット組成比 ：Ａｌ（ａｔ％）：Ｎｄ（ａｔ％）＝９８：２
・スパッタガス ：アルゴン
・スパッタガス流量 ：１００ｓｃｃｍ
・成膜圧力 ：１．０Ｐａ
・ターゲット電力 ：２００Ｗ
・基材温度 ：２３℃ [Film formation conditions for gate electrode layer 12]
・Target composition ratio: Al (at%): Nd (at%) = 98:2
・Sputter gas: Argon ・Sputter gas flow rate: 100sccm
・Film forming pressure: 1.0Pa
・Target power: 200W
・Base material temperature: 23℃

実施例１の薄膜トランジスタは、第１ゲート絶縁層２１にアクリル樹脂膜を用いた。第１ゲート絶縁層２１は、ゲート電極層１２を覆うように成膜された、感光性アクリル樹脂を含む塗工膜のパターニングによって得られた。感光性塗工膜は、ゲート電極層１２を積層された可撓性基材１１を成膜の対象とし、基材回転数に２４００ｒｐｍを設定した感光性アクリル樹脂のスリットコート法によって得られた。第１ゲート絶縁層２１は、第１ゲート絶縁層２１を形成するためのマスクを用いた感光性塗工膜の露光、および現像を経て、現像後の塗工膜を２２０℃で焼成することによって得られた。第１ゲート絶縁層２１の厚さは、０．６μｍであった。 In the thin film transistor of Example 1, an acrylic resin film was used for the first gate insulating layer 21. The first gate insulating layer 21 was obtained by patterning a coating film containing a photosensitive acrylic resin, which was formed to cover the gate electrode layer 12 . The photosensitive coating film was obtained by a photosensitive acrylic resin slit coating method, using the flexible base material 11 on which the gate electrode layer 12 was laminated as the object of film formation, and setting the base material rotation speed to 2400 rpm. The first gate insulating layer 21 is formed by exposing a photosensitive coating film using a mask for forming the first gate insulating layer 21 and developing the film, and then baking the developed coating film at 220°C. Obtained. The thickness of the first gate insulating layer 21 was 0.6 μm.

実施例１の薄膜トランジスタは、第２ゲート絶縁層２３に酸化珪素膜を用いた。第２ゲート絶縁層２３は、第１ゲート絶縁層２１を覆うように成膜された酸化珪素膜のパターニングによって得られた。酸化珪素膜は、第１ゲート絶縁層２１を積層された可撓性基材１１を成膜の対象とし、下記成膜条件によるＣＶＤ法によって得られた。 In the thin film transistor of Example 1, a silicon oxide film was used for the second gate insulating layer 23. The second gate insulating layer 23 was obtained by patterning a silicon oxide film formed to cover the first gate insulating layer 21 . The silicon oxide film was formed on the flexible base material 11 on which the first gate insulating layer 21 was laminated, and was obtained by CVD under the following film forming conditions.

［第２ゲート絶縁層２３の成膜条件］
・反応ガス ：シラン／一酸化二窒素
・シラン流量 ：８０ｓｃｃｍ
・一酸化二窒素流量 ：８００ｓｃｃｍ
・成膜圧力 ：２００Ｐａ
・高周波電力 ：６００Ｗ
・高周波電力周波数 ：１３．５６ＭＨｚ
・基材温度 ：２００℃ [Film formation conditions for second gate insulating layer 23]
・Reactant gas: Silane/Dinitrogen monoxide ・Silane flow rate: 80 sccm
・Dinitrogen monoxide flow rate: 800sccm
・Film forming pressure: 200Pa
・High frequency power: 600W
・High frequency power frequency: 13.56MHz
・Base material temperature: 200℃

第２ゲート絶縁層２３は、酸化珪素膜に形成されたレジストパターンをマスクとし、かつ下記第２ゲート絶縁層２３のエッチング条件を用いる酸化珪素膜のドライエッチングによって得られた。段差部２２の形成は、下記第１ゲート絶縁層２１のエッチング条件による第１ゲート絶縁層２１のドライエッチングによって得られた。 The second gate insulating layer 23 was obtained by dry etching the silicon oxide film using the resist pattern formed on the silicon oxide film as a mask and using the following etching conditions for the second gate insulating layer 23. The step portion 22 was formed by dry etching the first gate insulating layer 21 under the following etching conditions for the first gate insulating layer 21.

［第２ゲート絶縁層２３のエッチング条件］
・反応ガス ：四フッ化メタン
・反応ガス流量 ：３０ｓｃｃｍ
・成膜圧力 ：１０Ｐａ
・高周波電力 ：３００Ｗ
・エッチング時間 ：２０秒 [Etching conditions for second gate insulating layer 23]
・Reaction gas: Tetrafluoromethane ・Reaction gas flow rate: 30sccm
・Film forming pressure: 10Pa
・High frequency power: 300W
・Etching time: 20 seconds

［第１ゲート絶縁層２１のエッチング条件］
・反応ガス ：四フッ化メタン
・反応ガス流量 ：４０ｓｃｃｍ
・成膜圧力 ：２０Ｐａ
・高周波電力 ：３００Ｗ
・エッチング時間 ：２０秒 [Etching conditions for first gate insulating layer 21]
・Reaction gas: Tetrafluoromethane ・Reaction gas flow rate: 40sccm
・Film forming pressure: 20Pa
・High frequency power: 300W
・Etching time: 20 seconds

実施例１の薄膜トランジスタは、半導体層１３に、３０ｎｍの厚さを有した酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）膜を用いた。半導体層１３は、第２ゲート絶縁層２３を覆うように成膜された酸化物半導体膜のウエットエッチングによって得られた。酸化物半導体膜は、第２ゲート絶縁層２３を積層された可撓性基材１１を成膜の対象とし、下記成膜条件によるＤＣマグネトロンスパッタリング法によって得られた。 In the thin film transistor of Example 1, an indium gallium zinc oxide (InGaZnO) film having a thickness of 30 nm was used for the semiconductor layer 13. The semiconductor layer 13 was obtained by wet etching an oxide semiconductor film formed to cover the second gate insulating layer 23. The oxide semiconductor film was formed on the flexible base material 11 on which the second gate insulating layer 23 was laminated, and was obtained by a DC magnetron sputtering method under the following film forming conditions.

［半導体層１３の成膜条件］
・ターゲット組成比 ：原子質量％ Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４
・スパッタガス ：アルゴン／酸素
・アルゴン流量 ：１００ｓｃｃｍ
・酸素流量 ：０．１ｓｃｃｍ
・成膜圧力 ：１．０Ｐａ
・ターゲット電力 ：３００Ｗ
・ターゲット周波数 ：１３．５６ＭＨｚ
・基板温度 ：室温 [Film formation conditions for semiconductor layer 13]
・Target composition ratio: Atomic mass % In:Ga:Zn:O=1:1:1:4
・Sputter gas: Argon/oxygen ・Argon flow rate: 100sccm
・Oxygen flow rate: 0.1sccm
・Film forming pressure: 1.0Pa
・Target power: 300W
・Target frequency: 13.56MHz
・Substrate temperature: room temperature

実施例１の薄膜トランジスタは、ソース電極層１４、およびドレイン電極層１５に、８０ｎｍの厚さを有したアルミニウム合金膜であるアルミニウムネオジウム膜を用いた。ソース電極層１４、およびドレイン電極層１５は、下記成膜条件のＤＣマグネトロンスパッタ法によるリフトオフ法によって得られた。ソース電極層１４、およびドレイン電極層１５の形成は、まず、電極層１４，１５の外形に追従する孔形状を有したリフトオフレジストを形成した。次に、アルミニウムネオジウム膜を成膜し、リフトオフレジストに堆積された反転パターンをレジストと共に剥離することによって、ソース電極層１４、およびドレイン電極層１５が得られた。 In the thin film transistor of Example 1, an aluminum neodymium film, which is an aluminum alloy film, having a thickness of 80 nm was used for the source electrode layer 14 and the drain electrode layer 15. The source electrode layer 14 and the drain electrode layer 15 were obtained by a lift-off method using DC magnetron sputtering under the following film formation conditions. The source electrode layer 14 and the drain electrode layer 15 were formed by first forming a lift-off resist having a hole shape that followed the outer shape of the electrode layers 14 and 15. Next, a source electrode layer 14 and a drain electrode layer 15 were obtained by forming an aluminum neodymium film and peeling off the inverted pattern deposited on the lift-off resist together with the resist.

［ソース電極層１４，ドレイン電極層１５の成膜条件］
・ターゲット組成比 ：Ａｌ（ａｔ％）：Ｎｄ（ａｔ％）＝９８：２
・スパッタガス ：アルゴン
・スパッタガス流量 ：１００ｓｃｃｍ
・成膜圧力 ：１．０Ｐａ
・ターゲット電力 ：２００Ｗ
・基板温度 ：２３℃ [Film formation conditions for source electrode layer 14 and drain electrode layer 15]
・Target composition ratio: Al (at%): Nd (at%) = 98:2
・Sputter gas: Argon ・Sputter gas flow rate: 100sccm
・Film forming pressure: 1.0Pa
・Target power: 200W
・Substrate temperature: 23℃

［実施例２］
実施例２の薄膜トランジスタは、下記構造を有したボトムゲート・トップコンタクト型トランジスタである。なお、実施例２の薄膜トランジスタを説明する便宜上、実施例２の薄膜トランジスタの寸法のなかで実施例１の薄膜トランジスタの寸法と等しい構造項目に関わる寸法を割愛する。実施例２の薄膜トランジスタは、段差部２２を形成するための第１ゲート絶縁層２１のエッチング時間を４０秒に変更し、それ以外を実施例１と同じくして得た。
・第１ゲート絶縁層２１の段差部２２の厚さＤＡ ：０．６μｍ
・第１ゲート絶縁層２１の平坦部の厚さＤＢ ：０．４μｍ
・厚さＤＢ／厚さＤＡ ：０．６７
・厚さＤＢ-厚さＤＡ ：０．２μｍ [Example 2]
The thin film transistor of Example 2 is a bottom gate/top contact type transistor having the following structure. Note that, for convenience in explaining the thin film transistor of Example 2, dimensions related to structural items that are the same as the dimensions of the thin film transistor of Example 1 are omitted from among the dimensions of the thin film transistor of Example 2. The thin film transistor of Example 2 was obtained in the same manner as Example 1 except that the etching time of the first gate insulating layer 21 for forming the step portion 22 was changed to 40 seconds.
- Thickness DA of step portion 22 of first gate insulating layer 21: 0.6 μm
・Thickness DB of the flat part of the first gate insulating layer 21: 0.4 μm
・Thickness DB/Thickness DA: 0.67
・Thickness DB-Thickness DA: 0.2μm

［実施例３］
実施例３の薄膜トランジスタは、下記構造を有したボトムゲート・トップコンタクト型トランジスタである。なお、実施例２の薄膜トランジスタを説明する便宜上、実施例２の薄膜トランジスタの寸法のなかで実施例１の薄膜トランジスタの寸法と等しい構造項目に関わる寸法を割愛する。実施例２の薄膜トランジスタは、段差部２２を形成するための第１ゲート絶縁層２１のエッチング時間を８秒に変更し、それ以外を実施例１と同じくして得た。
・第１ゲート絶縁層２１の段差部２２の厚さＤＡ ：０．６μｍ
・第１ゲート絶縁層２１の平坦部の厚さＤＢ ：０．５５μｍ
・厚さＤＢ／厚さＤＡ ：０．９２
・厚さＤＢ-厚さＤＡ ：０．０５μｍ [Example 3]
The thin film transistor of Example 3 is a bottom gate/top contact type transistor having the following structure. Note that, for convenience in explaining the thin film transistor of Example 2, dimensions related to structural items that are the same as the dimensions of the thin film transistor of Example 1 are omitted from among the dimensions of the thin film transistor of Example 2. The thin film transistor of Example 2 was obtained in the same manner as Example 1 except that the etching time of the first gate insulating layer 21 for forming the step portion 22 was changed to 8 seconds.
- Thickness DA of step portion 22 of first gate insulating layer 21: 0.6 μm
- Thickness DB of flat part of first gate insulating layer 21: 0.55 μm
・Thickness DB/Thickness DA: 0.92
・Thickness DB-Thickness DA: 0.05μm

［実施例４］
実施例４の薄膜トランジスタは、下記構造を有したボトムゲート・トップコンタクト型トランジスタである。なお、実施例４の薄膜トランジスタを説明する便宜上、実施例４の薄膜トランジスタの寸法のなかで実施例１の薄膜トランジスタの寸法と等しい構造項目に関わる寸法を割愛する。実施例４の薄膜トランジスタは、第１ゲート絶縁層２１を形成するための基材回転数を８９０ｒｐｍに変更し、かつ段差部２２を形成するための第１ゲート絶縁層２１のエッチング時間を６秒に変更し、それ以外を実施例１と同じくして得た。
・第１ゲート絶縁層２１の段差部２２の厚さＤＡ ：１．０μｍ
・第１ゲート絶縁層２１の平坦部の厚さＤＢ ：０．９４μｍ
・厚さＤＢ／厚さＤＡ ：０．９４
・厚さＤＢ-厚さＤＡ ：０．０６μｍ [Example 4]
The thin film transistor of Example 4 is a bottom gate/top contact type transistor having the following structure. Note that, for the convenience of explaining the thin film transistor of Example 4, dimensions related to structural items that are the same as the dimensions of the thin film transistor of Example 1 among the dimensions of the thin film transistor of Example 4 are omitted. In the thin film transistor of Example 4, the rotation speed of the base material for forming the first gate insulating layer 21 was changed to 890 rpm, and the etching time of the first gate insulating layer 21 for forming the step portion 22 was changed to 6 seconds. It was obtained in the same manner as in Example 1 except for the following changes.
- Thickness DA of step portion 22 of first gate insulating layer 21: 1.0 μm
・Thickness DB of the flat part of the first gate insulating layer 21: 0.94 μm
・Thickness DB/Thickness DA: 0.94
・Thickness DB-Thickness DA: 0.06μm

［実施例５］
実施例５の薄膜トランジスタは、下記構造を有したボトムゲート・トップコンタクト型トランジスタである。なお、実施例５の薄膜トランジスタを説明する便宜上、実施例５の薄膜トランジスタの寸法のなかで実施例１の薄膜トランジスタの寸法と等しい構造項目に関わる寸法を割愛する。実施例４の薄膜トランジスタは、第１ゲート絶縁層２１を形成するための基材回転数を４８００ｒｐｍに変更し、かつ段差部２２を形成するための第１ゲート絶縁層２１のエッチング時間を１４秒に変更し、それ以外を実施例１と同じくして得た。
・第１ゲート絶縁層２１の段差部２２の厚さＤＡ ：０．４μｍ
・第１ゲート絶縁層２１の平坦部の厚さＤＢ ：０．３μｍ
・厚さＤＢ／厚さＤＡ ：０．７５
・厚さＤＢ-厚さＤＡ ：０．１μｍ [Example 5]
The thin film transistor of Example 5 is a bottom gate/top contact type transistor having the following structure. Note that, for convenience in explaining the thin film transistor of Example 5, dimensions related to structural items that are the same as the dimensions of the thin film transistor of Example 1 are omitted from among the dimensions of the thin film transistor of Example 5. In the thin film transistor of Example 4, the rotation speed of the base material for forming the first gate insulating layer 21 was changed to 4800 rpm, and the etching time of the first gate insulating layer 21 for forming the step portion 22 was changed to 14 seconds. It was obtained in the same manner as in Example 1 except for the following changes.
- Thickness DA of step portion 22 of first gate insulating layer 21: 0.4 μm
-Thickness DB of the flat part of the first gate insulating layer 21: 0.3 μm
・Thickness DB/Thickness DA: 0.75
・Thickness DB-Thickness DA: 0.1μm

［実施例６］
実施例６の薄膜トランジスタは、第１ゲート絶縁層２１の構成材料、第２ゲート絶縁層２３の構成材料、第１ゲート絶縁層２１の形成条件、および第２ゲート絶縁層２３の形成条件を変更し、それ以外を実施例１と同じくして得た。 [Example 6]
In the thin film transistor of Example 6, the constituent material of the first gate insulating layer 21, the constituent material of the second gate insulating layer 23, the forming conditions of the first gate insulating layer 21, and the forming conditions of the second gate insulating layer 23 were changed. , was obtained in the same manner as in Example 1 except for the above.

実施例６の第１ゲート絶縁層２１を形成するための材料は、感光性ポリメチルシルセスキオキサンである。実施例６の第１ゲート絶縁層２１を形成するための基板回転数は、１０００ｒｐｍであり、塗工膜の焼成温度は、２００℃である。 The material for forming the first gate insulating layer 21 in Example 6 is photosensitive polymethylsilsesquioxane. The substrate rotation speed for forming the first gate insulating layer 21 in Example 6 was 1000 rpm, and the firing temperature of the coating film was 200°C.

実施例６の第２ゲート絶縁層２３は、下記成膜条件を用いて形成された酸化窒化珪素膜である。実施例６の第１ゲート絶縁層２１に段差部２２を形成するためのエッチング時間は、３０秒であり、実施例６の第２ゲート絶縁層２３を形成するためのエッチング時間は、３０秒である。 The second gate insulating layer 23 of Example 6 is a silicon oxynitride film formed using the following film forming conditions. The etching time for forming the step portion 22 on the first gate insulating layer 21 in Example 6 was 30 seconds, and the etching time for forming the second gate insulating layer 23 in Example 6 was 30 seconds. be.

［第２ゲート絶縁層２３の成膜条件］
・反応ガス ：シラン／アンモニア／水素／一酸化二窒素
・シラン流量 ：５０ｓｃｃｍ
・アンモニア流量 ：１００ｓｃｃｍ
・水素流量 ：１０００ｓｃｃｍ
・一酸化二窒素流量 ：５００ｓｃｃｍ
・成膜圧力 ：３００Ｐａ
・高周波電力 ：９００Ｗ
・高周波電力周波数 ：１３．５６ＭＨｚ
・基板温度 ：２００℃ [Film formation conditions for second gate insulating layer 23]
・Reaction gas: Silane/Ammonia/Hydrogen/Dinitrogen monoxide ・Silane flow rate: 50 sccm
・Ammonia flow rate: 100sccm
・Hydrogen flow rate: 1000sccm
・Dinitrogen monoxide flow rate: 500sccm
・Film forming pressure: 300Pa
・High frequency power: 900W
・High frequency power frequency: 13.56MHz
・Substrate temperature: 200℃

［実施例７］
実施例７の薄膜トランジスタは、第１ゲート絶縁層２１の構成材料、第２ゲート絶縁層２３の構成材料、第１ゲート絶縁層２１の形成条件、および第２ゲート絶縁層２３の形成条件を変更し、それ以外を実施例１と同じくして得た。 [Example 7]
In the thin film transistor of Example 7, the constituent material of the first gate insulating layer 21, the constituent material of the second gate insulating layer 23, the forming conditions of the first gate insulating layer 21, and the forming conditions of the second gate insulating layer 23 were changed. , was obtained in the same manner as in Example 1 except for the above.

実施例７の第１ゲート絶縁層２１を形成するための材料は、アクリル樹脂に酸化珪素から構成されたナノ粒子を分散させた材料である。実施例７の第１ゲート絶縁層２１は、グラビアオフセット印刷法を用いて可撓性基材１１、およびゲート電極層１２の上面に形成された塗工膜を２５０℃で焼成することによって得た。塗工液は、アクリル樹脂を含む溶液に酸化珪素から構成されたナノ粒子を分散させた溶液である。 The material for forming the first gate insulating layer 21 in Example 7 is a material in which nanoparticles made of silicon oxide are dispersed in acrylic resin. The first gate insulating layer 21 of Example 7 was obtained by baking a coating film formed on the upper surface of the flexible base material 11 and the gate electrode layer 12 at 250° C. using a gravure offset printing method. . The coating liquid is a solution containing nanoparticles made of silicon oxide dispersed in a solution containing an acrylic resin.

実施例７の第２ゲート絶縁層２３は、下記成膜条件を用いて形成された窒化珪素膜である。実施例７の第１ゲート絶縁層２１に段差部２２を形成するためのエッチング時間は、４０秒であり、実施例７の第２ゲート絶縁層２３を形成するためのエッチング時間は、４０秒である。 The second gate insulating layer 23 of Example 7 is a silicon nitride film formed using the following film forming conditions. The etching time for forming the step portion 22 on the first gate insulating layer 21 in Example 7 was 40 seconds, and the etching time for forming the second gate insulating layer 23 in Example 7 was 40 seconds. be.

［第２ゲート絶縁層２３の成膜条件］
・反応ガス ：シラン／アンモニア／水素／窒素
・シラン流量 ：１０ｓｃｃｍ
・アンモニア流量 ：７０ｓｃｃｍ
・水素流量 ：５０００ｓｃｃｍ
・窒素流量 ：２０００ｓｃｃｍ
・成膜圧力 ：２００Ｐａ
・高周波電力 ：１０００Ｗ
・高周波電力周波数 ：１３．５６ＭＨｚ
・基板温度 ：２００℃ [Film formation conditions for second gate insulating layer 23]
・Reaction gas: Silane/Ammonia/Hydrogen/Nitrogen ・Silane flow rate: 10 sccm
・Ammonia flow rate: 70sccm
・Hydrogen flow rate: 5000sccm
・Nitrogen flow rate: 2000sccm
・Film forming pressure: 200Pa
・High frequency power: 1000W
・High frequency power frequency: 13.56MHz
・Substrate temperature: 200℃

［実施例８］
実施例８の薄膜トランジスタは、下記構造を有したボトムゲート・トップコンタクト型トランジスタである。なお、実施例８の薄膜トランジスタを説明する便宜上、実施例８の薄膜トランジスタの寸法のなかで実施例１の薄膜トランジスタの寸法と等しい構造項目に関わる寸法を割愛する。実施例８の薄膜トランジスタは、第２ゲート絶縁層２３を形成するためのレジストマスクのサイズを変更し、それ以外を実施例１と同じくして得た。
・半導体層１３の面積ＳＣ ：８００μｍ２
・第２ゲート絶縁層２３の面積ＳＤ ：８００μｍ２
・面積ＳＤ／面積ＳＣ ：１．０ [Example 8]
The thin film transistor of Example 8 is a bottom gate/top contact type transistor having the following structure. Note that, for convenience in explaining the thin film transistor of Example 8, dimensions related to structural items that are the same as the dimensions of the thin film transistor of Example 1 among the dimensions of the thin film transistor of Example 8 are omitted. A thin film transistor of Example 8 was obtained in the same manner as Example 1 except that the size of the resist mask for forming the second gate insulating layer 23 was changed.
- Area SC of semiconductor layer 13: 800 μm 2
- Area SD of second gate insulating layer 23: 800 μm 2
・Area SD/Area SC: 1.0

［実施例９］
実施例９の薄膜トランジスタは、下記構造を有したボトムゲート・トップコンタクト型トランジスタである。なお、実施例９の薄膜トランジスタを説明する便宜上、実施例９の薄膜トランジスタの寸法のなかで実施例１の薄膜トランジスタの寸法と等しい構造項目に関わる寸法を割愛する。実施例９の薄膜トランジスタは、第２ゲート絶縁層２３を形成するためのレジストマスクのサイズを変更し、それ以外を実施例１と同じくして得た。
・半導体層１３の面積ＳＣ ：８００μｍ２
・第２ゲート絶縁層２３の面積ＳＤ ：７２００μｍ２
・面積ＳＤ／面積ＳＣ ：９．０ [Example 9]
The thin film transistor of Example 9 is a bottom gate/top contact type transistor having the following structure. Note that, for convenience in explaining the thin film transistor of Example 9, dimensions related to structural items that are the same as the dimensions of the thin film transistor of Example 1 among the dimensions of the thin film transistor of Example 9 are omitted. A thin film transistor of Example 9 was obtained in the same manner as Example 1 except that the size of the resist mask for forming the second gate insulating layer 23 was changed.
- Area SC of semiconductor layer 13: 800 μm 2
- Area SD of second gate insulating layer 23: 7200 μm 2
・Area SD/Area SC: 9.0

［実施例１０］
実施例１０の薄膜トランジスタは、下記構造を有したボトムゲート・トップコンタクト型トランジスタである。なお、実施例１０の薄膜トランジスタを説明する便宜上、実施例１０の薄膜トランジスタの寸法のなかで実施例４の薄膜トランジスタの寸法と等しい構造項目に関わる寸法を割愛する。実施例１０の薄膜トランジスタは、段差部２２を形成するための第１ゲート絶縁層２１のエッチング時間を７０秒に変更し、それ以外を実施例４と同じくして得た。
・第１ゲート絶縁層２１の段差部２２の厚さＤＡ ：１．０μｍ
・第１ゲート絶縁層２１の平坦部の厚さＤＢ ：０．３μｍ
・厚さＤＢ／厚さＤＡ ：０．３
・厚さＤＢ-厚さＤＡ ：０．７μｍ [Example 10]
The thin film transistor of Example 10 is a bottom gate/top contact type transistor having the following structure. Note that, for convenience in explaining the thin film transistor of Example 10, dimensions related to structural items that are the same as the dimensions of the thin film transistor of Example 4 among the dimensions of the thin film transistor of Example 10 are omitted. The thin film transistor of Example 10 was obtained in the same manner as Example 4 except that the etching time of the first gate insulating layer 21 for forming the stepped portion 22 was changed to 70 seconds.
- Thickness DA of step portion 22 of first gate insulating layer 21: 1.0 μm
-Thickness DB of the flat part of the first gate insulating layer 21: 0.3 μm
・Thickness DB/Thickness DA: 0.3
・Thickness DB-Thickness DA: 0.7μm

［比較例１］
比較例１の薄膜トランジスタは、下記構造を有したボトムゲート・トップコンタクト型トランジスタである。なお、比較例１の薄膜トランジスタを説明する便宜上、比較例１の薄膜トランジスタの寸法のなかで実施例１の薄膜トランジスタの寸法と等しい構造項目に関わる寸法を割愛する。比較例１の薄膜トランジスタは、段差部２２を形成するための第１ゲート絶縁層２１のエッチング時間を０秒に変更し、それ以外を実施例１と同じくして得た。
・第１ゲート絶縁層２１の段差部２２の厚さＤＡ ：０．６μｍ
・第１ゲート絶縁層２１の平坦部の厚さＤＢ ：０．６μｍ
・厚さＤＢ／厚さＤＡ ：１．０
・厚さＤＢ-厚さＤＡ ：０．０μｍ [Comparative example 1]
The thin film transistor of Comparative Example 1 is a bottom gate/top contact type transistor having the following structure. Note that, for convenience in explaining the thin film transistor of Comparative Example 1, dimensions related to structural items that are the same as the dimensions of the thin film transistor of Example 1 among the dimensions of the thin film transistor of Comparative Example 1 are omitted. A thin film transistor of Comparative Example 1 was obtained in the same manner as in Example 1 except that the etching time of the first gate insulating layer 21 for forming the step portion 22 was changed to 0 seconds.
- Thickness DA of step portion 22 of first gate insulating layer 21: 0.6 μm
・Thickness DB of the flat part of the first gate insulating layer 21: 0.6 μm
・Thickness DB/Thickness DA: 1.0
・Thickness DB-Thickness DA: 0.0μm

［比較例２］
比較例２の薄膜トランジスタは、下記構造を有したボトムゲート・トップコンタクト型トランジスタである。なお、比較例２の薄膜トランジスタを説明する便宜上、比較例２の薄膜トランジスタの寸法のなかで実施例４の薄膜トランジスタの寸法と等しい構造項目に関わる寸法を割愛する。比較例２の薄膜トランジスタは、段差部２２を形成するための第１ゲート絶縁層２１のエッチング時間を５秒に変更し、それ以外を実施例４と同じくして得た。
・第１ゲート絶縁層２１の段差部２２の厚さＤＡ ：１．０μｍ
・第１ゲート絶縁層２１の平坦部の厚さＤＢ ：０．９５μｍ
・厚さＤＢ／厚さＤＡ ：０．９５
・厚さＤＢ-厚さＤＡ ：０．０５μｍ [Comparative example 2]
The thin film transistor of Comparative Example 2 is a bottom gate/top contact type transistor having the following structure. Note that, for convenience in explaining the thin film transistor of Comparative Example 2, dimensions related to structural items that are the same as the dimensions of the thin film transistor of Example 4 among the dimensions of the thin film transistor of Comparative Example 2 are omitted. A thin film transistor of Comparative Example 2 was obtained in the same manner as in Example 4 except that the etching time of the first gate insulating layer 21 for forming the step portion 22 was changed to 5 seconds.
- Thickness DA of step portion 22 of first gate insulating layer 21: 1.0 μm
・Thickness DB of the flat part of the first gate insulating layer 21: 0.95 μm
・Thickness DB/Thickness DA: 0.95
・Thickness DB-Thickness DA: 0.05μm

［評価］
実施例１～１０、および比較例１，２の薄膜トランジスタについて、半導体パラメータアナライザ（Ｂ１５００Ａ：アジレント・テクノロジー株式会社製）を用い、伝達特性から移動度を算出した。 [evaluation]
The mobilities of the thin film transistors of Examples 1 to 10 and Comparative Examples 1 and 2 were calculated from the transfer characteristics using a semiconductor parameter analyzer (B1500A: manufactured by Agilent Technologies, Inc.).

移動度の算出は、まず、ソース電極層１４の電圧を０Ｖ、ソース-ドレイン電圧を１０Ｖに設定し、ゲート電圧とドレイン電流Ｉｄとの関係である伝達特性を得た。ソース-ドレイン電圧は、ソース電極層１４とドレイン電極層１５との間の電圧である。ゲート電圧は、ソース電極層１４とゲート電極層１２との間の電圧である。ドレイン電流は、ドレイン電極層１５に流れる電流である。この際、ゲート電極層１２の電圧を－２０Ｖから＋２０Ｖまで変化させることによって、ゲート電圧を変化させた。 To calculate the mobility, first, the voltage of the source electrode layer 14 was set to 0V, the source-drain voltage was set to 10V, and the transfer characteristic, which is the relationship between the gate voltage and the drain current Id, was obtained. The source-drain voltage is the voltage between the source electrode layer 14 and the drain electrode layer 15. The gate voltage is the voltage between the source electrode layer 14 and the gate electrode layer 12. The drain current is a current flowing through the drain electrode layer 15. At this time, the gate voltage was changed by changing the voltage of the gate electrode layer 12 from -20V to +20V.

次に、ゲート電圧とドレイン電流との伝達特性を用い、ゲート電圧の変化に対するドレイン電流の変化である相互コンダクタンス（Ａ／Ｖ）を算出した。そして、飽和領域の相互コンダクタンスとソース-ドレイン電圧との関係式に、第１ゲート絶縁層２１の比誘電率と厚さ、第２ゲート絶縁層２３の比誘電率と厚さ、チャンネル長、チャンネル幅、ソース-ドレイン電圧を適用し、移動度を算出した。 Next, using the transfer characteristics between gate voltage and drain current, mutual conductance (A/V), which is the change in drain current with respect to change in gate voltage, was calculated. Then, the relative permittivity and thickness of the first gate insulating layer 21, the relative permittivity and thickness of the second gate insulating layer 23, the channel length, the channel Width, source-drain voltage were applied, and mobility was calculated.

次いで、半径が１ｍｍである金属棒に可撓性基材１１を巻き付けながら、上述したように、ゲート電圧とドレイン電流Ｉｄとの関係である伝達特性を得た。そして、負荷試験前の移動度に対する、負荷試験前後の移動度差を、移動度減少率として測定した。 Next, while wrapping the flexible base material 11 around a metal rod having a radius of 1 mm, the transfer characteristic, which is the relationship between the gate voltage and the drain current Id, was obtained as described above. Then, the difference in mobility before and after the load test with respect to the mobility before the load test was measured as a mobility reduction rate.

図３は、実施例１～１０、および比較例１，２について、第１ゲート絶縁層２１の段差部２２の厚さＤＡ、平坦部の厚さＤＢ、第１ゲート絶縁層２１の構成材料、第２ゲート絶縁層２３の構成材料、面積ＳＤ／面積ＳＣ、試験前移動度、および移動度減少率を示す。 FIG. 3 shows, for Examples 1 to 10 and Comparative Examples 1 and 2, the thickness DA of the step portion 22 of the first gate insulating layer 21, the thickness DB of the flat portion, the constituent material of the first gate insulating layer 21, The constituent material, area SD/area SC, pre-test mobility, and mobility reduction rate of the second gate insulating layer 23 are shown.

図３が示すように、実施例１～１０の薄膜トランジスタ、および比較例１、２の薄膜トランジスタにおける屈曲試験前の移動度は、いずれも１０．０ｃｍ２／Ｖｓ以上１０．６ｃｍ２／Ｖｓ以下であることが認められた。一方、実施例１～１０の薄膜トランジスタにおける移動度減少率が２．０％以下であることが認められた。一方、比較例の薄膜トランジスタにおける移動度減少率が７０％を越えることが認められた。特に、実施例３、実施例４、比較例１、および比較例２は、いずれも０．９以上１．０以下の厚さＤＢ／厚さＤＡを有するが、比較例１、２の移動度減少率と比べて、実施例３、４の移動度減少率が大幅に小さいことが認められた。これによって、厚さＤＢ／厚さＤＡが０．９４以下であること、すなわち薄膜トランジスタが条件１の上限値を満たすことは、薄膜トランジスタの移動度減少率を著しく抑えるといえる。 As shown in FIG. 3, the mobilities of the thin film transistors of Examples 1 to 10 and the thin film transistors of Comparative Examples 1 and 2 before the bending test are 10.0 cm 2 /Vs or more and 10.6 cm 2 /Vs or less. This was recognized. On the other hand, it was observed that the mobility reduction rate in the thin film transistors of Examples 1 to 10 was 2.0% or less. On the other hand, it was observed that the mobility reduction rate in the comparative thin film transistor exceeded 70%. In particular, Example 3, Example 4, Comparative Example 1, and Comparative Example 2 all have thickness DB/thickness DA of 0.9 or more and 1.0 or less, but the mobility of Comparative Examples 1 and 2 It was found that the mobility reduction rates of Examples 3 and 4 were significantly smaller than the reduction rates. Accordingly, it can be said that when the thickness DB/thickness DA is 0.94 or less, that is, the thin film transistor satisfies the upper limit of condition 1, the mobility reduction rate of the thin film transistor is significantly suppressed.

また、実施例２の薄膜トランジスタと、実施例１０の薄膜トランジスタとは、共に０．３程度の厚さＤＢ／厚さＤＡを有する一方、実施例２の薄膜トランジスタの方が、より良好な移動度減少率を示すことも認められた。同じく、実施例３の薄膜トランジスタと、実施例４の薄膜トランジスタとは、共に０．９程度の厚さＤＢ／厚さＤＡを有する一方、実施例３の薄膜トランジスタの方が、より良好な移動度減少率を示すことも認められた。これによって、厚さＤＢ／厚さＤＡが０．９４以下であること、および厚さＤＡが０．６μｍ以下であること、すなわち薄膜トランジスタが条件１の上限値、および条件４を満たすことは、薄膜トランジスタの移動度減少率を、より０に近づけるといえる。 Further, while the thin film transistor of Example 2 and the thin film transistor of Example 10 both have a thickness DB/thickness DA of about 0.3, the thin film transistor of Example 2 has a better mobility reduction rate. It was also accepted that the Similarly, while the thin film transistor of Example 3 and the thin film transistor of Example 4 both have a thickness DB/thickness DA of about 0.9, the thin film transistor of Example 3 has a better mobility reduction rate. It was also accepted that the As a result, the thickness DB/thickness DA is 0.94 or less and the thickness DA is 0.6 μm or less, that is, the thin film transistor satisfies the upper limit of condition 1 and condition 4. It can be said that the mobility reduction rate of is brought closer to 0.

また、実施例１０の薄膜トランジスタにおいては、屈曲試験後に、段差部２２の端面を覆うソース電極層１４、およびドレイン電極層１５の表面に、断線には至らないような、微小なクラックが生成されていることが、顕微鏡観察によって認められた。実施例２の薄膜トランジスタにおいては、屈曲試験後においても、段差部２２の端面を覆うソース電極層１４、およびドレイン電極層１５の表面に、微小なクラックは認められなかった。これによって、厚さＤＢ／厚さＤＡが０．３０以上であること、特に、厚さＤＡが０．６μｍ以下であることは、移動度減少率の抑制効果の実効性を高めるといえる。 Furthermore, in the thin film transistor of Example 10, after the bending test, minute cracks that did not lead to disconnection were generated on the surfaces of the source electrode layer 14 and the drain electrode layer 15 that covered the end face of the stepped portion 22. This was confirmed by microscopic observation. In the thin film transistor of Example 2, even after the bending test, no minute cracks were observed on the surfaces of the source electrode layer 14 and the drain electrode layer 15 covering the end face of the stepped portion 22. Accordingly, it can be said that when the thickness DB/thickness DA is 0.30 or more, especially when the thickness DA is 0.6 μm or less, the effectiveness of the mobility reduction rate suppressing effect is increased.

上記実施形態によれば、以下に列挙する効果が得られる。
（１）条件１を満たし、かつ半導体層１３から第１ゲート絶縁層２１の平坦部までを覆う電極層１４,１５を備えた薄膜トランジスタは、可撓性基材１１の屈曲による移動度の減少を抑える。 According to the above embodiment, the following effects can be obtained.
(1) A thin film transistor that satisfies Condition 1 and is provided with electrode layers 14 and 15 that cover from the semiconductor layer 13 to the flat part of the first gate insulating layer 21 is capable of reducing mobility due to bending of the flexible base material 11. suppress.

（２）条件１を満たし、かつ条件４を満たす薄膜トランジスタは、条件１、あるいは条件４を満たさない薄膜トランジスタと比べて、可撓性基材１１の屈曲による移動度の減少を抑える。 (2) A thin film transistor that satisfies condition 1 and condition 4 suppresses a decrease in mobility due to bending of the flexible base material 11, compared to a thin film transistor that does not satisfy condition 1 or condition 4.

（３）薄膜トランジスタが条件２、条件３、条件５の少なくとも１つを満たすことは、上記（１）（２）に準じた効果が得られることの実効性を高める。
上記実施形態は、以下のように変更して実施することもできる。 (3) The fact that the thin film transistor satisfies at least one of Conditions 2, 3, and 5 increases the effectiveness of obtaining effects similar to (1) and (2) above.
The above embodiment can also be modified and implemented as follows.

［酸化物半導体］
・屈曲状態でのしきい値変動ΔＶｔｈを抑える精度の向上を要求される場合、半導体層１３を構成する酸化物半導体は、ＩｎＧａＺｎＯと同種である三元系酸化物半導体であることが好ましい。また、屈曲状態でのしきい値変動ΔＶｔｈを抑える精度の向上を要求される場合、半導体層１３を構成する酸化物半導体は、インジウムとガリウムとを含む、あるいはインジウムと亜鉛とを含む三元系酸化物半導体であることがより好ましい。 [Oxide semiconductor]
- When it is required to improve the precision of suppressing the threshold fluctuation ΔVth in the bent state, the oxide semiconductor forming the semiconductor layer 13 is preferably a ternary oxide semiconductor of the same type as InGaZnO. Further, when it is required to improve the precision of suppressing the threshold fluctuation ΔVth in a bent state, the oxide semiconductor constituting the semiconductor layer 13 is a ternary oxide semiconductor containing indium and gallium, or a ternary semiconductor containing indium and zinc. More preferably, it is an oxide semiconductor.

［保護層］
・素子構造体は、半導体層１３のバックチャンネル部を保護する保護層をさらに備えてもよい。半導体層１３のバックチャンネル部は、半導体層１３のなかで第２ゲート絶縁層２３に接する面とは反対側の面である。保護層は、半導体層１３のバックチャンネル部を覆うように位置する。 [Protective layer]
- The element structure may further include a protective layer that protects the back channel portion of the semiconductor layer 13. The back channel portion of the semiconductor layer 13 is the surface of the semiconductor layer 13 that is opposite to the surface that is in contact with the second gate insulating layer 23 . The protective layer is positioned to cover the back channel portion of the semiconductor layer 13.

保護層の層構造は、単層構造でもよいし、多層構造でもよい。保護層は、バックチャンネル部のみを覆ってもよいし、ゲート電極層１２、第１ゲート絶縁層２１、第２ゲート絶縁層２３、ソース電極層１４、ドレイン電極層１５、および半導体層１３を覆ってもよい。半導体層１３のバックチャンネル部は、薄膜トランジスタの製造時に用いられた化学物質に暴露されたり、大気中のガスを吸着したりすることによって、半導体層１３の電子状態を変えてしまう。保護層は、半導体層１３のバックチャネル部を製造時の化学物質や大気から保護し、これによって薄膜トランジスタの電気的な特性を安定させる。 The layer structure of the protective layer may be a single layer structure or a multilayer structure. The protective layer may cover only the back channel portion, or may cover the gate electrode layer 12, the first gate insulating layer 21, the second gate insulating layer 23, the source electrode layer 14, the drain electrode layer 15, and the semiconductor layer 13. You can. The electronic state of the semiconductor layer 13 changes when the back channel portion of the semiconductor layer 13 is exposed to chemicals used in manufacturing the thin film transistor or adsorbs gases in the atmosphere. The protective layer protects the back channel portion of the semiconductor layer 13 from chemical substances and the atmosphere during manufacturing, thereby stabilizing the electrical characteristics of the thin film transistor.

保護層を構成する材料の一例は、無機絶縁化合物、および有機絶縁化合物の少なくとも１つである。無機絶縁化合物の一例は、酸化珪素、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ジルコニウム、窒化珪素、酸化窒化珪素からなる群から選択される少なくとも１つのである。有機絶縁化合物の一例は、ポリメチルメタクリレートなどのアクリル樹脂、ポリビニルアルコール、ポリビニルフェノール、エポキシ樹脂、ポリイミド、パリレンからなる群から選択される少なくとも１つである。 An example of the material constituting the protective layer is at least one of an inorganic insulating compound and an organic insulating compound. An example of the inorganic insulating compound is at least one selected from the group consisting of silicon oxide, aluminum oxide, tantalum oxide, hafnium oxide, yttrium oxide, zirconium oxide, silicon nitride, and silicon oxynitride. An example of the organic insulating compound is at least one selected from the group consisting of acrylic resin such as polymethyl methacrylate, polyvinyl alcohol, polyvinylphenol, epoxy resin, polyimide, and parylene.

保護層にリーク電流の抑制を要求される場合、保護層の電気抵抗値は、１０１１Ωｃｍ以上であることが好ましく、１０１４Ωｃｍ以上であることがより好ましい。保護層を構成する材料が、有機絶縁化合物を含有する場合、有機絶縁化合物からなる層の厚さは、０．３μｍ以上３μｍ以下であることが好ましい。保護層を構成する材料が、無機絶縁化合物を含有する場合、無機絶縁化合物からなる層の厚さは、５ｎｍ以上１００ｎｍ以下であることが好ましい。保護層の上層としてソース電極層１４、およびドレイン電極層１５の形成を要求される場合、保護層の端面形状は、順テーパー形状でもよい。端面形状に順テーパー形状を備える保護層は、保護層に積み重ねられる電極層の断線、また形状の不安定化を抑える。 When the protective layer is required to suppress leakage current, the electrical resistance value of the protective layer is preferably 10 11 Ωcm or more, more preferably 10 14 Ωcm or more. When the material constituting the protective layer contains an organic insulating compound, the thickness of the layer made of the organic insulating compound is preferably 0.3 μm or more and 3 μm or less. When the material constituting the protective layer contains an inorganic insulating compound, the thickness of the layer made of the inorganic insulating compound is preferably 5 nm or more and 100 nm or less. When the source electrode layer 14 and the drain electrode layer 15 are required to be formed as upper layers of the protective layer, the end face shape of the protective layer may be a forward tapered shape. The protective layer having a forward tapered end face prevents disconnection of the electrode layer stacked on the protective layer and destabilization of the shape.

無機絶縁化合物から構成される保護層は、スパッタリング法、原子層堆積法、パルスレーザー堆積法、あるいはＣＶＤ法によって形成される。有機絶縁化合物から構成される保護層は、スピンコート法、スリットコート法、各種印刷法などのウェット成膜法によって形成される。 The protective layer made of an inorganic insulating compound is formed by sputtering, atomic layer deposition, pulsed laser deposition, or CVD. The protective layer made of an organic insulating compound is formed by a wet film forming method such as a spin coating method, a slit coating method, or various printing methods.

ＣＬ…半導体層長さ
ＤＬ…第２絶縁層長さ
１１…可撓性基材
１２…ゲート電極層
１３…半導体層
１４…ソース電極層
１５…ドレイン電極層
２１…第１ゲート絶縁層
２２…段差部
２３…第２ゲート絶縁層 CL... Semiconductor layer length DL... Second insulating layer length 11... Flexible base material 12... Gate electrode layer 13... Semiconductor layer 14... Source electrode layer 15... Drain electrode layer 21... First gate insulating layer 22... Step difference Part 23...Second gate insulating layer

Claims (10)

平坦面を備える可撓性基材と、
前記平坦面上に位置する素子構造体と、を備える薄膜トランジスタであって、
前記素子構造体は、
前記平坦面の一部に位置するゲート電極層と、
前記平坦面の他部に位置して前記平坦面に追従する平坦部と、前記ゲート電極層を覆って前記平坦部から隆起する段差部と、を備え、有機原子団を含む第１ゲート絶縁層と、
前記段差部の上面内に位置する、無機化合物である第２ゲート絶縁層と、
前記第２ゲート絶縁層の上面内に位置する、酸化物半導体である半導体層と、
前記半導体層の第１端部に接続されるソース電極層と、
前記半導体層の第２端部に接続されるドレイン電極層と、を備え、
前記ソース電極層、および前記ドレイン電極層は、
前記平坦部から前記半導体層まで前記段差部の端面と前記第２ゲート絶縁層の端面とに追従する段差形状を有し、
前記段差部の厚さＤＡと前記平坦部の厚さＤＢとは、０．３０≦ＤＢ／ＤＡ≦０．９４を満たす
ことを特徴とする薄膜トランジスタ。 a flexible substrate having a flat surface;
A thin film transistor comprising: an element structure located on the flat surface;
The element structure is
a gate electrode layer located on a part of the flat surface;
A first gate insulating layer that includes an organic atomic group and includes a flat part that is located in another part of the flat surface and follows the flat surface, and a step part that covers the gate electrode layer and protrudes from the flat part. and,
a second gate insulating layer made of an inorganic compound located within the upper surface of the stepped portion;
a semiconductor layer that is an oxide semiconductor and is located within the upper surface of the second gate insulating layer;
a source electrode layer connected to the first end of the semiconductor layer;
a drain electrode layer connected to the second end of the semiconductor layer,
The source electrode layer and the drain electrode layer are
having a step shape that follows an end surface of the step portion and an end surface of the second gate insulating layer from the flat portion to the semiconductor layer;
A thin film transistor characterized in that a thickness DA of the stepped portion and a thickness DB of the flat portion satisfy 0.30≦DB/DA≦0.94. 前記段差部の厚さは、１．０μｍ以下であり、
前記段差部の上面において前記第２ゲート絶縁層が占める面積ＳＤと、前記第２ゲート絶縁層の上面において前記半導体層が占める面積ＳＣとは、１≦ＳＤ／ＳＣ≦９を満たす
請求項１に記載の薄膜トランジスタ。 The thickness of the step portion is 1.0 μm or less,
The area SD occupied by the second gate insulating layer on the upper surface of the step portion and the area SC occupied by the semiconductor layer on the upper surface of the second gate insulating layer satisfy 1≦SD/SC≦9. The thin film transistor described. 前記段差部の厚さは、０．６μｍ以下である
請求項１または２に記載の薄膜トランジスタ。 The thin film transistor according to claim 1 or 2, wherein the thickness of the stepped portion is 0.6 μm or less. 前記段差部の厚さＤＡと前記平坦部の厚さＤＢとの差は、前記ゲート電極層の厚さよりも大きい
請求項１から３のいずれか一項に記載の薄膜トランジスタ。 The thin film transistor according to claim 1 , wherein a difference between a thickness DA of the stepped portion and a thickness DB of the flat portion is greater than a thickness of the gate electrode layer. 平坦面を備える可撓性基材と、
前記平坦面上に位置する素子構造体と、を備える薄膜トランジスタであって、
前記素子構造体は、
前記平坦面の一部に位置するゲート電極層と、
前記平坦面の他部に位置して前記平坦面に追従する平坦部と、前記ゲート電極層を覆って前記平坦部から隆起する段差部と、を備え、有機原子団を含む第１ゲート絶縁層と、
前記段差部の上面内に位置する、無機化合物である第２ゲート絶縁層と、
前記第２ゲート絶縁層の上面内に位置する、酸化物半導体である半導体層と、
前記半導体層の第１端部に接続されるソース電極層と、
前記半導体層の第２端部に接続されるドレイン電極層と、を備え、
前記段差部の厚さは、０．６μｍ以下であり、
前記段差部の厚さＤＡと前記平坦部の厚さＤＢとは、０．３０≦ＤＢ／ＤＡ≦０．９４を満たす
ことを特徴とする薄膜トランジスタ。 a flexible substrate having a flat surface;
A thin film transistor comprising: an element structure located on the flat surface;
The element structure is
a gate electrode layer located on a part of the flat surface;
A first gate insulating layer that includes an organic atomic group and includes a flat part that is located in another part of the flat surface and follows the flat surface, and a step part that covers the gate electrode layer and protrudes from the flat part. and,
a second gate insulating layer made of an inorganic compound located within the upper surface of the stepped portion;
a semiconductor layer that is an oxide semiconductor and is located within the upper surface of the second gate insulating layer;
a source electrode layer connected to the first end of the semiconductor layer;
a drain electrode layer connected to the second end of the semiconductor layer,
The thickness of the stepped portion is 0.6 μm or less,
A thin film transistor characterized in that a thickness DA of the stepped portion and a thickness DB of the flat portion satisfy 0.30≦DB/DA≦0.94. 前記段差部の厚さＤＡと前記平坦部の厚さＤＢとの差は、前記ゲート電極層の厚さよりも大きく、
前記段差部の上面において前記第２ゲート絶縁層が占める面積ＳＤと、前記第２ゲート絶縁層の上面において前記半導体層が占める面積ＳＣとは、１≦ＳＤ／ＳＣ≦９を満たし、
請求項５に記載の薄膜トランジスタ。 The difference between the thickness DA of the stepped portion and the thickness DB of the flat portion is greater than the thickness of the gate electrode layer,
An area SD occupied by the second gate insulating layer on the upper surface of the step portion and an area SC occupied by the semiconductor layer on the upper surface of the second gate insulating layer satisfy 1≦SD/SC≦9,
The thin film transistor according to claim 5. 前記無機化合物は、珪素酸化物、珪素窒化物、珪素酸窒化物からなる群から選択されるいずれか１つである
請求項１から５のいずれか一項に記載の薄膜トランジスタ。 The thin film transistor according to any one of claims 1 to 5, wherein the inorganic compound is any one selected from the group consisting of silicon oxide, silicon nitride, and silicon oxynitride. 前記酸化物半導体は、インジウムを含有する
請求項１から６のいずれか一項に記載の薄膜トランジスタ。 The thin film transistor according to claim 1 , wherein the oxide semiconductor contains indium. 可撓性基材における平坦面の一部にゲート電極層を形成すること、
前記ゲート電極層を覆うように有機原子団を含む第１ゲート絶縁層を前記平坦面に形成し、これによって前記平坦面の他部に位置して前記平坦面に追従する平坦部と、前記ゲート電極層を覆って前記平坦部から隆起する段差部と、を備える第１ゲート絶縁層を形成すること、
前記段差部の上面内に、無機化合物である第２ゲート絶縁層を形成すること、
前記第２ゲート絶縁層の上面内に、酸化物半導体である半導体層を形成すること、
前記平坦部から前記半導体層の第１端部まで前記段差部の端面と前記第２ゲート絶縁層の端面とに追従する段差形状を有するようにソース電極層を形成すること、
前記平坦部から前記半導体層の第２端部まで前記段差部の端面と前記第２ゲート絶縁層の端面とに追従する段差形状を有するようにドレイン電極層を形成すること、を含み、
前記段差部の厚さＤＡと前記平坦部の厚さＤＢとは、０．３０≦ＤＢ／ＤＡ≦０．９４を満たす
ことを特徴とする薄膜トランジスタの製造方法。 forming a gate electrode layer on a part of the flat surface of the flexible base material;
A first gate insulating layer containing an organic atomic group is formed on the flat surface so as to cover the gate electrode layer, thereby forming a flat portion located on another part of the flat surface and following the flat surface, and forming a first gate insulating layer containing an organic atomic group on the flat surface. forming a first gate insulating layer that covers the electrode layer and includes a stepped portion that protrudes from the flat portion;
forming a second gate insulating layer made of an inorganic compound within the upper surface of the stepped portion;
forming a semiconductor layer made of an oxide semiconductor within the upper surface of the second gate insulating layer;
forming a source electrode layer so as to have a stepped shape that follows an end face of the stepped part and an end face of the second gate insulating layer from the flat part to the first end of the semiconductor layer;
forming a drain electrode layer so as to have a stepped shape that follows an end face of the stepped part and an end face of the second gate insulating layer from the flat part to the second end of the semiconductor layer;
A method for manufacturing a thin film transistor, wherein a thickness DA of the stepped portion and a thickness DB of the flat portion satisfy 0.30≦DB/DA≦0.94. 可撓性基材における平坦面の一部にゲート電極層を形成すること、
前記ゲート電極層を覆うように有機原子団を含む第１ゲート絶縁層を前記平坦面に形成し、これによって前記平坦面の他部に位置して前記平坦面に追従する平坦部と、前記ゲート電極層を覆って前記平坦部から隆起する段差部と、を備える第１ゲート絶縁層を形成すること、
前記段差部の上面内に、無機化合物である第２ゲート絶縁層を形成すること、
前記第２ゲート絶縁層の上面内に、酸化物半導体である半導体層を形成すること、
前記半導体層の第１端部に接続されるソース電極層を形成すること、
前記半導体層の第２端部に接続されるドレイン電極層を形成すること、を含み、
前記段差部の厚さは、０．６μｍ以下であり、
前記段差部の厚さＤＡと前記平坦部の厚さＤＢとは、０．３０≦ＤＢ／ＤＡ≦０．９４を満たす
ことを特徴とする薄膜トランジスタの製造方法。 forming a gate electrode layer on a part of the flat surface of the flexible base material;
A first gate insulating layer containing an organic atomic group is formed on the flat surface so as to cover the gate electrode layer, thereby forming a flat portion located on another part of the flat surface and following the flat surface, and forming a first gate insulating layer containing an organic atomic group on the flat surface. forming a first gate insulating layer that covers the electrode layer and includes a stepped portion that protrudes from the flat portion;
forming a second gate insulating layer made of an inorganic compound within the upper surface of the stepped portion;
forming a semiconductor layer made of an oxide semiconductor within the upper surface of the second gate insulating layer;
forming a source electrode layer connected to the first end of the semiconductor layer;
forming a drain electrode layer connected to a second end of the semiconductor layer,
The thickness of the stepped portion is 0.6 μm or less,
A method for manufacturing a thin film transistor, wherein a thickness DA of the stepped portion and a thickness DB of the flat portion satisfy 0.30≦DB/DA≦0.94.
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