JP7366787B2 - 表示装置 - Google Patents

Description

本発明の実施形態は、表示装置に関する。

近年、樹脂基板に表示素子を配置したフレキシブルな表示装置が開発されている。この種の表示装置においては画面を曲げることができるために、新たな電子機器のデザインや表示装置の用途を実現できる。

一方、従来のフレキシブルな表示装置は伸縮性を有していないために、例えば球面状やその他の３次元曲面に変形させることが困難であった。

米国特許出願公開第２０１７／００６８３１８号明細書

本開示は、伸縮性を有する表示装置を提供することを目的の一つとする。

一実施形態に係る表示装置は、絶縁基材と、発光素子と、画素回路と、配線とを備えている。前記絶縁基材は、複数の第１島状部と、２つの前記第１島状部を繋ぐ複数の非直線状の線部と、を有している。前記発光素子は、前記複数の第１島状部にそれぞれ配置されている。前記画素回路は、前記複数の第１島状部にそれぞれ配置され、前記発光素子を駆動する。前記配線は、前記複数の線部にそれぞれ配置され、前記線部が繋ぐ２つの前記第１島状部の前記画素回路に接続されている。前記複数の第１島状部は、第１方向および前記第１方向と交差する第２方向に並んでいる。前記複数の線部は、前記第１方向に並ぶ前記第１島状部を繋ぐ第１線部と、前記第２方向に並ぶ前記第１島状部を繋ぐ第２線部と、を含む。前記複数の配線は、前記第１線部に配置された第１配線と、前記第２線部に配置された第２配線と、を含む。前記画素回路に接続されていないダミー配線が前記第１線部に配置されている。さらに、１つの前記第１線部に配置される前記第１配線および前記ダミー配線の数の和が、１つの前記第２線部に配置される前記第２配線の数と同じである。

図１は、第１実施形態に係る表示装置の概略的な斜視図である。 図２は、上記表示装置が備える表示パネルの概略的な回路図である。 図３は、上記表示パネルが備える絶縁基材の一部を拡大して示す概略的な平面図である。 図４は、上記表示パネルが備える副画素の等価回路の一例を示す図である。 図５は、上記表示パネルの概略的な断面図である。 図６は、上記表示パネルの線部を含む部分の概略的な断面図である。 図７は、上記画素に含まれる要素の一部の概略的な平面図である。 図８は、上記画素に含まれる他の要素の概略的な平面図である。 図９は、上記表示パネルの非表示領域における絶縁基材の一部を拡大して示す概略的な平面図である。 図１０は、上記表示パネルが備える走査ドライバの構造の一例を示す概略的な平面図である。 図１１は、第２実施形態に係る副画素の等価回路の一例を示す図である。 図１２は、第２実施形態に係る表示パネルの概略的な断面図である。 図１３は、上記表示パネルが備える画素に含まれる要素の概略的な平面図である。 図１４は、上記画素に含まれる他の要素の概略的な平面図である。 図１５は、上記画素に含まれるさらに他の要素の概略的な平面図である。 図１６は、第３実施形態に係る画素の概略的な平面図である。 図１７は、第４実施形態に係る画素の概略的な平面図である。

いくつかの実施形態につき、図面を参照しながら説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一または類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。

各実施形態においては一例として、ＬＥＤ（発光ダイオード）素子を備える自発光型の表示装置を開示する。ただし、各実施形態は、他種の表示装置に対する、各実施形態にて開示される個々の技術的思想の適用を妨げるものではない。

例えば、各実施形態にて開示する構成の少なくとも一部は、有機エレクトロルミネッセンス素子を備える表示装置、電気泳動素子を有する電子ペーパ型の表示装置、Micro Electro Mechanical System（ＭＥＭＳ）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置等にも適用可能である。

［第１実施形態］
図１は、第１実施形態に係る表示装置１の概略的な斜視図である。以下の説明においては、図示したように第１方向Ｘ、第２方向Ｙおよび第３方向Ｚを定義する。これら方向Ｘ，Ｙ，Ｚは互いに直交しているが、９０°以外の角度で交わってもよい。本実施形態においては、第３方向Ｚに沿って表示装置１やその構成要素を見ることを平面視と呼ぶ。また、第３方向Ｚを上と呼び、第３方向Ｚの反対方向を下と呼ぶことがある。

表示装置１は、表示パネル２と、第１回路基板３と、第２回路基板４と、コントローラ５とを備えている。図１の例において、表示パネル２は、第１方向Ｘと平行な短辺ＥＸと、第２方向Ｙと平行な長辺ＥＹとを有した矩形状である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。

表示パネル２は、画像を表示する表示領域ＤＡと、表示領域ＤＡの周りの非表示領域ＮＤＡ（周辺領域）とを有している。非表示領域ＮＤＡは、短辺ＥＸに沿う端子領域ＭＴを含む。本実施形態においては表示領域ＤＡが矩形状であるが、表示領域ＤＡが他の形状であってもよい。表示領域ＤＡには、第１方向Ｘおよび第２方向Ｙにおいてマトリクス状に並ぶ複数の画素ＰＸが配置されている。

第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第２回路基板４は、第１回路基板３と電気的に接続されている。第１回路基板３は、例えばフレキシブル回路基板（ＦＰＣ）である。第２回路基板４は、例えばプリント回路基板（ＰＣＢ）である。コントローラ５は、例えば集積回路（ＩＣ）である。図１の例においては、第１回路基板３の上にコントローラ５が実装されている。ただし、コントローラ５は、第１回路基板３の下や非表示領域ＮＤＡ、または第２回路基板４に実装されてもよい。

コントローラ５は、例えば第２回路基板４を介して制御基板（図示せず）と接続されている。コントローラ５は、制御基板から出力される映像信号に基づいて複数の画素ＰＸを駆動する。

図２は、本実施形態に係る表示パネル２の概略的な回路図である。表示パネル２は、非表示領域ＮＤＡにおいて、映像ドライバＸＤＲと、第１走査ドライバＹＤＲ１と、第２走査ドライバＹＤＲ２とを備えている。映像ドライバＸＤＲは、第１方向Ｘに延びている。走査ドライバＹＤＲ１，ＹＤＲ２は、第２方向Ｙに延びている。表示領域ＤＡは、走査ドライバＹＤＲ１，ＹＤＲ２の間に位置している。

表示パネル２は、複数種類の配線を備えている。これら配線は、複数の第１走査線Ｓｇａと、複数の第２走査線Ｓｇｂと、複数の第３走査線Ｓｇｃと、複数の第４走査線Ｓｇｄと、複数の映像信号線ＶＬと、複数の第１電源線ＳＬａと、複数の第２電源線ＳＬｂと、複数のリセット配線Ｓｇｒと、複数の初期化配線Ｓｇｉとを含む。

走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄは、第１方向Ｘに延びており、走査ドライバＹＤＲ１，ＹＤＲ２に接続されている。例えば、第２方向Ｙに並ぶ画素ＰＸのうち、偶数番目の画素ＰＸを駆動するための走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄが第１走査ドライバＹＤＲ１に接続され、奇数番目の画素ＰＸを駆動するための走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄが第２走査ドライバＹＤＲ２に接続されている。他の例として、例えば走査線Ｓｇａ，Ｓｇｂが全て第１走査ドライバＹＤＲ１に接続されるとともに走査線Ｓｇｃ，Ｓｇｄが全て第２走査ドライバＹＤＲ２に接続されるなど、走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄのいずれかが第１走査ドライバＹＤＲ１に接続され、残りが第２走査ドライバＹＤＲ２に接続されてもよい。

映像信号線ＶＬ、第１電源線ＳＬａ、第２電源線ＳＬｂ、リセット配線Ｓｇｒおよび初期化配線Ｓｇｉは、第２方向Ｙに延びている。映像信号線ＶＬは、映像ドライバＸＤＲに接続されている。第１電源線ＳＬａには、コントローラ５から高電位Ｐｖｄｄが供給される。第２電源線ＳＬｂには、コントローラ５から高電位Ｐｖｄｄよりも低い低電位Ｐｖｓｓが供給される。リセット配線Ｓｇｒには、コントローラ５からリセット電位Ｖｒｓｔが供給される。初期化配線Ｓｇｉには、コントローラ５から初期化電位Ｖｉｎｉが供給される。

コントローラ５は、走査ドライバＹＤＲ１，ＹＤＲ２にスタートパルス信号ＳＴＶやクロック信号ＣＫＶも出力する。走査ドライバＹＤＲ１，ＹＤＲ２は複数のシフトレジスタ回路を含んでおり、クロック信号ＣＫＶに応じてスタートパルス信号ＳＴＶを次段のシフトレジスタ回路に順次転送し、各走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄに走査信号を順次供給する。

表示パネル２は、フレキシブルな絶縁基材２０を備えている。図２に示す映像ドライバＸＤＲ、走査ドライバＹＤＲ１，ＹＤＲ２、走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄ、映像信号線ＶＬ、電源線ＳＬａ，ＳＬｂ、リセット配線Ｓｇｒ、初期化配線Ｓｇｉおよび画素ＰＸ等は、絶縁基材２０の上に配置される。

図３は、絶縁基材２０の一部を拡大して示す概略的な平面図である。絶縁基材２０は、複数の島状部２１を有している。島状部２１は、第１方向Ｘおよび第２方向Ｙにマトリクス状に配置されている。図３の例においては島状部２１が正方形であるが、島状部２１は長方形、ひし形、正円形あるいは楕円形など他の形状であってもよい。第１方向Ｘに並ぶ島状部２１のピッチおよび第２方向Ｙに並ぶ島状部２１のピッチは同じであるが、これらピッチが異なってもよい。

絶縁基材２０は、複数の第１線部２２と、複数の第２線部２３とをさらに有している。第１線部２２は、第１方向Ｘに隣り合う２つの島状部２１を繋いでいる。第２線部２３は、第２方向Ｙに隣り合う２つの島状部２１を繋いでいる。図３の例においては、線部２２，２３がそれぞれ島状部２１の直線状の辺に接続されている。他の例として、線部２２，２３は、島状部２１の角部に接続されてもよい。

線部２２，２３は、いずれも非直線状である。図３の例においては、線部２２，２３が大きく２回屈曲し、全体としてＳ字型に蛇行した形状を有している。このような形状は、ミアンダパターンと呼ばれることがある。ただし、線部２２，２３の形状は図３の例に限られず、例えば１回のみ屈曲する形状や３回以上屈曲する形状など種々の形状を適用し得る。第１線部２２の形状と第２線部２３の形状が異なってもよい。

絶縁基材２０は、例えばポリイミドによって形成されている。この場合において、各島状部２１および各線部２２，２３は、ポリイミド膜をパターニングすることにより一体的に形成することができる。なお、絶縁基材２０の材料はポリイミドに限られず、他の樹脂材料を用いることもできる。

このように絶縁基材２０を複数の島状部２１とこれら島状部２１を繋ぐ非直線状の線部２２，２３とで構成することにより、絶縁基材２０および表示パネル２に可撓性および伸縮性を与えることができる。すなわち、特定の方向への張力または圧縮力が表示パネル２に働くと、この張力または圧縮力に応じて線部２２，２３が伸縮する。これにより、表示パネル２が張力または圧縮力に応じた形状に変形する。

本実施形態においては、表示領域ＤＡおよび非表示領域ＮＤＡのいずれにおいても絶縁基材２０が図３に示したパターンを有している。ただし、表示領域ＤＡおよび非表示領域ＮＤＡの一部において、絶縁基材２０が一様な板状などの他の形状を有してもよい。

図４は、画素ＰＸに含まれる副画素ＳＰの等価回路の一例を示す図である。副画素ＳＰは、発光素子１０と、発光素子１０を駆動する画素回路ＰＣとを備えている。本実施形態においては、発光素子１０がマイクロ発光ダイオード（マイクロＬＥＤ）である場合を想定する。すなわち、表示装置１は、マイクロＬＥＤ表示装置である。

一例として、マイクロＬＥＤである発光素子１０においては、最長の一辺の長さが１００μｍ以下である。ただし、発光素子１０は、例えば最長の一辺の長さが１００μｍより大きく３００μｍ未満のミニＬＥＤであってもよい。また、発光素子１０は、最長の一辺の長さが３００μｍ以上のＬＥＤであってもよい。

画素回路ＰＣは、映像信号線ＶＬに供給される映像信号Ｖｓｉｇに応じて発光素子１０を制御する。このような制御を実現するために、本実施形態における画素回路ＰＣは、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、駆動トランジスタＤＲＴ、保持容量Ｃｓおよび補助容量Ｃａｄを有している。補助容量Ｃａｄは発光電流量を調整するために設けられる素子であり、場合によっては不要となることもある。

リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴおよび駆動トランジスタＤＲＴは、薄膜トランジスタ（ＴＦＴ）により構成されている。リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴおよび駆動トランジスタＤＲＴは、例えばＮチャネル型のＴＦＴにより構成できるが、これらの少なくとも１つがＰチャネル型のＴＦＴにより構成されてもよい。

本実施形態において、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴおよび駆動トランジスタＤＲＴは、同一工程かつ同一層構造で形成され、半導体層に多結晶シリコンを用いたトップゲート構造の薄膜トランジスタである。あるいは、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴおよび駆動トランジスタＤＲＴは、ボトムゲート構造の薄膜トランジスタであってもよい。なお、半導体層としては、酸化物半導体や多結晶ＧａＮ半導体などを用いてもよい。

リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴおよび駆動トランジスタＤＲＴは、第１端子、第２端子および制御端子を有している。本実施形態においては、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極と呼ぶ。

駆動トランジスタＤＲＴおよび出力スイッチＢＣＴは、第１電源線ＳＬａと第２電源線ＳＬｂの間で発光素子１０と直列に接続されている。第１電源線ＳＬａ（高電位Ｐｖｄｄ）は例えば１０Ｖに設定され、第２電源線ＳＬｂ（低電位Ｐｖｓｓ）は例えば１．５Ｖに設定されている。

出力スイッチＢＣＴのドレイン電極は、第１電源線ＳＬａに接続されている。出力スイッチＢＣＴのソース電極は、駆動トランジスタＤＲＴのドレイン電極に接続されている。出力スイッチＢＣＴのゲート電極は、第２走査線Ｓｇｂに接続されている。これにより、出力スイッチＢＣＴは、第２走査線Ｓｇｂに与えられる制御信号ＢＧによりオン、オフされる。ここで、オンは導通状態を表し、オフは非導通状態を表す。出力スイッチＢＣＴは、制御信号ＢＧに基づき発光素子１０の発光時間を制御する。

駆動トランジスタＤＲＴのソース電極は、発光素子１０の一方の電極（ここでは陽極）に接続されている。発光素子１０の他方の電極（ここでは陰極）は、第２電源線ＳＬｂに接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた駆動電流を発光素子１０に出力する。

画素スイッチＳＳＴのソース電極は、映像信号線ＶＬに接続されている。画素スイッチＳＳＴのドレイン電極は、駆動トランジスタＤＲＴのゲート電極に接続されている。画素スイッチＳＳＴのゲート電極は、信号書き込み制御用のゲート配線として機能する第３走査線Ｓｇｃに接続されている。画素スイッチＳＳＴは、第３走査線Ｓｇｃから供給される制御信号ＳＧによりオン、オフされ、画素回路ＰＣと映像信号線ＶＬの接続および非接続を切り替える。すなわち、画素スイッチＳＳＴがオンされることにより、映像信号線ＶＬの映像信号Ｖｓｉｇが画素回路ＰＣに取り込まれる。

初期化スイッチＩＳＴのソース電極は、初期化配線Ｓｇｉに接続されている。初期化スイッチＩＳＴのドレイン電極は、駆動トランジスタＤＲＴのゲート電極に接続されている。初期化スイッチＩＳＴのゲート電極は、第１走査線Ｓｇａに接続されている。初期化スイッチＩＳＴは、第１走査線Ｓｇａから供給される制御信号ＩＧによりオン、オフされ、画素回路ＰＣと初期化配線Ｓｇｉの接続および非接続を切り替える。すなわち、初期化スイッチＩＳＴがオンされることにより、初期化配線Ｓｇｉの初期化電位Ｖｉｎｉが画素回路ＰＣに取り込まれる。

リセットスイッチＲＳＴのソース電極は、リセット配線Ｓｇｒに接続されている。リセットスイッチＲＳＴのゲート電極は、リセット制御用ゲート配線として機能する第４走査線Ｓｇｄに接続されている。リセットスイッチＲＳＴは、第４走査線Ｓｇｄから供給される制御信号ＲＧによりオン、オフされる。リセットスイッチＲＳＴがオンに切り替えられることにより、駆動トランジスタＤＲＴのソース電極の電位をリセット配線Ｓｇｒのリセット電位Ｖｒｓｔにリセットすることができる。

保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極とソース電極の間に接続されている。補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極と第１電源線ＳＬａの間に接続されている。

以上のような構成においては、走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄに供給される制御信号ＩＧ，ＢＧ，ＳＧ，ＲＧによって画素回路ＰＣが駆動され、映像信号線ＶＬの映像信号Ｖｓｉｇに応じた輝度で発光素子１０が発光する。

制御信号ＩＧ，ＢＧ，ＳＧ，ＲＧは、走査ドライバＹＤＲ１，ＹＤＲ２が上述のスタートパルス信号ＳＴＶおよびクロック信号ＣＶＫに基づいて、各ライン（第１方向Ｘに並ぶ一連の副画素ＳＰ）の走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄに対し順次供給する。また、図２に示したコントローラ５から供給される信号に基づいて、映像ドライバＸＤＲが各映像信号線ＶＬに映像信号Ｖｓｉｇを順次供給する。

ここで、本実施形態においては、図３に示した島状部２１に画素ＰＸが配置される。すなわち、図４において鎖線で囲ったように、画素ＰＸに含まれる各副画素ＳＰの発光素子１０および画素回路ＰＣは、島状部２１の上に位置する。また、図４において他の鎖線で囲ったように、走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄ、映像信号線ＶＬ、電源線ＳＬａ，ＳＬｂ、リセット配線Ｓｇｒおよび初期化配線Ｓｇｉは、線部２２，２３のいずれかの上に位置する。

図５は、表示パネル２の概略的な断面図である。ここでは、表示領域ＤＡにおいて島状部２１に配置される画素ＰＸ（副画素ＳＰ）の一部に対応する構造を示している。

表示パネル２は、上述の絶縁基材２０と、絶縁基材２０の上に設けられた絶縁層３１，３２，３３，３４，３５，３６と、樹脂層３７と、コーティング層３８と、支持フィルム３９とを備えている。

絶縁層３１は、絶縁基材２０の上に設けられている。絶縁層３１の上には、図４に示したリセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴおよび駆動トランジスタＤＲＴなどのＴＦＴが設けられている。図５においては、駆動トランジスタＤＲＴのみを示し、他のＴＦＴを省略している。駆動トランジスタＤＲＴは、半導体層ＳＣと、ソース電極Ｅ１と、ドレイン電極Ｅ２と、ゲート電極ＧＥとを有している。

半導体層ＳＣは、絶縁層３１の上に設けられている。絶縁層３２は、絶縁層３１および半導体層ＳＣを覆っている。ゲート電極ＧＥは、絶縁層３２の上に設けられている。絶縁層３３は、ゲート電極ＧＥおよび絶縁層３２を覆っている。ソース電極Ｅ１およびドレイン電極Ｅ２は、絶縁層３３の上に設けられ、絶縁層３２，３３を貫通するコンタクトホールを通じて半導体層ＳＣに接触している。図５の例においては、第１電源線ＳＬａも絶縁層３３の上に設けられている。

絶縁層３４は、ソース電極Ｅ１、ドレイン電極Ｅ２、第１電源線ＳＬａおよび絶縁層３３を覆っている。絶縁層３４には、ソース電極Ｅ１の上面を露出させるコンタクトホールｈ１と、第１電源線ＳＬａの上面を露出させるコンタクトホールｈ２とが設けられている。絶縁層３４の上に導電層ＣＬ１が設けられている。導電層ＣＬ１は、コンタクトホールｈ２を通じて第１電源線ＳＬａに接触している。

絶縁層３５は、導電層ＣＬ１および絶縁層３４を覆っている。絶縁層３５は、コンタクトホールｈ１と重なるコンタクトホールｈ３を有している。絶縁層３５の上に導電層ＣＬ２，ＣＬ３が設けられている。導電層ＣＬ２は、コンタクトホールｈ１，ｈ３を通じてソース電極Ｅ１に接触している。

絶縁層３６は、導電層ＣＬ２，ＣＬ３および絶縁層３５を覆っている。絶縁層３６には、導電層ＣＬ２を露出させるコンタクトホールｈ４と、導電層ＣＬ３を露出させるコンタクトホールｈ５とが設けられている。

絶縁層３６の上に画素電極ＰＥとコンタクト電極ＣＯＮが設けられている。画素電極ＰＥは、コンタクトホールｈ４を通じて導電層ＣＬ２に接触している。コンタクト電極ＣＯＮは、コンタクトホールｈ５を通じて導電層ＣＬ３に接触している。画素電極ＰＥの上には接続層ＬＡ１が設けられ、コンタクト電極ＣＯＮの上には接続層ＬＡ２が設けられている。

発光素子１０は、接続層ＬＡ１の上に設けられている。発光素子１０は、陽極ＡＮと、陰極ＣＡと、陽極ＡＮと陰極ＣＡの間に配置された発光層ＬＩとを有している。発光層ＬＩは、陽極ＡＮと陰極ＣＡの電位差に応じて光を放つ。陽極ＡＮは、接続層ＬＡ１の上面に接触している。

樹脂層３７は、接続層ＬＡ１，ＬＡ２および絶縁層３６を覆うとともに、複数の発光素子１０の隙間を満たしている。陰極ＣＡは、樹脂層３７から露出している。樹脂層３７には、接続層ＬＡ２を露出させるコンタクトホールｈ６が設けられている。

樹脂層３７は、共通電極ＣＥで覆われている。共通電極ＣＥは、例えば島状部２１の全体と重なるように配置されているが、線部２２，２３には設けられていない。共通電極ＣＥは、コンタクトホールｈ６を通じて接続層ＬＡ２に接触している。また、共通電極ＣＥは、陰極ＣＡにも接触している。

コーティング層３８は、共通電極ＣＥを覆っている。支持フィルム３９は、絶縁基材２０の下面を覆っている。これらコーティング層３８および支持フィルム３９は、表示パネル２の全体に設けられている。

絶縁層３１，３２，３３，３５は、例えばシリコン酸化物（ＳｉＯ）やシリコン窒化物（ＳｉＮ）などの無機絶縁材料で形成されている。絶縁層３４，３６は、感光性アクリル樹脂などの有機絶縁材料で形成されている。絶縁層３４，３６は、絶縁層３１，３２，３３，３５よりも厚く、平坦化層としての機能を有している。

ソース電極Ｅ１、ドレイン電極Ｅ２および第１電源線ＳＬａは、同層に位置し、同一の金属材料で形成されている。この金属材料としては、例えばチタン系（Ｔｉ）、アルミニウム系（Ａｌ）、チタン系（Ｔｉ）の三層積層構造を適用することができる。

導電層ＣＬ１は、インジウム錫酸化物（ＩＴＯ）などの透明導電材料で形成されている。導電層ＣＬ２，ＣＬ３、画素電極ＰＥおよびコンタクト電極ＣＯＮは、金属材料で形成されている。この金属材料としては、例えばチタン系（Ｔｉ）およびアルミニウム系（Ａｌ）の二層積層構造を適用することができる。

接続層ＬＡ１，ＬＡ２は、例えば半田で形成されている。共通電極ＣＥは、ＩＴＯなどの透明導電材料で形成されている。コーティング層３８は、例えばパリレン（ポリパラキシリレン）あるいは無機のシロキサン結合を主鎖に持ち側鎖に有機結合をもつシリコンで形成されている。支持フィルム３９は、絶縁基材２０の下面に樹脂材料を塗布して形成されてもよいし、接着層を介して貼り付けられてもよい。

図６は、表示パネル２の第１線部２２を含む部分の概略的な断面図である。第２線部２３を含む部分の表示パネル２の断面も図６と同様である。線部２２，２３の上には、複数の配線Ｓが同層かつ平行に配置されている。これら配線Ｓは、例えば上述の走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄ、映像信号線ＶＬ、電源線ＳＬａ，ＳＬｂ、リセット配線Ｓｇｒおよび初期化配線Ｓｇｉのいずれかであるが、他の配線を含んでもよい。

線部２２，２３は、表示パネル２の伸縮や曲げに伴って変形しやすい。仮に線部２２，２３に無機絶縁材料で形成された絶縁層が存在すると、変形に伴い当該絶縁層が損傷することがある。これら絶縁層の上に配線Ｓが配置されていれば、配線Ｓも絶縁層とともに損傷し得る。そこで、図６の例においては、線部２２，２３の上に絶縁層３１，３２，３３，３５，などの無機絶縁材料で形成された絶縁層が設けられていない。

線部２２，２３および配線Ｓは、絶縁層３４，３６および樹脂層３７で覆われている。例えば、絶縁層３４，３６および樹脂層３７も図３に示した絶縁基材２０と同様の形状にパターニングされている。

コーティング層３８および支持フィルム３９は、表示パネル２のうち線部２２，２３に相当する部分や、島状部２１および線部２２，２３が存在しない部分にも設けられている。島状部２１および線部２２，２３が存在しない部分において、図６に示すようにコーティング層３８と支持フィルム３９が接触してもよいし、コーティング層３８と支持フィルム３９の間に何らかの絶縁層が介在してもよい。コーティング層３８および支持フィルム３９は、表示パネル２の可撓性や伸縮性を阻害しないように、可撓性や伸縮性に優れた材料で形成されることが好ましい。

続いて、画素ＰＸの構造の詳細について説明する。
図７は、画素ＰＸに含まれる要素の一部の概略的な平面図である。本実施形態においては、画素ＰＸが３つの副画素ＳＰａ，ＳＰｂ，ＳＰｃを含み、かつこれら副画素ＳＰａ，ＳＰｂ，ＳＰｃの発光素子１０と画素回路ＰＣが島状部２１に配置されている場合を想定する。副画素ＳＰａは第１色を表示し、副画素ＳＰｂは第２色を表示し、副画素ＳＰｃは第３色を表示する。一例として、第１色は赤色、第２色は緑色、第３色は青色である。ただし、画素ＰＸは白色などの他の色を表示する副画素を含んでもよい。

副画素ＳＰａ，ＳＰｂ，ＳＰｃは、図４および図５に示した構造を有している。図７においては、各副画素ＳＰａ，ＳＰｂ，ＳＰｃの画素電極ＰＥ（ＰＥａ，ＰＥｂ，ＰＥｃ）、接続層ＬＡ１（ＬＡ１ａ，ＬＡ１ｂ，ＬＡ１ｃ）および発光素子１０（１０ａ，１０ｂ，１０ｃ）の形状と、コンタクト電極ＣＯＮおよび接続層ＬＡ２の形状と、コンタクトホールｈ４，ｈ５，ｈ６の位置とを示している。これらの要素は、いずれも島状部２１に配置されている。

図７の例においては、副画素ＳＰａの画素電極ＰＥａと副画素ＳＰｃの画素電極ＰＥｃが第１方向Ｘに並び、副画素ＳＰｂの画素電極ＰＥｂとコンタクト電極ＣＯＮが第１方向Ｘに並んでいる。さらに、画素電極ＰＥａと画素電極ＰＥｂが第２方向Ｙに並び、画素電極ＰＥｃとコンタクト電極ＣＯＮが第２方向Ｙに並んでいる。例えば画素電極ＰＥａ，ＰＥｂ，ＰＥｃおよびコンタクト電極ＣＯＮは矩形状であるが、この例に限られない。

副画素ＳＰａの接続層ＬＡ１ａは画素電極ＰＥａの上に配置され、副画素ＳＰｂの接続層ＬＡ１ｂは画素電極ＰＥｂの上に配置され、副画素ＳＰｃの接続層ＬＡ１ｃは画素電極ＰＥｃの上に配置され、接続層ＬＡ２はコンタクト電極ＣＯＮの上に配置されている。

副画素ＳＰａの発光素子１０ａは接続層ＬＡ１ａの上に配置され、副画素ＳＰｂの発光素子１０ｂは接続層ＬＡ１ｂの上に配置され、副画素ＳＰｃの発光素子１０ｃは接続層ＬＡ１ｃの上に配置されている。

図８は、画素ＰＸに含まれる他の要素の概略的な平面図である。この図においては、副画素ＳＰａ，ＳＰｂ，ＳＰｃの導電層ＣＬ２（ＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃ）の形状と、導電層ＣＬ３の形状と、各種配線の形状と、コンタクトホールｈ３，ｈ６の位置とを示している。

副画素ＳＰａの導電層ＣＬ２ａ、副画素ＳＰｂの導電層ＣＬ２ｂ、および副画素ＳＰｃの導電層ＣＬ２ｃは、図７に示した画素電極ＰＥａ，ＰＥｂ，ＰＥｃの下にそれぞれ位置している。

図８の例において、画素ＰＸは、第１方向Ｘに延びる配線ＷＬａと、第２方向Ｙに延びる配線ＷＬｂとをさらに備えている。これら配線ＷＬａ，ＷＬｂは互いに接続されており、導電層ＣＬ３で形成されている。配線ＷＬａ，ＷＬｂは、導電層ＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃと同層において同一の材料で形成されている。

第１線部２２の上には、走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄおよび複数のダミー配線Ｓｄが配置されている。走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄは、本実施形態における第１配線の一例である。

ダミー配線Ｓｄは、画素回路ＰＣに接続されない配線であり、島状部２１にまでは延びていない。図８の例においては、第２方向Ｙにおける第１線部２２の一端近傍に３本のダミー配線Ｓｄが配置され、他端近傍に２本のダミー配線Ｓｄが配置され、これらの間に走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄが配置されている。走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄおよび複数のダミー配線Ｓｄは、図６に示した配線Ｓのように同層で並んでいる。

第２線部２３の上には、３本の第１電源線ＳＬａ、３本の映像信号線ＶＬ、第２電源線ＳＬｂ、リセット配線Ｓｇｒおよび初期化配線Ｓｇｉが配置されている。これら３本の第１電源線ＳＬａ、３本の映像信号線ＶＬ、第２電源線ＳＬｂ、リセット配線Ｓｇｒおよび初期化配線Ｓｇｉは、本実施形態における第２配線の一例である。

３本の第１電源線ＳＬａは、それぞれ副画素ＳＰａ，ＳＰｂ，ＳＰｃに高電位Ｐｖｄｄを供給する。３本の映像信号線ＶＬは、それぞれ副画素ＳＰａ，ＳＰｂ，ＳＰｃに映像信号Ｖｓｉｇを供給する。３本の第１電源線ＳＬａ、３本の映像信号線ＶＬ、第２電源線ＳＬｂ、リセット配線Ｓｇｒおよび初期化配線Ｓｇｉは、図６に示した配線Ｓのように同層で並んでいる。

本実施形態においては、第１線部２２に配置される配線の数（走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄとダミー配線の数の和）と、第２線部２３に配置される配線の数が、いずれも同じ（９本）である。すなわち、ダミー配線Ｓｄは、第１線部２２と第２線部２３の配線本数を一致させるために設けられる。

本実施形態においては、走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄ、電源線ＳＬａ，ＳＬｂ、映像信号線ＶＬ、リセット配線Ｓｇｒ、初期化配線Ｓｇｉおよびダミー配線Ｓｄが同層かつ同一の金属材料で形成されている。これら配線が配置される層は、例えば図５に示した島状部２１の構造においては絶縁層３３，３４の間の層である。また、走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄおよび第２電源線ＳＬｂは、島状部２１において他の層の配線に接続されている。

具体的には、走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄは、それぞれ島状部２１の上に配置された中継配線Ｍｇａ，Ｍｇｂ，Ｍｇｃ，Ｍｇｄに接続されている。中継配線Ｍｇａ，Ｍｇｂ，Ｍｇｃ，Ｍｇｄは、例えば絶縁層３２，３３の間に配置されている。すなわち、中継配線Ｍｇａ，Ｍｇｂ，Ｍｇｃ，Ｍｇｄは、第１電源線ＳＬａ、映像信号線ＶＬ、リセット配線Ｓｇｒおよび初期化配線Ｓｇｉの下を通る。

中継配線Ｍｇａ，Ｍｇｂ，Ｍｇｃ，Ｍｇｄの一端は、絶縁層３３に設けられたコンタクトホールｈａを通じて図中左側の第１線部２２の走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄにそれぞれ接続されている。中継配線Ｍｇａ，Ｍｇｂ，Ｍｇｃ，Ｍｇｄの他端は、絶縁層３３に設けられたコンタクトホールｈｂを通じて図中右側の第１線部２２の走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄにそれぞれ接続されている。これらコンタクトホールｈａ，ｈｂは、いずれも島状部２１の上に位置している。

３本の第１電源線ＳＬａ、３本の映像信号線ＶＬ、リセット配線Ｓｇｒおよび初期化配線Ｓｇｉは、層を変えることなく島状部２１とこの島状部２１に繋がった２つの第２線部２３にわたって延びている。

図中下方の第２線部２３の第２電源線ＳＬｂは、コンタクトホールｈｃを通じて配線ＷＬｂの一端に接続されている。図中上方の第２線部２３の第２電源線ＳＬｂは、コンタクトホールｈｄを通じて配線ＷＬｂの他端に接続されている。これにより、第２電源線ＳＬｂの低電位Ｐｖｓｓが配線ＷＬａ，ＷＬｂに供給される。コンタクトホールｈｃ，ｈｄは、例えば図５に示した絶縁層３４，３５を貫通するものであり、いずれも島状部２１の上に位置している。

図８の例において、第１線部２２における走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄおよび５本のダミー配線Ｓｄの束の第２方向Ｙにおける幅は、島状部２１における中継配線Ｍｇａ，Ｍｇｂ，Ｍｇｃ，Ｍｇｄの束の第２方向Ｙにおける幅よりも小さい。

また、第２線部２３における３本の第１電源線ＳＬａ、３本の映像信号線ＶＬ、第２電源線ＳＬｂ、リセット配線Ｓｇｒおよび初期化配線Ｓｇｉの束の第１方向Ｘにおける幅は、島状部２１におけるこれら配線の束の第１方向Ｘにおける幅よりも小さい。

続いて、非表示領域ＮＤＡにおける構造につき、第１走査ドライバＹＤＲ１を例に説明する。
図９は、非表示領域ＮＤＡにおける絶縁基材２０の一部を拡大して示す概略的な平面図である。非表示領域ＮＤＡにおいても、絶縁基材２０は複数の島状部２１および複数の線部２２，２３を有している。

例えば、表示領域ＤＡに配置される島状部２１（第１島状部）および線部２２，２３の形状と、非表示領域ＮＤＡに配置される島状部２１（第２島状部）および線部２２，２３の形状は同じである。ただし、表示領域ＤＡと非表示領域ＮＤＡとで島状部２１や線部２２，２３の形状が異なってもよい。表示パネル２の全体において一様な可撓性と伸縮性を実現するためには、表示領域ＤＡと非表示領域ＮＤＡとで島状部２１や線部２２，２３の形状が同じであることが好ましい。

第１走査ドライバＹＤＲ１は、複数の島状部２１の上に配置される。この場合、第１走査ドライバＹＤＲ１は、図９に示すように第２方向Ｙに並ぶ１列の島状部２１の上に配置されてもよいし、２列以上の島状部２１の上に配置されてもよい。

第１方向Ｘにおける表示パネル２の端部２ａ（表示装置１の端部）に最も近い島状部２１と当該端部２ａとの間には、当該島状部２１と繋がった第１線部２２（以下、第１線部２２ａと呼ぶ）が配置されている。第２方向Ｙにおける表示パネル２の端部２ｂ（表示装置１の端部）に最も近い島状部２１と当該端部２ｂとの間には、当該島状部２１と繋がった第２線部２３（以下、第２線部２３ａと呼ぶ）が配置されている。

図１０は、第１走査ドライバＹＤＲ１の構造の一例を示す概略的な平面図である。第１走査ドライバＹＤＲ１は、複数の第１駆動回路４０ａと、複数の第２駆動回路４０ｂと、複数の第３駆動回路４０ｃと、複数の第４駆動回路４０ｄとを有している。これら駆動回路４０ａ，４０ｂ，４０ｃ，４０ｄは、第１走査ドライバＹＤＲ１に対応する島状部２１に対して１つずつ配置される。第１走査ドライバＹＤＲ１は、駆動回路４０ａ，４０ｂ，４０ｃ，４０ｄ以外にもシフトレジスタ回路等を含む。

第１駆動回路４０ａは、第１走査線Ｓｇａに対して制御信号ＩＧを出力する。第２駆動回路４０ｂは、第２走査線Ｓｇｂに対して制御信号ＢＧを出力する。第３駆動回路４０ｃは、第３走査線Ｓｇｃに対して制御信号ＳＧを出力する。第４駆動回路４０ｄは、第４走査線Ｓｇｄに対して制御信号ＩＧを出力する。図１０においては駆動回路４０ａ，４０ｂ，４０ｃ，４０ｄが第１方向Ｘに並んでいるが、駆動回路４０ａ，４０ｂ，４０ｃ，４０ｄの配置態様はこの例に限られない。

島状部２１には、中継配線Ｎｇａ，Ｎｇｂ，Ｎｇｃ，Ｎｇｄが配置されている。中継配線Ｎｇａ，Ｎｇｂ，Ｎｇｃ，Ｎｇｄは、例えば図５に示した絶縁層３２，３３の間に配置されている。中継配線Ｎｇａ，Ｎｇｂ，Ｎｇｃ，Ｎｇｄの一端は、それぞれ駆動回路４０ａ，４０ｂ，４０ｃ，４０ｄに接続されている。中継配線Ｎｇａ，Ｎｇｂ，Ｎｇｃ，Ｎｇｄの他端は、絶縁層３３に設けられたコンタクトホールｈｅを通じて第１線部２２の走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄにそれぞれ接続されている。これらコンタクトホールｈｅは、いずれも島状部２１の上に位置している。

第２線部２３には、駆動回路４０ａ，４０ｂ，４０ｃ，４０ｄを制御するための配線群Ｓｄｒが配置されている。配線群Ｓｄｒには、例えば電源線ＳＬａ，ＳＬｂ、上述のスタートパルス信号ＳＴＶが供給される配線、上述のクロック信号ＣＫＶが供給される配線などが含まれる。駆動回路４０ａ，４０ｂ，４０ｃ，４０ｄは、配線群Ｓｄｒの各配線に供給される信号に基づき動作する複数のＴＦＴを含む。

配線群Ｓｄｒは、層を変えることなく島状部２１とこの島状部２１に繋がった２つの第２線部２３にわたって延びている。これら配線が配置される層は、例えば図５に示した島状部２１の構造においては絶縁層３３，３４の間の層である。すなわち、中継配線Ｎｇａ，Ｎｇｂ，Ｎｇｃ，Ｎｇｄは、配線群Ｓｄｒの下を通る。本実施形態においては、走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄ、ダミー配線Ｓｄおよび配線群Ｓｄｒが同層かつ同一の金属材料で形成されている。ただし、これら配線の少なくとも一部が異なる層に配置されてもよい。また、これら配線の少なくとも一部が異なる材料で形成されてもよい。

図１０の例において、第１線部２２における走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄおよび５本のダミー配線Ｓｄの束の第２方向Ｙにおける幅は、島状部２１における中継配線Ｎｇａ，Ｎｇｂ，Ｎｇｃ，Ｎｇｄの束の第２方向Ｙにおける幅よりも小さい。

また、第２線部２３における配線群Ｓｄｒの第１方向Ｘにおける幅は、島状部２１における配線群Ｓｄｒの第１方向Ｘにおける幅よりも小さい。配線群Ｓｄｒは、第２線部２３においては一定間隔で並んでいるが、島状部２１においては疎密を有している。

最端に位置する第１線部２２ａには、例えば他の第１線部２２に配置された走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄおよびダミー配線Ｓｄの数と同じ数（図１０では９本）のダミー配線Ｓｄが配置されている。すなわち、第１線部２２ａにはＮｇａ，Ｎｇｂ，Ｎｇｃ，Ｎｇｄと非接続の配線のみが配置される。

図１０の例においては第１線部２２に配置される走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄおよびダミー配線Ｓｄの数よりも、第２線部２３に配置される配線群Ｓｄｒに含まれる配線の数の方が多い。他の例として、第１線部２２に配置されるダミー配線Ｓｄの数を増やすことにより、線部２２，２３の配線数を同じにしてもよい。

第２走査ドライバＹＤＲ２においても、第１走査ドライバＹＤＲ１と同様の構造を適用できる。さらに、映像ドライバＸＤＲが複数の島状部２１に配置された駆動回路により構成されてもよい。

駆動回路４０ａ，４０ｂ，４０ｃ，４０ｄは、走査ドライバＹＤＲ１，ＹＤＲ２に分散して配置されてもよい。例えば、駆動回路４０ａ，４０ｂを第１走査ドライバＹＤＲ１に対応する位置の島状部２１に配置し、駆動回路４０ｃ，４０ｄを第２走査ドライバＹＤＲ２に対応する位置の島状部２１に配置してもよい。

以上の本実施形態においては、絶縁基材２０が島状部２１と非直線状の線部２２，２３とで構成されているために、上述のように表示パネル２に可撓性および伸縮性を与えることができる。これにより、表示パネル２を例えば球面状やその他の３次元曲面に変形させることが可能となる。

さらに、各画素ＰＸ（副画素ＳＰ）の画素回路ＰＣは、島状部２１に配置されている。表示パネル２の変形は主に線部２２，２３によって実現され、線部２２，２３よりも幅が大きい島状部２１は変形しにくい。したがって、表示パネル２の変形に伴う画素回路ＰＣの損傷を抑制できる。

線部２２，２３においては、複数の配線が同層かつ平行に配置されている。これにより、線部２２，２３が変形しやすくなる。さらに、図８に示したように表示領域ＤＡの線部２２，２３における配線数を同じにすれば、変形の方向依存性を抑制できる。これら線部２２，２３の配線が上述のように同層に位置し、かつ同一の金属材料で形成されていれば、変形の方向依存性をより好適に抑制することが可能となる。

本実施形態においては、図８に示したように走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄを中継配線Ｍｇａ，Ｍｇｂ，Ｍｇｃ，Ｍｇｄに接続するためのコンタクトホールｈａ，ｈｂが島状部２１に配置されている。このような構成であれば、例えば線部２２，２３にコンタクトホールｈａ，ｈｂを設ける場合に比べ、変形による負荷がコンタクトホールｈａ，ｈｂに加わりにくいので、導通の信頼性を高めることができる。図８に示したコンタクトホールｈｃ，ｈｄや図１０に示したコンタクトホールｈｅについても同様である。また、発光素子１０と画素回路ＰＣとの接続部（接続層ＬＡ１）も島状部２１に配置されているので、発光素子１０と画素回路ＰＣの導通の信頼性も高めることができる。

図９および図１０に示したように非表示領域ＮＤＡに設けられる第１走査ドライバＹＤＲ１等も島状部２１と線部２２，２３とで構成すれば、非表示領域ＮＤＡにも表示領域ＤＡと同様の可撓性および伸縮性を与えることができる。

図１に示した端子領域ＭＴを島状部２１と線部２２，２３とで構成してもよい。この場合においては、例えば第１回路基板３と接続するための端子を島状部２１に配置すればよい。このような構成であれば、端子領域ＭＴにも表示領域ＤＡと同様の可撓性および伸縮性を与えることができる。
以上の他にも、本実施形態からは種々の好適な効果を得ることができる。

［第２実施形態］
第２実施形態について説明する。特に言及しない構成および効果については第１実施形態と同様である。

図１１は、本実施形態に係る副画素ＳＰの等価回路の一例を示す図である。第１実施形態と同じく、副画素ＳＰは、発光素子１０と、発光素子１０を駆動する画素回路ＰＣとを備えている。ただし、画素回路ＰＣは、画素スイッチＳＳＴ、駆動トランジスタＤＲＴおよび保持容量Ｃｓを有しているが、リセットスイッチＲＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴおよび補助容量Ｃａｄは有していない。

本実施形態に係る表示装置１は、図４に示した走査線Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄに変えて、走査線Ｓｇを有している。走査線Ｓｇには、走査ドライバＹＤＲ１，ＹＤＲ２の駆動回路から制御信号Ｇが供給される。また、本実施形態に係る表示装置１は、初期化配線Ｓｇｉおよびリセット配線Ｓｇｒを有していない。

駆動トランジスタＤＲＴのドレイン電極は、第１電源線ＳＬａに接続されている。駆動トランジスタＤＲＴのソース電極は、発光素子１０の一方の電極（ここでは陽極）に接続されている。発光素子１０の他方の電極（ここでは陰極）は、第２電源線ＳＬｂに接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた駆動電流を発光素子１０に出力する。

画素スイッチＳＳＴのソース電極は、映像信号線ＶＬに接続されている。画素スイッチＳＳＴのドレイン電極は、駆動トランジスタＤＲＴのゲート電極に接続されている。画素スイッチＳＳＴのゲート電極は、信号書き込み制御用のゲート配線として機能する走査線Ｓｇに接続されている。画素スイッチＳＳＴは、走査線Ｓｇから供給される制御信号Ｇによりオン、オフされ、画素回路ＰＣと映像信号線ＶＬの接続および非接続を切り替える。すなわち、画素スイッチＳＳＴがオンされることにより、映像信号線ＶＬの映像信号Ｖｓｉｇが画素回路ＰＣに取り込まれる。

本実施形態でも、図１１において鎖線で囲ったように画素回路ＰＣが島状部２１に位置する。また、図１１において他の鎖線で囲ったように、走査線Ｓｇ、映像信号線ＶＬおよび電源線ＳＬａ，ＳＬｂが第１線部２２および第２線部２３のいずれかに位置する。

図１２は、本実施形態に係る表示パネル２の概略的な断面図である。図５に示した例と同じく、表示パネル２は、絶縁基材２０、絶縁層３１，３２，３３，３４，３５，３６、樹脂層３７、コーティング層３８、支持フィルム３９、画素電極ＰＥ、共通電極ＣＥ、発光素子１０、導電層ＣＬ１，ＣＬ２、接続層ＬＡ１，ＬＡ２および駆動トランジスタＤＲＴ等を備えている。

図１２の例においては、駆動トランジスタＤＲＴのドレイン電極Ｅ２が導電層ＣＬ４の一部である。導電層ＣＬ４は、絶縁層３３の上に設けられ、絶縁層３４で覆われている。導電層ＣＬ４と第３方向Ｚに重なる位置において、絶縁層３４は、コンタクトホールｈ７を有している。さらに、絶縁層３５は、コンタクトホールｈ７と重なるコンタクトホールｈ８を有している。絶縁層３５の上に配線ＷＬｃが設けられ、この配線ＷＬｃがコンタクトホールｈ７，ｈ８を通じて導電層ＣＬ４に接触している。配線ＷＬｃには駆動ドランジスタＤＲＴを介して高電位Ｐｖｄｄが印加されている。

絶縁層３２，３３の間に走査線Ｓｇが設けられている。また、絶縁層３６と樹脂層３７の間に配線ＷＬｄが設けられている。配線ＷＬｃ，ＷＬｄおよび走査線Ｓｇは、第３方向Ｚにおいて重なっている。接続層ＬＡ２は、配線ＷＬｄの上に設けられている。

絶縁層３５，３６の間に導電層ＣＬ５が設けられている。配線ＷＬｄと重なる位置において絶縁層３６がコンタクトホールｈ９を有しており、このコンタクトホールｈ９を通じて配線ＷＬｄが導電層ＣＬ５に接触している。

また、絶縁層３２，３３の間に第２電源線ＳＬｂの一部が設けられている。導電層ＣＬ５と重なる位置において絶縁層３３，３４，３５を貫通するコンタクトホールｈ１０が設けられ、このコンタクトホールｈ１０を通じて導電層ＣＬ５が第２電源線ＳＬｂに接触している。このような構成においては、第２電源線ＳＬｂの低電位Ｐｖｓｓが導電層ＣＬ５、配線ＷＬｄおよび接続層ＬＡ２を介して共通電極ＣＥに供給される。

導電層ＣＬ２，ＣＬ５および配線ＷＬｃは、同層に位置し、同一の金属材料で形成されている。配線ＷＬｄおよび画素電極ＰＥは、同層に位置し、同一の金属材料で形成されている。

図１３は、画素ＰＸに含まれる要素の一部の概略的な平面図である。本実施形態においては、島状部２１に２つの画素ＰＸ（画素ＰＸ１，ＰＸ２）が配置されている。これら画素ＰＸ１，ＰＸ２は、３つの副画素ＳＰａ，ＳＰｂ，ＳＰｃを含む。副画素ＳＰａは第１色を表示し、副画素ＳＰｂは第２色を表示し、副画素ＳＰｃは第３色を表示する。一例として、第１色は赤色、第２色は緑色、第３色は青色である。ただし、画素ＰＸ１，ＰＸ２は白色などの他の色を表示する副画素を含んでもよい。また、画素ＰＸ１，ＰＸ２は、異なる色の組み合わせの副画素を含んでもよい。

図１３においては、副画素ＳＰａ，ＳＰｂ，ＳＰｃを構成する要素のうち、発光素子１０、導電層ＣＬ２、コンタクトホールｈ１，ｈ７および画素スイッチＳＳＴの半導体層ＳＣ１を示している。半導体層ＳＣ１は、図１２に示した駆動トランジスタＤＲＴの半導体層ＳＣと同層に位置している。

画素ＰＸ１の副画素ＳＰａ，ＳＰｂ，ＳＰｃは島状部２１の図中右上部に配置され、画素ＰＸ２の副画素ＳＰａ，ＳＰｂ，ＳＰｃは島状部２１の図中左下部に配置されている。すなわち、画素ＰＸ１，ＰＸ２は、島状部２１の対角方向に配置されている。画素ＰＸ１，ＰＸ２のそれぞれにおいて、副画素ＳＰａ，ＳＰｂ，ＳＰｃの導電層ＣＬ２および発光素子１０は、第１方向Ｘに並んでいる。

画素ＰＸ１，ＰＸ２の間には、それぞれの副画素ＳＰａ，ＳＰｂ，ＳＰｃに対応する６本の映像信号線ＶＬが配置されている。これら映像信号線ＶＬは、いずれも同層に位置し、層を変えることなく島状部２１とこの島状部２１に繋がった２つの第２線部２３にわたって第２方向Ｙに延びている。各副画素ＳＰａ，ＳＰｂ，ＳＰｃの半導体層ＳＣ１は、対応する映像信号線ＶＬにそれぞれ接続されている。

また、画素ＰＸ１，ＰＸ２の間には、走査線Ｓｇおよび配線ＷＬｃ，ＷＬｄが配置されている。走査線Ｓｇは、層を変えることなく島状部２１とこの島状部２１に繋がった２つの第１線部２２にわたって第１方向Ｘに延びている。配線ＷＬｃ，ＷＬｄは、走査線Ｓｇと重なって第１方向Ｘに延びている。各副画素ＳＰａ，ＳＰｂ，ＳＰｃは、コンタクトホールｈ７を通じて配線ＷＬｃに接続されている。

第１線部２２には、走査線Ｓｇおよび電源線ＳＬａ，ＳＬｂが配置されている。さらに、図１３の例においては、３本のダミー配線Ｓｄが第１線部２２に配置されている。走査線Ｓｇ、電源線ＳＬａ，ＳＬｂおよび複数のダミー配線Ｓｄは、いずれも同層に位置する。

なお、島状部２１においては、映像信号線ＶＬと走査線Ｓｇおよび電源線ＳＬａ，ＳＬｂとが異なる層に位置する。すなわち、映像信号線ＶＬは図１２における絶縁層３３，３４の間に位置し、走査線Ｓｇおよび電源線ＳＬａ，ＳＬｂは図１２における絶縁層３２，３３の間に位置する。図６に示したように絶縁層３３が線部２２，２３に設けられていない場合、線部２２，２３においては映像信号線ＶＬ、走査線Ｓｇおよび電源線ＳＬａ，ＳＬｂがいずれも絶縁基材２０と絶縁層３４の間に位置する。

図１４は、配線ＷＬｄおよび共通電極ＣＥの形状の一例を示す平面図である。共通電極ＣＥは、島状部２１と全体的に重なる形状を有している。共通電極ＣＥは、線部２２，２３には設けられていない。

配線ＷＬｄは、第１部分Ｐｄ１と、第２部分Ｐｄ２と、第３部分Ｐｄ３とを有している。第１部分Ｐｄ１は、走査線Ｓｇと重なって第１方向Ｘに延びている。第２部分Ｐｄ２は、画素ＰＸ１側の第１部分Ｐｄ１の端部に接続され、画素ＰＸ１から離れるように第２方向Ｙに延びている。第３部分Ｐｄ３は、画素ＰＸ２側の第１部分Ｐｄ１の端部に接続され、画素ＰＸ２から離れるように第２方向Ｙに延びている。

第２部分Ｐｄ２および第３部分Ｐｄ３と重なる位置に、上述のコンタクトホールｈ６，ｈ９が設けられている。配線ＷＬｄと共通電極ＣＥは、各コンタクトホールｈ６を通じて接続されている。

図１５は、配線ＷＬｃおよび導電層ＣＬ５の形状の一例を示す平面図である。配線ＷＬｃは、第１部分Ｐｃ１と、第２部分Ｐｃ２と、第３部分Ｐｃ３とを有している。第１部分Ｐｃ１は、走査線Ｓｇと重なって第１方向Ｘに延びている。第２部分Ｐｃ２は、画素ＰＸ１側の第１部分Ｐｃ１の端部に接続され、画素ＰＸ１の側方において第２方向Ｙに延びている。第３部分Ｐｃ３は、画素ＰＸ２側の第１部分Ｐｃ１の端部に接続され、画素ＰＸ２の側方において第２方向Ｙに延びている。

第２部分Ｐｃ２および第３部分Ｐｃ３と重なる位置に、コンタクトホールｈ１１がそれぞれ設けられている。コンタクトホールｈ１１は、図１２に示した絶縁層３３，３４，３５を貫通している。一対の第１線部２２のそれぞれに配置された第１電源線ＳＬａは、島状部２１において絶縁層３２，３３の間に位置している。配線ＷＬｃは、各コンタクトホールｈ１１を通じてこれら第１電源線ＳＬａと接続されている。

導電層ＣＬ５は、図１４に示した配線ＷＬｄの第２部分Ｐｄ２および第３部分Ｐｄ３と重なる位置にそれぞれ配置されている。各導電層ＣＬ５は、コンタクトホールｈ９を通じて配線ＷＬｄと接続されている。さらに、各導電層ＣＬ５と重なる位置に、上述のコンタクトホールｈ１０が設けられている。各導電層ＣＬ５は、一対の第１線部２２のそれぞれに配置された第２電源線ＳＬｂとコンタクトホールｈ１０を通じて接続されている。

このように、島状部２１において電源線ＳＬａ，ＳＬｂを他層の配線ＷＬｄ，ＷＬｃに繋ぎ変えることで、複数の画素ＰＸを島状部２１に配置する場合であっても効率的な画素レイアウトを実現できる。その他にも、本実施形態は第１実施形態と同様の効果を奏する。

なお、本実施形態においては導電層ＣＬ５を介して配線ＷＬｄと第２電源線ＳＬｂを接続する例を示したが、配線ＷＬｄと第２電源線ＳＬｂが直接接続されてもよい。

［第３実施形態］
第３実施形態について説明する。特に言及しない構成および効果については第１実施形態と同様である。

図１６は、本実施形態に係る画素ＰＸの概略的な平面図である。本実施形態においては、画素ＰＸが画素回路ＰＣを含む集積回路１００（ＩＣ）を備えている。集積回路１００は、島状部２１に実装されている。

画素ＰＸは、第１実施形態と同じく副画素ＳＰａ，ＳＰｂ，ＳＰｃを含む。副画素ＳＰａ，ＳＰｂ，ＳＰｃの発光素子１０ａ，１０ｂ，１０ｃは、島状部２１に設けられた配線ＷＬによって集積回路１００と接続されている。

第１線部２２には、第１配線群ＳＧ１が配置されている。第２線部２３には、第２配線群ＳＧ２が配置されている。図１６の例においては、第１配線群ＳＧ１に含まれる配線の数が第２配線群ＳＧ２に含まれる配線の数よりも少ない。この配線数の差を無くすために、第１線部２２にはダミー配線Ｓｄが配置されている。

他の例として、第１配線群ＳＧ１に含まれる配線の数が第２配線群ＳＧ２に含まれる配線の数より多くてもよい。この場合においては、配線数の差を無くすために第２線部２３にダミー配線Ｓｄが配置されてもよい。

図１６に示すように、第１配線群ＳＧ１の各配線は、島状部２１において中継配線Ｍｇに接続されてもよい。第１配線群ＳＧ１の各配線と中継配線Ｍｇを接続するコンタクトホールｈｆは、島状部２１に設けることが好ましい。第２配線群ＳＧ２も同様に、島状部２１において中継配線に接続されてもよい。

第１配線群ＳＧ１および第２配線群ＳＧ２の各配線は、集積回路１００に接続されている。集積回路１００は、これら配線から供給される駆動電圧、制御信号および映像信号等に基づき、各発光素子１０ａ，１０ｂ，１０ｃを点灯させる。

本実施形態のように集積回路１００にて画素ＰＸを駆動する場合、集積回路１００の実装部が変形すると集積回路１００の接続不良が生じ得る。本実施形態においては、集積回路１００が変形しにくい島状部２１に実装されているために、可撓性および伸縮性を有する表示パネル２を実現しつつも集積回路１００の実装部における接続信頼性を向上させることができる。その他にも、本実施形態は第１実施形態と同様の効果を奏する。

［第４実施形態］
第４実施形態について説明する。特に言及しない構成および効果については第１実施形態と同様である。

図１７は、本実施形態に係る画素ＰＸの概略的な平面図である。本実施形態においては、ダミー配線Ｓｄ´が島状部２１に形成されている点で図８の例と相違する。すなわち、図８の例においても第１線状部２２に形成されているダミー配線Ｓｄに加え、図１７の例ではダミー配線Ｓｄ´が島状部２１に配置されている。その他、図８の例と重複する構造については説明を省略する。
図１７の例において島状部２１に設けられたダミー配線Ｓｄ´は、画素ＰＸを構成する画素回路ＰＣ（図４参照）およびそれに関わる各種配線や半導体などと接続されておらず、画素回路ＰＣから距離をおいて配置されている。ダミー配線Ｓｄ´は、島状部２１の周縁部であって、第１線部２２と第２線部２３の間の領域に形成されている。ダミー配線Ｓｄ´は第１線部２２のダミー配線Ｓｄと接続されてもよいし、ダミー配線Ｓｄと接続されていなくてもよい。ダミー配線Ｓｄ´が島状部２１の周縁部に配置されることで、第１線部２２や第２線部２３の変形に伴う歪みが島状部２１に発生することを抑制できる。

図１７の例において、各ダミー配線Ｓｄ´は、第１方向Ｘに延びる３本の直線部と、第２方向Ｙに延びる１本の直線部とを有している。ただし、各ダミー配線Ｓｄ´の形状はこの例に限られない。

以上の各実施形態においては、島状部２１に１つまたは２つの画素ＰＸが配置される場合を例示した。しかしながら、島状部２１に配置される画素ＰＸの数は３つ以上であってもよい。また、１つの画素ＰＸに含まれる副画素ＳＰが複数の島状部２１に分散して配置されてもよい。この場合において、１つの島状部２１に対して１つの副画素ＳＰのみが配置されてもよい。

以上、本発明の実施形態として説明した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

本発明の思想の範疇において、当業者であれば、各種の変形例に想到し得るものであり、それら変形例についても本発明の範囲に属するものと解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

また、各実施形態において述べた態様によりもたらされる他の作用効果について、本明細書の記載から明らかなもの、または当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

１…表示装置、２…表示パネル、１０…発光素子、２０…絶縁基材、２１…島状部、２２…第１線部、２３…第２線部、ＤＡ…表示領域、ＮＤＡ…非表示領域、ＰＸ…画素、ＳＰ…副画素、ＰＣ…画素回路、Ｓｇａ，Ｓｇｂ，Ｓｇｃ，Ｓｇｄ，Ｓｇ…走査線、ＶＬ…映像信号線、ＳＬａ…第１電源線、ＳＬｂ…第２電源線、Ｓｄ…ダミー配線。

Claims (10)

1. 複数の第１島状部と、２つの前記第１島状部を繋ぐ複数の非直線状の線部と、を有する絶縁基材と、
   前記複数の第１島状部にそれぞれ配置された発光素子と、
   前記複数の第１島状部にそれぞれ配置され、前記発光素子を駆動する画素回路と、
   前記複数の線部にそれぞれ配置され、前記線部が繋ぐ２つの前記第１島状部の前記画素回路に接続された複数の配線と、
   を備え、
   前記複数の第１島状部は、第１方向および前記第１方向と交差する第２方向に並び、
   前記複数の線部は、前記第１方向に並ぶ前記第１島状部を繋ぐ第１線部と、前記第２方向に並ぶ前記第１島状部を繋ぐ第２線部と、を含み、
   前記複数の配線は、前記第１線部に配置された第１配線と、前記第２線部に配置された第２配線と、を含み、
   前記画素回路に接続されていないダミー配線が前記第１線部に配置され、
   １つの前記第１線部に配置される前記第１配線および前記ダミー配線の数の和が、１つの前記第２線部に配置される前記第２配線の数と同じである、表示装置。
2. １つの前記線部において複数の前記配線が同層かつ平行に配置されている、
   請求項１に記載の表示装置。
3. 前記第１島状部において前記第１配線と異なる層の配線に前記第１配線を接続するコンタクトホールをさらに備える、
   請求項１または２に記載の表示装置。
4. 前記第１線部において前記第１配線が形成される層と、前記第２線部において前記第２配線が形成される層が同じである、
   請求項１乃至３のうちいずれか１項に記載の表示装置。
5. 前記絶縁基材は、前記線部を介して前記第１島状部と繋がった複数の第２島状部をさらに有し、
   前記表示装置は、前記複数の第２島状部にそれぞれ配置され、前記画素回路を駆動するための信号を前記配線に供給する複数の駆動回路をさらに備える、
   請求項１乃至４のうちいずれか１項に記載の表示装置。
6. 前記複数の線部は、一端が前記第２島状部に繋がり前記表示装置の端部に向けて延びる線部を含み、当該線部にも前記配線が配置されている、
   請求項５に記載の表示装置。
7. １つの前記第１島状部には、複数の副画素に対応する複数の前記発光素子および複数の前記画素回路が配置されている、
   請求項１乃至６のうちいずれか１項に記載の表示装置。
8. 複数の第１島状部と、２つの前記第１島状部を繋ぐ複数の非直線状の線部と、を有する絶縁基材と、
   前記複数の第１島状部にそれぞれ配置された発光素子と、
   前記複数の第１島状部にそれぞれ配置され、前記発光素子を駆動する画素回路と、
   前記複数の線部にそれぞれ配置され、前記線部が繋ぐ２つの前記第１島状部の前記画素回路に接続された複数の配線と、
   を備え、
   前記第１島状部には、前記画素回路を含む集積回路が実装されている、表示装置。
9. １つの前記線部において複数の前記配線が同層かつ平行に配置されている、
   請求項８に記載の表示装置。
10. 前記絶縁基材は、前記線部を介して前記第１島状部と繋がった複数の第２島状部をさらに有し、
    前記表示装置は、前記複数の第２島状部にそれぞれ配置され、前記画素回路を駆動するための信号を前記配線に供給する複数の駆動回路をさらに備える、
    請求項８または９に記載の表示装置。

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