JP7263013B2 - 配線構造体、半導体装置、及び表示装置 - Google Patents
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Description
図1~図5を用いて、本発明の一実施形態に係る配線構造体及び配線構造体の製造方法について説明する。なお、以下に示す実施形態の配線構造体は、表示装置に用いられるトランジスタなどの半導体装置の他に、例えば、マイクロプロセッサ(Micro-Processing Unit:MPU)などの集積回路(Integrated Circuit:IC)、又はメモリ回路に用いられてもよい。
図1及び図2を用いて、本発明の一実施形態に係る配線構造体10の構成について説明する。図1は、本発明の一実施形態に係る配線構造体の概要を示す断面図である。図2は、本発明の一実施形態に係る配線構造体の概要を示す平面図である。
図3~図5を用いて、本発明の一実施形態に係る配線構造体10の製造方法について説明する。図3~図5は、本発明の一実施形態に係る配線構造体の製造方法を示す断面図である。
図6を用いて、第1実施形態の変形例に係る配線構造体10について説明する。図6は、本発明の一実施形態に係る配線構造体の概要を示す断面図である。
図8~図13を用いて、本発明の一実施形態に係る配線構造体及び配線構造体の製造方法について説明する。なお、以下に示す実施形態の配線構造体は、表示装置に用いられるトランジスタなどの半導体装置の他に、例えば、マイクロプロセッサ(Micro-Processing Unit:MPU)などの集積回路(Integrated Circuit:IC)、又はメモリ回路に用いられてもよい。
図8及び図9を用いて、本発明の一実施形態に係る配線構造体10Aの構成について説明する。図8は、本発明の一実施形態に係る配線構造体の概要を示す断面図である。図9は、本発明の一実施形態に係る配線構造体の概要を示す平面図である。
ここで、図10を用いて、本発明に至る過程において、発明者によって新たに見出された課題について説明する。また、図11を用いて、本発明の第2実施形態に係る構成による効果について説明する。図10は、従来の配線構造体における問題点を説明する断面図である。図11は、本発明の一実施形態に係る配線構造体による効果を説明する断面図である。図10に示す配線構造体10Z及び図11に示す配線構造体10Aでは、第1絶縁層120Z、120Aとして酸化絶縁層が用いられた構成を例示している。第1導電層100Z及び第2導電層130Zの構成は、図8に示す第1導電層100A及び第2導電層130Aの構成と同じである。
図12及び図13を用いて、本発明の一実施形態に係る配線構造体10Aの製造方法について説明する。図12及び図13は、本発明の一実施形態に係る配線構造体の製造方法を示す断面図である。
図14~図21を用いて、本発明の一実施形態に係る半導体装置(トランジスタ)、当該半導体装置を用いた表示装置、及び表示装置の製造方法について説明する。なお、以下に示す実施形態では、上記の第1実施形態及び第2実施形態で説明した配線構造体を液晶表示装置の回路を構成するトランジスタに適用した構成ついて説明する。
図14は、本発明の一実施形態に係る表示装置の概要を示す平面図である。図14に示すように、表示装置20Bは、アレイ基板300B、シール部400B、対向基板500B、フレキシブルプリント回路基板600B(FPC600B)、およびICチップ700Bを有する。アレイ基板300Bおよび対向基板500Bはシール部400Bによって貼り合わせられている。シール部400Bに囲まれた液晶領域22Bには、複数の画素回路310Bがマトリクス状に配置されている。液晶領域22Bは、後述する液晶素子410Bと平面視において重なる領域である。
図15は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図15に示すように、画素回路310Bが配置された液晶領域22BのD1方向(列方向)に隣接する位置にはソースドライバ回路320Bが設けられており、D2方向(行方向)に隣接する位置にはゲートドライバ回路330Bが設けられている。ソースドライバ回路320B及びゲートドライバ回路330Bは、上記のシール領域24Bに設けられている。
図16は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図16に示すように、画素回路310Bはトランジスタ800B、保持容量890B、及び液晶素子410Bなどの素子を含む。トランジスタ800Bはゲート電極810B、ソース電極830B、及びドレイン電極840Bを有する。ゲート電極810Bはゲート配線331Bに接続されている。ソース電極830Bはソース配線321Bに接続されている。ドレイン電極840Bは保持容量890B及び液晶素子410Bに接続されている。第1実施形態及び第2実施形態に示す配線構造体は、図16に示す各配線及びトランジスタに適用される。なお、本実施形態では、説明の便宜上、830Bをソース電極といい、840Bをドレイン電極というが、それぞれの電極のソースとしての機能とドレインとしての機能とが入れ替わってもよい。
図17は、本発明の一実施形態に係る表示装置の断面図である。図17に示すように、表示装置20Bは、同一基板上に構造が異なるトランジスタ800B、900Bが設けられた表示装置である。トランジスタ800Bの構造はトランジスタ900Bの構造とは異なる。具体的には、トランジスタ800Bは、チャネルとして第1酸化物半導体層820Bが用いられたボトムゲート型トランジスタである。トランジスタ900Bは、チャネルとして半導体層920Bが用いられたトップゲート型トランジスタである。例えば、トランジスタ800Bは画素回路310Bに用いられ、トランジスタ900Bはソースドライバ回路320B及びゲートドライバ回路330Bに用いられる。なお、トランジスタ900Bが画素回路310Bに用いられてもよい。
図19及び図20を用いて、表示装置20Bの製造方法について説明する。トランジスタ800B、900Bの製造方法は一般的なボトムゲート型トランジスタ及びトップゲート型トランジスタの製造方法を用いるため、ここでは説明を省略する。図19及び図20では、絶縁層に開口を形成する方法について説明する。
図21を用いて、第3実施形態の変形例に係る表示装置20Cについて説明する。図21は、本発明の一実施形態に係る表示装置の概要を示す断面図である。図21に示す表示装置20Cは図17に示す表示装置20Bと類似しているが、表示装置20Cに含まれるトランジスタ800Cの構成が表示装置20Bに含まれるトランジスタ800Bの構成と相違する。以下、図21に示す表示装置20Cの構成のうち、図17に示す表示装置20Bと同様の構成については説明を省略し、表示装置20Bとの相違点について説明する。
図22~図24を用いて、本発明の一実施形態に係る半導体装置(トランジスタ)、当該半導体装置を用いた表示装置、及び表示装置の製造方法について説明する。なお、以下に示す実施形態では、上記の第1実施形態及び第2実施形態で説明した配線構造体を有機EL表示装置の回路を構成する半導体装置に適用した構成ついて説明する。なお、表示装置20Dの概要及び回路構成は図14及び図15に示すものと同様なので、説明を省略する。
図22は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図22に示すように、画素回路310Dは駆動トランジスタ960D、選択トランジスタ970D、保持容量980D、及び発光素子DOなどの素子を含む。選択トランジスタ970Dのソース電極は信号線971Dに接続され、選択トランジスタ970Dのゲート電極はゲート線973Dに接続されている。駆動トランジスタ960Dのソース電極はアノード電源線961Dに接続され、駆動トランジスタ960Dのドレイン電極は発光素子DOの一端に接続されている。発光素子DOの他端はカソード電極963Dに接続されている。駆動トランジスタ960Dのゲート電極は選択トランジスタ970Dのドレイン電極に接続されている。保持容量980Dは駆動トランジスタ960Dのゲート電極及びドレイン電極に接続されている。信号線971Dには、発光素子DOの発光強度を決める階調信号が供給される。ゲート線973Dには、上記の階調信号を書き込む画素行を選択する信号が供給される。
図23は、本発明の一実施形態に係る表示装置の断面図である。図23に示す表示装置20Dの構成は、図17に示す表示装置20Bと類似しているが、表示装置20Dの絶縁層354Dよりも上方の構造が表示装置20Bの絶縁層354Bよりも上方の構造と相違する。以下、図23に示す表示装置20Dの構成のうち、図17に示す表示装置20Bと同様の構成については説明を省略し、表示装置20Bとの相違点について説明する。
図24を用いて、第4実施形態の変形例に係る表示装置20Eについて説明する。図24は、本発明の一実施形態に係る表示装置の概要を示す断面図である。図24に示す表示装置20Eは図21に示す表示装置20Cと類似しているが、表示装置20Eの絶縁層354Eよりも上方の構造が表示装置20Cの絶縁層354Cよりも上方の構造と相違する。表示装置20Eの絶縁層354Eよりも上方の構造は、上記の表示装置20Dの構造と同様の構造なので、説明を省略する。
Claims (7)
- パターンを有する構造物と、
前記構造物の上方において、前記構造物のパターンの縁を横切るように設けられた、前記構造物のパターンの縁の段差を反映した形状を有する第1導電層と、
前記第1導電層の上方に設けられ、平面視において前記構造物のパターンの縁と重なり、前記段差を反映した前記第1導電層を露出する第1開口を備えた第1絶縁層と、
前記第1開口の内部に設けられ、前記第1導電層に接続された第2導電層と、
を有し、
前記構造物が設けられた領域における前記第1絶縁層の上面は、前記構造物が設けられていない領域における前記第1絶縁層の上面よりも上方に位置し、
前記第1導電層は、第1膜と、前記第1膜の下方の第2膜と、前記第2膜の下方の第3膜とを含み、
前記第1膜の前記第2膜側の面の一部は前記第2膜から露出され、
前記第2導電層は、前記第3膜に接している、配線構造体。 - 前記構造物は酸化物半導体である、請求項1に記載の配線構造体。
- 前記第1導電層は、ソース電極又はドレイン電極である、請求項2に記載の配線構造体。
- 前記第2膜と前記第2導電層との間に間隙が設けられている、請求項2又は3に記載の配線構造体。
- 前記構造物の下方に設けられた第2絶縁層と、
前記第2絶縁層の下方に設けられ、平面視において前記第1開口と重ならない領域に設けられた半導体層と、
をさらに有し、
前記構造物は、前記第1導電層に接続された第1酸化物半導体層を含み、
前記第1絶縁層は、平面視において前記半導体層と重なる領域に第2開口を備え、
前記第2絶縁層は、平面視において前記第2開口と重なる領域に第3開口を備える、請求項1乃至4のいずれか一に記載の配線構造体。 - 請求項1に記載の配線構造体と、
前記第1導電層に接続された第1酸化物半導体層と、
前記第1酸化物半導体層に対向するゲート電極と、
前記第1酸化物半導体層と前記ゲート電極との間のゲート絶縁層と、
前記第1酸化物半導体層に接続された第3導電層と、
を有し、
前記第1酸化物半導体層は、前記第1導電層と前記第3導電層との間に設けられている半導体装置。 - 請求項6に記載の半導体装置と、
前記半導体装置の上に設けられ、第4開口を備えた第3絶縁層と、
前記第3絶縁層の上及び前記第4開口に設けられ、前記第3導電層に接続された画素電極と、
を有する表示装置。
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