JP7036001B2

JP7036001B2 - 半導体装置の製造方法

Info

Publication number: JP7036001B2
Application number: JP2018247160A
Authority: JP
Inventors: 康史貞松
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2018-12-28
Filing date: 2018-12-28
Publication date: 2022-03-15
Anticipated expiration: 2038-12-28
Also published as: JP2020107793A

Description

本発明は、半導体装置の製造方法に関する。

ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）などの半導体装置をスイッチング素子として使用する際に、ＭＯＳＦＥＴの構造上内蔵されるｐｎダイオードを還流ダイオードとして活用できることが知られている。例えば、ＳＢＤ（Shottky-Barrier-Diode）を素子内に内蔵し、還流ダイオードとして利用する方法が提案されている（例えば、特許文献１参照）。

このＳＢＤ内蔵ＭＯＳＦＥＴの製造方法において、ＳＢＤのショットキー電極を形成する領域で半導体上に設けられた酸化膜を除去する工程がある。その際、ＳＢＤ界面となる半導体表面にダメージを与えないように、ウェットエッチングによって酸化膜を除去する必要がある。この際にＭＯＳＦＥＴをフォトレジストで覆い、このフォトレジストをエッチングマスクとして用いていた。

国際公開第２０１６／０５２２６１号

製造プロセスばらつきによってフォトレジストとＭＯＳＦＥＴのオーミック電極のＮｉＳｉとの密着性が低下する場合がある。その界面からエッチャントが侵入してＭＯＳＦＥＴのゲート絶縁膜がエッチングされ、ゲート・ソース間の短絡不良又はゲート絶縁膜の特性劣化が生じるという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は素子の特性劣化を防止することができる半導体装置の製造方法を得るものである。

本発明に係る半導体装置の製造方法は、半導体基板の表面に第１導電型のドリフト層を形成する工程と、前記ドリフト層の表面に互いに離間領域を介して離間するように第２導電型の複数のウェル領域を形成する工程と、前記ウェル領域の表面に第１導電型のソース領域を形成する工程と、前記ウェル領域と前記ソース領域の一部の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記ウェル領域と前記ソース領域の端部に対向するようにゲート電極を形成する工程と、前記ゲート電極を覆う第１の層間絶縁膜と、前記離間領域を覆う第２の層間絶縁膜と、前記ソース領域の一部を露出させるコンタクトホールとを有する層間絶縁膜を形成する工程と、前記コンタクトホール内において前記ソース領域の一部の上にオーミック電極を形成する工程と、前記層間絶縁膜と前記オーミック電極の上にハードマスクを形成し、前記第２の層間絶縁膜の上において前記ハードマスクに開口を形成する工程と、前記ハードマスクを用いたウェットエッチングにより、前記第１の層間絶縁膜を残しつつ、前記第２の層間絶縁膜を除去する工程と、前記ハードマスクを除去し、前記離間領域の上にショットキー電極を形成し、前記ウェル領域の一部と前記オーミック電極と前記ショットキー電極に接触するソース電極を形成する工程とを備え、前記ウェットエッチングにおいて前記ハードマスクと前記オーミック電極が密着していることを特徴とする。

本発明では、第２の層間絶縁膜をウェットエッチングにより除去する際にハードマスクを用いる。ハードマスクはフォトレジストよりもオーミック電極との密着性が高いため、エッチャントのゲート絶縁膜への侵入を抑制できる。この結果、ゲート・ソース間の短絡不良又はゲート絶縁膜の劣化などを防止できるため、素子の特性劣化を防止することができる。

実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。比較例に係る半導体装置の製造方法を示す断面図である。比較例に係る半導体装置の製造方法を示す断面図である。実施の形態２に係る半導体装置の製造方法を示す断面図である。

実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１から図１３は、実施の形態１に係る半導体装置の製造方法を示す断面図である。本実施の形態に係る半導体装置はＳＢＤ内蔵ＭＯＳＦＥＴである。

まず、図１に示すように、炭化珪素基板１の表面上に、化学気相堆積（Chemical Vapor Deposition:CVD）法によりｎ型のドリフト層２をエピタキシャル成長する。次に、フォトレジストなどをマスクとして用いてドリフト層２の表面にｐ型の不純物であるＡｌをイオン注入する。これにより、図２に示すように、ドリフト層２の表面に互いに離間領域３を介して離間するようにｐ型の複数のウェル領域４を形成する。その後、注入マスクを除去する。

次に、フォトレジストなどをマスクとして用いてウェル領域４の表面にｎ型の不純物であるＮをイオン注入する。Ｎのイオン注入深さはウェル領域４の厚さより浅くする。これにより、図３に示すように、ウェル領域４の表面にｎ型のソース領域５を形成する。

次に、フォトレジストなどをマスクとして用いてウェル領域４の表面にｐ型の不純物であるＡｌをイオン注入する。これにより、図４に示すように、ソース領域５と隣接するｐ型のウェルコンタクト領域６を形成する。この際に、ウェルコンタクト領域６を低抵抗化するため、炭化珪素基板１又はドリフト層２を１５０℃以上に加熱してイオン注入することが望ましい。

次に、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で１３００～１９００℃、３０秒～１時間のアニールを行う。このアニールにより、イオン注入されたＮ及びＡｌを電気的に活性化させる。

次に、図５に示すように、ウェル領域４、ソース領域５、ウェルコンタクト領域６が形成されたドリフト層２の表面を熱酸化してゲート絶縁膜７である酸化珪素を形成する。次に、図６に示すように、ゲート絶縁膜７の上に、導電性を有するポリシリコン膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極８を形成する。ゲート電極８は、ゲート絶縁膜７を介してウェル領域４とソース領域５の端部に対向する。

次に、図７に示すように、層間絶縁膜９を減圧ＣＶＤ法により形成する。続いて、層間絶縁膜９とゲート絶縁膜７を貫き、ウェルコンタクト領域６とソース領域５の一部を露出させるコンタクトホール１０を形成する。これにより、層間絶縁膜９は、ゲート電極８を覆う第１の層間絶縁膜９ａと、離間領域３を覆う第２の層間絶縁膜９ｂに分かれる。

次に、層間絶縁膜９の上及びコンタクトホール１０内に、スパッタ法などによりＮｉを主成分とする金属膜を形成する。６００～１１００℃の温度の熱処理を行って金属膜のＮｉと、コンタクトホール１０内で露出したソース領域５及びウェルコンタクト領域６の炭化珪素とを反応させてシリサイドを形成する。これにより、コンタクトホール１０内においてソース領域５及びウェルコンタクト領域６の上にシリサイドであるオーミック電極１１を形成する。その後、シリサイド以外の層間絶縁膜９の上及びコンタクトホール１０内に残留した金属膜を、硫酸、硝酸、塩酸の何れか又はこれらと過酸化水素水との混合液などを用いたウェットエッチングにより除去する。次に、炭化珪素基板１の裏面にＮｉを主成分とする金属を形成し、熱処理を行うことにより、図８に示すように、炭化珪素基板１の裏側に裏面オーミック電極１２を形成する。

次に、図９に示すように、層間絶縁膜９及びオーミック電極１１の上にスパッタ法などによりＮｉを堆積してハードマスク１３を形成する。ハードマスク１３の上にフォトレジスト１４を形成する。フォトレジスト１４をマスクとして用いたパターニングにより、第２の層間絶縁膜９ｂの上においてハードマスク１３に開口１５を形成する。次に、図１０に示すように、フォトレジスト１４を除去する。

次に、図１１に示すように、ハードマスク１３を用いたウェットエッチングにより、第１の層間絶縁膜９ａを残しつつ、第２の層間絶縁膜９ｂを除去する。このとき、ハードマスク１３とその下地であるオーミック電極１１が密着してそれらの界面からのエッチャントの侵入が抑制されるため、ゲート絶縁膜７又は層間絶縁膜９がエッチングされるのを防止することができる。

次に、図１２に示すように、ハードマスク１３を除去する。次に、図１３に示すように、スパッタ法などによりＴｉ、Ｍｏ、Ｎｉなどの金属を堆積して、離間領域３の上にショットキー電極１６を形成する。次に、炭化珪素基板１の表面にスパッタ法又は蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィー技術により所定の形状に加工する。これにより、ウェル領域４の一部とウェルコンタクト領域６とオーミック電極１１とショットキー電極１６に接触するソース電極１７を形成する。また、ゲート電極８に接触するゲートパッド及びゲート配線（不図示）も形成する。ウェルコンタクト領域６の不純物濃度をウェル領域４の不純物濃度より高くすることで、ソース電極１７との良好な電気的接触を得ることができる。さらに、裏面オーミック電極１２の表面上に金属膜であるドレイン電極１８を形成する。これにより、本実施の形態に係る半導体装置が製造される。

続いて、本実施の形態の効果を比較例と比較して説明する。図１４及び図１５は、比較例に係る半導体装置の製造方法を示す断面図である。比較例では、図１４に示すように、ハードマスク１３を用いずにＭＯＳＦＥＴをフォトレジスト１４で覆う。そして、図１５に示すように、フォトレジスト１４を用いて第２の層間絶縁膜９ｂをウェットエッチングにより除去する。しかし、フォトレジスト１４とオーミック電極１１との密着性が低下し、その界面からエッチャントが侵入してゲート絶縁膜７がエッチングされ、ゲート・ソース間の短絡不良又はゲート絶縁膜の特性劣化が生じる。

これに対して、本実施の形態では、第２の層間絶縁膜９ｂをウェットエッチングにより除去する際にハードマスク１３を用いる。ハードマスク１３はフォトレジスト１４よりもオーミック電極１１との密着性が高いため、エッチャントのゲート絶縁膜７への侵入を抑制できる。この結果、ゲート・ソース間の短絡不良又はゲート絶縁膜７の劣化などを防止できるため、素子の特性劣化を防止することができる。

なお、ハードマスク１３の材料としてＮｉを例に示したが、Ｎｉは第２の層間絶縁膜９ｂをウェットエッチングするときに用いるフッ酸に不溶であるため、第２の層間絶縁膜９ｂのウェットエッチング時にハードマスク１３のサイドエッチを防止することができる。これに限らず、ハードマスク１３の材料は、ウェットエッチングのエッチャントに対して不溶であり、フォトレジスト１４よりもオーミック電極１１との密着性が高い材料であればよい。例えば、ハードマスク１３の材料として、同じくフッ酸に不溶であるＷ（タングステン）等の金属、ＳｉＮ、ポリシリコンを用いることができる。

実施の形態２．
図１６は、実施の形態２に係る半導体装置の製造方法を示す断面図である。本実施の形態では、ハードマスク１３とフォトレジスト１４の両方をマスクとして用いたウェットエッチングにより第２の層間絶縁膜９ｂを除去する。その後に、ハードマスク１３とフォトレジスト１４の両方を可溶である薬液を用いて、ハードマスク１３とフォトレジスト１４の両方を同時に除去する。ハードマスク１３としてＮｉを形成した場合には、硫酸と過酸化水素水の混合液を用いることでハードマスク１３とフォトレジスト１４の両方を同時に除去できる。これにより工程数を削減できる。

また、同時除去でない場合にはフォトレジスト１４の除去後にハードマスク１３の一部が乖離して異物となる可能性がある。さらに、ハードマスク１３としてＮｉ等の金属を用いた場合、乖離したハードマスク１３が素子のゲート・ソース電極間をショートしてしまい、特性不良の原因となる。これに対して、ハードマスク１３とフォトレジスト１４の両方を同時に除去することで、これらの製造プロセス上の懸念を回避することができる。

なお、半導体装置は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。

１炭化珪素基板、２ドリフト層、３離間領域、４ウェル領域、５ソース領域、７ゲート絶縁膜、８ゲート電極、９層間絶縁膜、９ａ第１の層間絶縁膜、９ｂ第２の層間絶縁膜、１０コンタクトホール、１１オーミック電極、１３ハードマスク、１５開口、１６ショットキー電極、１７ソース電極

Claims

半導体基板の表面に第１導電型のドリフト層を形成する工程と、
前記ドリフト層の表面に互いに離間領域を介して離間するように第２導電型の複数のウェル領域を形成する工程と、
前記ウェル領域の表面に第１導電型のソース領域を形成する工程と、
前記ウェル領域と前記ソース領域の一部の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ウェル領域と前記ソース領域の端部に対向するようにゲート電極を形成する工程と、
前記ゲート電極を覆う第１の層間絶縁膜と、前記離間領域を覆う第２の層間絶縁膜と、前記ソース領域の一部を露出させるコンタクトホールとを有する層間絶縁膜を形成する工程と、
前記コンタクトホール内において前記ソース領域の一部の上にオーミック電極を形成する工程と、
前記層間絶縁膜と前記オーミック電極の上にハードマスクを形成し、前記第２の層間絶縁膜の上において前記ハードマスクに開口を形成する工程と、
前記ハードマスクを用いたウェットエッチングにより、前記第１の層間絶縁膜を残しつつ、前記第２の層間絶縁膜を除去する工程と、
前記ハードマスクを除去し、前記離間領域の上にショットキー電極を形成し、前記ウェル領域の一部と前記オーミック電極と前記ショットキー電極に接触するソース電極を形成する工程とを備え、
前記ウェットエッチングにおいて前記ハードマスクと前記オーミック電極が密着していることを特徴とする半導体装置の製造方法。
前記ハードマスクは、フォトレジストよりも前記オーミック電極との密着性が高い材料からなることを特徴とする請求項１に記載の半導体装置の製造方法。
前記ハードマスクはＮｉからなることを特徴とする請求項２に記載の半導体装置の製造方法。
フォトレジストをマスクとして用いて前記ハードマスクに前記開口を形成し、
前記ハードマスクと前記フォトレジストの両方をマスクとして用いたウェットエッチングにより前記第２の層間絶縁膜を除去することを特徴とする請求項１－３の何れか１項に記載の半導体装置の製造方法。
前記第２の層間絶縁膜を除去した後に前記ハードマスクと前記フォトレジストの両方を同時に除去する工程を備えることを特徴とする請求項４に記載の半導体装置の製造方法。
前記半導体装置はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１～５の何れか１項に記載の半導体装置の製造方法。