JP7018015B2 - 回路基板構造体と装置インターフェースボード - Google Patents

Description

本明細書は、概して、信号接続が形成されるポケットを有する回路基板に関する。

導電性ビアは、プリント回路基板（ＰＣＢ）を通って信号を通過させる。
信号は、ビアを通過するに従い劣化することがある。信号速度及びビア長さは、信号劣化の量に影響することがある。典型的に、信号速度及びビア長さが増加するにつれて信号劣化が増加する。

例示的な回路基板構造体は、基板と、回路基板構造体を通る電気的接続を可能にするように、導電性であり、かつ基板を貫通するビアと、を備える。基板が、第２の種類の信号を伝達する回路基板構造体の第２の領域においてよりも、第１の種類の信号を伝達する回路基板構造体の第１の領域において、より薄い。例示的な回路基板構造体は、以下の特徴のうちの１つ以上を、単独又は組み合わせのいずれかで含んでもよい。

ビア長さが、基板の第１の領域において、より短くてもよい。第１の種類の信号が、第１の速度の信号を含んでもよく、第２の種類の信号が、第２の速度の信号及び電力を含んでもよく、そして第１の信号速度が、第２の速度の信号よりも短い立ち上がり時間を有してもよい。

基板が、第１の領域の基板のより薄い部分にある、１つ以上のポケットを含んでもよい。基板が、複数の層を含んでもよく、１つ以上のポケットは、複数の層の少なくともいくつかを除去することによって形成されてもよい。回路基板構造体が、基板を補強するために、第１の領域の基板のより薄い部分に隣接して配置された背板を含んでもよい。

回路基板構造体が、基板に隣接し、かつ信号経路を確立するためにビアに接続する電気経路を含む、インターポーザを含んでもよい。インターポーザが、外部装置と嵌合するための接点を含んでもよい。インターポーザが、回路基板構造体からアセンブリまで、第１の速度の信号を、ソース及び／若しくはレシーバへ、かつ／又はソース及び／若しくはレシーバから伝えるマイクロコンプライアント電気経路を提供する構造体を含んでもよい。

回路基板構造体は、回路基板構造体に対して、１つ以上のコネクタに位置合わせするための、基板を通る１つ以上の位置合わせピンを含んでもよい。

第１の速度の信号が、１秒当たり１６ギガビット以上の速度を有してもよく、第２の速度の信号が、１秒当たり１６ギガビット未満の速度を有してもよいか、又は、第１の速度の信号が、１６ギガヘルツ以上の速度を有してもよく、第２の速度の信号が、１６ギガヘルツ未満の速度を有してもよい。第１の速度の信号が、１秒当たり３２ギガビット以上の速度を有してもよく、第２の速度の信号が、１秒当たり３２ギガビット未満の速度を有してもよいか、又は、第１の速度の信号が、３２ギガヘルツ以上の速度を有してもよく、第２の速度の信号が、３２ギガヘルツ未満の速度を有してもよい。第１の速度の信号が、１秒当たり６４ギガビット以上の速度を有してもよく、第２の速度の信号が、１秒当たり６４ギガビット未満の速度を有してもよいか、又は、第１の速度の信号が、６４ギガヘルツ以上の速度を有してもよく、第２の速度の信号が、６４ギガヘルツ未満の速度を有してもよい。

第１の領域の基板のより薄い部分が、第２の領域の基板のより厚い部分の２０％以下の厚さを有してもよい。第１の領域の基板のより薄い部分が、第２の領域の基板のより厚い部分の３０％以下の厚さを有してもよい。第１の領域の基板のより薄い部分が、第２の領域の基板のより厚い部分の４０％以下の厚さを有してもよい。

回路基板構造体は、別の回路基板内の補助ポケットに嵌合するタワーを含んでもよい。

被試験装置と試験機器との間の接続のための例示的な装置インターフェースボード（ＤＩＢ）は、以下の特徴、つまり、基板と、回路基板構造体を通る電気的接続を可能にするように、導電性であり、かつ基板を貫通するビアと、を含む回路基板構造体を備える。基板が、第２の種類の信号を伝達する回路基板構造体の第２の領域においてよりも、第１の種類の信号を伝達する回路基板構造体の第１の領域において、より薄い。

回路基板構造体では、第１の種類の信号が、無線周波数（ＲＦ）信号を含んでもよく、第２の種類の信号が非ＲＦ信号を含んでもよい。基板の第１の領域が、マイクロ波構成要素が取り付け可能な金属を有する第１の誘電体を含む領域を含んでもよく、第１の誘電体がマイクロ波誘電体層に隣接する。

回路基板構造体では、基板の第２の領域が、マイクロ波誘電体を含まないことの誘電体層の積層体を含む領域を含んでもよい。ビアが、基板の第１の領域の厚さに基づく直径を有してもよい。基板の第１の領域のビアが、基板の第２の領域のビアの直径よりも小さい直径を有してもよい。

例示的な装置インターフェースボード（ＤＩＢ）は、第１の厚さの第１の領域及び第２の厚さの第２の領域を有する基板であって、第２の厚さが第１の厚さよりも大きい、基板と、ビアであって、ビアと被試験装置との間の電気的接続を可能にするように、導電性であり、かつ第１の領域を貫通する、ビアと、を備え、第１の領域を貫通するビアが、少なくとも最小速度を有する信号の送信のために確保される。例示的なＤＩＢは、以下の特徴のうちの１つ以上を、単独又は組み合わせのいずれかで含んでもよい。

ＤＩＢが、最小速度を満たさない信号の送信のために確保される、第２の領域を通るビアを含んでもよい。ＤＩＢが、基板を補強するために、第１の領域に隣接して配置された背板を含んでもよい。ＤＩＢが、ＤＩＢに接続可能な１つ以上のコネクタに位置合わせするための、基板を通る１つ以上の位置合わせピンを含んでもよい。

最小速度が、１秒当たり１６ギガビット、１秒当たり３２ギガビット若しくは１秒当たり６４ギガビットであってもよいか、又は、最小速度が、１６ギガヘルツ、３２ギガヘルツ若しくは６４ギガヘルツであってもよい。基板の第１の領域が、基板の第２の領域の２０％以下の厚さを有してもよい。

この発明の概要の項を含む、本明細書において説明される特徴のうちの任意の２つ以上が組み合わされて、本明細書では具体的に説明されない実現例を形成されてもよい。

本明細書に記載の試験システム及び試験又はそれらの一部は、１つ以上の非一時的機械可読記憶媒体に格納された命令を含むコンピュータプログラム製品として実現され得、かつ／又はそれにより制御され得、本明細書に記載の動作を制御するために（例えば、調整するため）、１つ以上の処理装置上で実行可能である。本明細書に記載の回路基板構造体は、任意の適切な装置又は電子システムの一部であり得、かつ試験に限定されない。

１つ以上の実現例の詳細を、添付の図面及び以下の説明で明らかにする。その他の特徴及び利点は、それらの説明、図面、及び特許請求の範囲から明らかとなるであろう。

例示的な回路基板構造体の一部の破断図である。 回路基板構造体の一部の拡大図である。 ミッドストリップアセンブリが取り付けられたバネ荷重構造体の断面図である。 その上にインターポーザを有するミッドストリップアセンブリの斜視破断図である。 その上に装置インターフェースボードが搭載された電気機械インターフェースの斜視図である。 装置インターフェースボードの斜視上面図である。 回路基板の一部の正面図及び側面図を含む。 回路基板の一部の正面図及び側面図を含む。 自動試験機器のブロック図である。 ポケットを有さない回路基板構造体の側面図である。 例示的な回路基板構造体上のビア孔及びトレースの上面図である。 例示的なレーザ穿孔ビアの側面図である。 ポケットを有する例示的な回路基板構造体の側面図である。 ポケットを有する例示的な回路基板構造体の側面図である。

異なる図面における同様の参照番号は同様の要素を示す。

本明細書に記載されるのは、回路基板の内部のビアへの電気的接続を実現するためのポケット又はキャビティを有する回路基板の例である。ポケットを回路基板に組み込むことにより、回路内のビアの全長を、ポケットが配置された回路基板の部分における接続を形成することによって、減少させることができる。結果として、ビアを通る信号の通過によって引き起こされる信号劣化を低減することができ、信号完全性の改善がもたらされる。この効果は、ビア長さに沿ったより低速な信号（第２の種類の信号の一例）よりも劣化し得る、より高速な信号（第１の種類の信号の一例）の場合に、より顕著になることがある。本明細書に記載の回路基板の例は、自動試験機器の文脈で使用されるが、回路基板は試験における使用に限定されず、任意の適切な文脈で使用され得る。

図１は、信号がＰＣＢを通ってビア上を移動する長さを減少するように構成されたポケット１２を有する、プリント回路基板（ＰＣＢ）１１を含む、回路基板構造体１０の一例を示す。ＰＣＢ １１は、プラスチック樹脂又は他の適切な非導電性材料などの基板から構成されてもよく、信号がＰＣＢ １１の一方の面１３とＰＣＢ １１の他方の面１４との間を通過する導電性トレース又はビアを含む。ビアは、ＰＣＢに穿孔すること、及び孔を銅又は他の適切な導体で埋め戻すことによって形成されてもよい。銅又は他の導体の層がＰＣＢ １１に組み込まれ、ＰＣＢを横切る長さ方向の電気的接続を形成してもよい。例えば、図１の領域１５を含む拡大図である図２は、ビア１７及び１８、並びにＰＣＢ １１に含まれる長さ方向の電気的接続を示す。この例では、ビア１７及び１８は、電気的接続２０を介して相互接続される。この例では、ビア２１及び２２は、電気的接続２３を介して相互接続される。本明細書には示されていないが、幾つかの実現例では、ビアがＰＣＢの全厚さを貫通し、それにより長さ方向の電気的接続の必要性を排除してもよい。

図１に戻って参照すると、ポケット１２は、ＰＣＢ １１の構成後に形成された切り欠きであってもよく、又はポケット１２は、ＰＣＢ １１の構成中に形成されてもよい。ポケット１２は、任意の適切な深さ２４を有してもよい。幾つかの実現例では、ＰＣＢ １１の全厚さ２５の約８０％がポケットで欠落し、ＰＣＢの全厚さの約２０％を残し、ここで、全厚さ２５は、ポケット２４の深さ及びポケットの側部に残っている回路基板の厚さ２６を指す。しかしながら、幾つかの実現例では、以下のものを含むがこれに限定されない、異なる量のＰＣＢがポケットで欠落することがある。例えば、幾つかの実現例では、ＰＣＢの全厚さの約９５％がポケットで欠落しており、ＰＣＢの全厚さの約９０％がポケットで欠落しており、ＰＣＢの全厚さの約８５％がポケットで欠落しており、ＰＣＢの全厚さの約７５％がポケットで欠落しており、ＰＣＢの全厚さの約７０％がポケットで欠落しており、ＰＣＢの全厚さの約６５％がポケットで欠落しており、ＰＣＢの全厚さの約６０％がポケットで欠落しており、ＰＣＢの全厚さの約５５％がポケットで欠落しており、ＰＣＢの全厚さの約５０％がポケットで欠落しており、ＰＣＢの全厚さの約４５％がポケットで欠落しており、ＰＣＢの全厚さの約４０％がポケットで欠落しており、ＰＣＢの全厚さの約３５％がポケットで欠落しており、ＰＣＢの全厚さの約３０％がポケットで欠落しており、ＰＣＢの全厚さの約２５％がポケットで欠落している。特定の例では、ＰＣＢの厚さは０．２５インチであり、その全厚さの８０％がポケットで欠落している。ただし、回路基板の欠落割合は、本明細書に記載されている値を含む、特定の値に限定されない。

ＰＣＢの一部がポケットで欠落しているため、ＰＣＢはより薄く、ビア長さは、ＰＣＢの他の部分においてよりも、ポケットにおいて、より短い。幾つかの実現例では、ビア長さの減少はＰＣＢ基板の厚さの減少に比例する。例えば、基板の厚さが８０％減少すると、対応するビア長さが８０％減少し、基板の厚さが９５％減少すると、対応するビア長さが９５％減少し、基板の厚さが９０％減少すると、対応するビア長さが９０％減少し、基板の厚さが８５％減少すると、対応するビア長さが８５％減少し、基板の厚さが７５％減少すると、対応するビア長さが７５％減少し、基板の厚さが７０％減少すると、対応するビア長さが７０％減少し、基板の厚さが６５％減少すると、対応するビア長さが６５％減少し、基板の厚さが６０％減少すると、対応するビア長さが６０％減少し、基板の厚さが５５％減少すると、対応するビア長さが５５％減少し、基板の厚さが５０％減少すると、対応するビア長さが５０％減少し、基板の厚さが４５％減少すると、対応するビア長さが４５％減少し、基板の厚さが４０％減少すると、対応するビア長さが４０％減少し、基板の厚さが３５％減少すると、対応するビア長さが３５％減少し、基板の厚さが３０％減少すると、対応するビア長さが３０％減少し、基板の厚さが２５％減少すると、対応するビア長さが２５％減少し、以降も同様である。幾つかの実現例では、比例減少は直接的（例えば、１：１）ではなく、むしろ基板の長さの減少は、ビア長さの減少の一部、又はビア長さの幾つかの他の適切な減少につながることがある。

幾つかの実現例では、ポケットが、より高速な信号（例えば、少なくとも所定の最小速度を有する信号）を通過させるＰＣＢの部分に配置され、低速な信号を通過させるＰＣＢの部分には配置されない。この文脈では、高速又はより高速及び低速又はより低速という用語は、相対的なものであり、特定の数値的な意味を持たない。一般に、より高速な信号は、より低速な信号の立ち上がり時間よりも短い立ち上がり時間を有する。デジタル信号の場合、幾つかの実現例では、より高速な信号は１秒当たり８ギガビット（Ｇｂ／秒）以上の速度を有し、より低速な信号は８Ｇｂ／秒未満の速度を有する。幾つかの実現例では、より高速な信号は１０Ｇｂ／秒以上の速度を有し、より低速な信号は１０Ｇｂ／秒未満の速度を有し、幾つかの実現例では、より高速な信号は１６Ｇｂ／秒以上の速度を有し、より低速な信号は１６Ｇｂ／秒未満の速度を有し、幾つかの実現例では、より高速な信号は３２Ｇｂ／秒以上の速度を有し、より低速な信号は３２Ｇｂ／秒未満の速度を有し、幾つかの実現例では、より高速な信号は６４Ｇｂ／秒以上の速度を有し、より低速な信号は６４Ｇｂ／秒未満の速度を有し、幾つかの実現例では、より高速な信号は１２８Ｇｂ／秒以上の速度を有し、より低速な信号は１２６Ｇｂ／秒未満の速度を有し、幾つかの実現例では、より高速な信号は２５６Ｇｂ／秒以上の速度を有し、より低速な信号は２５６Ｇｂ／秒未満の速度を有し、以降も同様である。アナログ信号の場合、幾つかの例示的な実現例では、より高速な信号は８ギガヘルツ（ＧＨｚ）以上の速度を有し、より低速な信号は８ＧＨｚ未満の速度を有し、幾つかの実現例では、より高速な信号は１０ＧＨｚ以上の速度を有し、より低速な信号は１０ＧＨｚ未満の速度を有し、幾つかの実現例では、より高速な信号は１６ＧＨｚ以上の速度を有し、より低速な信号は１６ＧＨｚ未満の速度を有し、幾つかの実現例では、より高速な信号は３２ＧＨｚ以上の速度を有し、より低速な信号は３２ＧＨｚ未満の速度を有し、幾つかの実現例では、より高速な信号は６４ＧＨｚ以上の速度を有し、より低速な信号は６４ＧＨｚ未満の速度を有し、幾つかの実現例では、より高速な信号は１２８ＧＨｚ以上の速度を有し、より低速な信号は１２６ＧＨｚ未満の速度を有し、幾つかの実現例では、より高速な信号は２５６ＧＨｚ以上の速度を有し、より低速な信号は２５６ＧＨｚ未満の速度を有し、以降も同様である。幾つかの実現例では、より高速な信号及び／又はより低速な信号は、上に列挙したものとは異なる信号速度を有してもよい。

ＰＣＢのより厚い部分２７、例えばポケットの外側にある部分は、より低速な信号を通過させる。電力線及びプレーン（図示せず）はまた、ＰＣＢのこれらのより厚い部分を通るように配線されてもよい。電力線は、回路基板構造体１０に接続された装置又は基板に電力を供給する。より低速な信号及び電力信号は、より高速な信号よりも信号劣化の影響を受けにくいことがある。このように、これらの信号を収容するためにＰＣＢの厚さを減らす必要性は小さく、より高速な信号用のビアよりも長い導体長さを通過することができる。例えば、図２は、より高速な信号を通過させる単一の信号経路（ポケットからの）における全ビア長さ、及びより低速な信号を通過させる単一の信号経路（ポケットの外側からの）における全ビア長さを示す。この例では、それぞれの全ビア長さは、２つの個別のビア（例えば、より高速な信号の場合は１７及び１８、かつより低速な信号の場合は２１及び２２）からの寄与を含む。ポケット１２を介して接続されたビアを含む高速信号の全ビア長さは、ポケット１２を介して接続されたビアを含まない低速信号の全ビア長さよりも小さい。

ＰＣＢのより薄い部分２８がより損傷を受け易いため、例えばより低速な信号及び電力信号のために、基板のより厚い部分を確保することは、構造的な観点から有利であり得る。基板の欠落に起因する増大した脆弱性に対抗するために、背板２９をポケット１２の他方の側のＰＣＢ １１の表面１４に隣接し、かつ接触させてＰＣＢを構造的に補強してもよい。背板がＰＣＢの機能と電気的に干渉する可能性を減らすために、適切な措置を講じる必要がある。これらの手段は、背板２９上に絶縁層を設けることと、背板が接触する可能性のあるＰＣＢの部分と相互作用するビアの「バックドリル加工（部分的除去）」と、を含んでもよく、あるいは背板が非導電性材料から作られることが要求されてもよい。すなわち、基板、ひいてはＰＣＢは、ポケット１２の位置でより薄いため、ＰＣＢは、そのより厚い領域よりもその領域において、より脆弱である。その結果、ＰＣＢパッドへの電気的接続を行う際に加えられ、次にビア（例えば、図２のビア１７、１８、２１及び２２）に接続される圧力により、ＰＣＢはポケットの位置で屈曲又は破損の影響をより受けやすくなり得る。背板は付加的なサポートを提供し、これによりＰＣＢが損傷又は破損する可能性を低減する。幾つかの実現例では、背板２９は、ステンレス鋼、又は電気的接続を形成するために必要な力に耐えるのに十分な強度を有する他の適切な導電性又は非導電性の材料で作られていてもよい。幾つかの実現例では、その力は約４０ポンド（ｌｂｓ）～５０ｌｂｓであり、ただし、他の実現例では、その力は１０ｌｂｓ、１５ｌｂｓ、２０ｌｂｓ、２５ｌｂｓ、３０ｌｂｓ、３５ｌｂｓ、５５ｌｂｓ、６０ｌｂｓ、６５ｌｂｓ、７０ｌｂｓなどであってもよい。これらの値は単なる例であり、任意の適切な力に耐える背板を本明細書に記載の回路基板構造体に組み込むことができる。

回路基板構造体１０はまた、インターポーザ３０を含んでもよい。インターポーザ３０は、ＰＣＢ １１のビアと外部電気導管３１との間を接続するための電気的及び機械的構造体を含む。この例では、外部電気導管３１（この例では同軸ケーブル）は、１つ以上の計器盤及び／又は試験コンピュータなどの供給源からの電気信号を伝え、これらの信号を、ＰＣＢ １１を通ってＰＣＢに接続された被試験装置（ＤＵＴ）を通過させる。したがって、この例では、インターポーザ３０は、例えば同軸ケーブル内の電気導管とＰＣＢ内のビアとの間の接続を確立するために、同軸ケーブル接続を収容するように構成される。幾つかの実現例では、外部電気導管は、同軸ケーブル以外の導管の種類であってもよく、この場合、インターポーザは異なって構成されてもよい。一般に、インターポーザは、任意の適切な種類の電気導管を収容するように構成されてもよい。図１の例では、インターポーザは、バネを含んでもよく、又はＰＣＢ内の各ビアと対応する同軸ケーブル電気導管との間の電気的接続を容易にするために、比較的可撓性又は弾力性のある材料で作られてもよい。

図１の例では、ミッドストリップアセンブリ３２が外部電気導管への物理的インターフェースを提供する。この例では、ミッドストリップアセンブリ３２は、同軸ケーブルのピンが貫通してインターポーザに接続される構造体３３を含む。構造体は、Ｔｅｆｌｏｎ（登録商標）又は他の適切な材料で作られてもよい。同軸ケーブル導管のインターポーザへの接続を容易にするために、図３に示すように、ミッドストリップアセンブリ３２又はそれに取り付けられる構造体３３にバネ荷重がかけられる。より詳細には、図３は、バネ３５を使用して構造体３３をテスタインターフェースフレームアセンブリに固定するネジ３４を示す。構造体３３は、矢印３６のインターポーザの方向において上部にクランプされたインターフェースボードによって加えられた力に応じて移動し、バネ３５を圧縮させ、それにより、同軸ケーブル電気導管と対応するインターポーザ上の電気接点（対応するビアに接続する）との間の接触を可能にする。

図１に示すように、ミッドストリップアセンブリ３２は、同軸ケーブルの外側シールドとミッドストリップ本体との間に電気経路を形成する導電性「フェルール」である要素３７を含む。絶縁体は、ＰＴＦＥ（Ｔｅｆｌｏｎ（登録商標））絶縁体である構造体３３と、素子３３ａとを含む。素子３３ｂはまた絶縁体であり、外側シールドに対して中心導体を中心として同軸ケーブルの中心導体を取り囲む。

ミッドストリップアセンブリ３２は、少なくとも部分的にポケット１２にフィットすると共に、本明細書で説明するように、ミッドストリップ及びインターポーザを回路基板構造体に位置合わせするための位置合わせピン３８を含む。

幾つかの実現例では、ミッドストリップアセンブリは、別のＰＣＢの相補的なキャビティ又はポケットに嵌合する１つ以上のタワーとして構成される。図４は、この種類の例示的な実現例を示す。この例では、タワー４０は、導管（同軸ケーブル）３１、ミッドストリップアセンブリ３２、インターポーザ３０及び位置合わせピン３８を明らかにするために切り取られている。幾つかの実現例では、図４の実現例の場合のように、背板は含まれない（例えば、背板は任意である）。インターポーザ３０の上部の接点は、外部導管のための信号接点である中心導体４０と、接地又は戻り線への接続のための接地／戻り接点リング４１とを含む。

図５は、この例では、本明細書に記載の種類のタワー型回路基板構造体３９（これらのうちの全てが同じ構造を有することができるが、これらのうちの２つが標記されている）を含むテストヘッド用のピッチプレートアセンブリ４５の一例における例示的装置を示す。位置合わせピン３８も示されるが、２つのみが標記される。各タワーは、タワーと回路基板との間の位置合わせを可能にし、これにより接続を容易にする位置合わせピン３８を有する、別の回路基板の相補的なポケットに嵌合するように構成される。図６は、図５のタワー３９に対して相補的であるキャビティ又はポケットを含むプリント回路基板を示す。したがって、タワー３９は、位置合わせピンが対応する孔４４に嵌合する状態で、プリント回路基板４２のポケット４３内にフィットする。電気的接続は、タワー上の接点と装置上の対応する接点との間で形成される。

図７Ａ及び図７Ｂの例では、回路基板６１の厚さは回路基板６２の厚さの５分の１である。ＤＩＢの厚さは０．２５インチである。ＰＣＢ作製の制限がある場合、ボードドリルのアスペクト比（例えば、穿孔される基板の厚さに関連するドリル直径）は約１０：１である。換言すれば、０．２５インチの厚さの基板を通り確実に穿孔できる最小の孔は、直径が約０．０２５インチである。幾つかの例では、本明細書に記載のポケット付きＰＣＢは、穿孔された基板の厚さが従来技術を使用して可能な厚さの５分の１にすることができるため、ビアを穿孔するために使用できるドリル直径も同じ比率又は他の何らかの適切な量だけ減少させることができる。

使用されるドリルのサイズが小さくなると、穿孔のサイズを小さくすることができるだけでなく、「接地」とも呼ばれる戻り経路の数を大幅に増やすことができる（図７Ａに示すように、図７Ｂに示す２つの接地６５に対する６つの接地６４を示す）。６つのリターンで囲まれた単一の信号を有する図７Ａに示すグループは、典型的に、クロストークからの遮蔽の改善だけでなく、インピーダンス制御の改善をもたらすため、信号の単一のペア及び戻りビア（図７Ｂに示されている）は、比較的品質の劣る伝送線となり得る。次に、インピーダンス制御の改善は、典型的に、信号忠実度（挿入損失の低減）の改善及び戻り損失の低減をもたらし、これによりビア長さの減少に起因する単純な改善を大幅に上回ることができる。

スペースの制限により図７Ａに示すビアパターンを図７Ｂのボード上に複製することは、基板スペースの制限により、典型的に不可能である。

図５及び図６の例では、試験の文脈における回路基板構造体１０を使用しているが、本明細書に記載の回路基板構造体は、試験又は図面に示された例に限定されず、任意の適切な文脈で使用されてもよい。

ＤＩＢは、図５に部分的に示すように、試験システムに組み込まれてもよい。これに関して、構成要素の量を試験するために、製造業者は一般に自動試験装置（ＡＴＥ）（「テスタ」とも呼ばれる）を使用する。試験プログラムセット（ＴＰＳ）内の命令に応答して、幾つかのＡＴＥは被試験装置（ＤＵＴ）に印加される入力信号を自動的に生成し、かつ出力信号を監視する。ＡＴＥは、出力信号を期待される応答と比較して、ＤＵＴに欠陥があるかどうかを判定する。ＡＴＥは、典型的に、コンピュータシステムと、対応する機能を有する試験機器又は単一の装置とを含む。

図８を参照すると、ＤＵＴ ５８を試験するための例示的なＡＴＥ ５０は、テスタ（又は「試験機器」）５２を含む。ＤＵＴ ５８は、本明細書で説明される種類のポケット付きＰＣＢ構造体を有し得るＤＩＢ ６０に接続されてもよい

テスタ５２は、複数のチャネルを含み得る。テスタ５２を制御するために、システムは、１つ以上の電気接続５６を介してテスタ５２とインターフェース接続するコンピュータシステム５４を含む。例示的動作として、コンピュータシステム５４は、ＤＵＴ ５８を試験するためのルーチン及び機能の実行を開始するコマンドをテスタ５２に送る。そのような試験ルーチンの実行により、ＤＵＴ ５８への試験信号の生成と送信を開始し、ＤＵＴからの応答を収集し得る。多様な種類のＤＵＴを、システム５０で試験可能である。幾つかの実現例において、ＤＵＴはＲＦ、マイクロ波、又は他の無線装置であり得る。幾つかの実現例において、ＤＵＴは適切な半導体若しくは集積回路（ＩＣ）チップ（例えば、メモリチップ、マイクロプロセッサ、アナログデジタルコンバータ、デジタルアナログコンバータ等）のようなその他のデバイス、又は、他のデバイスであり得る。

試験信号を供給し、ＤＵＴから応答を収集するために、５２は、ＤＵＴ ５８の内部回路へのインターフェースに接続する。例えば、ＤＵＴは、ＤＩＢ ６０のソケットに挿入することができ、このソケットは、本明細書で説明した種類のポケット付きＰＣＢを使用して実現されてもよく、このソケットは、ＤＵＴとテスタ内の機器モジュールとの間の電気的接続のインターフェースを含む。

ポケット付きＰＣＢの別の実現例を以下に説明する。この点に関して、マイクロ波回路、論理、及び制御回路を単一のＰＣＢ上に組み合わせると、寸法及び信号の完全性の要件が製造上の問題を引き起こす可能性がある。ポケット付きＰＣＢの使用は、マイクロ波構成要素とファインピッチデジタル集積回路（ＩＣ）とを組み合わせたＰＣＢの製造を可能にする。ポケット付きＰＣＢの使用はまた、非常に微細なピッチ（例えば、０．４ｍｍピッチ以下）の構成要素が使用されるマイクロ波信号性能を改善することができる。

図９は、無線周波数（ＲＦ）信号（第１の種類の信号の例）及びデジタル又は他の非ＲＦ信号を送信するファインピッチデジタルＩＣ（第２の種類の信号の例）と共に使用するための従来のＰＣＢ ７０を示す。図９の例では、ＰＣＢ ７０は、マイクロ波誘電体の２つのより厚い層７１、７２と、ＦＲ－４誘電体の４つのより薄い層７４とを含む。誘電体は、一般に、非ＲＦ（例えば、ＦＲ－４、Ｇ－１０など）誘電体と、ＲＦ又はマイクロ波誘電体（例えば、ＰＴＦＥ、Ｒｏｇｅｒｓ ４３６０など）とに分類され、マイクロ波誘電体は、典型的に、より良好な電気的性能を有し、かつより高価である。ＦＲ－４誘電体は、典型的に、エポキシ樹脂バインダを有する繊維ガラスクロスで作られた複合材である。マイクロ波誘電体は、誘電率及び損失がＦＲ－４よりも厳密に制御された誘電体であり、かつマイクロ波信号の信号完全性を維持するために使用される。ＦＲ－４層は、信号をルーティングするための回路トレースと、回路構成要素が取り付けられ得る金属パッドとを含む。

図９では、全ての構成要素は、層Ｌ１又はＬ６（回路基板構造体のそれぞれ上部及び下部層）に表面実装されてもよい。動作時には、層Ｌ１に取り付けられたマイクロ波回路に制御線と電力を接続するために、層Ｌ１から層Ｌ３又はＬ４に信号をルーティングし、次いで層Ｌ１に「上に」戻す必要があることが多い。これは、（信号の数に起因して）より多くのスペースを得るため、制御されたインピーダンストレースの周りにスペースを残すため、信号分離を制御するため、信号クロスオーバーを容易にするため、又は他の適切な理由のために必要であり得る。

ビアは、ＰＣＢ作製プロセスの一部として穿孔され、かつメッキされる。ビアは、ＰＣＢを通り、１つ以上の層を通り、又は特定の深さまで穿孔されてもよい。層積層体（例えば、ビアＡ、Ｂ、Ｅ、Ｆ、Ｈ）を完全に貫通するビアは、一般に、コスト及び製造性にとって好ましい。埋め込まれたビア（例えば、ビアＣ、Ｄ）及びブラインドビア（例えば、ビアＧ）が使用されてもよいが、典型的に、層積層体を完全に貫通するビアより複雑で高価である。一般に、層上のＲＦ信号のルーティングは、制御、電力、及びその他の信号がトレースの寸法（幅、厚さ、長さ）に対してあまり敏感でなく、かつＲＦ信号よりも間隔が広いため、同じ層上の制御、電力、及びその他の信号のルーティングよりも優先される。適切な損失、絶縁、整合及び特性インピーダンスの特性を達成するために、ＲＦ層導体の寸法、誘電特性などが選択される。

図９に示す例では、層Ｌ１～Ｌ３及びＬ４（ビアＧ、Ｈ）を接続するビアは高アスペクト比であり、これはビアの孔径に対する長さ又は深さが大きいことを意味する。層Ｌ１上の非マイクロ波（例えば、制御）構成要素が非常に細かいピッチ（例えば、０．４ｍｍピッチのボールグリッドアレイ（ＢＧＡ）以下）を有する場合、Ｌ１上に接触してはならない複数の隣接パッドがある。更に、ボールグリッドアレイの内部パッドから隣接するパッド間にトレースを配線するために、更なる間隔の分離が必要である。図１０は、ファインピッチＢＧＡ（マイクロビア）７５がトレース７６及びパッド７７に隣接する例を示す。図１０はまた、これらの構成要素の例示的な寸法を示し、ただし、構成要素及び関連するＰＣＢは、これらの寸法の使用に限定されず、非常に細かいピッチのＢＧＡも０．４ｍｍ以下に限定されない。

上記の結果として、パッドのサイズは非常に小さくなり、パッドの弱化及び基板へのパッドの取り付けを避けるために、細いドリル径を必要とする。結果として、機械的穿孔は実用的でなくなり、ビアを形成する代わりにレーザドリルが使用される。しかし、レーザ穿孔された孔（マイクロビア）は深くなるにつれて広くなる。レーザ穿孔によって製造された広がった孔７９の一例が図１１に示されている。結果として、レーザドリルは、マイクロ波誘電体の深さ（例えば、０．０３０インチ）まで穿孔することができず、深いビアが層Ｌ１側の孔を広げるため、層Ｌ１構成要素に必要なファインピッチを同時に維持することができず、これによりパッドの環状リング幅を減少させ、かつパッドメタライゼーションの誘電体基板への付着を低下させる。

更に、層Ｌ１～Ｌ６からマイクロ波信号を伝えるビアＡは、電気的に長く、かつ非マイクロ波誘電体層（図１のＦＲ－４と標記）を貫通する。これらの両方とも、性能低下（損失、不整合）及び追加の設計作業（例えば、特性インピーダンスの設計）をもたらす。

ポケット付きＰＣＢの使用は、図９のＰＣＢ構造体に関連する前述の欠点に対処することができる。図１２はポケットを有するＰＣＢの例示的な実現例を示し、図１３はシェルフ（ポケットの一種である）を有するＰＣＢの第２の実現例を示す。

図１２及び図１３の両方の実現例では、図９の上部マイクロ波誘電体層７１が除去され、ファインピッチＩＣ ８１をＦＲ－４誘電体層積層体８０上に直接的に取り付ける（マイクロ波誘電体を通る必要なしで）ことを可能にし、ただし、以下に示すように、これは要件ではない。図１２では、ＩＣ ８１はＦＲ－４誘電体層積層体８０の上に取り付けられている。ポケット８３は、幾つかの（この例では３つの）ＦＲ－４誘電体層を除去することによってＰＣＢに形成され、ＦＲ－４誘電体層Ｌ４（残りのマイクロ波誘電体７２に隣接する）を露出させる。ＲＦ信号が、不要なＦＲ－４層を通過することなく、マイクロ波誘電体７２を通過するように、マイクロ波ＩＣ ８５が、Ｌ４層に含まれる金属上に取り付けられてもよい。層Ｌ１に取り付けられたファインピッチＩＣ ８１を出入りして通過する信号は、一般に、マイクロ波誘電体を通過する必要がないため、上部マイクロ波誘電体層を除去しても、それらの信号に影響を及ぼすことはない。

同様に、図１３では、ＩＣ ８１がＦＲ－４誘電体層積層体８０上に取り付けられる。ポケット（又はシェルフ）８６が、幾つかの（この例では３つの）ＦＲ－４誘電体層を除去することによってＰＣＢに形成され、Ｌ４誘電体層（残りのマイクロ波誘電体７２に隣接する）を露出させる。ＲＦ信号がマイクロ波誘電体７２を通過するように、マイクロ波ＩＣ ８５がＬ４層に取り付けられてもよい。

ビアＡ（図９）を通るマイクロ波信号経路とビアＪ及びＪ’（図１２及び１３）を通るマイクロ波信号経路とを比較すると、電気的長さが減少していることが分かる。更に、追加のＦＲ－４層を通過することによってもたらされる不連続性が低減され得る。更に、ファインピッチＩＣからマイクロ波ＩＣにルーティングされた制御信号を比較する。図９の実現例では、このような信号は、戻ってルーティングされるビアＨ又はＧを使用して層Ｌ１から、別のビアＨ又はＧを使用して層Ｌ１に横断する。前述したように、これらのビアは、ファインピッチＩＣの領域では実現可能ではない。図１２及び図１３に示す例示的な実現例では、信号は、この例では、図９の構成で使用されるビア経路の長さの２分の１未満のビアＭを使用して、層Ｌ１から層Ｌ４に移動し、容易に実現可能であり、かつファインピッチ構成要素と互換性がある。

述べたように、上部のマイクロ波誘電体層は、図１２及び図１３の実現例では除去されている。これは要件ではないが、層Ｌ４のＲＦ信号ルーティングに干渉することなく、構成が高密度信号を伴う使用と、制御トレース及び試験ポイントとのために外層を解放したことを示している。

図１２及び図１３のこれらの構造体を形成するために、ＰＣＢ層のポケットは、ＰＣＢの製造中に基板を通るか又は制御された深さで配線することによって形成されてもよい。これは、機械的粉砕、レーザ、それらの組み合わせ、又は他の適切な技術を使用して行うことができる。

他の実現例は、これらに限定されないが、多少の層、多少のポケット、対称及び非対称のレイアップ、及び／又はＰＣＢの両側のポケットを含んでもよい。マイクロ波領域は、全領域に比べて小さくても大きくてもよい。構成要素は、ボードの上面又は底面若しくは両面又は複数のテラスに取り付けられてもよい。非マイクロ波誘電体は、Ｋａｐｔｏｎ（登録商標）などの可撓性材料であってもよい。ポケットはメッキされていてもメッキされていなくてもよい。ポケットは覆われていても開いていてもよい。ポケット付きＰＣＢは、任意の適切なビア径で使用されてもよい。

本明細書では、「試験」及び「試験システム」に関する例示的な実現例について述べているが、本明細書に示す装置及び方法は、任意の適切なシステムで使用可能であり、試験システム又は本明細書で述べる例示的な試験システムに制限されない。

本明細書で記載されるように実現される試験は、ハードウェア又はハードウェア及びソフトウェアの組み合わせを使用して実現され得る。例えば、本明細書に示されるような試験システムは、様々な場所にある種々のコントローラ及び／又は処理装置を含み得る。中央コンピュータは、様々なコントローラ又は処理装置にわたる動作を調整し得る。中央コンピュータ、コントローラ、及び処理装置は、様々なソフトウェアルーチンを実行して、試験及び較正の制御と調整をもたらす。

試験は、少なくとも一部が、１つ若しくは複数のコンピュータプログラム製品、例えば、プログラム可能プロセッサ、コンピュータ、複数のコンピュータ、及び／又は、プログラム可能な論理構成要素等の１つ若しくは複数のデータ処理機器による実行用、又は、その動作を制御するための、１つ若しくは複数の非一時的機械可読媒体等の１つ若しくは複数の情報担体に有形的に組み込まれた１つ若しくは複数のコンピュータプログラム製品を使用して、制御可能である。

本明細書で使用される「電気的接続」は全て、介在構成要素を含むものの、電気信号（ワイヤレス信号を含む）が接続構成要素間を流れることを許可する直接物理接続又は接続を示唆し得る。本明細書で述べた電気回路が関わる「接続」は全て、特に指定しない限り、「接続」を修飾する「電気的」という単語が使用されているかどうかに関わらず、電気的接続であり、必ずしも、直接的な物理接続が必要でない。

本明細書で説明される種々の実現例の要素を組み合わせることにより、上記で具体的に述べられていない他の実施形態を形成することができる。本明細書で述べる要素は、動作に悪影響を及ぼすことなく構造から除外し得る。更に、本明細書に記載の機能を実行するために、様々な別個の要素を、１つ以上の個別の要素に組み合わされ得る。

本明細書で使用される「電気接続」は全て、介在構成要素を含むものの、電気信号が接続構成要素間を流れることを許可する直接物理接続又は接続を示唆し得る。本明細書で述べた電気接続が関わる「接続」は全て、特に指定しない限り、「接続」を修飾する「電気的」という単語が使用されているかどうかに関わらず、電気接続であり、必ずしも、直接的な物理接続が必要でない。

本明細書で説明される種々の実現例の要素を組み合わせることにより、上記で具体的に述べられていない他の実施形態を形成することができる。本明細書で述べる要素は、動作に悪影響を及ぼすことなく構造から除外し得る。更に、本明細書に記載の機能を実行するために、様々な別個の要素を、１つ以上の個別の要素に組み合わされ得る。

Claims (24)

1. 回路基板構造体であって、
   １つの基板と、
   前記回路基板構造体を通る電気的接続を可能にするように、導電性であり、かつ前記基板を貫通するビアと、を備え、
   前記基板は、第１の種類の信号を伝達する前記回路基板構造体の第１の領域が、第２の種類の信号を伝達する前記回路基板構造体の第２の領域よりも薄く、
   前記基板は、前記第１の領域における前記基板の薄い部分に存在する１つ以上のポケットを含み、
   前記１つ以上のポケットは、前記第２の領域における前記基板の厚い部分の厚さから前記第１の領域における前記基板の薄い部分の厚さを引いた厚さを有し、
   前記第１の種類の信号が、第１の速度の信号を含み、
   前記第２の種類の信号が、第２の速度の信号及び電力を含み、
   前記第１の速度の信号が、前記第２の速度の信号よりも短い立ち上がり時間を有する、回路基板構造体。
2. 前記ビアの長さが、前記基板の前記第１の領域において、より短く、
   前記第２の種類の信号はさらに電力を含む、請求項１に記載の回路基板構造体。
3. 前記基板は、複数の層を含み、
   前記１つ以上のポケットは、前記複数の層の少なくともいくつかを除去することによって形成される、請求項１に記載の回路基板構造体。
4. 前記基板を補強するために、前記第１の領域における前記基板の薄い部分に隣接して配置された背板を更に備える、請求項１に記載の回路基板構造体。
5. 前記基板に隣接するインターポーザであって、信号経路を確立するために前記ビアに接続する電気経路を含むインターポーザを更に備え、
   前記インターポーザは、外部装置と嵌合するための接点を含み、
   前記インターポーザは、前記回路基板構造体からアセンブリまでのマイクロコンプライアント電気経路を提供する構造体を含み、
   前記マイクロコンプライアント電気経路は、前記第１の速度の信号を、ソース／レシーバへ、又はソース／レシーバから伝える、請求項１に記載の回路基板構造体。
6. １つ以上のコネクタを前記回路基板構造体に位置合わせするための、前記基板を通る１つ以上の位置合わせピンを更に備える、請求項１に記載の回路基板構造体。
7. 前記第１の速度の信号が１秒当たり１６ギガビット以上の速度を有し、かつ、前記第２の速度の信号が１秒当たり１６ギガビット未満の速度を有し、又は、
   前記第１の速度の信号が１６ギガヘルツ以上の速度を有し、かつ、前記第２の速度の信号が１６ギガヘルツ未満の速度を有する、請求項１に記載の回路基板構造体。
8. 前記第１の速度の信号が１秒当たり３２ギガビット以上の速度を有し、かつ、前記第２の速度の信号が１秒当たり３２ギガビット未満の速度を有し、又は、
   前記第１の速度の信号が３２ギガヘルツ以上の速度を有し、かつ、前記第２の速度の信号が３２ギガヘルツ未満の速度を有する、請求項１に記載の回路基板構造体。
9. 前記第１の速度の信号が１秒当たり６４ギガビット以上の速度を有し、かつ、前記第２の速度の信号が１秒当たり６４ギガビット未満の速度を有し、又は、
   前記第１の速度の信号が６４ギガヘルツ以上の速度を有し、かつ、前記第２の速度の信号が６４ギガヘルツ未満の速度を有する、請求項１に記載の回路基板構造体。
10. 前記第１の領域における前記基板の薄い部分が、前記第２の領域における前記基板の厚い部分の２０％以下の厚さを有する、請求項１に記載の回路基板構造体。
11. 前記第１の領域における前記基板の薄い部分が、前記第２の領域における前記基板の厚い部分の３０％以下の厚さを有する、請求項１に記載の回路基板構造体。
12. 前記第１の領域における前記基板の薄い部分が、前記第２の領域における前記基板の厚い部分の４０％以下の厚さを有する、請求項１に記載の回路基板構造体。
13. 別の回路基板内の補助ポケットに嵌合するタワーを更に備えることにより、前記タワーの接点と前記別の回路基板の対応接点との間の電気的接続が可能となる、請求項１に記載の回路基板構造体。
14. 被試験装置と試験機器との間の接続のための装置インターフェースボードであって、請求項１に記載の回路基板構造体を備える、装置インターフェースボード。
15. 前記第１の種類の信号が無線周波数（ＲＦ）信号を含み、
    前記第２の種類の信号が非ＲＦ信号を含む、請求項１に記載の回路基板構造体。
16. 前記基板の前記第１の領域が、マイクロ波構成要素が取り付け可能な金属を有する第１の誘電体を含む領域を含み、
    前記第１の誘電体が、マイクロ波誘電体層に隣接している、請求項１に記載の回路基板構造体。
17. 前記基板の前記第２の領域が、マイクロ波誘電体を含まない誘電体層の積層体を含む領域を含む、請求項１に記載の回路基板構造体。
18. 前記ビアは、前記基板の前記第１の領域の厚さに基づく直径を有する、請求項１に記載の回路基板構造体。
19. 前記基板の前記第１の領域における前記ビアの直径は、前記基板の前記第２の領域におけるビアの直径よりも小さい、請求項１に記載の回路基板構造体。
20. 装置インターフェースボード（ＤＩＢ）であって、
    第１の厚さの第１の領域及び第２の厚さの第２の領域を有する１つの基板であって、前記第２の厚さが前記第１の厚さよりも厚い、基板と、
    前記第１の領域を貫通するビアであって、前記ビアと被試験装置との間の電気的接続を可能にするように導電性であり、少なくとも最小速度を有する信号の送信のために確保されるビアと、
    前記第２の領域を貫通するビアであって、前記最小速度を満たさない信号の送信のために確保されるビアと、
    前記被試験装置と試験機器との間の電気的接続のためのインターフェースと
    を備え、
    前記基板は、前記第１の領域における前記基板の薄い部分に存在する１つ以上のポケットを含み、
    前記１つ以上のポケットは、前記第２の領域における前記基板の厚い部分の厚さから前記第１の領域における前記基板の薄い部分の厚さを引いた厚さを有する、ＤＩＢ。
21. 前記基板を補強するために、前記第１の領域に隣接して配置された背板を更に備える、請求項２０に記載のＤＩＢ。
22. 前記ＤＩＢに接続可能な１つ以上のコネクタへの位置合わせのための、前記基板を通る１つ以上の位置合わせピンを更に備える、請求項２０に記載のＤＩＢ。
23. 前記最小速度が、１秒当たり１６ギガビット、１秒当たり３２ギガビット、若しくは１秒当たり６４ギガビットであるか、又は、
    前記最小速度が、１６ギガヘルツ、３２ギガヘルツ、若しくは６４ギガヘルツである、請求項２０に記載のＤＩＢ。
24. 前記基板の前記第１の領域が、前記基板の前記第２の領域の２０％以下の厚さを有する、請求項２０に記載のＤＩＢ。

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