JP7054967B2 - 抵抗デバイス、集積回路装置、体内埋込装置、及び、補正係数決定方法 - Google Patents

Description

本発明は、抵抗デバイス、集積回路装置、体内埋込装置、及び、補正係数決定方法に関する。

特許文献１に記載された増幅回路は、帰還抵抗としての電界効果トランジスタと、抵抗補正部とを備える。抵抗補正部は、温度変化による電界効果トランジスタのドレイン－ソース間の抵抗の変動を補正する。

すなわち、電界効果トランジスタのゲート－ソース間の電圧Ｖｇｓが一定の場合、閾値電圧Ｖｔｈが変化することにより、温度が高くなると、ドレイン－ソース間の抵抗Ｒｄｓは低くなる。一方、温度が低くなると、ドレイン－ソース間の抵抗Ｒｄｓは高くなる。そこで、抵抗補正部は、電圧Ｖｇｓと閾値電圧Ｖｔｈとの差（Ｖｇｓ－Ｖｔｈ）が一定値になるように、電界効果トランジスタのゲート端子に対して、閾値電圧Ｖｔｈ以下のゲート電圧Ｖｇを印加して、電界効果トランジスタのドレイン－ソース間の抵抗Ｒｄｓが所定値になるように制御する。

具体的には、抵抗補正部は、温度検出部を有する。温度検出部は、温度変化に対して線形に変化する電圧又は電流を出力する。抵抗補正部は、温度検出部が出力する電流又は電圧に基づいて、電界効果トランジスタのドレイン－ソース間の抵抗Ｒｄｓが所定値になるように、電界効果トランジスタのゲート端子に対して、閾値電圧以下のゲート電圧Ｖｇを印加する。

更に具体的には、抵抗補正部は、記憶部と、演算部とをさらに有する。記憶部は、温度検出部が出力する電流又は電圧と温度検出部の温度との関係を記憶している。また、記憶部は、温度検出部の温度と電界効果トランジスタのゲート端子に印加するゲート電圧Ｖｇとの関係を記憶している。

温度検出部が出力する電流又は電圧と温度検出部の温度との関係は、温度と、温度検出部が出力する電流又は電圧との関係を事前に測定して、記憶部に記憶される。温度検出部の温度と電界効果トランジスタのゲート端子に印加するゲート電圧Ｖｇとの関係は、各温度において、電界効果トランジスタのゲート－ソース間の電圧Ｖｇｓと閾値電圧Ｖｔｈとの差（Ｖｇｓ－Ｖｔｈ）が一定値になるゲート電圧Ｖｇが決定されて、記憶部に記憶される。

演算部は、記憶部が記憶する温度検出部が出力する電流又は電圧と温度検出部の温度との関係を参照して、温度検出部が出力する電流又は電圧に基づいて、温度検出部の温度を求める。また、演算部は、記憶部が記憶する温度検出部の温度と電界効果トランジスタのゲート端子に印加するゲート電圧Ｖｇとの関係を参照して、求めた温度に基づいて、電界効果トランジスタのゲート端子に印加するゲート電圧Ｖｇを決定する。

特開２０１５－１２２６３５号公報

しかしながら、特許文献１には、電界効果トランジスタの電圧Ｖｇｓと閾値電圧Ｖｔｈとの差（Ｖｇｓ－Ｖｔｈ）が複数の異なる温度において一定値になるゲート電圧Ｖｇの決定方法について何ら記載されていない。

換言すれば、特許文献１には、電界効果トランジスタのドレイン－ソース間の抵抗Ｒｄｓ（電界効果トランジスタに関する物理量の一例）の温度依存性を低減して、抵抗Ｒｄｓが所定値になるようにゲート電圧Ｖｇを補正するときの補正値の決定方法について何ら記載されていない。

本発明の目的は、電界効果トランジスタに関する所望の物理量の温度依存性を低減するためにゲート－ソース間に印加する制御電圧を補正するときの補正係数と、電界効果トランジスタに関する所望の物理量との組み合わせを、効率良く決定できる抵抗デバイス、集積回路装置、体内埋込装置、及び、補正係数決定方法を提供することにある。

本発明の一局面によれば、抵抗デバイスは、電界効果トランジスタと、電圧印加回路とを備える。電圧印加回路は、前記電界効果トランジスタのゲート－ソース間に、温度に応じた制御電圧を印加して、前記電界効果トランジスタのドレイン－ソース間の抵抗値を制御する。前記制御電圧は、基準電圧に補正電圧を加算した電圧を示す。前記補正電圧は、前記温度に依存し、第１温度でゼロになるように設定される。

本発明の抵抗デバイスにおいて、前記電圧印加回路は、温度検出部と、制御電圧印加部とを含むことが好ましい。温度検出部は、前記温度に応じた検出信号を出力することが好ましい。制御電圧印加部は、前記検出信号に応じて前記温度に対して線形に変化する前記補正電圧を前記制御電圧が含むように、前記制御電圧を生成して、前記制御電圧を前記電界効果トランジスタのゲート－ソース間に印加することが好ましい。

本発明の抵抗デバイスにおいて、前記第１温度は、前記補正電圧を定めるための係数である補正係数の変化に対して、前記電界効果トランジスタに関する物理量が略一定であるときの温度を示すことが好ましい。

本発明の抵抗デバイスにおいて、前記補正電圧を定めるための係数である補正係数の値は、前記第１温度において前記電界効果トランジスタに関する目標物理量が得られるときの前記基準電圧に基づいて、前記第１温度と異なる第２温度において前記目標物理量が得られるときの値を示すことが好ましい。

本発明の抵抗デバイスにおいて、前記温度検出部は、第１電流を生成する第１電流源回路と、第２電流を生成する第２電流源回路とを含むことが好ましい。前記第１電流源回路の温度依存性と前記第２電流源回路の温度依存性とが異なることが好ましい。前記第１電流源回路と前記第２電流源回路とは、直列に接続されることが好ましい。前記第１電流と前記第２電流との差分電流が前記検出信号であることが好ましい。前記第１電流源回路が前記第１電流の電流値を変更し、及び／又は、前記第２電流源回路が前記第２電流の電流値を変更することで、前記第１温度が変更されることが好ましい。

本発明の抵抗デバイスにおいて、前記電圧印加回路は、前記電界効果トランジスタのゲート－ソース間に前記制御電圧を印加して、前記電界効果トランジスタの第１動作領域におけるドレイン－ソース間の抵抗値を制御することが好ましい。前記第１動作領域は、前記電界効果トランジスタのゲート－ソース間の電圧の大きさが閾値電圧の大きさより大きい領域であることが好ましい。

本発明の抵抗デバイスにおいて、前記電圧印加回路は、前記電界効果トランジスタのゲート－ソース間に前記制御電圧を印加して、前記電界効果トランジスタの第２動作領域におけるドレイン－ソース間の抵抗値を制御することが好ましい。前記第２動作領域は、前記電界効果トランジスタのゲート－ソース間の電圧の大きさが閾値電圧の大きさより小さい領域であることが好ましい。

本発明の他の局面によれば、集積回路装置は、上記抵抗デバイスの前記電界効果トランジスタ及び前記電圧印加回路を集積している。

本発明の更に他の局面によれば、体内埋込装置は、体内に埋め込まれる。体内埋込装置は、生体組織に刺激信号を与える刺激装置と生体信号を計測する計測装置とのうちの少なくとも１つを備える。前記刺激装置と前記計測装置とのうちの少なくとも１つは、上記の集積回路装置を含む。

本発明の更に他の局面によれば、補正係数決定方法は、電界効果トランジスタのゲート－ソース間に印加する制御電圧を補正するときの補正係数を決定する。補正係数決定方法では、次式において、前記制御電圧を「Ｖｇｓ」で示し、基準電圧を「Ｖｇｓ０」で示し、補正電圧を「Ｖｃ」で示し、補正係数を「β」で示し、変数としての温度を「Ｔ」で示し、前記補正電圧Ｖｃがゼロになるときの温度である第１温度を「Ｔ１」で示す。補正係数決定方法は、前記第１温度Ｔ１において前記電界効果トランジスタに関する目標物理量が得られるときの前記基準電圧Ｖｇｓ０の電圧値である特定電圧値を決定する工程と、前記第１温度Ｔ１と異なる第２温度及び前記基準電圧Ｖｇｓ０の前記特定電圧値において前記目標物理量が得られるときの前記補正係数βの値である特定係数値を決定する工程とを含む。
Ｖｇｓ＝Ｖｇｓ０＋Ｖｃ＝Ｖｇｓ０＋β（Ｔ－Ｔ１）

本発明の補正係数決定方法において、前記基準電圧Ｖｇｓ０の前記特定電圧値を決定する前記工程は、前記第１温度Ｔ１において、前記基準電圧Ｖｇｓ０の電圧値を変更しながら、前記電界効果トランジスタに関する物理量を計測する工程と、前記基準電圧Ｖｇｓ０の前記電圧値を変更しながら計測された複数の前記物理量のうち、前記目標物理量と略一致する物理量を計測したときの前記基準電圧Ｖｇｓ０の前記電圧値を前記基準電圧Ｖｇｓ０の前記特定電圧値に決定する工程とを含むことが好ましい。前記補正係数βの前記特定係数値を決定する前記工程は、前記第２温度及び前記基準電圧Ｖｇｓ０の前記特定電圧値において、前記補正係数βの値を変更しながら、前記電界効果トランジスタに関する物理量を計測する工程と、前記補正係数βの前記値を変更しながら計測された複数の前記物理量のうち、前記目標物理量と略一致する物理量を計測したときの前記補正係数βの前記値を前記補正係数βの前記特定係数値に決定する工程とを含むことが好ましい。

本発明の補正係数決定方法において、前記第１温度Ｔ１は、前記補正係数βの変化に対して、前記電界効果トランジスタに関する物理量が略一定であるときの温度を示すことが好ましい。

本発明の補正係数決定方法において、前記補正電圧Ｖｃは、第１電流と第２電流との差分電流に基づく値を有することが好ましい。前記第１電流は、温度の変化に対して線形に変化する電流を示すことが好ましい。前記第２電流は、前記温度の変化に対して線形に変化する電流を示すことが好ましい。前記第１電流の温度依存性と前記第２電流の温度依存性とが異なることが好ましい。補正係数決定方法は、前記第１電流の電流値と前記第２電流の電流値とのうちの少なくとも一方の電流値を変更することで、前記第１温度Ｔ１を変更する工程をさらに含むことが好ましい。

本発明の補正係数決定方法において、前記目標物理量は、前記電界効果トランジスタを含む電子回路から計測可能な、前記電界効果トランジスタの抵抗値を含む物理量であって、目標値として設定される物理量を示すことが好ましい。

本発明によれば、電界効果トランジスタに関する所望の物理量の温度依存性を低減するためにゲート－ソース間に印加する制御電圧を補正するときの補正係数と、電界効果トランジスタに関する所望の物理量との組み合わせを、効率良く決定できる抵抗デバイス、集積回路装置、体内埋込装置、及び、補正係数決定方法を提供できる。

本発明の実施形態１に係る抵抗デバイスを示す図である。 実施形態１に係る電圧印加回路の内部で生成される補正電圧の温度依存性を示すグラフである。 （ａ）は、一般的なＮＭＯＳトランジスタのＶｇｓ＞Ｖｔｈでの飽和領域におけるＩｄｓ－Ｖｇｓ特性を示すグラフである。（ｂ）は、一般的なＮＭＯＳトランジスタのＶｇｓ＞ＶｔｈでのＩｄｓ－Ｖｄｓ特性を示すグラフである。 （ａ）は、一般的なＮＭＯＳトランジスタのＶｇｓ＞Ｖｔｈでの線形領域におけるＩｄｓ－Ｖｇｓ特性を示すグラフである。（ｂ）は、一般的なＮＭＯＳトランジスタのＶｇｓ＞Ｖｔｈでの線形領域における抵抗値とＶｇｓとの関係を示すグラフである。 一般的なＮＭＯＳトランジスタのＶｇｓ＞Ｖｔｈでの線形領域におけるドレイン電流の温度依存性を示すグラフである。 （ａ）は、一般的なＮＭＯＳトランジスタのＶｇｓ＞Ｖｔｈでの飽和領域におけるＩｄｓ－Ｖｇｓ特性を示すグラフである。（ｂ）は、一般的なＮＭＯＳトランジスタのＶｇｓ＞Ｖｔｈでの飽和領域におけるドレイン電流の温度依存性を示すグラフである。 （ａ）は、実施形態１に係る電圧制御電圧源の第１例を示す回路図である。（ｂ）は、実施形態１に係る電圧制御電圧源の第２例を示す回路図である。 実施形態１に係る温度検出部及び補正電圧生成部の一例を示す回路図である。 （ａ）は、実施形態１に係る第１電流及び第２電流の温度依存性を示すグラフである。（ｂ）は、実施形態１に係る差分電流の温度依存性を示すグラフである。（ｃ）は、実施形態１に係る補正電圧の温度依存性を示すグラフである。 （ａ）は、実施形態１に係る第１電流の電流値を変更したときの第１電流及び第２電流の温度依存性を示すグラフである。（ｂ）は、実施形態１に係る第２電流の電流値を変更したときの第１電流及び第２電流の温度依存性を示すグラフである。（ｃ）は、実施形態１に係る差分電流の電流値が変更されたときの差分電流の温度依存性を示すグラフである。 （ａ）は、実施形態１に関し、複数の異なる温度において、補正係数とトランジスタの抵抗値との関係を示すグラフである。（ｂ）は、実施形態１に関し、トランジスタの抵抗値の温度依存性に対する温度補正の効果を示すグラフである。 （ａ）は、実施形態１に関し、任意の異なる２つの温度における、補正係数に対するトランジスタの抵抗値を示すＲ－β曲線を、各々示したグラフである。（ｂ）は、実施形態１に関し、第１温度及び第２温度における、補正係数に対するトランジスタの抵抗値を示すＲ－β曲線を、各々示したグラフである。 （ａ）は、実施形態１に関し、第１温度での基準電圧とトランジスタの抵抗値との関係を示すグラフである。（ｂ）は、実施形態１に関し、第２温度での補正係数とトランジスタの抵抗値との関係を示すグラフである。（ｃ）は、実施形態１に関し、トランジスタの抵抗値の温度依存性に対する温度補正の効果を示すグラフである。 （ａ）は、一般的なＮＭＯＳトランジスタのＩｄｓ－Ｖｇｓ特性を示す片対数グラフである。（ｂ）は、一般的なＮＭＯＳトランジスタのサブスレッショルド領域におけるＩｄｓ－Ｖｄｓ特性を示すグラフである。 （ａ）は、一般的なＮＭＯＳトランジスタのサブスレッショルド領域におけるＩｄｓ－Ｖｇｓ特性を示すグラフである。（ｂ）は、一般的なＮＭＯＳトランジスタのサブスレッショルド領域におけるＩｄｓ－Ｖｇｓ特性を示す片対数グラフである。（ｃ）は、一般的なＮＭＯＳトランジスタのサブスレッショルド領域における抵抗値とＶｇｓとの関係を示すグラフである。 （ａ）は、一般的なＮＭＯＳトランジスタのサブスレッショルド領域におけるドレイン電流の温度依存性を示すグラフである。（ｂ）は、一般的なＮＭＯＳトランジスタのサブスレッショルド領域におけるドレイン電流の温度依存性を示す片対数グラフである。 （ａ）は、実施形態１に関し、サブスレッショルド領域における第１温度での基準電圧とトランジスタの抵抗値との関係を示すグラフである。（ｂ）は、実施形態１に関し、サブスレッショルド領域における第２温度での補正係数とトランジスタの抵抗値との関係を示すグラフである。（ｃ）は、実施形態１に関し、サブスレッショルド領域におけるトランジスタの抵抗値の温度依存性に対する温度補正の効果を示すグラフである。 （ａ）は、実施形態１に係るトランジスタの抵抗値の計測方法の第１例を説明するための図である。（ｂ）は、実施形態１に係るトランジスタの抵抗値の計測方法の第２例を説明するための図である。 （ａ）は、実施形態１に係る抵抗デバイスを備える電子回路装置を示す図である。（ｂ）は、実施形態１に係る電子回路から計測可能な物理量と補正係数との関係を一般化したグラフである。 （ａ）は、実施形態１に係るＲＣフィルタ回路としての積分フィルタの回路図である。（ｂ）は、実施形態１に係るＲＣフィルタ回路としての微分フィルタの回路図である。 実施形態１に係るアクティブフィルタ回路の回路図である。 実施形態１に係る補正係数決定方法を示すフローチャートである。 （ａ）は、図２２の工程Ｓ３を示すフローチャートである。（ｂ）は、図２２の工程Ｓ４を示すフローチャートである。 （ａ）～（ｄ）は、実施形態１の第１変形例～第４変形例に係る抵抗デバイスを示す図である。 本発明の実施形態２に係る抵抗デバイスを示す図である。 実施形態２に係る補正電圧の温度依存性を示すグラフである。 （ａ）は、実施形態２に係る第１電流及び第２電流の温度依存性を示すグラフである。（ｂ）は、実施形態２に係る差分電流の温度依存性を示すグラフである。（ｃ）は、実施形態２に係る補正電圧の温度依存性を示すグラフである。 （ａ）は、実施形態２に関し、第１温度及び第２温度における、補正係数に対するトランジスタの抵抗値を示すＲ－β曲線を、各々示したグラフである。（ｂ）は、実施形態２に関し、第１温度での基準電圧とトランジスタの抵抗値との関係を示すグラフである。（ｃ）は、実施形態２に関し、第２温度での補正係数とトランジスタの抵抗値との関係を示すグラフである。 （ａ）は、実施形態２に係る電圧印加回路の一例を示す回路図である。（ｂ）は、実施形態２に係るＰＴＡＴ電流の温度依存性を示す図である。 実施形態２に係るＰＴＡＴ回路の一例を示す回路図である。 実施形態２に係るＰＴＡＴ電流がゼロになる第１温度が変更可能であることを示すグラフである。 （ａ）～（ｄ）は、実施形態２の第１変形例～第４変形例に係る抵抗デバイスを示す図である。 本発明の実施形態３に係る抵抗デバイスを示す図である。 本発明の実施形態４に係るブレインマシンインターフェース装置を示す図である。 実施形態４に係る集積回路装置の一例を示す回路図である。

以下、本発明の実施形態について、図面を参照しながら説明する。なお、図中、同一または相当部分については同一の参照符号を付して説明を繰り返さない。また、電流に付する参照符号を電流の「電流値」を表す符号として使用する場合があり、電圧に付する参照符号を電圧の「電圧値」を表す符号として使用する場合があり、抵抗又は抵抗素子に付する参照符号を抵抗又は抵抗素子の「抵抗値」を表す符号として使用する場合がある。さらに、複数の数式中の同一記号は、同一定義を有するため、同一記号の説明は適宜省略する。なお、図面において、理解の容易のために、ゲート端子を「ｇ」で示し、ドレイン端子を「ｄ」で示し、ソース端子を「ｓ」で示す場合がある。

（実施形態１）
図１～図２３（ｂ）を参照して、本発明の実施形態１に係る抵抗デバイス１００を説明する。

図１は、実施形態１に係る抵抗デバイス１００を示す図である。図１に示すように、抵抗デバイス１００は、電界効果トランジスタＴＮと、電圧印加回路１とを備える。図１に示すように、実施形態１では、電界効果トランジスタＴＮは、Ｎ型電界効果トランジスタである。具体的には、電界効果トランジスタＴＮは、ｎ型ＭＯＳＦＥＴ（ｎ－ｔｙｐｅ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、つまり、ＮＭＯＳトランジスタである。

以下、電界効果トランジスタＴＮを「トランジスタＴＮ」と記載する場合がある。

なお、電界効果トランジスタＴＮのバックゲート端子が、電界効果トランジスタＴＮのソース端子又はドレイン端子に接続されていてもよいし、アース又はグラウンドに接続されていてもよい。

電界効果トランジスタＴＮは、抵抗素子として機能する。具体的には、電界効果トランジスタＴＮは、電界効果トランジスタＴＮのドレイン－ソース間の抵抗を利用することで抵抗素子として機能する。つまり、電界効果トランジスタＴＮはＭＯＳ抵抗として機能する。電界効果トランジスタがＭＯＳ抵抗として機能することは、例えば、「C.A.Mead, "Analog VLSI and Neural Systems", Addison-Wesley Publishing Company, 1989.」、又は、「T. Delbruck and C.A. Mead, "Adaptive photoreceptor with wide dynamic range", Proceedings of IEEE International Symposium on Circuits and Systems, 1994.」に記載されている。

具体的には、電界効果トランジスタＴＮは、電界効果トランジスタＴＮのゲート－ソース間の電圧が閾値電圧よりも大きい領域（線形領域及び飽和領域）におけるドレイン－ソース間の抵抗を利用することで抵抗素子として機能する。また、電界効果トランジスタＴＮは、電界効果トランジスタＴＮのゲート－ソース間の電圧が閾値電圧よりも小さい領域（サブスレッショルド領域）におけるドレイン－ソース間の抵抗を利用することで抵抗素子として機能する。

図１の領域ＡＲ内には、電界効果トランジスタＴＮがＭＯＳ抵抗ＭＲとして機能するときの等価回路が示される。ＭＯＳ抵抗ＭＲは、電界効果トランジスタＴＮのドレイン－ソース間の抵抗値に相当する抵抗値Ｒを有する。電界効果トランジスタＴＮのドレイン－ソース間の電圧に相当する電圧ＶｄｓがＭＯＳ抵抗ＭＲに印加されると、ＭＯＳ抵抗ＭＲには、電界効果トランジスタＴＮのドレイン－ソース間に流れるドレイン電流に相当する電流Ｉｄｓが流れる。

以下、電界効果トランジスタＴＮのドレイン－ソース間の抵抗値Ｒを「電界効果トランジスタＴＮの抵抗値Ｒ」と記載する場合がある。

電圧印加回路１は、電界効果トランジスタＴＮのゲート－ソース間に、温度Ｔに応じた制御電圧Ｖｇｓを印加して、電界効果トランジスタＴＮのドレイン－ソース間の抵抗値Ｒを制御する。「電界効果トランジスタＴＮのゲート－ソース間」とは、「電界効果トランジスタＴＮのゲート端子とソース端子との間」のことである。温度Ｔは、抵抗デバイス１００の周囲温度を示す。制御電圧Ｖｇｓは正の値を有する。制御電圧Ｖｇｓは、電界効果トランジスタＴＮのゲート－ソース間の電圧を示す。

以下、制御電圧Ｖｇｓを「ゲート－ソース電圧Ｖｇｓ」と記載する場合がある。また、ドレイン－ソース間の電圧Ｖｄｓを「ドレイン－ソース電圧Ｖｄｓ」と記載する場合がある。

制御電圧Ｖｇｓは、基準電圧Ｖｇｓ０に補正電圧Ｖｃを加算した電圧を示す。具体的には、制御電圧Ｖｇｓは、式（１）によって表される。

Ｖｇｓ＝Ｖｇｓ０＋Ｖｃ …（１）

補正電圧Ｖｃは、電界効果トランジスタＴＮに関する所望の物理量の温度依存性を低減するために、基準電圧Ｖｇｓ０に加算される電圧である。

電界効果トランジスタＴＮに関する物理量は、電界効果トランジスタＴＮを含む電子回路から計測可能な、電界効果トランジスタＴＮの抵抗値Ｒを含む物理量である。電界効果トランジスタＴＮに関する物理量は、例えば、電界効果トランジスタＴＮのドレイン－ソース間の抵抗値Ｒ、又は、電界効果トランジスタＴＮを含むフィルタ回路の遮断周波数ｆｃである。「抵抗値Ｒを含む物理量」は、抵抗値Ｒに依存する物理量を示す。以下、電界効果トランジスタＴＮに関する所望の物理量を「目標物理量」と記載する場合がある。従って、目標物理量は、電界効果トランジスタＴＮを含む電子回路から計測可能な、電界効果トランジスタＴＮの抵抗値Ｒを含む物理量であって、目標値として設定される物理量を示す。

具体的には、補正電圧Ｖｃは、式（２）によって示される。式（２）において、βは補正係数を示し、Ｔは温度を示し、Ｔ１は第１温度を示す。補正係数βは、補正電圧Ｖｃを定めるための係数である。実施形態１では、補正係数βは、負の値を有する。従って、補正電圧Ｖｃは、温度Ｔが高くなる程小さくなる。具体的には、補正係数βは、電界効果トランジスタＴＮに関する所望の物理量の温度依存性を低減するために、電界効果トランジスタＴＮのゲート－ソース間に印加する制御電圧Ｖｇｓを補正するときの係数である。

Ｖｃ＝β（Ｔ－Ｔ１） …（２）

式（２）に示すように、補正電圧Ｖｃは、温度Ｔに依存し、第１温度Ｔ１でゼロになるように設定される。換言すれば、第１温度Ｔ１は、補正電圧Ｖｃがゼロになるときの温度である。従って、実施形態１によれば、第１温度Ｔ１では補正の効果が無くなる。第１温度Ｔ１で補正の効果が無くなるような電圧印加回路１を利用することで、電界効果トランジスタＴＮのゲート－ソース間に印加する制御電圧Ｖｇｓを補正するときの補正係数βと、電界効果トランジスタＴＮに関する所望の物理量との組み合わせを、効率良く決定できる。この点の詳細は後述する。

図２は、補正電圧Ｖｃを示すグラフである。縦軸は補正電圧Ｖｃ［Ｖ］を示し、横軸は温度Ｔ［Ｋ］を示す。図２に示すように、補正電圧Ｖｃは、温度Ｔに対して線形に変化する。補正電圧Ｖｃを示す直線の傾きが補正係数βを示す。

次に、図３～図６を参照して、式（１）に示す制御電圧Ｖｇｓのように、基準電圧Ｖｇｓ０に式（２）に示す温度Ｔに応じて線形に変化する補正電圧Ｖｃを加算することでＭＯＳ抵抗ＭＲとしての電界効果トランジスタＴＮの温度依存性を補正できる理由を説明する。この場合、理解を容易にするために、ＮＯＭＳトランジスタの「Ｖｇｓ＞Ｖｔｈ」領域におけるドレイン－ソース間の抵抗値Ｒに着目する。「Ｖｇｓ＞Ｖｔｈ」領域とは、ゲート－ソース電圧Ｖｇｓ（ゲート－ソース間の電圧）の大きさが閾値電圧Ｖｔｈの大きさより大きいときのＮＯＭＳトランジスタの動作領域のことである。「Ｖｇｓ＞Ｖｔｈ」領域は、「電界効果トランジスタの第１動作領域」の一例に相当する。

図３（ａ）は、一般的なＮＭＯＳトランジスタの「Ｖｇｓ＞Ｖｔｈ」領域のうちの飽和領域におけるＩｄｓ－Ｖｇｓ特性を示すグラフである。横軸は、ゲート－ソース電圧Ｖｇｓ［Ｖ］を示し、縦軸は、ドレイン電流Ｉｄｓ［μＡ］を示す。

図３（ｂ）は、一般的なＮＭＯＳトランジスタのＩｄｓ－Ｖｄｓ特性を示すグラフである。横軸は、ドレイン－ソース電圧Ｖｄｓ［Ｖ］を示し、縦軸は、ドレイン電流Ｉｄｓ［μＡ］を示す。図３（ｂ）では、Ｖｇｓ＝０．８Ｖ、１．０Ｖ、１．２Ｖでのドレイン電流Ｉｄｓが示される。

「Ｖｇｓ＞Ｖｔｈ」領域のうち「Ｖｄｓ＞Ｖｇｓ－Ｖｔｈ」で示される領域がＮＭＯＳトランジスタの飽和領域である。飽和領域におけるドレイン電流Ｉｄｓは、式（３）によって示される。式（３）において、Ｃｏｘは、ＮＭＯＳトランジスタのゲート容量を示し、μｎは、ＮＭＯＳトランジスタの電子移動度を示す。ＬはＮＭＯＳトランジスタのゲート長を示し、ＷはＮＭＯＳトランジスタのゲート幅を示す。

図３（ａ）と図３（ｂ）の「飽和領域」とに、式（３）による標準的な回路パラメータを使用したシミュレーション結果を示す。図３（ａ）に示すように、ゲート－ソース電圧Ｖｇｓが閾値電圧Ｖｔｈより大きくなると、ドレイン電流Ｉｄｓが流れる。そして、図３（ｂ）に示すように、飽和領域では、ドレイン電流Ｉｄｓがほぼ一定値に飽和する。つまり、飽和領域では、ドレイン電流Ｉｄｓは、ドレイン－ソース電圧Ｖｄｓに依存しない。ＮＭＯＳトランジスタにおいて基本的に使用される領域は、飽和領域である。

…（３）

一方、「Ｖｇｓ＞Ｖｔｈ」領域のうち「Ｖｄｓ＜Ｖｇｓ－Ｖｔｈ」で示される領域がＮＭＯＳトランジスタの線形領域である。線形領域におけるドレイン電流Ｉｄｓは、式（４）によって示される。図３（ｂ）の「線形領域」に、式（４）による標準的な回路パラメータを使用したシミュレーション結果を示す。図３（ｂ）に示すように、「線形領域」では、ドレイン－ソース電圧Ｖｄｓに対してドレイン電流Ｉｄｓが線形的に変化する。

…（４）

すなわち、線形領域においては、Ｉｄｓ－Ｖｄｓ特性を線形近似できるため、好ましい例として、ＮＭＯＳトランジスタをＭＯＳ抵抗として利用し易い。具体的には、Ｖｄｓ＝０での式（４）に基づく接線方程式から、ドレイン電流Ｉｄｓは、式（５）に示すように線形近似できる。

…（５）

式（５）から理解できるように、ゲート－ソース電圧Ｖｇｓによりドレイン電流Ｉｄｓを制御できる。Ｖｇｓによってドレイン電流Ｉｄｓを制御できることは、ＶｇｓによってＮＭＯＳトランジスタの抵抗値Ｒを制御できることと同義である。なぜなら、Ｒ＝Ｖｄｓ／Ｉｄｓだからである。図３（ｂ）の破線で示す直線は、Ｖｇｓ＝０．８Ｖ、１．０Ｖ、１．２Ｖでの式（５）による標準的な回路パラメータを使用したシミュレーション結果を示す。Ｖｇｓが小さいほど、破線で示す直線の傾きが小さくなる。つまり、Ｖｇｓが小さいほど、抵抗値Ｒが上昇する。

そこで、ゲート－ソース電圧Ｖｇｓ［Ｖ］とドレイン電流Ｉｄｓ［ｎＡ］及び抵抗値Ｒ［ＭΩ］との関係を図４（ａ）及び図４（ｂ）に示す。図４（ａ）及び図４（ｂ）は、式（４）に基づく標準的な回路パラメータを使用したシミュレーション結果を示す。

図４（ａ）に示すように、一例として、ドレイン電流Ｉｄｓは、数１００ｍＶの範囲でのゲート－ソース電圧Ｖｇｓの増加に応じて、線形に増加する。つまり、ドレイン電流Ｉｄｓは、数１００ｍＶの範囲でのゲート－ソース電圧Ｖｇｓに比例する。

ＭＯＳ抵抗としてのＮＭＯＳトランジスタの抵抗値Ｒは、式（６）のように表せるため、図４（ｂ）に示すように、抵抗値Ｒはゲート－ソース電圧Ｖｇｓに反比例する。

Ｒ＝Ｖｄｓ／Ｉｄｓ …（６）

なお、図３（ａ）～図４（ｂ）における標準的な回路パラメータによるシミュレーションの条件は、μｎ・Ｃｏｘ＝１７０．０μＡ／Ｖ²、Ｗ＝０．６μｍ、Ｌ＝６０．０μｍ、αｔｈ＝－１．７ｍＶ／Ｋ、αμ＝－１．５、Ｖｔｈ＝０．７Ｖ、Ｔ０＝３００Ｋ、Ｃ＝８００．０ｆＦ、とした。

以上、図３（ａ）～図４（ｂ）を参照して説明したように、ＮＭＯＳトランジスタによるＭＯＳ抵抗は、「Ｖｇｓ＞Ｖｔｈ」領域のうちの線形領域において線形抵抗として使用でき、例えば、ＭＯＳ抵抗に流れる電流はゲート－ソース電圧Ｖｇｓに比例するし、ＭＯＳ抵抗で構成したＲＣフィルタの遮断周波数ｆｃはゲート－ソース電圧Ｖｇｓに比例する。すなわち、ＭＯＳ抵抗に流れる電流及びＲＣフィルタの遮断周波数ｆｃをＶｇｓにより線形的に制御できる。

但し、ＮＭＯＳトランジスタの閾値電圧Ｖｔｈ及び電子移動度μｎには温度依存性がある。温度依存性を考慮した閾値電圧Ｖｔｈは、式（７）によって示される。ここで、αｔｈは、閾値電圧Ｖｔｈの温度係数を示す。Ｖｔｈ＿Ｔ０は、温度Ｔ０での閾値電圧Ｖｔｈを示す。つまり、式（７）のように、任意の温度Ｔ０で観測値として得られる閾値電圧Ｖｔｈ＿Ｔ０を境に、温度のＴ０からの変化に応じて閾値電圧ＶｔｈがＶｔｈ＿Ｔ０から変化する。

…（７）

温度依存性を考慮した電子移動度μｎは、式（８）によって示される。ここで、αμは、電子移動度μｎの温度係数を示す。μｎ＿Ｔ０は、温度Ｔ０での電子移動度μｎを示す。つまり、式（８）のように、任意の温度Ｔ０で観測値として得られる電子移動度はμｎ＿Ｔ０を境に、温度のＴ０からの変化に応じて電子移動度μｎがμｎ＿Ｔ０から変化する。

…（８）

式（４）、式（７）、及び、式（８）に基づいて、ＮＭＯＳトランジスタの線形領域において、閾値電圧Ｖｔｈと電子移動度μｎとの双方の温度依存性を反映したドレイン電流Ｉｄｓは、式（９）によって示される。

…（９）

図５は、一般的なＮＭＯＳトランジスタの「Ｖｇｓ＞Ｖｔｈ」領域のうちの線形領域におけるドレイン電流Ｉｄｓの温度依存性を示すグラフである。横軸は、温度［Ｋ］を示し、縦軸は、ドレイン電流Ｉｄｓ［ｎＡ］を示す。図５において、線５００は、式（９）において、αμ＝０として、閾値電圧Ｖｔｈの温度依存性だけを反映させたときのドレイン電流Ｉｄｓを示す。線５０１は、式（９）において、αｔｈ＝０として、電子移動度μｎの温度依存性だけを反映させたときのドレイン電流Ｉｄｓを示す。線５０２は、電子移動度μｎと閾値電圧Ｖｔｈとの双方の温度依存性を反映させたときの式（９）によるドレイン電流Ｉｄｓを示す。

式（７）及び式（９）の閾値電圧Ｖｔｈの温度係数αｔｈは負の値をとるため、図５の線５００で示されるように、閾値電圧Ｖｔｈの温度依存性のみを考慮すると、ドレイン電流Ｉｄｓは、温度上昇にともなって線形に増加する。定性的には、温度上昇にともない移動可能な荷電粒子数が増加することにより、閾値電圧Ｖｔｈが低下するからである。

また、式（８）及び式（９）の電子移動度μｎの温度係数αμは負の値をとるため、図５の線５０１で示されるように、電子移動度μｎの温度依存性のみを考慮すると、ドレイン電流Ｉｄｓは、温度上昇にともなって概ね線形に減少する。定性的には、温度が上昇するとシリコン結晶格子の熱振動により荷電粒子の移動が阻害されるためである。

すなわち、線５００及び線５０１で示されるように、閾値電圧Ｖｔｈの温度依存性を反映したドレイン電流Ｉｄｓ、及び、電子移動度μｎの温度依存性反映したドレイン電流Ｉｄｓは、線形近似できる。

従って、線５０２で示されるように、閾値電圧Ｖｔｈの温度依存性と電子移動度μｎの温度依存性との双方を反映したドレイン電流Ｉｄｓもまた、線形近似できる。

具体的には、線５０２で示されるように、ドレイン電流Ｉｄｓは、温度上昇にともなって概ね線形に増加する。この理由は、閾値電圧Ｖｔｈの温度依存性の方が、電子移動度μｎの温度依存性よりも、ドレイン電流Ｉｄｓに及ぼす影響が大きいからである。換言すれば、閾値電圧Ｖｔｈの温度依存性の影響が、電子移動度μｎの温度依存性の影響により抑制される。

一例として、標準的な閾値電圧Ｖｔｈの温度係数αｔｈは、－１．７ｍＶ／Ｋであるので、５０度の温度上昇によって、閾値電圧Ｖｔｈが８５ｍＶ低下する。さらに、閾値電圧Ｖｔｈの低下幅（８５ｍＶ）は、電子移動度μｎの温度依存性による抑制効果によって狭くなる（８５ｍＶ未満）。

一方、図４（ａ）に示すように、一例として、ゲート－ソース電圧Ｖｇｓを１００ｍＶ上昇させたときのドレイン電流Ｉｄｓの増加量は、線形近似できる。

従って、温度上昇に伴って線形に増加するドレイン電流Ｉｄｓ（図５の線５０２）に応じてゲート－ソース電圧Ｖｇｓを線形に下げて、ドレイン電流Ｉｄｓを線形に減少させることで、ドレイン電流Ｉｄｓの温度依存性を抑制できる。その結果、「Ｖｇｓ＞Ｖｔｈ」領域のうちの線形領域において、ＭＯＳ抵抗としてのＮＭＯＳトランジスタの温度依存性を補正できる。

以上より、「Ｖｇｓ＞Ｖｔｈ」領域のうちの線形領域において、トランジスタＴＮのゲート－ソース間に印加する式（１）に示す制御電圧Ｖｇｓのように、基準電圧Ｖｇｓ０に式（２）に示す温度Ｔに応じて線形に変化する補正電圧Ｖｃを加算することで、ＭＯＳ抵抗ＭＲとしてのトランジスタＴＮの温度依存性を補正できることが分かる。

同様に、トランジスタＴＮの「Ｖｇｓ＞Ｖｔｈ」領域のうちの飽和領域でも、式（１）に示す制御電圧Ｖｇｓのように、基準電圧Ｖｇｓ０に式（２）に示す温度Ｔに応じて線形に変化する補正電圧Ｖｃを加算することで、ＭＯＳ抵抗としてのトランジスタＴＮの温度依存性を補正できる。この点を、図６（ａ）及び図６（ｂ）を参照して説明する。

図６（ａ）は、式（３）による一般的なＮＭＯＳトランジスタの「Ｖｇｓ＞Ｖｔｈ」領域のうちの飽和領域におけるゲート－ソース電圧Ｖｇｓに対するドレイン電流Ｉｄｓを示したグラフである。図６（ａ）に示すように、ドレイン電流Ｉｄｓは、図４（ａ）の線形領域に比べると、非線形性があるものの１００ｍＶ程度の範囲においては線形近似可能である。

一方、温度依存性を反映したＮＭＯＳトランジスタの飽和領域におけるドレイン電流Ｉｄｓは、式（３）、式（７）、及び、式（８）に基づいて、式（１０）によって示される。

…（１０）

図６（ｂ）は、一般的なＮＭＯＳトランジスタの「Ｖｇｓ＞Ｖｔｈ」領域のうちの飽和領域におけるドレイン電流Ｉｄｓの温度依存性を示すグラフである。横軸は、温度［Ｋ］を示し、縦軸は、ドレイン電流Ｉｄｓ［ｎＡ］を示す。図６（ｂ）において、線５０３は、式（１０）において、αμ＝０として、閾値電圧Ｖｔｈの温度依存性だけを反映させたときのドレイン電流Ｉｄｓを示す。線５０４は、式（１０）において、αｔｈ＝０として、電子移動度μｎの温度依存性だけを反映させたときのドレイン電流Ｉｄｓを示す。線５０５は、電子移動度μｎと閾値電圧Ｖｔｈとの双方の温度依存性を反映させたときの式（１０）によるドレイン電流Ｉｄｓを示す。

線５０５で示されるように、「Ｖｇｓ＞Ｖｔｈ」領域のうちの飽和領域においても線形領域と同様に、閾値電圧Ｖｔｈの温度依存性と電子移動度μｎの温度依存性との双方を反映したドレイン電流Ｉｄｓもまた、線形近似できる。一例として、標準的な閾値電圧Ｖｔｈの温度係数αｔｈは、－１．７ｍＶ／Ｋであり、電子移動度μｎの温度依存性による抑制効果があることにより、飽和領域においても線形領域と同様に、５０度の温度上昇にともなう閾値電圧Ｖｔｈの低下幅は、８５ｍＶ未満である。一方、図６（ａ）に示すように、一例として、ゲート－ソース電圧Ｖｇｓを１００ｍＶ上昇させたときのドレイン電流Ｉｄｓの増加量は、線形近似できる。

従って、温度上昇に伴って線形に増加するドレイン電流Ｉｄｓ（図６（ｂ）の線５０５）に応じてゲート－ソース電圧Ｖｇｓを線形に下げて、ドレイン電流Ｉｄｓを線形に減少させることで、ドレイン電流Ｉｄｓの温度依存性を抑制できる。その結果、「Ｖｇｓ＞Ｖｔｈ」領域のうちの飽和領域において、ＭＯＳ抵抗としてのＮＭＯＳトランジスタの温度依存性を補正できる。

以上より、「Ｖｇｓ＞Ｖｔｈ」領域のうちの飽和領域においても、トランジスタＴＮのゲート－ソース間に印加する式（１）に示す制御電圧Ｖｇｓのように、基準電圧Ｖｇｓ０に式（２）に示す温度Ｔに応じて線形に変化する補正電圧Ｖｃを加算することで、ＭＯＳ抵抗ＭＲとしてのトランジスタＴＮの温度依存性を補正できることが分かる。

なお、図５～図６（ｂ）における標準的な回路パラメータによるシミュレーションの条件は、μｎ＿Ｔ０・Ｃｏｘ＝１７０．０μＡ／Ｖ²、Ｗ＝０．６μｍ、Ｌ＝６０．０μｍ、αｔｈ＝－１．７ｍＶ／Ｋ、αμ＝－１．５、Ｖｔｈ＿Ｔ０＝０．７Ｖ、Ｔ０＝３００Ｋ、Ｃ＝８００．０ｆＦ、とした。

以上、図３（ａ）～図６（ｂ）を参照して説明したように、線形領域、及び、飽和領域に関わらず、ゲート－ソース電圧Ｖｇｓが閾値電圧Ｖｔｈより大きい「Ｖｇｓ＞Ｖｔｈ」領域において、トランジスタＴＮのゲート－ソース間に印加する式（１）に示す制御電圧Ｖｇｓのように、基準電圧Ｖｇｓ０に式（２）に示す温度Ｔに応じて線形に変化する補正電圧Ｖｃを加算することで、ＭＯＳ抵抗ＭＲとしてのトランジスタＴＮの温度依存性を補正できる。

式（１）及び式（２）に基づく手法に従って、トランジスタＴＮで構成されるＭＯＳ抵抗ＭＲの温度依存性を補正する回路の一例が、図１の電圧印加回路１である。再び図１を参照して、電圧印加回路１の詳細を説明する。電圧印加回路１は、トランジスタＴＮのゲート端子とソース端子との間に配置される。ソース端子の電位（以下、「ソース電位Ｖｓ」と記載する場合がある）は、任意の値を取り得る。具体的には、トランジスタＴＮのドレイン端子及びソース端子の２端子は、ＭＯＳ抵抗ＭＲの両端の２端子として使用されるため、アース又はグラウンド（０［Ｖ］）とは電気的に独立した状態（例えば浮いた状態）で使用される。その結果、ソース電位Ｖｓは、任意の値を取り得る。

電圧印加回路１は、制御電圧印加部９と、温度検出部１３とを含む。温度検出部１３は、温度Ｔを検出して、温度Ｔに応じた検出信号ＴＭを制御電圧印加部９に出力する。温度検出部１３が、温度Ｔを検出して、温度Ｔを示す物理量（例えば、電流又は電圧）を表す検出信号ＴＭ、又は、温度Ｔに相関のある物理量（例えば、電流又は電圧）を表す検出信号ＴＭを出力できる限りは、温度検出部１３の構成は、特に限定されない。例えば、温度検出部１３は、サーミスタのような温度センサーを含んでいてもよい。例えば、温度検出部１３は、電界効果トランジスタ又はバイポーラトランジスタを含んでいて、電界効果トランジスタ又はバイポーラトランジスタの温度依存特性を利用してもよい。例えば、温度検出部１３は、ＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ）回路を含んでいてもよい。ＰＴＡＴ回路は、絶対温度に比例する電流を検出信号ＴＭとして出力する。例えば、温度検出部１３は、温度Ｔを検出して、検出信号ＴＭを出力する温度検出回路によって構成される。

制御電圧印加部９は、温度Ｔを示す検出信号ＴＭに応じた制御電圧ＶｇｓをトランジスタＴＮのゲート－ソース間に印加する。具体的には、制御電圧印加部９は、検出信号ＴＭに応じて温度Ｔに対して線形に変化する補正電圧Ｖｃを制御電圧Ｖｇｓが含むように、制御電圧Ｖｇｓを生成する。そして、制御電圧印加部９は、制御電圧ＶｇｓをトランジスタＴＮのゲート－ソース間に印加する。従って、実施形態１によれば、温度Ｔを示す検出信号ＴＭに応じて適切に、トランジスタＴＮの抵抗値Ｒの温度依存性を低減できる。

具体的には、制御電圧印加部９は、制御電圧生成部１０と、電圧制御電圧源１９とを含む。さらに、制御電圧生成部１０は、基準電圧生成部１１と、補正電圧生成部１５と、加算部１７とを含む。基準電圧生成部１１は、式（１）における基準電圧Ｖｇｓ０を生成して、基準電圧Ｖｇｓ０を加算部１７に出力する。補正電圧生成部１５は、温度Ｔに対して線形に変化する補正電圧Ｖｃを温度の検出信号ＴＭに基づいて生成して、補正電圧Ｖｃを加算部１７に出力する。加算部１７は、基準電圧Ｖｇｓ０と補正電圧Ｖｃとを加算し、加算結果である制御電圧Ｖｇｓａを生成する。このようにして、制御電圧生成部１０は制御電圧Ｖｇｓａを生成する。制御電圧Ｖｇｓａを「基準制御電圧Ｖｇｓａ」と記載してもよい。制御電圧Ｖｇｓａは、式（１１）によって示される。

Ｖｇｓａ＝Ｖｇｓ０＋Ｖｃ …（１１）

式（１）及び式（１１）から明らかなように、制御電圧Ｖｇｓａと制御電圧Ｖｇｓとは、同じ電圧成分（基準電圧Ｖｇｓ０及び補正電圧Ｖｃ）及び同じ電圧値を有している。式（１１）においても、補正電圧Ｖｃは式（２）によって示される。式（２）に示す補正電圧Ｖｃは、図２に示すように、温度Ｔに上昇に従い、線形に減少する。すなわち、トランジスタＴＮの場合、補正係数βは負の値をとる。そして、補正係数βを変更することで、温度Ｔに応じて制御電圧Ｖｇｓａを下げる割合を調整することができる。

ここで、制御電圧Ｖｇｓａは、具体的には、０［Ｖ］を基準とする電圧（つまり、０［Ｖ］を基準とする電位差）である。一方、トランジスタＴＮのソース電位Ｖｓは、任意の値を取り得る。したがって、制御電圧Ｖｇｓａをゲート－ソース間に直接印加すると、トランジスタＴＮのソース電位Ｖｓがアース又はグラウンド（０［Ｖ］）から独立に任意の値をとる場合に、「Ｖｇｓａ－Ｖｓ」がトランジスタＴＮのゲート－ソース間の電圧になる。その結果、ソース電位Ｖｓに応じて、トランジスタＴＮの抵抗値Ｒが変化し得る。そこで、実施形態１では、制御電圧Ｖｇｓａが間接的にトランジスタＴＮのゲート－ソース間に印加される。この場合の好ましい例として、実施形態１では、制御電圧印加部９が電圧制御電圧源１９を有している。ただし、例えば、トランジスタＴＮのソース電位Ｖｓが一定値をとる場合、及び／又は、ソース電位Ｖｓの変動に伴う抵抗値Ｒの変化が許容できる場合は、トランジスタＴＮのゲート－ソース間に、制御電圧Ｖｇｓａを直接印加してもよい。

電圧制御電圧源１９は、トランジスタＴＮのゲート端子とソース端子との間に接続される。電圧制御電圧源１９は、入力のための２端子と、出力のための２端子とを有する。そして、電圧制御電圧源１９は、入力の２端子間の電位差に応じて、出力の２端子間の電位差が決まる電圧源である。電圧制御電圧源１９には、制御電圧生成部１０から、０［Ｖ］を基準とする制御電圧Ｖｇｓａと、基準となる電圧０［Ｖ］が入力されることで、制御電圧Ｖｇｓａが電位差として入力される。そして、電圧制御電圧源１９の出力の２端子をそれぞれトランジスタＴＮのゲート端子及びソース端子に接続することで、トランジスタＴＮのゲート－ソース間に制御電圧Ｖｇｓａと同じ電圧値を有する制御電圧Ｖｇｓが印加される。このとき、ソース電位Ｖｓが変動しても、電圧制御電圧源１９の出力の２端子間の電位差、つまり、制御電圧Ｖｇｓは変動しない。

また、電圧制御電圧源１９には、制御電圧Ｖｇｓａが電位差として入力されればよいので、基準となる電圧０［Ｖ］を任意の値にしてもよい。この場合、基準となる電圧をＶｒｅｆとすると、制御電圧生成部１０からの出力電圧を「Ｖｇｓａ＋Ｖｒｅｆ」とすれば、電圧制御電圧源１９に入力される電位差は、「Ｖｇｓａ＋Ｖｒｅｆ－Ｖｒｅｆ」によりＶｇｓａとなる。

以上より、図１の電圧印加回路１が式（１）に示される任意の制御電圧ＶｇｓをトランジスタＴＮのゲート－ソース間に印加することができる。具体的には、トランジスタＴＮで構成されるＭＯＳ抵抗ＭＲのドレイン電流Ｉｄｓが温度Ｔの上昇に伴って略線形に増加することに対して（図５の線５０２、図６（ｂ）の線５０５）、電圧印加回路１において補正電圧Ｖｃ（図２）の補正係数βを適切に設定することで、電圧印加回路１は、温度Ｔに応じて制御電圧Ｖｇｓを線形に下げて、ドレイン電流Ｉｄｓを線形に減少させる。その結果、ドレイン電流Ｉｄｓの温度依存性を抑制できる。ドレイン電流Ｉｄｓの温度依存性を抑制できると、トランジスタＴＮに関する物理量の温度依存性を抑制できる。

具体的な回路について、まず電圧制御電圧源１９の一例を図７（ａ）及び図７（ｂ）を参照して、説明する。図７（ａ）は、電圧制御電圧源１９の第１例を示す回路図である。図７（ａ）に示すように、第１例に係る電圧制御電圧源１９は、第１スイッチ回路１９１と、第２スイッチ回路１９２と、キャパシタ１９３とを含む。

第１スイッチ回路１９１は、端子ｔ１～端子ｔ３を含む。端子ｔ１は制御電圧生成部１０に接続される。端子ｔ２はトランジスタＴＮのゲート端子に接続される。端子ｔ３は、キャパシタ１９３の一方端子に接続される。

第２スイッチ回路１９２は、端子ｔ４～端子ｔ６を含む。端子ｔ４は制御電圧生成部１０に接続される。端子ｔ５はトランジスタＴＮのソース端子に接続される。端子ｔ６は、キャパシタ１９３の他方端子に接続される。

制御電圧生成部１０が制御電圧Ｖｇｓａを生成する。第１スイッチ回路１９１は端子ｔ３と端子ｔ１とを接続する。加えて、第２スイッチ回路１９２は端子ｔ６と端子ｔ４とを接続する。その結果、キャパシタ１９３は制御電圧Ｖｇｓａを保持する。その後、第１スイッチ回路１９１は端子ｔ３と端子ｔ２とを接続する。加えて、第２スイッチ回路１９２は端子ｔ６と端子ｔ５とを接続する。その結果、キャパシタ１９３に保持された制御電圧Ｖｇｓａが制御電圧Ｖｇｓとして、トランジスタＴＮのゲート－ソース間に印加される。

図７（ｂ）は、電圧制御電圧源１９の第２例を示す回路図である。図７（ｂ）に示すように、第２例に係る電圧制御電圧源１９は、第１例に係る電圧制御電圧源１９の構成に加えて、オペアンプ１９４をさらに含む。以下、第２例が第１例と異なる点を主に説明する。

第２例では、オペアンプ１９４の出力端子がノードＮに接続される。ノードＮは、端子ｔ２とトランジスタＴＮのゲート端子とを接続するラインに位置する。オペアンプ１９４の反転入力端子が端子ｔ５に接続される。オペアンプ１９４の非反転入力端子がトランジスタＴＮのソース端子に接続される。オペアンプ１９４が図７（ｂ）のように帰還回路を形成している場合、非反転入力端子と反転入力端子の電位はほぼ等しくなる（仮想短絡）。従って、反転入力端子の電位はトランジスタＴＮのソース電位Ｖｓと等しくなる。その結果、キャパシタ１９３に制御電圧Ｖｇｓａが保持されて、キャパシタ１９３がオペアンプ１９４に接続されると、オペアンプ１９４の出力端子であるノードＮの電位は「Ｖｇｓａ＋Ｖｓ」となる。よって、トランジスタＴＮのゲート－ソース電圧Ｖｇｓは制御電圧Ｖｇｓａとほぼ等しくなる。

すなわち、第２例に係る電圧制御電圧源１９の動作は、第１例に係る電圧制御電圧源１９の動作と同様である。特に、第２例では、トランジスタＴＮのソース端子がオペアンプ１９４の非反転入力端子に接続されるため、第１例と比較して、トランジスタＴＮのゲート端子及びソース端子の容量負荷の影響を低減できる。

なお、電圧制御電圧源１９が電気的に浮いている任意の２端子間に挿入可能な限りにおいては、電圧制御電圧源１９の構成は特に限定されない。

制御電圧生成部１０の構成については、式（１１）によって表される制御電圧Ｖｇｓａを生成できる限りは、特に限定されず、任意の制御電圧生成回路によって構成できる。

なお、図１では、制御電圧生成部１０の物理的又は論理的構成が示される。従って、図１が制御電圧生成部１０の物理的構成を表す場合には、例えば、基準電圧生成部１１は、基準電圧Ｖｇｓ０を生成する基準電圧生成回路によって構成され、補正電圧生成部１５は、温度検出部１３の検出信号ＴＭに基づいて補正電圧Ｖｃを生成する補正電圧生成回路によって構成され、加算部１７は、基準電圧Ｖｇｓ０に補正電圧Ｖｃを加算する加算回路によって構成される。

また、図１が制御電圧生成部１０の論理的構成を表す場合には、例えば、基準電圧生成部１１と補正電圧生成部１５と加算部１７とが物理的構成として明確に区別されていない場合であっても、制御電圧生成部１０が式（１１）で示される制御電圧Ｖｇｓａを生成する限りは、制御電圧生成部１０を構成する回路は特に限定されない。

さらに、温度検出部１３及び補正電圧生成部１５の構成についても、図１では、温度検出部１３及び補正電圧生成部１５の物理的又は論理的構成が示されている。従って、温度検出部１３及び補正電圧生成部１５が論理的構成を表す場合には、例えば、温度検出部１３と補正電圧生成部１５とが物理的構成として明確に区別されていない場合であっても、式（２）によって表される補正電圧Ｖｃを生成できる限りは、特に限定されず、任意の温度検出回路及び補正電圧生成回路によって構成できる。

温度検出部１３及び補正電圧生成部１５の一例を、図８を参照して説明する。図８は、温度検出部１３及び補正電圧生成部１５の一例を示す回路図である。温度検出部１３及び補正電圧生成部１５は、第１電流源回路１３１、第２電流源回路１３３、及び可変抵抗Ｒｏを含む。第１電流源回路１３１と第２電流源回路１３３とは、第１電源ラインＰＬ１と第２電源ラインＰＬ２との間に直列に接続される。第１電流源回路１３１と第２電流源回路１３３との間のノードＮｃに可変抵抗Ｒｏの一方端子が接続される。可変抵抗Ｒｏの他方端子は接地される。この場合、第１電源ラインＰＬ１の電位は正の値をとり、例えば、第１電源ラインＰＬ１は、正電源電圧を供給する正電源に接続される。一方、第２電源ラインＰＬ２の電位は負の値をとり、例えば、第２電源ラインＰＬ２は、負電源電圧を供給する負電源に接続される。

第１電流源回路１３１は第１電流Ｉｐを生成する。第２電流源回路１３３は第２電流Ｉｍを生成する。可変抵抗Ｒｏには差分電流Ｉｏが流れる。差分電流Ｉｏは第１電流Ｉｐと第２電流Ｉｍとの差分を示す電流である。具体的には、差分電流Ｉｏは、第１電流Ｉｐから第２電流Ｉｍを差し引いた電流である（Ｉｏ＝Ｉｐ－Ｉｍ）。差分電流Ｉｏが可変抵抗Ｒｏに流れることで、可変抵抗Ｒｏの両端間に電位差Ｖｃが発生する。電位差Ｖｃは、抵抗値Ｒｏに電流値Ｉｏを乗じた値である（Ｖｃ＝Ｒｏ×Ｉｏ）。

図８の回路では、温度検出部１３と補正電圧生成部１５とを明確に区別していないが、温度検出に第１電流源回路１３１と第２電流源回路１３３との温度依存性を用いる。第１電流Ｉｐ及び第２電流Ｉｍの温度依存性を示すグラフを図９（ａ）に示す。横軸は温度Ｔ［Ｋ］、縦軸は各電流源回路の電流値Ｉ［Ａ］である。図９（ａ）に示すように、第１電流Ｉｐ及び第２電流Ｉｍの各々は、温度Ｔの変化に対して線形に変化する。そして、第１電流Ｉｐの温度依存性と第２電流Ｉｍの温度依存性とは異なっている。つまり、温度検出部１３の第１電流源回路１３１の温度依存性と第２電流源回路１３３の温度依存性とは異なっている。

図９（ａ）の例では、第１電流Ｉｐの温度依存性は第２電流Ｉｍの温度依存性よりも低い。つまり、第１電流源回路１３１の温度依存性は、第２電流源回路１３３の温度依存性よりも低い。このとき、可変抵抗Ｒｏに流れる差分電流Ｉｏ（＝Ｉｐ－Ｉｍ）の温度依存性を図９（ｂ）に示す。横軸は温度Ｔ［Ｋ］、縦軸は差分電流値Ｉｏ［Ａ］である。図９（ｂ）に示すように、差分電流Ｉｏは、負の温度特性を有する。つまり、差分電流Ｉｏを表す直線の傾きＡは負の値を有する。また、図９（ａ）において、第１電流Ｉｐと第２電流Ｉｍとが一致するときの温度Ｔが第１温度Ｔ１である。第１温度Ｔ１のとき、差分電流Ｉｏは図９（ｂ）に示すようにゼロになる。従って、差分電流Ｉｏは、式（１２）によって表される。ここで、直列に接続された第１電流源回路１３１及び第２電流源回路１３３が、図１における温度検出部１３を構成すると考えてもよい。また、差分電流Ｉｏを、図１における温度検出部１３の検出信号ＴＭと考えてもよい。

Ｉｏ＝Ａ×（Ｔ－Ｔ１） …（１２）

差分電流Ｉｏが可変抵抗Ｒｏに入力されたときの補正電圧Ｖｃは、式（１３）によって表される。補正電圧Ｖｃの温度依存性を示すグラフを図９（ｃ）に示す。横軸は温度Ｔ［Ｋ］、縦軸は補正電圧Ｖｃ［Ｖ］である。差分電流Ｉｏが負の温度特性を有するため、図９（ｃ）に示すように、補正電圧Ｖｃも負の温度特性を有する。すなわち、図２に示す補正電圧Ｖｃの温度依存性のグラフと一致する。また、温度が第１温度Ｔ１のとき、補正電圧Ｖｃは図９（ｃ）に示すようにゼロになる。ここで、補正係数βは、式（１３）に示すように「Ｒｏ×Ａ」であり、式（１２）の傾きＡと同様に負の値をとる。そして、補正係数βを変更したい場合は、可変抵抗Ｒｏを変更すればよいことが分かる。可変抵抗Ｒｏを、図１における補正電圧生成部１５と考えてもよい。また、式（１３）から明らかなように、補正電圧Ｖｃは、差分電流Ｉｏに基づく値を有する。

Ｖｃ＝Ｒｏ×Ｉｏ＝Ｒｏ×Ａ×（Ｔ－Ｔ１）＝β（Ｔ－Ｔ１）
…（１３）

ここで、差分電流Ｉｏ及び補正電圧Ｖｃがゼロになる第１温度Ｔ１は以下の方法により変更可能である。図８及び図１０（ａ）～図１０（ｃ）を参照して、式（２）、式（１２）及び式（１３）に示す第１温度Ｔ１の変更方法を説明する。

第１電流Ｉｐの電流値を変更したときの第１電流Ｉｐ及び第２電流Ｉｍの温度依存性を示すグラフを図１０（ａ）に示す。図１０（ａ）に示すように、第１電流Ｉｐと第２電流Ｉｍとが等しくなる温度が第１温度Ｔ１である。従って、第１電流Ｉｐの電流値が増加すると、第１温度Ｔ１も増加する。すなわち、第１電流源回路１３１が第１電流Ｉｐの電流値を変更することで、第１温度Ｔ１を変更することができる。

第２電流源回路１３３が第２電流Ｉｍの電流値を変更することでも、第１温度Ｔ１を変更することができる。図１０（ｂ）に、第２電流Ｉｍの電流値を変更したときの第１電流Ｉｐ及び第２電流Ｉｍの温度依存性を示すグラフを示す。ただし、図１０（ｂ）に示すように、第２電流Ｉｍの電流値が増加すると、第１温度Ｔ１は減少する。

第１電流Ｉｐ及び／又は第２電流Ｉｍの電流値を変更すると、差分電流Ｉｏの温度依存性も電流値に応じて変化する。図１０（ｃ）に、差分電流Ｉｏの電流値が変更されたときの差分電流Ｉｏの温度依存性を示すグラフを示す。図１０（ｃ）に示すように、第１電流Ｉｐ及び／又は第２電流Ｉｍの電流値の変更に伴い、差分電流Ｉｏの電流値が増加すると、差分電流Ｉｏがゼロになる温度Ｔである第１温度Ｔ１も増加する。また、差分電流Ｉｏがゼロのとき、補正電圧Ｖｃもゼロになる。

すなわち、実施形態１における図８の回路例においては、第１電流源回路１３１及び第２電流源回路１３３を設けて、第１電流Ｉｐ及び／又は第２電流Ｉｍを変更し、差分電流Ｉｏを変更することで、補正電圧Ｖｃがゼロになるときの温度Ｔである第１温度Ｔ１を容易に変更できる。

なお、第２電源ラインＰＬ２が接地されていてもよい。この場合、可変抵抗Ｒｏの一方端子がノードＮｃに接続され、可変抵抗Ｒｏの他方端子が、参照電圧Ｖｒｅｆ（０＜Ｖｒｅｆ＜ＰＬ１電位）を生成する参照電圧源に接続される。このとき、補正電圧生成部１５の出力電圧は、「β（Ｔ－Ｔ１）＋Ｖｒｅｆ」になる。そこで、基準電圧生成部１１の出力電圧を「Ｖｇｓ０－Ｖｒｅｆ」に設定することで、式（１１）と変わらず、Ｖｇｓａ＝Ｖｇｓ０＋β（Ｔ－Ｔ１）となる。

また、図９（ａ）及び図１０の例では、第１電流Ｉｐ及び第２電流Ｉｍを表す直線の傾きは両者とも正の値であるが、必ずしも正の値である必要は無い。実施形態１において、トランジスタＴＮの温度依存性を補正するために補正電圧Ｖｃの補正係数βが負となるためには、第２電流Ｉｍの傾きが第１電流Ｉｐの傾きに比べて大きければよく、傾きの符号の正負は関係ない。

以上、図１に示す実施形態１に係る抵抗デバイス１００の構成により、トランジスタＴＮの温度依存性を補正電圧Ｖｃの補正係数βを適切に設定することで補正可能であることを説明した。この構成に従い、式（９）に式（１）及び式（２）を代入することで、「Ｖｇｓ＞Ｖｔｈ」領域のうちの線形領域（Ｖｄｓ＜Ｖｇｓ－Ｖｔｈ）において、トランジスタＴＮのドレイン電流Ｉｄｓは、補正係数βを反映した式（１４）によって表される。

…（１４）

また、式（１０）に式（１）及び式（２）を代入することで、「Ｖｇｓ＞Ｖｔｈ」領域のうちの飽和領域（Ｖｄｓ＞Ｖｇｓ－Ｖｔｈ）において、トランジスタＴＮのドレイン電流Ｉｄｓは、補正係数βを反映した式（１５）によって表される。

…（１５）

式（１４）及び式（１５）には、温度Ｔに対して線形に変化する補正要素、つまり、補正電圧Ｖｃ（＝β（Ｔ－Ｔ１））が含まれている。また、「Ｖｇｓ＞Ｖｔｈ」領域のうちの線形領域及び飽和領域のいずれにおいても、トランジスタＴＮの抵抗値Ｒは、式（１６）によって示される。

Ｒ＝Ｖｄｓ／Ｉｄｓ …（１６）

補正係数βを適切に設定することで、トランジスタＴＮのドレイン電流Ｉｄｓの温度依存性がなくなる。換言すれば、補正係数βを適切に設定することで、ドレイン電流Ｉｄｓに基づく抵抗値Ｒ（式（１６））の温度依存性がなくなる。図１１（ａ）を参照して、補正電圧Ｖｃを定める補正係数βの決定方法の一例を説明する。この例では、トランジスタＴＮの飽和領域に着目する。

図１１（ａ）は、複数の異なる温度において、補正係数βとトランジスタＴＮの抵抗値Ｒとの関係を示すグラフである。横軸は補正係数βを示し、縦軸は抵抗値Ｒ［ＭΩ］を示す。

図１１（ａ）に示すように、「Ｖｇｓ＞Ｖｔｈ」領域のうちの飽和領域における式（１５）及び式（１６）に基づいて抵抗値Ｒをシミュレーションして、Ｒ－β曲線Ｇ１０～Ｇ１６が得られた。標準的な回路パラメータによるシミュレーションの条件は、μｎ＿Ｔ０・Ｃｏｘ＝１７０．０μＡ／Ｖ²、Ｗ＝０．６μｍ、Ｌ＝６０．０μｍ、αｔｈ＝－１．７ｍＶ／Ｋ、αμ＝－１．５、Ｖｔｈ＿Ｔ０＝０．７Ｖ、Ｔ０＝３００Ｋ、Ｔ１＝３２０Ｋ、である。また、基準電圧Ｖｇｓ０は、０．９Ｖであり、ドレイン－ソース電圧Ｖｄｓは、１．８Ｖである。

Ｒ－β曲線Ｇ１０、Ｇ１１、Ｇ１２、Ｇ１３、Ｇ１４、Ｇ１５、Ｇ１６は、それぞれ、Ｔ＝３３０Ｋ、３２０Ｋ、３１０Ｋ、３００Ｋ、２９０Ｋ、２８０Ｋ、２７０Ｋでの抵抗値Ｒと補正係数βとの関係を示す。

Ｒ－β曲線Ｇ１０～Ｇ１６の勾配は、温度Ｔに依存して互いに異なっている。そして、Ｒ－β曲線Ｇ１０～Ｇ１６は、ほぼ一点Ｐで交差している。図１１（ａ）から理解できるように、交点Ｐにおいては、トランジスタＴＮの抵抗値Ｒが、ほぼ温度Ｔに依存しない。

交点ＰでのトランジスタＴＮの抵抗値Ｒを「Ｒｐ」、補正係数βを「β（Ｒｐ）」とし、式（２）において補正係数をβ（Ｒｐ）と設定することで、補正係数β（Ｒｐ）を含む補正電圧ＶｃによってトランジスタＴＮの温度依存性を相殺できる。その結果、トランジスタＴＮの抵抗値Ｒの温度依存性を低減できる。換言すれば、温度Ｔの変動に対しトランジスタＴＮの抵抗値Ｒを略一定に維持できる。以下、抵抗値Ｒがほぼ温度に依存しないことを、「温度に依存しない」又は「温度依存性のない」と記載する場合がある。

補正係数β（Ｒｐ）を取得するためには、少なくとも２つのＲ－β曲線を算出すればよい。なお、式（１５）及び式（１６）から理解できるように、基準電圧Ｖｇｓ０が変わると、Ｒ－β曲線も変わる。従って、基準電圧Ｖｇｓ０が変わると、交点Ｐの位置が変わる。その結果、基準電圧Ｖｇｓ０が変わると、補正係数β（Ｒｐ）も変わる。

ここで、好ましくは、２以上の温度Ｔにおいて、補正係数βを変えながら図１に示す抵抗デバイス１００のトランジスタＴＮの抵抗値Ｒを実測して、２以上のＲ－β曲線を求める。そして、２以上のＲ－β曲線の交点Ｐでの補正係数β（Ｒｐ）を取得する。さらに、補正係数β（Ｒｐ）を抵抗デバイス１００の補正電圧生成部１５の補正係数βに設定する。特に、Ｒ－β曲線を実測するため、実際に使用するトランジスタＴＮに適合した補正係数β（Ｒｐ）を決定できる。その結果、トランジスタＴＮの抵抗値Ｒの温度依存性を更に低減できる。

なお、温度Ｔは、抵抗デバイス１００の周囲温度を示すため、例えば、恒温槽に抵抗デバイス１００を配置して、恒温槽によって温度Ｔを設定する。

以上、図１１（ａ）を参照して説明したように、実施形態１では、Ｒ－β曲線Ｇ１０～Ｇ１６の交点に基づいて、抵抗値Ｒが温度Ｔに依存しないときの補正係数β（Ｒｐ）を取得できる。

次に、補正係数βの決定方法の更に好ましい例を、図１２（ａ）及び図１２（ｂ）を参照して説明する。図１２（ａ）は、任意の異なる２つの温度Ｔ１１及び温度Ｔ１２における、補正係数βに対するトランジスタＴＮの抵抗値Ｒを示すＲ－β曲線Ｇ２１及びＧ２２を、各々示したグラフである。横軸は補正係数βを示し、縦軸は抵抗値Ｒを示す。

まず、温度Ｔ１１及び温度Ｔ１２の各々において、補正係数βを変えながら、抵抗デバイス１００のトランジスタＴＮの抵抗値Ｒを計測して、２つのＲ－β曲線Ｇ２１、Ｇ２２を求める。そして、２つのＲ－β曲線Ｇ２１、Ｇ２２の交点Ｐから補正係数β（Ｒｒ）を取得する。補正係数βが補正係数β（Ｒｒ）であるときの抵抗値Ｒは、温度依存性のない抵抗値Ｒｒである。従って、補正係数β（Ｒｒ）を抵抗デバイス１００の補正電圧生成部１５の補正係数βに設定すると、補正電圧Ｖｃによって、トランジスタＴＮの抵抗値Ｒの温度依存性を効果的に低減できる。その結果、トランジスタＴＮの抵抗値Ｒを抵抗値Ｒｒに維持できる。

ただし、交点Ｐにおける温度依存性のない抵抗値Ｒｒと、所望の抵抗値Ｒｄ（以下、「目標抵抗値Ｒｄ」と記載する場合がある）とは基本的に一致しない。なぜなら、図１２（ａ）のように、任意の温度Ｔ１１及びＴ１２におけるトランジスタＴＮの抵抗値Ｒは補正係数βに応じて変動するため、各々の温度でＲ－β曲線を求める時点では、交点Ｐの抵抗値Ｒｒがどのような値になるかは分からない。

この場合に、抵抗値Ｒｒを目標抵抗値Ｒｄに一致させるためには、基準電圧Ｖｇｓ０を変更しながら、２つの異なる温度において補正係数βに対する抵抗値Ｒを計測して、基準電圧Ｖｇｓ０に対するＲ－β曲線の交点を求めることを、交点の抵抗値Ｒｒと目標抵抗値Ｒｄとが一致するまで何度も繰り返し、探索することが要求される。

そこで、より効率良く、目標抵抗値Ｒｄに対応する補正係数β（Ｒｄ）を決定するために、図１１（ａ）にける温度Ｔが３２０ＫであるときのＲ－β曲線Ｇ１１に着目する。図１１（ａ）の例では、トランジスタＴＮの抵抗値Ｒは、温度Ｔが３２０Ｋのとき、Ｒ－β曲線Ｇ１１に示すように、補正係数βに依存することなく、略一定のＲｐとなる。

従って、温度Ｔが３２０Ｋであるときは、補正係数βを含む補正電圧Ｖｃによる補正効果がない。換言すれば、温度Ｔが３２０Ｋであるときは、補正電圧Ｖｃがゼロである。更に換言すれば、３２０Ｋの温度Ｔは、補正電圧Ｖｃがゼロになるときの温度である。従って、式（２）において、３２０Ｋの温度Ｔは第１温度Ｔ１に相当する。

図１２（ｂ）は、第１温度Ｔ１における補正係数βに対するトランジスタＴＮの抵抗値Ｒを示すＲ－β曲線Ｇ３１、及び、第２温度Ｔ２における補正係数βに対するトランジスタＴＮの抵抗値Ｒを示すＲ－β曲線Ｇ３２との関係を示したグラフである。横軸は補正係数βを示し、縦軸は抵抗値Ｒを示す。第２温度Ｔ２は第１温度Ｔ１と異なる。

図１２（ｂ）に示すように、Ｒ－β曲線Ｇ３１は、第１温度Ｔ１でのトランジスタＴＮの抵抗値Ｒを示す。第１温度Ｔ１は、補正係数βの変化に対して、トランジスタＴＮに関する物理量が略一定であるときの温度を示す。図１２（ｂ）の例では、第１温度Ｔ１は、補正係数βの変化に対して、トランジスタＴＮの抵抗値Ｒが略一定であるときの温度を示す。つまり、第１温度Ｔ１は、補正電圧Ｖｃがゼロになるときの温度である。第１温度Ｔ１では、抵抗値Ｒは、温度依存性のない抵抗値Ｒｒである。

そこで、補正電圧Ｖｃがゼロになるときの温度である第１温度Ｔ１において、基準電圧Ｖｇｓ０を変えながら抵抗デバイス１００の抵抗値Ｒを実測して、抵抗値Ｒが目標抵抗値Ｒｄになるときの基準電圧Ｖｇｓ０（Ｒｄ）を求める。

その後、抵抗デバイス１００において、基準電圧Ｖｇｓ０を基準電圧Ｖｇｓ０（Ｒｄ）に設定し、かつ、温度Ｔを第１温度Ｔ１と異なる第２温度Ｔ２に設定して、補正係数βを変えながら抵抗値Ｒを実測することで、Ｒ－β曲線Ｇ３２を求める。Ｒ－β曲線Ｇ３２は、第２温度Ｔ２でのトランジスタＴＮの抵抗値Ｒを示す。

そして、第１温度Ｔ１でのＲ－β曲線Ｇ３１と第２温度Ｔ２でのＲ－β曲線Ｇ３２との交点Ｐにおける補正係数β（Ｒｒ）を取得する。補正係数β（Ｒｒ）に対応する温度依存性のない抵抗値Ｒｒは、必ず、目標抵抗値Ｒｄに一致する。このとき、交点Ｐにおける補正係数β（Ｒｒ）も目標抵抗値Ｒｄに対する補正係数β（Ｒｄ）と一致する。従って、実施形態１によれば、補正係数β（Ｒｄ）を抵抗デバイス１００の補正電圧生成部１５の補正係数βに設定すると、補正電圧Ｖｃによって、トランジスタＴＮの抵抗値Ｒの温度依存性が効果的に低減されて、トランジスタＴＮの抵抗値Ｒを目標抵抗値Ｒｄに維持できる。

特に、図１１（ａ）を参照して説明したように、非線形性の影響により、複数のＲ－β曲線Ｇ１０～Ｇ１６は厳密に一点で交差するわけではない。そこで、第２温度Ｔ２を、トランジスタＴＮを実際に使用する温度近傍の値に設定して、補正係数β（Ｒｄ）を取得することが好ましい。例えば、生体情報を検出する電子機器のようにトランジスタＴＮを体温近傍で使用する場合には、第２温度Ｔ２を、人間の体温近傍の値である３１０Ｋに設定し、第１温度Ｔ１を、第２温度Ｔ２の近傍の値である３２０Ｋに設定する。

なお、例えば、図１１（ａ）において、第１温度Ｔ１である３２０Ｋに対応するＲ－β曲線Ｇ１１と、第２温度Ｔ２である３１０Ｋに対応するＲ－β曲線Ｇ１２との交点においては、補正係数β（Ｒｐ）は、－０．００１１５、である。そして、式（１５）において、補正係数β（Ｒｐ）を－０．００１１５に設定して、式（１５）及び式（１６）から、トランジスタＴＮの抵抗値Ｒを算出した。

図１１（ｂ）は、トランジスタＴＮの抵抗値Ｒの温度依存性に対する温度補正の効果を示すグラフである。曲線５０６は温度補正を実施しない場合を示し、曲線５０７は温度補正を実施した場合を示している。横軸は温度Ｔ［Ｋ］を示し、縦軸は抵抗値Ｒ［ＭΩ］を示す。温度補正を実施しない場合については、式（１５）の補正係数βをゼロにして、式（１６）より抵抗値Ｒを算出し、曲線５０６をプロットした。曲線５０６から明らかなように、補正を実行しない場合は、抵抗値Ｒの温度依存性が強い。

一方、温度補正を実施する場合については、式（１５）の補正係数βを、図１１（ａ）から求めた補正係数β（Ｒｐ）の－０．００１１５に設定して、式（１６）より抵抗値Ｒを算出し、曲線５０７をプロットした。曲線５０７から明らかなように、抵抗値Ｒは、略一定であり、値Ｒｐを示している。つまり、補正係数β（Ｒｐ）に基づく補正によって、トランジスタＴＮの抵抗値Ｒの温度依存性が強く抑制できている。

以上、実施形態１によれば、温度依存性のない目標抵抗値Ｒｄと補正係数β（Ｒｄ）との組み合わせを求める方法において、図１２（ａ）を参照して説明した、基準電圧Ｖｇｓ０を変更しながら、任意の２つの異なる温度におけるＲ－β曲線の交点を繰り返し求めて探索する場合と比較して、図１２（ｂ）を参照して説明した、補正係数βに依存しない第１温度Ｔ１でのＲ－β曲線と、第１温度Ｔ１と異なる第２温度Ｔ２でのＲ－β曲線との交点Ｐにより一意に決まる場合の方が、当該組み合わせを高速に決定できる。特に、図１２（ｂ）を参照して説明した、温度依存性のない目標抵抗値Ｒｄと補正係数β（Ｒｄ）の決定方法を実現するためには、第１温度Ｔ１で補正の効果が無くなるような補正電圧Ｖｃを生成する補正電圧生成部１５を有する電圧印加回路１は好適である。

なお、目標抵抗値Ｒｄは、「電界効果トランジスタに関する目標物理量」の一例に相当する。つまり、目標抵抗値Ｒｄは、電界効果トランジスタＴＮを含む電子回路から計測可能な、電界効果トランジスタＴＮの抵抗値であって、目標値として設定される抵抗値を示す。

次に、図１３（ａ）～図１３（ｃ）を参照して、補正係数の決定方法の更に好ましい例を説明する。図１３（ａ）は、第１温度Ｔ１（＝３２０Ｋ）での基準電圧Ｖｇｓ０とトランジスタＴＮの抵抗値Ｒとの関係を示すグラフである。図１３（ｂ）は、第２温度Ｔ２（＝３１０Ｋ）での補正係数βとトランジスタＴＮの抵抗値Ｒとの関係を示すグラフである。図１３（ａ）において、横軸は基準電圧Ｖｇｓ０［Ｖ］を示す。図１３（ｂ）において、横軸は補正係数βを示す。図１３（ａ）及び図１３（ｂ）において、縦軸は抵抗値Ｒ［ＭΩ］を示す。下記に示す（手順１）及び（手順２）によって補正係数βが決定される。

（手順１）図１３（ａ）に示すように、補正電圧Ｖｃがゼロになる第１温度Ｔ１において、抵抗デバイス１００のトランジスタＴＮの抵抗値Ｒが目標抵抗値Ｒｄ（図１３（ａ）の例では４０ＭΩ）になるときの基準電圧Ｖｇｓ０（Ｒｄ）を決定する。なお、第１温度Ｔ１では、補正電圧Ｖｃがゼロであるため、補正係数βは任意の値でよく、基準電圧Ｖｇｓ０（Ｒｄ）は図１及び式（１１）における制御電圧Ｖｇｓａに一致する。

具体的には、まず、抵抗デバイス１００を恒温槽に配置して、恒温槽によって抵抗デバイス１００の周囲温度を第１温度Ｔ１に設定する。次に、基準電圧Ｖｇｓ０の電圧値を変更しながら、抵抗値Ｒを計測する。次に、抵抗値Ｒが目標抵抗値Ｒｄを示すときの基準電圧Ｖｇｓ０（Ｒｄ）を決定する。

（手順２）図１３（ｂ）に示すように、第２温度Ｔ２及び基準電圧Ｖｇｓ０（Ｒｄ）において、トランジスタＴＮの抵抗値Ｒが目標抵抗値Ｒｄ（図１３（ｂ）の例では４０ＭΩ）になるときの補正係数β（Ｒｄ）を決定する。

具体的には、まず、抵抗デバイス１００を恒温槽に配置して、恒温槽によって抵抗デバイス１００の周囲温度を第２温度Ｔ２に設定する。次に、基準電圧Ｖｇｓ０を（手順１）で決定した基準電圧Ｖｇｓ０（Ｒｄ）に設定する。次に、補正係数βの値を変更しながら、抵抗値Ｒを計測する。そして、抵抗値Ｒが目標抵抗値Ｒｄを示すときの補正係数β（Ｒｄ）を決定する。

（手順２）を実行することは、図１２（ｂ）において、第１温度Ｔ１でのＲ－β曲線Ｇ３１と第２温度Ｔ２でのＲ－β曲線Ｇ３２との交点Ｐでの補正係数β（Ｒｄ）を取得することに相当する。理由は次の通りである。すなわち、図１２（ｂ）に示すように、第２温度Ｔ２では、交点Ｐでだけ、抵抗値Ｒが目標抵抗値Ｒｄに一致する。従って、第２温度Ｔ２において抵抗値Ｒが目標抵抗値Ｒｄを示すときの補正係数βは、必ず、交点Ｐでの補正係数β（Ｒｄ）に一致する。また、交点Ｐでは、抵抗値Ｒは温度依存性のない抵抗値Ｒｒを示すため、目標抵抗値Ｒｄが、温度依存性のない抵抗値Ｒｒに一致する。

以上、図１３（ａ）及び図１３（ｂ）を参照して説明したように、実施形態１によれば、（手順１）及び（手順２）によって、温度依存性のない抵抗値Ｒｒに一致する目標抵抗値Ｒｄが得られる補正係数β（Ｒｄ）を決定している。従って、基準電圧Ｖｇｓ０を変更しながら、任意の２つの異なる温度におけるＲ－β曲線の交点を繰り返し求めることが要求されない。その結果、温度依存性のない目標抵抗値Ｒｄと補正係数β（Ｒｄ）との組み合わせを高速かつ一意に決定できる。

すなわち、実施形態１では、補正係数β（Ｒｄ）の値は、第１温度Ｔ１においてトランジスタＴＮの目標抵抗値Ｒｄが得られるときの基準電圧Ｖｇｓ０（Ｒｄ）に基づいて、第１温度Ｔ１と異なる第２温度Ｔ２において目標抵抗値Ｒｄが得られるときの値を示す。

特に、（手順１）及び（手順２）を実現するためには、第１温度Ｔ１で補正の効果が無くなるような補正電圧Ｖｃを生成する補正電圧生成部１５を有する電圧印加回路１は好適である。

ここで、図１３（ａ）及び図１３（ｂ）に示す抵抗値Ｒは、式（１５）及び式（１６）に基づくシミュレーション結果を示している。標準的な回路パラメータによるシミュレーションの条件は、μｎ＿Ｔ０・Ｃｏｘ＝１７０．０μＡ／Ｖ²、Ｗ＝０．６μｍ、Ｌ＝６０．０μｍ、αｔｈ＝－１．７ｍＶ／Ｋ、αμ＝－１．５、Ｖｔｈ＿Ｔ０＝０．７Ｖ、Ｔ０＝３００Ｋ、である。また、図１３（ａ）において、Ｔ＝Ｔ１＝３２０Ｋである。さらに、図１３（ｂ）において、Ｔ＝Ｔ２＝３１０Ｋである。

図１３（ａ）及び図１３（ｂ）において、Ｖｇｓ０（Ｒｄ）＝０．８３６８Ｖであり、β（Ｒｄ）＝－０．００１３０である。

図１３（ｃ）は、トランジスタＴＮの抵抗値Ｒの温度依存性に対する温度補正の効果を示すグラフである。曲線５０８は温度補正を実施しない場合を示し、曲線５０９は温度補正を実施した場合を示している。横軸は温度Ｔ［Ｋ］を示し、縦軸は抵抗値Ｒ［ＭΩ］を示す。温度補正を実施しない場合については、式（１５）の補正係数βをゼロ、基準電圧Ｖｇｓ０を（手順１）で求めたＶｇｓ０（Ｒｄ）である０．８３６８Ｖに設定して、式（１６）より抵抗値Ｒを算出し、曲線５０８をプロットした。曲線５０８から明らかなように、補正を実行しない場合は、抵抗値Ｒの温度依存性が強い。

一方、温度補正を実施する場合については、式（１５）の補正係数βを（手順２）で求めたβ（Ｒｄ）である－０．００１３０に設定して、式（１６）より抵抗値Ｒを算出し、曲線５０９をプロットした。曲線５０９から明らかなように、抵抗値Ｒは、略一定であり、値Ｒｄを示している。つまり、補正係数β（Ｒｄ）に基づく補正によって、トランジスタＴＮの抵抗値Ｒの温度依存性が強く抑制できている。

以上、図１１（ｂ）及び図１３（ｃ）を参照して説明したように、「Ｖｇｓ＞Ｖｔｈ」領域のうち非線形性の強い飽和領域（Ｖｄｓ＞Ｖｇｓ－Ｖｔｈ）において、補正係数β（Ｒｐ）又は補正係数β（Ｒｄ）に基づいて、ドレイン電流Ｉｄｓ及び抵抗値Ｒ（ＭＯＳ抵抗）の温度補正を適切に実行できることを確認できた。

すなわち、図１に示す電圧印加回路１は、トランジスタＴＮのゲート－ソース間に制御電圧Ｖｇｓ（＝Ｖｇｓ０＋β（Ｔ－Ｔ１））を印加して、トランジスタＴＮの飽和領域におけるドレイン－ソース間の抵抗値Ｒを制御する。その結果、トランジスタＴＮの抵抗値Ｒの温度依存性を強く抑制できる。

図１１（ｂ）及び図１３（ｃ）を参照して説明したように、非線形性の強い飽和領域でさえ、ドレイン電流Ｉｄｓ及び抵抗値Ｒ（ＭＯＳ抵抗）の温度補正を適切に実行できることを確認できた。従って、「Ｖｇｓ＞Ｖｔｈ」領域のうち線形性の高い線形領域（Ｖｄｓ＜Ｖｇｓ－Ｖｔｈ）であれば、ドレイン電流Ｉｄｓ及び抵抗値Ｒ（ＭＯＳ抵抗）の温度補正を、更に精度良く実行できる。この場合も、図１１（ａ）～図１３（ｃ）を参照して説明した手順と同様の手順によって、温度依存性のない抵抗値Ｒｐに対応する補正係数β（Ｒｐ）又は温度依存性のない目標抵抗値Ｒｄに対応する補正係数β（Ｒｄ）を決定する。

すなわち、図１に示す電圧印加回路１は、トランジスタＴＮのゲート－ソース間に制御電圧Ｖｇｓ（＝Ｖｇｓ０＋β（Ｔ－Ｔ１））を印加して、トランジスタＴＮの線形領域におけるドレイン－ソース間の抵抗値Ｒを制御することが好ましい。

以上、図１に示す電圧印加回路１は、トランジスタＴＮのゲート－ソース間に制御電圧Ｖｇｓを印加して、トランジスタＴＮの「Ｖｇｓ＞Ｖｔｈ」領域におけるドレイン－ソース間の抵抗値Ｒを制御する。

ここで、トランジスタＴＮのサブスレッショルド領域を使用すれば、トランジスタＴＮのサイズ（ゲート長Ｌ及びゲート幅Ｗ）を変更することなく、更に高い抵抗値Ｒを実現できる。サブスレッショルド領域は、ゲート－ソース電圧Ｖｇｓ（ゲート－ソース間の電圧）の大きさが閾値電圧Ｖｔｈの大きさ未満であるときのトランジスタＴＮの動作領域（Ｖｇｓ＜Ｖｔｈ）を示す。サブスレッショルド領域では、例えば、トランジスタＴＮのアスペクト比（Ｗ／Ｌ）が０．０１である場合に、数ＭΩ～数１０ＴΩの抵抗値Ｒを実現できる。サブスレッショルド領域は、「電界効果トランジスタの第２動作領域」の一例に相当する。

トランジスタＴＮのサブスレッショルド領域を使用する場合も、図１に示す電圧印加回路１の構成を採用できる。従って、電圧印加回路１は、トランジスタＴＮのゲート－ソース間に制御電圧Ｖｇｓ（＝Ｖｇｓ０＋β（Ｔ－Ｔ１））を印加して、トランジスタＴＮのサブスレッショルド領域におけるドレイン－ソース間の抵抗値Ｒを制御する。

サブスレッショルド領域では、ゲート－ソース電圧Ｖｇｓに対してドレイン電流Ｉｄｓが指数関数的に増加する。従って、ＭＯＳ抵抗としてのトランジスタＴＮの動作特性が、「Ｖｇｓ＞Ｖｔｈ」領域における飽和領域及び線形領域と異なる。

そこで、図１４（ａ）～図１６（ｂ）を参照して、サブスレッショルド領域においても、制御電圧Ｖｇｓが式（２）に示す線形関数によって補正可能な理由を説明する。

図１４（ａ）は、一般的なＮＭＯＳトランジスタのＩｄｓ－Ｖｇｓ特性を示す片対数グラフである。横軸は、ゲート－ソース電圧Ｖｇｓ［Ｖ］を示し、縦軸は、対数目盛でのドレイン電流Ｉｄｓ［μＡ］を示す。図１４（ａ）に示すように、「Ｖｇｓ＜Ｖｔｈ」で示される領域がサブスレッショルド領域である。そして、サブスレッショルド領域では、ドレイン電流Ｉｄｓの対数ｌｏｇ₁₀Ｉｄｓが、ゲート－ソース電圧Ｖｇｓに比例する。

図１４（ｂ）は、一般的なＮＭＯＳトランジスタのサブスレッショルド領域におけるＩｄｓ－Ｖｄｓ特性を示すグラフである。横軸は、ドレイン－ソース電圧Ｖｄｓ［Ｖ］を示し、縦軸は、ドレイン電流Ｉｄｓ［ｆＡ］を示す。図１４（ｂ）では、Ｖｇｓ＝０．２０Ｖ、０．２５Ｖ、０．３０Ｖでのドレイン電流Ｉｄｓが示される。

サブスレッショルド領域のドレイン電流Ｉｄｓは、式（１７）によって示される。式（１７）のＶｔは熱電圧と呼ばれ、式（１８）によって示される。式（１８）において、ｋは、ボルツマン定数であり、ｑは、電気素量である。また、式（１７）のηは、式（１９）によって示される。式（１９）のＣｄは、空乏層容量である。図１４（ａ）は、式（１７）によるシミュレーション結果を示す。式（１７）から理解できるように、トランジスタＴＮのドレイン電流Ｉｄｓはゲート－ソース電圧Ｖｇｓの増加に対して指数関数に従い増加する。したがって、図１４（ａ）に示すように、サブスレッショルド領域では、ドレイン電流Ｉｄｓの対数が、ゲート－ソース電圧Ｖｇｓに比例する。

…（１７）

Ｖｔ＝ｋＴ／ｑ …（１８）

η＝１＋（Ｃｄ／Ｃｏｘ） …（１９）

サブスレッショルド領域においては、Ｉｄｓ－Ｖｄｓ特性を線形近似可能な範囲は、Ｖｄｓ＜数１０ｍＶと狭いため、一例として、ＮＭＯＳトランジスタを、高抵抗値を有する非線形なＭＯＳ抵抗として利用する。具体的には、Ｖｄｓ＝０での式（１７）に基づく接線方程式から、ドレイン電流Ｉｄｓは、式（２０）に示すように線形近似できる。図１４（ｂ）の破線で示す直線は、Ｖｇｓ＝０．２０Ｖ、０．２５Ｖ、０．３０Ｖでの式（２０）による標準的な回路パラメータを使用したシミュレーション結果を示す。図１４（ｂ）の例では、Ｖｄｓ＜数１０ｍＶの範囲において線形近似できることが分かる。Ｖｇｓが小さいほど、図１４（ｂ）の破線で示す直線の傾きも小さくなる。Ｖｄｓ＜数１０ｍＶの範囲でのＩｄｓ－Ｖｄｓ特性は、「Ｖｇｓ＞Ｖｔｈ」領域における線形領域に相当する。

…（２０）

一方、Ｖｄｓが大きくなるとトランジスタＴＮのドレイン電流Ｉｄｓは一定値に飽和する。図１４（ｂ）の例では、Ｖｄｓ＞１００ｍＶの範囲において、ドレイン電流Ｉｄｓが一定値に飽和していることが分かる。Ｖｄｓ＞１００ｍＶの範囲でのＩｄｓ－Ｖｄｓ特性は、「Ｖｇｓ＞Ｖｔｈ」領域における飽和領域に相当する。

すなわち、サブスレッショルド領域（Ｖｇｓ＜Ｖｔｈ）でのトランジスタＴＮのドレイン電流Ｉｄｓを示した式（１７）は、「Ｖｇｓ＞Ｖｔｈ」領域において線形領域でのトランジスタＴＮのドレイン電流Ｉｄｓを示した式（４）と飽和領域でのトランジスタＴＮのドレイン電流Ｉｄｓを示した式（３）との双方の特性を一つの式で表現している。サブスレッショルド領域においても、トランジスタＴＮの抵抗値Ｒは、式（２１）によって示される。

Ｒ＝Ｖｄｓ／Ｉｄｓ …（２１）

式（１７）から理解できるように、ゲート－ソース電圧Ｖｇｓによりドレイン電流Ｉｄｓを指数関数的に制御できる。Ｖｇｓによってドレイン電流Ｉｄｓを制御できることは、ＶｇｓによってＮＭＯＳトランジスタの抵抗値Ｒを制御できることと同義である。なぜなら、式（２１）のように、Ｒ＝Ｖｄｓ／Ｉｄｓだからである。

そこで、一般的なＮＭＯＳトランジスタのサブスレッショルド領域におけるゲート－ソース電圧Ｖｇｓとドレイン電流Ｉｄｓ及び抵抗値Ｒとの関係を図１５に示す。図１５は式（１７）に基づく、標準的な回路パラメータを使用したシミュレーション結果である。図１５（ａ）～図１５（ｃ）の横軸は、ゲート－ソース電圧Ｖｇｓ［Ｖ］を示す。図１５（ａ）の縦軸は、ドレイン電流Ｉｄｓ［ｆＡ］を示す。図１５（ｂ）の縦軸は、図１５（ａ）の縦軸を対数目盛にした片対数グラフのドレイン電流Ｉｄｓ［Ａ］を示す。図１５（ｃ）は、図１５（ａ）のドレイン電流Ｉｄｓのグラフを、式（２１）により抵抗値Ｒに変換したもので、縦軸は抵抗値Ｒ［ＴΩ］を示す。このとき、Ｖｄｓは０．１Ｖとした。

図１５（ａ）に示すように、サブスレッショルド領域において、ドレイン電流Ｉｄｓは、ゲート－ソース電圧Ｖｇｓに対して指数関数的に増加する。従って、図１５（ｂ）に示すように、サブスレッショルド領域において、ドレイン電流Ｉｄｓの対数ｌｏｇ₁₀Ｉｄｓが、ゲート－ソース電圧Ｖｇｓに比例する。また、図１５（ｃ）に示すように、サブスレッショルド領域では、一例として、テラ（Ｔ）Ω以上の高抵抗値Ｒ（＝Ｖｄｓ／Ｉｄｓ）を実現可能である。

一方、サブスレッショルド領域においても、ＮＭＯＳトランジスタの閾値電圧Ｖｔｈ及び電子移動度μｎには温度依存性がある。温度依存性を考慮した電子移動度μｎは、式（８）によって示される。また、式（８）及び式（１７）に基づいて、サブスレッショルド領域において、電子移動度μｎと閾値電圧Ｖｔｈとの双方の温度依存性を反映したドレイン電流Ｉｄｓは、式（２２）によって示される。閾値電圧Ｖｔｈの温度依存性は、式（２２）のＶｔ（＝ｑ／ｋＴ）に含まれる。

…（２２）

図１６（ａ）は、式（２２）によるＮＭＯＳトランジスタのサブスレッショルド領域におけるドレイン電流Ｉｄｓの温度依存性を示すグラフである。横軸は、温度［Ｋ］を示し、縦軸は、ドレイン電流Ｉｄｓ［ｆＡ］を示す。図１６（ｂ）は、図１６（ａ）の縦軸を対数目盛にした片対数グラフで、横軸は、温度［Ｋ］を示し、縦軸は、対数目盛でのドレイン電流Ｉｄｓ［Ａ］を示す。図１６（ａ）及び図１６（ｂ）は、標準的な回路パラメータを使用したシミュレーション結果を示している。

図１６（ａ）に示すように、電子移動度μｎと閾値電圧Ｖｔｈとの双方の温度依存性を反映したドレイン電流Ｉｄｓは、温度Ｔの上昇にともなって指数関数的に増加する。従って、図１６（ｂ）に示すように、ドレイン電流Ｉｄｓの対数ｌｏｇ₁₀Ｉｄｓが、温度Ｔに略比例する。

一方、図１５（ａ）に示すように、ドレイン電流Ｉｄｓは、ゲート－ソース電圧Ｖｇｓの増加にともなって指数関数的に増加する。従って、図１５（ｂ）に示すように、ドレイン電流Ｉｄｓの対数ｌｏｇ₁₀Ｉｄｓが、ゲート－ソース電圧Ｖｇｓに比例する。

そこで、温度上昇にともなって指数関数的に増加するドレイン電流Ｉｄｓに応じてゲート－ソース電圧Ｖｇｓを線形に下げて、ドレイン電流Ｉｄｓを指数関数的に減少させることで、ドレイン電流Ｉｄｓの温度依存性を抑制できる。その結果、サブスレッショルド領域において、ＭＯＳ抵抗としてのＮＭＯＳトランジスタの温度依存性を補正できる。

以上より、サブスレッショルド領域において、トランジスタＴＮのゲート－ソース間に印加する制御電圧Ｖｇｓが式（２）に示す線形関数（補正電圧Ｖｃ）によって補正可能である。この場合も、図１１（ａ）～図１３（ｃ）を参照して説明した手順と同様の手順によって、温度依存性のない抵抗値Ｒｐに対応する補正係数β（Ｒｐ）又は温度依存性のない目標抵抗値Ｒｄに対応する補正係数β（Ｒｄ）を決定する。

なお、図１４（ａ）～図１６（ｂ）における標準的な回路パラメータを使用したシミュレーションの条件は、μｎ・Ｃｏｘ＝１７０．０μＡ／Ｖ²、μｎ＿Ｔ０・Ｃｏｘ＝１７０．０μＡ／Ｖ²、Ｗ＝０．６μｍ、Ｌ＝６０．０μｍ、η＝１／０．７、αμ＝－１．５、η＝１／０．７、ｋ＝１．３８１×１０^-23Ｊ／Ｋ、ｑ＝１．６０２×１０^-19Ｃ、Ｖｔｈ＝０．７Ｖ、Ｔ０＝３００Ｋ、である。なお、図１４（ａ）～図１５（ｃ）では、Ｔ＝３１０Ｋ、である。

ここで、トランジスタＴＮの温度依存性を補正するための補正係数βを式（２２）に反映すると、サブスレッショルド領域において、トランジスタＴＮのドレイン電流Ｉｄｓは、式（２３）によって表される。

…（２３）

次に、図１７（ａ）～図１７（ｃ）を参照して、サブスレッショルド領域における補正係数βの決定方法の一例を説明する。図１７（ａ）は、第１温度Ｔ１（＝３２０Ｋ）での基準電圧Ｖｇｓ０とトランジスタＴＮの抵抗値Ｒとの関係を示すグラフである。図１７（ｂ）は、第２温度Ｔ２（＝３１０Ｋ）での補正係数βとトランジスタＴＮの抵抗値Ｒとの関係を示すグラフである。図１７（ａ）において、横軸は電圧値［Ｖ］を示す。図１７（ｂ）において、横軸は補正係数βを示す。図１７（ａ）及び図１７（ｂ）において、縦軸は抵抗値Ｒ［ＴΩ］を示す。下記に示す（手順１）及び（手順２）によって補正係数βが決定される。

（手順１）図１７（ａ）に示すように、補正電圧Ｖｃがゼロになる第１温度Ｔ１において、基準電圧Ｖｇｓ０の電圧値を変更しながら、抵抗デバイス１００の抵抗値Ｒを計測して、抵抗値Ｒが目標抵抗値Ｒｄ（図１７（ａ）の例では１０ＴΩ）を示すときの基準電圧Ｖｇｓ０（Ｒｄ）を決定する。なお、第１温度Ｔ１では、補正電圧Ｖｃがゼロであるため、補正係数βは任意の値でよい。

（手順２）図１７（ｂ）に示すように、抵抗デバイス１００において基準電圧Ｖｇｓ０を（手順１）で決定した基準電圧Ｖｇｓ０（Ｒｄ）に設定する。次に、第２温度Ｔ２において、補正係数βの値を変更しながら、抵抗値Ｒを計測して、抵抗値Ｒが目標抵抗値Ｒｄ（図１７（ｂ）の例では１０ＴΩ）を示すときの補正係数β（Ｒｄ）を決定する。

ここで、図１７（ａ）及び図１７（ｂ）に示す抵抗値Ｒは、式（２１）及び式（２３）に基づくシミュレーション結果を示している。標準的な回路パラメータを使用したシミュレーションの条件は、μｎ＿Ｔ０・Ｃｏｘ＝１７０．０μＡ／Ｖ²、Ｗ＝０．６μｍ、Ｌ＝６０．０μｍ、αμ＝－１．５、η＝１／０．７、ｋ＝１．３８１×１０^-23Ｊ／Ｋ、ｑ＝１．６０２×１０^-19Ｃ、Ｖｔｈ＝０．７Ｖ、Ｔ０＝３００Ｋ、である。また、図１７（ａ）において、Ｔ＝Ｔ１＝３２０Ｋである。さらに、図１７（ｂ）において、Ｔ＝Ｔ２＝３１０Ｋ、である。

図１７（ａ）及び図１７（ｂ）において、Ｖｇｓ０（Ｒｄ）＝０．２７４６Ｖであり、β（Ｒｄ）＝－０．００１３８である。

図１７（ｃ）は、トランジスタＴＮの抵抗値Ｒの温度依存性に対する温度補正の効果を示すグラフである。曲線５１０は温度補正を実施しない場合を示し、曲線５１１は温度補正を実施した場合を示している。横軸は温度Ｔ［Ｋ］を示し、縦軸は抵抗値Ｒ［ＴΩ］を示す。温度補正を実施しない場合については、式（２３）の補正係数βをゼロ、基準電圧Ｖｇｓ０を（手順１）で求めたＶｇｓ０（Ｒｄ）である０．２７４６Ｖに設定して、式（２１）より抵抗値Ｒを算出し、曲線５１０をプロットした。曲線５１０から明らかなように、補正を実行しない場合は、抵抗値Ｒの温度依存性が強い。

一方、温度補正を実施する場合については、式（２３）の補正係数βを（手順２）で求めたβ（Ｒｄ）である－０．００１３８に設定して、式（２３）より抵抗値Ｒを算出し、曲線５１１をプロットした。曲線５１１から明らかなように、抵抗値Ｒは、略一定であり、値Ｒｄを示している。つまり、補正係数β（Ｒｄ）に基づく補正によって、トランジスタＴＮの抵抗値Ｒの温度依存性が強く抑制できている。

以上、図１７（ｃ）を参照して説明したように、サブスレッショルド領域（Ｖｇｓ＜Ｖｔｈ）において、補正係数β（Ｒｄ）に基づいて、ドレイン電流Ｉｄｓ及び抵抗値Ｒ（ＭＯＳ抵抗）の温度補正を適切に実行できることを確認できた。すなわち、ゲート－ソース電圧については、Ｖｇｓ＜Ｖｔｈ（サブスレッショルド領域）及びＶｇｓ＞Ｖｔｈ（「Ｖｇｓ＞Ｖｔｈ」領域）の全範囲において温度補正が実施できる。加えて、ドレイン－ソース電圧についても、トランジスタＴＮのドレイン電流Ｉｄｓが線形近似できる領域（線形領域）から、一定値に飽和する領域（飽和領域）の全範囲において、温度補正が実施できる。

次に、図１８（ａ）及び図１８（ｂ）を参照して、基準電圧Ｖｇｓ０及び補正係数βを決定するときのトランジスタＴＮの抵抗値Ｒ（例えば、図１１（ａ）、図１２（ｂ）、図１３（ａ）、図１３（ｂ）、図１７（ａ）、図１７（ｂ））の計測方法の一例を説明する。なお、図１８（ａ）及び図１８（ｂ）では、図面の簡略化のために、温度検出部１３を省略している。

図１８（ａ）は、実施形態１に係るトランジスタＴＮの抵抗値Ｒの計測方法の第１例を説明するための図である。図１８（ａ）に示すように、抵抗デバイス１００は、電子回路装置２００に搭載されている。電子回路装置２００は、例えば、集積回路装置である。

電子回路装置２００は、抵抗デバイス１００と、スイッチＳＷ１～スイッチＳＷ４と、電子回路３と、モニタ端子Ｍｔ１と、モニタ端子Ｍｔ２とを含む。抵抗デバイス１００のトランジスタＴＮは、スイッチＳＷ３、ＳＷ４を介して電子回路３に接続される。

スイッチＳＷ１とスイッチＳＷ３とは、モニタ端子Ｍｔ１と電子回路３との間に直列に接続される。スイッチＳＷ１とスイッチＳＷ３との間のノードＮ１に、抵抗デバイス１００のトランジスタＴＮの一方端（ドレイン端子）が接続される。スイッチＳＷ２とスイッチＳＷ４とは、モニタ端子Ｍｔ２と電子回路３との間に直列に接続される。スイッチＳＷ２とスイッチＳＷ４との間のノードＮ２に、抵抗デバイス１００のトランジスタＴＮの他方端（ソース端子）が接続される。

トランジスタＴＮの抵抗値Ｒを計測し、基準電圧Ｖｇｓ０及び補正係数βを決定するときは、スイッチＳＷ１、ＳＷ２は、トランジスタＴＮをモニタ端子Ｍｔ１、Ｍｔ２に接続する。また、スイッチＳＷ３、ＳＷ４は、トランジスタＴＮを電子回路３から切り離す。

電子回路装置２００を単体で動作させるときには、決定した基準電圧Ｖｇｓ０及び補正係数βを制御電圧印加部９に設定して、スイッチＳＷ１、ＳＷ２は、モニタ端子Ｍｔ１、Ｍｔ２から、トランジスタＴＮ及び電子回路３を切り離す。さらに、スイッチＳＷ３、ＳＷ４は、トランジスタＴＮを電子回路３に接続する。

計測システムＳＹＳは、トランジスタＴＮの抵抗値Ｒの計測と計測データの処理とを行う。計測システムＳＹＳは、コンピューター３００と、計測器４００とを含む。

計測器４００は、モニタ端子Ｍｔ１、Ｍｔ２に接続される。そして、計測器４００は、モニタ端子Ｍｔ１、Ｍｔ２を介して、トランジスタＴＮによる抵抗の両端に電圧Ｖｄｓを印加し、抵抗に流れる電流Ｉｄｓを計測することで、トランジスタＴＮの抵抗値Ｒを計測する。

コンピューター３００は、制御電圧印加部９の基準電圧生成部１１に基準電圧Ｖｇｓ０の電圧値を設定する。また、コンピューター３００は、目標抵抗値Ｒｄに対する基準電圧Ｖｇｓ０（Ｒｄ）を探索するときには、基準電圧生成部１１に設定する基準電圧Ｖｇｓ０の電圧値を変更する。

コンピューター３００は、制御電圧印加部９の補正電圧生成部１５に対して補正係数βの値を設定する。また、コンピューター３００は、目標抵抗値Ｒｄに対する補正係数β（Ｒｄ）を探索するときには、補正電圧生成部１５に設定する補正係数βの値を変更する。

コンピューター３００は、計測器４００を制御する。そして、コンピューター３００は、計測器４００から、トランジスタＴＮの抵抗値Ｒを示す計測データを取得する。さらに、コンピューター３００は、計測データを処理して、目標抵抗値Ｒｄに対する基準電圧Ｖｇｓ０（Ｒｄ）及び補正係数β（Ｒｄ）を決定する。

以上、図１８（ａ）を参照して説明したように、計測方法の第１例では、トランジスタＴＮがモニタ端子Ｍｔ１、Ｍｔ２に接続されて、トランジスタＴＮの抵抗値Ｒが直接計測される。従って、精度良く抵抗値Ｒを計測できる。特に、計測方法の第１例は、トランジスタＴＮにモニタ端子Ｍｔ１、Ｍｔ２を接続することと、スイッチＳＷ３、ＳＷ４をトランジスタＴＮと電子回路３との間に接続することとが、トランジスタＴＮの特性及び電子回路３の動作に影響しない場合には、有効である。

図１８（ｂ）は、実施形態１に係るトランジスタＴＮの抵抗値Ｒの計測方法の第２例を説明するための図である。以下、第２例が第１例と異なる点を主に説明する。

図１８（ｂ）に示すように、抵抗デバイス１００は、電子回路装置２００Ａに搭載されている。電子回路装置２００Ａは、例えば、集積回路装置である。

電子回路装置２００Ａは、抵抗デバイス１００と、電子回路３と、モニタ端子Ｍｔ１と、モニタ端子Ｍｔ２と、電圧制御電圧源１９ｘと、トランジスタＴＮＤとを含む。

トランジスタＴＮＤの構成は、トランジスタＴＮの構成と同一である。トランジスタＴＮＤは、トランジスタＴＮに近接して配置される。第２例では、トランジスタＴＮと同一構成のトランジスタＴＮＤの抵抗値（以下、「抵抗値Ｒｘ」と記載する。）を計測して、抵抗値Ｒｘが、トランジスタＴＮの抵抗値Ｒであると推定する。

トランジスタＴＮＤの一方端子（ドレイン端子）は、モニタ端子Ｍｔ１に接続され、他方端子（ソース端子）は、モニタ端子Ｍｔ２に接続される。一方、トランジスタＴＮは、電子回路３に接続される。

電圧制御電圧源１９ｘの構成は、電圧制御電圧源１９の構成と同一である。電圧制御電圧源１９ｘは、制御電圧印加部９に接続される。従って、電圧制御電圧源１９ｘは、制御電圧Ｖｇｓａに基づいて、電圧制御電圧源１９が生成する制御電圧Ｖｇｓと同じ電圧値を有する制御電圧（以下、「計測用制御電圧Ｖｇｓｘ」と記載する。）を生成して、計測用制御電圧Ｖｇｓｘを、トランジスタＴＮＤのゲート－ソース間に印加する。

計測器４００は、モニタ端子Ｍｔ１、Ｍｔ２を介してトランジスタＴＮＤによる抵抗の両端に電圧Ｖｄｓを印加し、抵抗に流れるドレイン電流を計測することで、トランジスタＴＮＤの抵抗値Ｒｘを計測する。そして、コンピューター３００は、計測器４００から、トランジスタＴＮＤの抵抗値Ｒｘを示す計測データを取得する。さらに、コンピューター３００は、計測データを処理して、目標抵抗値Ｒｄに対する基準電圧Ｖｇｓ０（Ｒｄ）及び補正係数β（Ｒｄ）を決定する。つまり、コンピューター３００は、トランジスタＴＮＤの抵抗値ＲｘがトランジスタＴＮの抵抗値Ｒであると推定して、基準電圧Ｖｇｓ０（Ｒｄ）及び補正係数β（Ｒｄ）を決定する。

以上、図１８（ｂ）を参照して説明したように、計測方法の第２例では、電子回路３に接続されるトランジスタＴＮと同一構成のトランジスタＴＮＤの抵抗値Ｒｘを計測することで、トランジスタＴＮの抵抗値Ｒを間接的に計測している。従って、モニタ端子Ｍｔ１、Ｍｔ２がトランジスタＴＮの特性及び電子回路３の動作に影響を与えることを防止できる。

特に、計測方法の第２例では、トランジスタＴＮＤを、可能な限りトランジスタＴＮに近接して配置することが好ましい。トランジスタＴＮＤとトランジスタＴＮとの間の特性のバラツキを抑制できて、抵抗値Ｒｘと抵抗値Ｒとの一致度が更に向上するからである。

ここで、図１８（ａ）及び図１８（ｂ）において、電子回路３の構成は、電子回路３にトランジスタＴＮが接続される限りにおいては、特に限定されない。電子回路３は、例えば、トランジスタとダイオードとキャパシタとインダクタと抵抗とのうちの少なくとも１つを含んでいてもよい。

ここまで、抵抗デバイス１００のトランジスタＴＮの抵抗値Ｒの温度補正を行うために、一例として、対象となるトランジスタＴＮの抵抗値Ｒを計測する手法を説明した。ただし、抵抗値Ｒ以外の物理量でもトランジスタＴＮの抵抗値Ｒの温度補正は可能である。換言すれば、温度補正を行う抵抗デバイス１００を含む電子回路から計測可能な物理量（以下、「物理量Ｇ」と記載する）を使用することで、温度補正のための基準電圧Ｖｇｓ０及び補正係数βを決定することが可能である。以下、電子回路から計測可能な物理量Ｇを、「電子回路の物理量Ｇ」と記載する場合がある。

図１９（ａ）を参照して、抵抗デバイス１００を含む電子回路から計測可能な物理量Ｇを使用して、基準電圧Ｖｇｓ０及び補正係数βを決定して、温度補正を実施できることを説明する。図１９（ａ）は、抵抗デバイス１００を備える電子回路装置２００Ｂを示す図である。なお、図１９（ａ）では、図面の簡略化のために、温度検出部１３を省略している。

図１９（ａ）に示すように、電子回路装置２００Ｂは、電子回路３Ｂと、抵抗デバイス１００とを含む。抵抗デバイス１００のトランジスタＴＮ（ＭＯＳ抵抗ＭＲ）が、電子回路３Ｂの回路要素として電子回路３Ｂに内蔵される。電子回路３Ｂの入力端子Ｉｎ及び出力端子Ｏｕｔが、それぞれ、電子回路装置２００Ｂの端子Ｍｔ１及び端子Ｍｔ２に接続される。ここで、図１９（ａ）では、電子回路３Ｂの入力端子Ｉｎ及び出力端子Ｏｕｔ、並びに、電子回路装置２００Ｂの端子Ｍｔ１及び端子Ｍｔ２が、それぞれ１端子ずつ図示されているが、端子数の制限は特に無く、電子回路３Ｂの物理量Ｇを計測するために必要な数の端子で、計測器４００と電子回路３Ｂとを接続してもよい。

計測システムＳＹＳは、コンピューター３００と、計測器４００とを含む。計測器４００は、端子Ｍｔ１及び端子Ｍｔ２を介して、電子回路３Ｂの入力端子Ｉｎと出力端子Ｏｕｔとに接続され、電子回路３Ｂの物理量Ｇを計測する。コンピューター３００は、計測器４００を制御し、計測器４００からの計測データを取得する。

抵抗デバイス１００のトランジスタＴＮ（ＭＯＳ抵抗ＭＲ）を含む電子回路３Ｂから計測器４００によって計測可能な物理量Ｇは、式（２４）のように、トランジスタＴＮの抵抗値Ｒの関数として一般化して表現できる。具体的には、抵抗値Ｒは、温度Ｔ、基準電圧Ｖｇｓ０、及び、補正係数βの関数として一般化して表現できる。従って、抵抗値Ｒの関数として表現される物理量Ｇもまた、温度Ｔ、基準電圧Ｖｇｓ０、及び、補正係数βの関数として一般化して表現できる。

Ｇ＝Ｇ（Ｒ）＝Ｇ（Ｒ（Ｔ，Ｖｇｓ０，β））
…（２４）

抵抗デバイス１００におけるトランジスタＴＮの抵抗値Ｒの温度補正の実施によって、式（２４）で示される、トランジスタＴＮの抵抗値Ｒの関数である物理量Ｇの温度依存性も補正される。例えば、電子回路３Ｂにおいて、抵抗デバイス１００のトランジスタＴＮの温度依存性が支配的であり、電子回路３Ｂを構成する他の回路要素の温度依存性が十分無視できる場合、トランジスタＴＮの抵抗値Ｒの温度補正が適切に実施されれば、式（２４）で示される、トランジスタＴＮの抵抗値Ｒの関数である物理量Ｇの温度依存性も効果的に補正される。

このとき、電子回路３Ｂから計測可能な物理量Ｇと、電子回路３Ｂに含まれる抵抗デバイス１００のトランジスタＴＮの抵抗値Ｒの補正係数βとの関係を一般化したグラフを図１９（ｂ）に示す。曲線Ｇ９１は、トランジスタＴＮの補正電圧Ｖｃがゼロになる第１温度Ｔ１における補正係数βに対する物理量Ｇ、すなわちＧ－β曲線を示す。ここで、第１温度Ｔ１と異なる２つの第２温度Ｔ２を導入する。２つの第２温度Ｔ２の一方を第２温度Ｔ２１と記載し、２つの第２温度Ｔ２の他方を第２温度Ｔ２２と記載する。第２温度Ｔ２１と第２温度Ｔ２２とは異なる。曲線Ｇ９２および曲線Ｇ９３は、第２温度Ｔ２１および第２温度Ｔ２２におけるＧ－β曲線をそれぞれ示す。このように、Ｇ－β曲線は、物理量Ｇと補正係数βとの関係を示す。

電子回路３Ｂにおいて、例えば、温度依存性を有する回路要素が抵抗デバイス１００のトランジスタＴＮのみである場合、トランジスタＴＮの抵抗値Ｒの温度依存性が適切に補正されると、電子回路３Ｂの物理量Ｇの温度依存性も無くなる。すなわち、トランジスタＴＮの抵抗値Ｒの温度依存性が適切に補正されると、図１９（ｂ）において、補正電圧Ｖｃがゼロの第１温度Ｔ１での物理量Ｇと、第２温度Ｔ２１での物理量Ｇとが一致するだけでなく、補正電圧Ｖｃがゼロの第１温度Ｔ１での物理量Ｇと、第２温度Ｔ２２での物理量Ｇとが一致する。換言すると、第１温度Ｔ１における曲線Ｇ９１と第２温度Ｔ２１における曲線Ｇ９２との交点と、第１温度Ｔ１における曲線Ｇ９１と第２温度Ｔ２２における曲線Ｇ９３との交点とが、交点Ｐで一致する。さらに換言すると、第１温度Ｔ１における曲線Ｇ９１と、第１温度Ｔ１とは異なる任意の温度における任意のＧ－β曲線との交点は、一点である交点Ｐで一致する。さらに換言すると、第１温度Ｔ１における曲線Ｇ９１と、第１温度Ｔ１と異なる２以上の任意の温度にそれぞれ対応する２以上のＧ－β曲線とは、一点である交点Ｐで交差する。従って、補正電圧Ｖｃがゼロの第１温度Ｔ１における曲線Ｇ９１と、第１温度Ｔ１と異なる１つの温度（例えば、第２温度Ｔ２１）におけるＧ－β曲線（例えば、曲線Ｇ９２）との交点Ｐから、温度依存性が無い物理量Ｇｄ及び補正係数β（Ｇｄ）が一意に決まる。

また、図１９（ｂ）に示すように、第１温度Ｔ１では補正電圧Ｖｃがゼロになるため、トランジスタＴＮの抵抗値Ｒは補正係数βによらず略一定となり、式（２４）で示される電子回路３Ｂの物理量Ｇも略一定となる。したがって、第１温度Ｔ１において目標物理量Ｇｄとなる基準電圧Ｖｇｓ０（Ｇｄ）を探索し、抵抗デバイス１００の基準電圧Ｖｇｓ０をＶｇｓ０（Ｇｄ）に設定し、第１温度Ｔ１とは異なる第２温度Ｔ２において目標物理量Ｇｄに対する補正係数β（Ｇｄ）を探索することで、一意に基準電圧Ｖｇｓ０及び補正係数βを決定できる。

すなわち、図１１～図１３、及び図１７を参照して説明した、基準電圧Ｖｇｓ０及び補正係数βの決定方法において、抵抗デバイス１００のトランジスタＴＮの「抵抗値Ｒ」を、抵抗デバイス１００が含まれる電子回路３Ｂの「物理量Ｇ」と読み替え、さらに、「目標抵抗値Ｒｄ」を「目標物理量Ｇｄ」と読み替えて、「物理量Ｇ」の場合でも、「抵抗値Ｒ」の場合と同様の手順により基準電圧Ｖｇｓ０及び補正係数βを決定できる。その他、図１１～図１３、及び図１７を参照して説明した、基準電圧Ｖｇｓ０及び補正係数βの決定方法において、「抵抗値」を「物理量」と読み替え、「Ｒ－β曲線」を「Ｇ－β曲線」と読み替える。

抵抗デバイス１００のトランジスタＴＮとは異なる、電子回路３Ｂを構成する他の回路要素に温度依存性がある場合は、図１９（ｂ）において、曲線Ｇ９１、Ｇ９２及びＧ９３が１点Ｐでは交わらない。つまり、複数の交点が存在する。例えば、曲線Ｇ９１と曲線Ｇ９２との交点、曲線Ｇ９１と曲線Ｇ９３との交点、及び、曲線Ｇ９２と曲線Ｇ９３との交点が存在する。換言すれば、任意の異なる２つの温度でのＧ－β曲線の交点が複数存在する。しかし、他の回路要素の温度依存性が抵抗デバイス１００のトランジスタＴＮの温度依存性に比べて十分に小さい場合は、任意の異なる２つの温度でのＧ－β曲線の複数の交点が近い値を取る。従って、例えば、複数の交点からそれぞれ決定した複数の補正係数βの平均値又は中央値を最終的な補正係数βに決定することにより、補正係数βを適切に決定することで、電子回路３Ｂの物理量Ｇの温度依存性を抑制できる。

なお、補正係数β（Ｇｄ）の値は、第１温度Ｔ１においてトランジスタＴＮに関する目標物理量Ｇｄが得られるときの基準電圧Ｖｇｓ０（Ｇｄ）に基づいて、第１温度Ｔ１と異なる第２温度Ｔ２において目標物理量Ｇｄが得られるときの値を示す。

ここで、図１９（ａ）に示す、抵抗デバイス１００のトランジスタＴＮを含む電子回路３Ｂの温度補正方法の具体的な例を、ＲＣフィルタ回路を使用して説明する。図２０（ａ）は、実施形態１に係るＲＣ積分フィルタ１１０Ａを示す回路図である。図２０（ｂ）は、実施形態１に係るＲＣ微分フィルタ１１０Ｂを示す回路図である。ＲＣ積分フィルタ１１０Ａ及びＲＣ微分フィルタ１１０Ｂの各々は、ＲＣフィルタ回路の一例である。以下、ＲＣ積分フィルタ１１０Ａ及びＲＣ微分フィルタ１１０Ｂを総称して、「ＲＣフィルタ回路１１０Ｘ」と記載する場合がある。

図２０（ａ）及び図２０（ｂ）に示すように、ＲＣフィルタ回路１１０Ｘは、抵抗値Ｒの抵抗素子Ｒと、容量値ＣのキャパシタＣとを含み、基本的な電子回路の一つである。ＲＣフィルタ回路１１０Ｘは、入力端子Ｉｎ及び出力端子Ｏｕｔを有する。なお、入力端子Ｉｎに入力される電圧を「入力電圧Ｉｎ」と記載し、出力端子Ｏｕｔから出力される電圧を「出力電圧Ｏｕｔ」と記載する場合がある。

図１９（ａ）の電子回路３Ｂの具体的な回路例が、図２０（ａ）のＲＣ積分フィルタ１１０Ａ、又は、図２０（ｂ）のＲＣ微分フィルタ１１０Ｂである。換言すれば、ＲＣ積分フィルタ１１０Ａ及びＲＣ微分フィルタ１１０Ｂの各々の入力端子Ｉｎ及び出力端子Ｏｕｔが、図１９（ａ）の電子回路３Ｂの入力端子Ｉｎ及び出力端子Ｏｕｔにそれぞれ対応する。また、ＲＣ積分フィルタ１１０Ａ及びＲＣ微分フィルタ１１０Ｂの各々の抵抗素子Ｒが、図１９（ａ）の抵抗デバイス１００のトランジスタＴＮ（ＭＯＳ抵抗ＭＲ）に相当する。

図２０（ａ）及び図２０（ｂ）に示すＲＣフィルタ回路１１０Ｘの基本的な特性を示す物理量に、遮断周波数ｆｃ［Ｈｚ］がある。図２０（ａ）に示すＲＣ積分フィルタ１１０Ａでは、入力端子Ｉｎに印加される正弦波の電圧信号の周波数を増やしていくと、周波数が遮断周波数ｆｃを超えたところで、回路の利得（＝出力電圧Ｏｕｔの振幅／入力電圧Ｉｎの振幅）が減少する。理論的には、遮断周波数ｆｃでの回路の利得は、遮断周波数ｆｃよりも十分低い周波数の正弦波が入力されたときに比べて３ｄＢ低下し、高域遮断周波数と呼ばれる。図２０（ｂ）に示すＲＣ微分フィルタ１１０Ｂでは、入力端子Ｉｎに印加される正弦波の電圧信号の周波数を減らしていくと、周波数が遮断周波数ｆｃを下回ったところで、回路の利得が減少する。理論的には、遮断周波数ｆｃでの回路の利得は、遮断周波数ｆｃよりも十分高い周波数の正弦波が入力されたときに比べて３ｄＢ低下し、低域遮断周波数と呼ばれる。

遮断周波数ｆｃは、ＲＣ積分フィルタ１１０ＡとＲＣ微分フィルタ１１０Ｂとで共通しており、式（２５）のように抵抗値Ｒと容量値Ｃとで表される。ＲＣフィルタ回路１１０Ｘの抵抗素子ＲをトランジスタＴＮによるＭＯＳ抵抗で構成し、ＲＣフィルタ回路１１０ＸのキャパシタＣを一般的な並行平板容量で構成する場合、キャパシタＣの温度依存性は、ＭＯＳ抵抗に比べ、十分低い。したがって、温度依存性に関しては、遮断周波数ｆｃは温度依存性の高い抵抗値Ｒの関数として表せる。換言すれば、式（２５）から理解できるように、遮断周波数ｆｃは抵抗値Ｒの逆数（＝１／Ｒ）で表され、１／Ｒが温度依存性の十分低い定数１／（２πＣ）倍される。

ｆｃ＝１／（２πＲＣ）＝ｆｃ（Ｒ（Ｔ，Ｖｇｓ０，β）） …（２５）

ＲＣフィルタ回路１１０Ｘの遮断周波数ｆｃを表す式（２５）は、電子回路３Ｂから計測可能な物理量Ｇを一般化した式（２４）と同様に、温度Ｔ、基準電圧Ｖｇｓ０、及び、補正係数βの関数で表せる。従って、式（２４）と図１９（ａ）を参照した説明における、電子回路３Ｂから計測可能な物理量Ｇと、ＲＣフィルタ回路１１０Ｘの遮断周波数ｆｃとは同様である。つまり、遮断周波数ｆｃは、電子回路３Ｂから計測可能な物理量Ｇの一例である。従って、遮断周波数ｆｃを計測することで、所望の遮断周波数ｆｄ（以下、「目標遮断周波数ｆｄ」と記載する場合がある）における基準電圧Ｖｇｓ０及び補正係数βを決定できる。目標遮断周波数ｆｄは、「電界効果トランジスタに関する目標物理量」の一例に相当する。つまり、目標遮断周波数ｆｄは、電界効果トランジスタＴＮを含む電子回路（ＲＣフィルタ回路１１０Ｘ）から計測可能な、電界効果トランジスタＴＮの抵抗値を含む物理量であって、目標値として設定される遮断周波数ｆｃを示す。

また、温度補正の手順の説明に使用した、図１１～図１３及び図１７のグラフの縦軸の物理量を、式（２５）に従い遮断周波数ｆｃに変換すれば、ＲＣフィルタ回路１１０Ｘの遮断周波数ｆｃによる温度補正の手順を説明するグラフになる。従って、図１１～図１３及び図１７のグラフを参照して説明した手順と同様にして、目標遮断周波数ｆｄにおける基準電圧Ｖｇｓ０及び補正係数βを決定できることが分かる。

例えば、図１１（ａ）、図１２（ａ）、及び、図１２（ｂ）のグラフにおいて、縦軸を抵抗値Ｒの逆数（１／Ｒ）に変更すると、曲線の形状は変わるが、２つの異なる温度における２つの曲線の交点での補正係数β（Ｒｐ）又はβ（Ｒｒ）の値は変わらない。そして、この場合、グラフの交点における縦軸の１／Ｒの値は、１／Ｒｐ又は１／Ｒｒとなる。さらに、この場合に、グラフの縦軸の１／Ｒを、定数１／（２πＣ）倍することで、グラフの縦軸の物理量を遮断周波数ｆｃに変換しても、２つの異なる温度における２つの曲線の交点での補正係数β（Ｒｐ）又はβ（Ｒｒ）の値は変わらない。そして、この場合、グラフの交点における縦軸の遮断周波数ｆｃの値が１／（２πＣ×Ｒｐ）又は１／（２πＣ×Ｒｒ）となる。そして、１／（２πＣ×Ｒｐ）又は１／（２πＣ×Ｒｒ）が、温度依存性の無い遮断周波数となる。

従って、抵抗値Ｒの逆数で表される遮断周波数ｆｃに対しても、図１１及び図１２を参照して説明した手順と同様の手順によって、温度依存性の無い目標遮断周波数ｆｄにおける基準電圧Ｖｇｓ０（ｆｄ）及び補正係数β（ｆｄ）を決定できる。

また、例えば、図１３（ａ）、図１３（ｂ）、図１７（ａ）、及び、図１７（ｂ）のグラフにおいて、式（２５）によって縦軸の物理量を遮断周波数ｆｃに変換することで、図１３（ａ）、図１３（ｂ）、図１７（ａ）、及び、図１７（ｂ）を参照して説明した手順によって、温度依存性の無い目標遮断周波数ｆｄにおける基準電圧Ｖｇｓ０（ｆｄ）及び補正係数β（ｆｄ）を決定できる。

以上のように、目標遮断周波数ｆｄにおける基準電圧Ｖｇｓ０（ｆｄ）及び補正係数β（ｆｄ）を決定する場合、図１１～図１３及び図１７を参照して説明した、基準電圧Ｖｇｓ０及び補正係数βの決定方法において、抵抗デバイス１００のトランジスタＴＮの「抵抗値Ｒ」を、トランジスタＴＮを含む電子回路３Ｂの「遮断周波数ｆｄ」と読み替え、さらに、「目標抵抗値Ｒｄ」を「目標遮断周波数ｆｄ」と読み替えて、「遮断周波数ｆｄ」の場合でも、「抵抗値Ｒ」の場合と同様の手順により基準電圧Ｖｇｓ０及び補正係数βを決定できる。その他、図１１～図１３及び図１７を参照して説明した、基準電圧Ｖｇｓ０及び補正係数βの決定方法において、「抵抗値」を「遮断周波数」と読み替え、「Ｒ－β曲線」を「ｆｃ－β曲線」と読み替える。ｆｃ－β曲線は、遮断周波数ｆｃと補正係数βとの関係を示す。

ＲＣフィルタ回路１１０Ｘの遮断周波数ｆｃの計測方法の一例を、図１９（ａ）を使用して説明する。計測システムＳＹＳの計測器４００が、端子Ｍｔ１を介して、電子回路３Ｂ、すなわち、図２０（ａ）又は図２０（ｂ）に示すＲＣフィルタ回路１１０Ｘの入力端子Ｉｎに、正弦波の電圧信号を印加する。このときの、電子回路３Ｂ、すなわち、ＲＣフィルタ回路１１０Ｘの出力端子Ｏｕｔからの出力波形を、端子Ｍｔ２を介して、計測システムＳＹＳの計測器４００が計測する。計測器４００は、このような計測を、正弦波の周波数を変えながら繰り返し、ＲＣフィルタ回路１１０Ｘの利得（＝出力電圧Ｏｕｔの振幅／入力電圧Ｉｎの振幅）と入力周波数との関係に基づいて、遮断周波数ｆｃを計測（算出）する。

コンピューター３００は、遮断周波数ｆｃの計測目的に応じて、基準電圧生成部１１に設定する基準電圧Ｖｇｓ０の電圧値を変更する。また、コンピューター３００は、遮断周波数ｆｃの計測目的に応じて、補正電圧生成部１５に設定する補正係数βの値を変更する。さらに、コンピューター３００は、計測器４００から、電子回路３Ｂ、すなわち、図２０（ａ）又は図２０（ｂ）に示すＲＣフィルタ回路１１０Ｘの遮断周波数ｆｃを算出するための計測データを取得する。そして、コンピューター３００は、計測データを処理して、基準電圧Ｖｇｓ０及び補正係数βを決定する。

ここでは、図１９（ａ）に示す、抵抗デバイス１００のトランジスタＴＮを含む電子回路３Ｂの温度補正方法の具体的な例として、最も基本的なフィルタ回路として、図２０に示すＲＣフィルタ回路１１０Ｘを使用して説明したが、フィルタ回路の構成は特に限定されない。例えば、図２１に示すような、演算増幅器９０を含むアクティブフィルタ回路１１０Ｃでも同様に温度補正できる。

図２１は、実施形態１に係るアクティブフィルタ回路１１０Ｃの一例を示す。図２１に示すように、アクティブフィルタ回路１１０Ｃは、演算増幅器９０と、入力キャパシタＣｉ１及びＣｉ２と、帰還キャパシタＣｆ１及びＣｆ２と、帰還抵抗Ｒｆ１及びＲｆ２とを含む。帰還抵抗Ｒｆ１及びＲｆ２の各々が、抵抗デバイス１００のトランジスタＴＮ（ＭＯＳ抵抗ＭＲ）によって構成される。このように、図１９（ａ）に示す電子回路３Ｂは、２以上のトランジスタＴＮ（ＭＯＳ抵抗ＭＲ）を含んでいてもよい。

図２１の例では、２入力、２出力の全差動構成になっており、入力端子Ｉｎ１及びＩｎ２が図１９（ａ）の電子回路３Ｂの入力端子Ｉｎに対応し、出力端子Ｏｕｔ１及びＯｕｔ２が、図１９（ａ）の電子回路３Ｂの出力端子Ｏｕｔに対応する。

演算増幅器９０は、全差動構成を有し、入力キャパシタＣｉｎ１及びＣｉｎ２を介して差動型の電圧信号Ｉｎ１及びＩｎ２を入力して、差動型の電圧信号Ｏｕｔ１及びＯｕｔ２を出力する。

帰還キャパシタＣｆ１と帰還抵抗Ｒｆ１とで構成される第１帰還回路９１は、演算増幅器９０の反転入力端子と正出力端子との間において並列に接続される。

帰還キャパシタＣｆ２と帰還抵抗Ｒｆ２とで構成される第２帰還回路９２は、演算増幅器９０の非反転入力端子と負出力端子との間において並列に接続される。

一般的に、図２１に示すような全差動構成のアクティブフィルタ回路１１０Ｃの場合、入力端子Ｉｎ１及び出力端子Ｏｕｔ１側の回路パラメータと、入力端子Ｉｎ２及び出力端子Ｏｕｔ２側の回路パラメータとは、数値及び特性を出来る限り揃える。従って、入力キャパシタＣｉｎ１及びＣｉｎ２の容量値は、一般的には等しく設定される。同様に、帰還キャパシタＣｆ１及びＣｆ２の容量値は、一般的には等しく設定され、帰還抵抗Ｒｆ１及びＲｆ２の抵抗値は、一般的には等しく設定される。

図２１に示すアクティブフィルタ回路１１０Ｃは、図２０（ｂ）に示すＲＣ微分フィルタ１１０Ｂと同様の微分フィルタとして動作する。そして、アクティブフィルタ回路１１０Ｃの遮断周波数ｆｃは、帰還キャパシタＣｆ１及びＣｆ２の容量値及び帰還抵抗Ｒｆ１及びＲｆ２の抵抗値で決まる。帰還キャパシタＣｆ１及びＣｆ２の容量値をＣ、帰還抵抗Ｒｆ１及びＲｆ２の抵抗値をＲとすると、遮断周波数ｆｃは式（２６）のように表せる。式（２６）は、図２０（ａ）及び図２０（ｂ）のＲＣフィルタ回路１１０Ｘの遮断周波数ｆｃを表す式（２５）に一致する。

ｆｃ＝１／（２πＲＣ） …（２６）

従って、アクティブフィルタ回路１１０Ｃの遮断周波数を表す式（２６）は、電子回路３Ｂから計測可能な物理量Ｇを一般化した式（２４）とも同様で、温度Ｔ、基準電圧Ｖｇｓ０、及び、補正係数βの関数で表せる。従って、式（２４）と図１９（ａ）とを参照した説明における、電子回路３Ｂから計測可能な物理量Ｇと、アクティブフィルタ回路１１０Ｃの遮断周波数ｆｃは同様である。その結果、遮断周波数ｆｃを計測することで、目標遮断周波数ｆｄにおける基準電圧Ｖｇｓ０及び補正係数βを決定できる。

以上より、図１９（ａ）における一例として、電子回路３Ｂの構成を、図２０（ａ）若しくは図２０（ｂ）に示すＲＣフィルタ回路１１０Ｘ、又は、図２１に示すアクティブフィルタ回路１１０Ｃとし、計測する物理量を遮断周波数ｆｃとした場合でも、ＲＣフィルタ回路１１０Ｘ又はアクティブフィルタ回路１１０Ｃに含まれる、抵抗デバイス１００のトランジスタＴＮの温度補正を実施できることが理解できる。

さらに一般化して、抵抗デバイス１００のトランジスタＴＮを含む電子回路３Ｂから、トランジスタＴＮの抵抗値Ｒを含む物理量が計測可能である場合は、電子回路３Ｂに含まれるトランジスタＴＮの温度補正を実施できることが理解できる。この場合は、図１８（ａ）及び図１８（ｂ）のように抵抗デバイス１００のトランジスタＴＮの抵抗値Ｒを直接的あるいは間接的に計測しなくてもよい。

ここで、図１９（ａ）において（本明細書において）、トランジスタＴＮに関する物理量、つまり、トランジスタＴＮを含む電子回路３Ｂから計測可能な、トランジスタＴＮの抵抗値Ｒを含む物理量は、抵抗値Ｒ及び遮断周波数ｆｃに限定されない。例えば、トランジスタＴＮに関する物理量は、電子回路３Ｂに含まれる回路素子又は回路の抵抗値、電流値、電圧値、周波数、ゲイン、位相、音、光、圧力、又は、エネルギーである。例えば、トランジスタＴＮに関する物理量は、電子回路３Ｂに含まれる回路素子又は回路の抵抗値と電流値と電圧値と周波数とゲインと位相と音と光と圧力とエネルギーとのうちの２以上を組み合わせて得られる物理量である。例えば、トランジスタＴＮに関する物理量は、電子回路３Ｂに含まれる回路素子又は回路の抵抗値と電流値と電圧値と周波数とゲインと位相と音と光と圧力とエネルギーとのうちの１以上の周波数分布、空間分布、又は、時間分布である。

例えば、電子回路３ＢがトランジスタＴＮを含む電流源を有する場合、物理量としての「電流値」は、トランジスタＴＮのドレイン電流Ｉｄｓの電流値である。例えば、電子回路３Ｂが、トランジスタＴＮを含む電流源と、電流源で動作する演算増幅器とを有する場合、「電圧値と電流値との組み合わせで得られる物理量」は、演算増幅器のスルーレートである。スルーレートは、Ｃ×（Ｖｏｕｔ／Ｉｏｕｔ）で表される。Ｃは定数であり、Ｖｏｕｔは演算増幅器の出力電圧を示し、Ｉｏｕｔは演算増幅器の出力電流を示す。

例えば、電子回路３Ｂが、トランジスタＴＮを含む電流源と、電流源で動作する発振器とを有する場合、物理量としての「周波数」は、発振器の発信周波数である。例えば、電子回路３Ｂが、トランジスタＴＮを含む電流源と、発振器と、発振器に接続される電磁ブザーとを有する場合、物理量としての「音」は、発振器の発信周波数に応じて電磁ブザーが出力する音の高さである。

例えば、電子回路３Ｂが、演算増幅器と、演算増幅器の位相補償を行う位相補償回路とを有する場合、物理量としての「ゲインの周波数分布」は、演算増幅器のゲインの周波数特性である。位相補償回路は、例えば、トランジスタＴＮ及びキャパシタを含む。例えば、電子回路３Ｂが、演算増幅器と、位相補償回路とを有する場合、物理量としての「位相の周波数分布」は、演算増幅器の位相の周波数特性である。

例えば、電子回路３Ｂが、トランジスタＴＮを含む電流源と、電流源で動作する発光素子（例えば、発光ダイオード）とを有する場合、物理量としての「光」は、発光素子の発光量である。発光量は、例えば、光度（Ｃｄ）、照度（ｌｕｘ）、又は、放射照度（Ｗ／ｍ²）によって表される。

例えば、電子回路３Ｂが、抵抗回路網を有する場合、物理量としての「電圧値の空間分布」は、抵抗回路網の複数の出力端子からの出力電圧の分布である。具体的には、抵抗回路網は、各々に異なる入力電圧が入力される複数の入力端子と、各々から異なる出力電圧が出力される複数の出力端子とを含む。また、抵抗回路網は、複数の第１ＭＯＳ抵抗と、複数の第２ＭＯＳ抵抗とを有する。複数の第１ＭＯＳ抵抗の一方端子がそれぞれ複数の入力端子であり、複数の第１ＭＯＳ抵抗の他方端子がそれぞれ複数の出力端子である。一方、複数の第２ＭＯＳ抵抗は直列に接続される。そして、隣り合う第２ＭＯＳ抵抗と第２ＭＯＳ抵抗との間のノードに第１ＭＯＳ抵抗の他方端子である出力端子が接続される。第１ＭＯＳ抵抗と第２ＭＯＳ抵抗とのうちの少なくとも一方が、トランジスタＴＮによって構成される。なお、例えば、抵抗回路網によって、画像フィルタ等の空間フィルタを構成できる。この場合、抵抗回路網の複数の出力端子からの出力電圧の分布は、空間フィルタ特性を示す。

次に、図２２、図２３（ａ）及び図２３（ｂ）を参照して、本発明の実施形態１に係る補正係数決定方法を説明する。補正係数決定方法は、ＭＯＳ抵抗としての電界効果トランジスタＴＮのゲート－ソース間に印加する制御電圧Ｖｇｓを補正するときの補正係数βを決定する。補正係数決定方法は、例えば、計測システムＳＹＳによって実行される（図１８（ａ）～図１９（ａ））。

また、補正係数決定方法では、式（２７）において、制御電圧Ｖｇｓを「Ｖｇｓ」で示し、基準電圧Ｖｇｓ０を「Ｖｇｓ０」で示し、補正電圧Ｖｃを「Ｖｃ」で示し、補正係数βを「β」で示し、変数としての温度Ｔを「Ｔ」で示し、補正電圧Ｖｃがゼロになるときの温度である第１温度Ｔ１を「Ｔ１」で示している。つまり、式（２７）は、式（１）と同じである。

Ｖｇｓ＝Ｖｇｓ０＋Ｖｃ＝Ｖｇｓ０＋β（Ｔ－Ｔ１） …（２７）

図２２は、実施形態１に係る補正係数決定方法を示すフローチャートである。図２２に示すように、補正係数決定方法は、工程Ｓ１～工程Ｓ４を含む。

工程Ｓ１において、計測システムＳＹＳは、第１温度Ｔ１を変更する指示を受け付けたか否かを判定する。

工程Ｓ１で否定的判定がされた場合は（Ｎｏ）、処理は工程Ｓ３に進む。

一方、工程Ｓ１で肯定的判定がされた場合は（Ｙｅｓ）。処理は工程Ｓ２に進む。

工程Ｓ２において、計測システムＳＹＳは、温度検出部１３を制御して、第１電流Ｉｐの電流値と第２電流Ｉｍの電流値とのうちの少なくとも一方の電流値を変更することで、第１温度Ｔ１を変更する。そして、処理は、工程Ｓ１に進む。

工程Ｓ３において、計測システムＳＹＳは、第１温度Ｔ１において電界効果トランジスタＴＮに関する目標物理量Ｇｄが得られるときの基準電圧Ｖｇｓ０の電圧値である特定電圧値Ｘを決定する。目標物理量Ｇｄは、例えば、電界効果トランジスタＴＮの目標抵抗値Ｒｄ、又は、電界効果トランジスタＴＮを含むフィルタ回路（例えば、ＲＣフィルタ回路１１０Ｘ又はアクティブフィルタ回路１１０Ｃ）の目標遮断周波数ｆｄを示す。特定電圧値Ｘを有する基準電圧Ｖｇｓ０は、基準電圧Ｖｇｓ０（Ｇｄ）である。基準電圧Ｖｇｓ０（Ｇｄ）は、例えば、基準電圧Ｖｇｓ０（Ｒｄ）、又は、基準電圧Ｖｇｓ０（ｆｄ）である。

工程Ｓ４において、計測システムＳＹＳは、第１温度Ｔ１と異なる第２温度Ｔ２及び基準電圧Ｖｇｓ０の特定電圧値Ｘにおいて目標物理量Ｇｄが得られるときの補正係数βの値である特定係数値Ｗを決定する。特定係数値Ｗを有する補正係数βは、補正係数β（Ｇｄ）である。補正係数β（Ｇｄ）は、例えば、補正係数β（Ｒｄ）又は、補正係数β（ｆｄ）である。

以上、図２２を参照して説明したように、実施形態１の補正係数決定方法によれば、工程Ｓ３によって、補正電圧Ｖｃがゼロになる第１温度Ｔ１において、目標物理量Ｇｄに対応する基準電圧Ｖｇｓ０の特定電圧値Ｘを決定した後に、工程Ｓ４によって、第２温度Ｔ２において基準電圧Ｖｇｓ０が特定電圧値Ｘを有する状態で、目標物理量Ｇｄに対応する補正係数βの特定係数値Ｗを決定する。従って、異なる基準電圧Ｖｇｓ０ごとに繰り返し複数のＧ－β曲線（例えば、複数のＲ－β曲線、又は、複数のｆｃ－β曲線）を求めることが要求されない。その結果、温度依存性のない目標物理量Ｇｄと補正係数βの特定係数値Ｗ（補正係数β（Ｇｄ）（例えば補正係数β（Ｒｄ）又は補正係数β（ｆｄ）））との組み合わせを高速かつ一意に決定できる。

また、実施形態１の補正係数決定方法によれば、工程Ｓ２によって、第１電流Ｉｐ及び／又は第２電流Ｉｍを変更することで、補正電圧Ｖｃがゼロになるときの温度Ｔである第１温度Ｔ１を容易に変更できる。

図２３（ａ）は、図２２の工程Ｓ３を示すフローチャートである。図２３（ａ）に示すように、図２２の工程Ｓ３（基準電圧Ｖｇｓ０の決定処理）は、工程Ｓ３１と、工程Ｓ３２とを含む。

工程Ｓ３１において、計測システムＳＹＳの計測器４００は、第１温度Ｔ１において、基準電圧Ｖｇｓ０の電圧値を変更しながら、電界効果トランジスタに関する物理量Ｇを計測する。

工程Ｓ３２において、計測システムＳＹＳのコンピューター３００は、工程Ｓ３１で基準電圧Ｖｇｓ０の電圧値を変更しながら計測された複数の物理量Ｇのうち、目標物理量Ｇｄと略一致する物理量Ｇを計測したときの基準電圧Ｖｇｓ０の電圧値を基準電圧Ｖｇｓ０の特定電圧値Ｘに決定する。従って、実施形態１によれば、目標物理量Ｇｄが得られるときの基準電圧Ｖｇｓ０の電圧値である特定電圧値Ｘを高速かつ一意に決定できる。

図２３（ｂ）は、図２２の工程Ｓ４を示すフローチャートである。図２３（ｂ）に示すように、図２２の工程Ｓ４（補正係数βの決定処理）は、工程Ｓ４１と、工程Ｓ４２とを含む。

工程Ｓ４１において、計測器４００は、第２温度Ｔ２及び基準電圧Ｖｇｓ０の特定電圧値Ｘにおいて、補正係数βの値を変更しながら、電界効果トランジスタＴＮに関する物理量Ｇを計測する。

工程Ｓ４２において、コンピューター３００は、工程Ｓ４１で補正係数βの値を変更しながら計測された複数の物理量Ｇのうち、目標物理量Ｇｄと略一致する物理量Ｇを計測したときの補正係数βの値を補正係数βの特定係数値Ｗに決定する。従って、実施形態１によれば、目標物理量Ｇｄに対応する補正係数βの値である特定係数値Ｗを高速かつ一意に決定できる。

（変形例）
図２４（ａ）～図２４（ｄ）を参照して、本発明の実施形態１の第１変形例～第４変形例を説明する。図２４（ａ）～図２４（ｄ）では、図面の簡略化のために、制御電圧生成部１０及び温度検出部１３を省略している。以下では、第１変形例～第４変形例が図１に示す実施形態１に係る抵抗デバイス１００と異なる点を主に説明する。

図２４（ａ）は、実施形態１の第１変形例に係る抵抗デバイス１００Ａを示す図である。図２４（ａ）に示すように、抵抗デバイス１００Ａは、電圧制御電圧源１９と、複数のトランジスタＴＮとを含む。複数のトランジスタＴＮは、ノードｎ１とノードｎ２との間に直列に接続される。電圧制御電圧源１９は、複数のトランジスタＴＮのゲート端子が接続されるラインＬＮと、ノードｎ１との間に接続される。従って、電圧制御電圧源１９は、複数のトランジスタＴＮの各々のゲート端子と、ノードｎ１に接続される単一のソース端子との間に制御電圧Ｖｇｓを印加する。

また、複数のトランジスタＴＮの各々のバックゲート端子が、ソース端子に接続される。従って、バックゲート端子をソース端子に接続しない場合と比較して、各トランジスタＴＮのソース－ドレイン電圧Ｖｄｓが低くなる。その結果、各トランジスタＴＮの特性の線形性が向上する。また、基板バイアス効果の影響も抑制できる。

図２４（ｂ）は、実施形態１の第２変形例に係る抵抗デバイス１００Ｂを示す図である。図２４（ｂ）に示すように、抵抗デバイス１００Ｂは、複数の電圧制御電圧源１９と、複数のトランジスタＴＮとを含む。複数のトランジスタＴＮは、ノードｎ１とノードｎ２との間に直列に接続される。複数のトランジスタＴＮの各々のバックゲート端子が、ソース端子に接続される。従って、第１変形例と同様に、各トランジスタＴＮの特性の線形性が向上するとともに、基板バイアス効果の影響も抑制できる。

複数の電圧制御電圧源１９は、それぞれ、複数のトランジスタＴＮに対応して配置される。そして、電圧制御電圧源１９は、対応するトランジスタＴＮのゲート端子とソース端子との間に接続される。従って、電圧制御電圧源１９は、対応するトランジスタＴＮのゲート－ソース間に制御電圧Ｖｇｓを印加する。その結果、複数のトランジスタＴＮにおいて、トランジスタＴＮのドレイン側のノードｎ２の電位に起因してゲート－ソース間の電圧が相違することを抑制できる。

図２４（ｃ）は、実施形態１の第３変形例に係る抵抗デバイス１００Ｃを示す図である。図２４（ｃ）に示すように、抵抗デバイス１００Ｃは、２つの電圧制御電圧源１９と、２つのトランジスタＴＮとを含む。２つのトランジスタＴＮは、ノードｎ１とノードｎ２との間に直列に接続される。この場合、一方のトランジスタＴＮのドレイン端子と他方のトランジスタＴＮのドレイン端子とが接続される。電圧制御電圧源１９の各々は、対応するトランジスタＴＮのゲート端子とソース端子との間に配置される。また、各トランジスタＴＮのバックゲート端子はソース端子に接続される。

そして、一方の電圧制御電圧源１９と一方のトランジスタＴＮとのペアＰＡ１と、他方の電圧制御電圧源１９と他方のトランジスタＴＮとのペアＰＡ２とを対称に配置している。その結果、バックゲート端子の接続先及び／又は電圧制御電圧源１９の配置に起因するノードｎ１、ｎ２の電位に対する非対称性を抑制できる。

図２４（ｄ）は、実施形態１の第４変形例に係る抵抗デバイス１００Ｄを示す図である。図２４（ｄ）に示すように、抵抗デバイス１００Ｄは、１つの電圧制御電圧源１９と、２つのトランジスタＴＮとを含む。２つのトランジスタＴＮは、ノードｎ１とノードｎ２との間に直列に接続される。この場合、一方のトランジスタＴＮのソース端子と他方のトランジスタＴＮのソース端子とが接続される。電圧制御電圧源１９は、トランジスタＴＮのゲート端子とソース端子との間に配置される。従って、電圧制御電圧源１９は、２つのトランジスタＴＮのゲート－ソース間に制御電圧Ｖｇｓを印加する。また、トランジスタＴＮのバックゲート端子はソース端子に接続される。

そして、電圧制御電圧源１９に対して、一方のトランジスタＴＮと他方のトランジスタＴＮとを対称に配置している。その結果、バックゲート端子の接続先及び／又は電圧制御電圧源１９の配置に起因するノードｎ１、ｎ２の電位に対する非対称性を抑制できる。

なお、図２４（ａ）～図２４（ｄ）では、複数のトランジスタＴＮの各々のバックゲート端子が、ソース端子に接続されているが、アース又はグラウンド（０［Ｖ］）に接続されていてもよい。但し、線形性は、複数のトランジスタＴＮの各々のバックゲート端子をソース端子に接続した場合に比べ劣る。

また、図２４（ａ）～図２４（ｄ）に示す第１変形例～第４変形例のうち２つ以上の変形例を組み合わせてもよい。例えば、第１変形例と、第３変形例とを組み合わせて、図２４（ｃ）に示す、２つのトランジスタＴＮの各々を、図２４（ａ）に示す複数のトランジスタＴＮに変更してもよい。例えば、第１変形例と第２変形例とを組み合わせて、図２４（ｂ）に示す、複数のトランジスタＴＮの各々を、図２４（ａ）に示す複数のトランジスタＴＮに変更してもよい。例えば、第１変形例～第４変形例のうち２以上の変形例に係る抵抗デバイスを、直列又は並列に並べてもよい。

（実施形態２）
図２５～図３２（ｄ）を参照して、本発明の実施形態２に係る抵抗デバイス１００Ｚを説明する。実施形態２に係る抵抗デバイス１００ＺがＰＭＯＳトランジスタをＭＯＳ抵抗として使用する点で、実施形態２は、ＮＭＯＳトランジスタをＭＯＳ抵抗として使用する実施形態１と主に異なる。以下、実施形態２が実施形態１と異なる点を主に説明する。

図２５は、実施形態２に係る抵抗デバイス１００Ｚを示す図である。図２５に示すように、抵抗デバイス１００Ｚは、電界効果トランジスタＴＰと、電圧印加回路１Ａとを備える。図２５に示すように、実施形態２では、電界効果トランジスタＴＰは、Ｐ型電界効果トランジスタである。具体的には、電界効果トランジスタＴＰは、ｐ型ＭＯＳＦＥＴ（ｐ－ｔｙｐｅ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、つまり、ＰＭＯＳトランジスタである。

以下、電界効果トランジスタＴＰを「トランジスタＴＰ」と記載する場合がある。

なお、電界効果トランジスタＴＰのバックゲート端子が、電界効果トランジスタＴＮのソース端子に接続されていてもよいし、電源に接続されていてもよい。

電界効果トランジスタＴＰは、抵抗素子として機能する。具体的には、電界効果トランジスタＴＰは、電界効果トランジスタＴＰのドレイン－ソース間の抵抗を利用することで抵抗素子として機能する。つまり、電界効果トランジスタＴＰはＭＯＳ抵抗として機能する。更に具体的には、電界効果トランジスタＴＰは、電界効果トランジスタＴＰのゲート－ソース間の電圧が閾値電よりも大きい領域（線形領域及び飽和領域）におけるドレイン－ソース間の抵抗を利用することで抵抗素子として機能する。また、電界効果トランジスタＴＰは、電界効果トランジスタＴＰのゲート－ソース間の電圧が閾値電圧よりも小さい領域（サブスレッショルド領域）におけるドレイン－ソース間の抵抗を利用することで抵抗素子として機能する。

図２５の領域ＡＲ内には、電界効果トランジスタＴＰがＭＯＳ抵抗ＭＲとして機能するときの等価回路が示される。

以下、電界効果トランジスタＴＰのドレイン－ソース間の抵抗値Ｒを「電界効果トランジスタＴＮの抵抗値Ｒ」と記載する場合がある。

電圧印加回路１Ａは、電界効果トランジスタＴＰのゲート－ソース間に、温度Ｔに応じた制御電圧Ｖｇｓを印加して、電界効果トランジスタＴＮのドレイン－ソース間の抵抗値Ｒを制御する。「電界効果トランジスタＴＰのゲート－ソース間」とは、「電界効果トランジスタＴＰのゲート端子とソース端子との間」のことである。温度Ｔは、抵抗デバイス１００の周囲温度を示す。制御電圧Ｖｇｓは負の値を有する。制御電圧Ｖｇｓは、電界効果トランジスタＴＰのゲート－ソース間の電圧を示す。

制御電圧Ｖｇｓは、基準電圧Ｖｇｓ０に補正電圧Ｖｃを加算した電圧を示す。具体的には、制御電圧Ｖｇｓは、式（２８）によって表される。

Ｖｇｓ＝Ｖｇｓ０＋Ｖｃ …（２８）

補正電圧Ｖｃは、電界効果トランジスタＴＰに関する所望の物理量の温度依存性を低減するために、基準電圧Ｖｇｓ０に加算される電圧である。

電界効果トランジスタＴＰに関する物理量は、電界効果トランジスタＴＰを含む電子回路から計測可能な、電界効果トランジスタＴＰの抵抗値Ｒを含む物理量である。「抵抗値Ｒを含む物理量」は、抵抗値Ｒに依存する物理量を示す。例えば、電界効果トランジスタＴＰに関する物理量は、電界効果トランジスタＴＰのドレイン－ソース間の抵抗値Ｒ、又は、電界効果トランジスタＴＰを含むフィルタ回路の遮断周波数ｆｃである。なお、電界効果トランジスタＴＰに関する物理量は、実施形態１に係る電界効果トランジスタＴＮに関する物理量と同様に、抵抗値Ｒ及び遮断周波数ｆｃに限定されない。例えば、電界効果トランジスタＴＰに関する物理量の例示として、電界効果トランジスタＴＮに関する物理量の例示が適用される。以下、電界効果トランジスタＴＰに関する所望の物理量を「目標物理量」と記載する場合がある。従って、目標物理量は、電界効果トランジスタＴＰを含む電子回路から計測可能な、電界効果トランジスタＴＰの抵抗値Ｒを含む物理量であって、目標値として設定される物理量を示す。

具体的には、補正電圧Ｖｃは、式（２９）によって示される。式（２９）において、βは補正係数を示し、Ｔは温度を示し、Ｔ１は第１温度を示す。補正係数βは、補正電圧Ｖｃを定めるための係数である。実施形態２では、補正係数βは、正の値を有する。従って、補正電圧Ｖｃは、温度Ｔが高くなる程大きくなる。具体的には、補正係数βは、電界効果トランジスタＴＰに関する所望の物理量の温度依存性を低減するために、電界効果トランジスタＴＰのゲート－ソース間に印加する制御電圧Ｖｇｓを補正するときの係数である。

Ｖｃ＝β（Ｔ－Ｔ１） …（２９）

式（２９）に示すように、補正電圧Ｖｃは、温度Ｔに依存し、第１温度Ｔ１でゼロになるように設定される。換言すれば、第１温度Ｔ１は、補正電圧Ｖｃがゼロになるときの温度である。従って、実施形態２によれば、第１温度Ｔ１では補正の効果が無くなる。第１温度Ｔ１で補正の効果が無くなるような電圧印加回路１Ａを利用することで、電界効果トランジスタＴＰのゲート－ソース間に印加する制御電圧Ｖｇｓを補正するときの補正係数βと、電界効果トランジスタＴＰに関する所望の物理量との組み合わせを、効率良く決定できる。この点は、実施形態１と同様である。

なお、実施形態２でも、実施形態１と同様に、「｜Ｖｇｓ｜＞｜Ｖｔｈ｜」領域における飽和領域及び線形領域と、サブスレッショルド領域とのいずれにおいても、制御電圧Ｖｇｓを式（２９）に示す線形関数によって補正可能である。

実施形態２では、電界効果トランジスタＴＰがＰＭＯＳトランジスタであるため、「｜Ｖｇｓ｜＞｜Ｖｔｈ｜」領域は、ゲート－ソース電圧Ｖｇｓの大きさが閾値電圧Ｖｔｈの大きさよりも大きいときのＰＭＯＳトランジスタの動作領域を示す。「｜Ｖｇｓ｜＞｜Ｖｔｈ｜」領域は、「電界効果トランジスタの第１動作領域」の一例に相当する。「｜Ｖｇｓ｜＞｜Ｖｔｈ｜」領域のうち「｜Ｖｄｓ｜＞｜Ｖｇｓ－Ｖｔｈ｜」で示される領域がＰＭＯＳトランジスタの飽和領域である。「｜Ｖｇｓ｜＞｜Ｖｔｈ｜」領域のうち「｜Ｖｄｓ｜＜｜Ｖｇｓ－Ｖｔｈ｜」で示される領域がＰＭＯＳトランジスタの線形領域である。また、サブスレッショルド領域は、ゲート－ソース電圧Ｖｇｓの大きさが閾値電圧Ｖｔｈの大きさ未満であるときのＰＭＯＳトランジスタの動作領域（｜Ｖｇｓ｜＜｜Ｖｔｈ｜）を示す。サブスレッショルド領域は、「電界効果トランジスタの第２動作領域」の一例に相当する。

また、実施形態２でも、「｜Ｖｇｓ｜＞｜Ｖｔｈ｜」領域における飽和領域と、「｜Ｖｇｓ｜＞｜Ｖｔｈ｜」領域における線形領域と、サブスレッショルド領域とのいずれにおいても、実施形態１の図１１（ａ）～図１３（ｃ）及び図１７（ａ）～図１７（ｃ）を参照して説明した手順と同様の手順によって、補正係数βを決定できる。

なぜなら、ＰＭＯＳトランジスタであるトランジスタＴＰとＮＭＯＳトランジスタであるトランジスタＴＮとは、極性が異なるだけだからである。トランジスタＴＰとトランジスタＴＮとの極性が異なることは、図１及び図２５に示すように、ゲート－ソース電圧Ｖｇｓの極性が異なることと、ドレイン－ソース電圧Ｖｄｓの極性が異なることと、ドレイン電流Ｉｄｓの極性が異なることとを示す。

すなわち、トランジスタＴＰの「｜Ｖｇｓ｜＞｜Ｖｔｈ｜」領域のうちの飽和領域におけるドレイン電流Ｉｄｓは、式（３０）によって示される。式（３０）と式（１０）との比較から明らかなように、飽和領域において、トランジスタＴＰとトランジスタＴＮとは極性が異なるだけである。温度係数αｔｈは正の値を示す。

…（３０）

また、トランジスタＴＰの「｜Ｖｇｓ｜＞｜Ｖｔｈ｜」領域のうちの線形領域におけるドレイン電流Ｉｄｓは、式（３１）によって示される。式（３１）と式（９）との比較から明らかなように、線形領域において、トランジスタＴＰとトランジスタＴＮとは極性が異なるだけである。温度係数αｔｈは正の値を示す。

…（３１）

さらに、サブスレッショルド領域（｜Ｖｇｓ｜＜｜Ｖｔｈ｜）におけるトランジスタＴＰのドレイン電流Ｉｄｓは、式（３２）によって示される。式（３２）と式（２２）との比較から明らかなように、サブスレッショルド領域において、トランジスタＴＰとトランジスタＴＮとは極性が異なるだけである。

…（３２）

図２６は、補正電圧Ｖｃを示すグラフである。縦軸は補正電圧Ｖｃ［Ｖ］を示し、横軸は温度Ｔ［Ｋ］を示す。図２６に示すように、補正電圧Ｖｃは、温度Ｔに対して線形に変化する。補正電圧Ｖｃを示す直線の傾きが補正係数βを示す。但し、トランジスタＴＰとトランジスタＴＮとは極性が異なるため、図２に示す、実施形態１の補正電圧Ｖｃを示すグラフとは異なり、補正電圧Ｖｃを示す直線の傾き、すなわち、補正係数βが正の値を有する。

次に、図２５に戻って、電圧印加回路１Ａの詳細を説明する。電圧印加回路１Ａは、トランジスタＴＰのゲート端子とソース端子との間に配置される。ソース端子の電位（以下、「ソース電位Ｖｓ」と記載する場合がある。）は、実施形態１と同様に、任意の値を取り得る。

電圧印加回路１Ａは、制御電圧印加部９Ａと、温度検出部１３Ａとを含む。温度検出部１３Ａは、温度Ｔを検出して、温度Ｔに応じた検出信号ＴＭを制御電圧印加部９Ａに出力する。その他、温度検出部１３Ａは、図１に示す温度検出部１３と同様である。例えば、温度検出部１３Ａは、図８に示す温度検出部１３と同様の構成を取り得る。

制御電圧印加部９Ａは、検出信号ＴＭに応じて温度Ｔに対して線形に変化する補正電圧Ｖｃを制御電圧Ｖｇｓが含むように、制御電圧Ｖｇｓを生成する。そして、制御電圧印加部９Ａは、制御電圧ＶｇｓをトランジスタＴＰのゲート－ソース間に印加する。その他、制御電圧印加部９Ａは、図１に示す制御電圧印加部９と同様である。

具体的には、制御電圧印加部９Ａは、制御電圧生成部１０Ａと、電圧制御電圧源１９Ａとを含む。

制御電圧生成部１０Ａは、検出信号ＴＭに基づいて温度Ｔに対して線形に変化する補正電圧Ｖｃを含むように制御電圧Ｖｇｓａを生成する。制御電圧Ｖｇｓａは負の値を有する。制御電圧Ｖｇｓａを「基準制御電圧Ｖｇｓａ」と記載してもよい。制御電圧Ｖｇｓａは、式（３３）によって示される。

Ｖｇｓａ＝Ｖｇｓ０＋Ｖｃ …（３３）

式（２８）及び式（３３）から明らかなように、制御電圧Ｖｇｓａと制御電圧Ｖｇｓとは、同じ電圧成分（基準電圧Ｖｇｓ０及び補正電圧Ｖｃ）及び同じ電圧値を有している。式（３３）においても、補正電圧Ｖｃは式（２９）によって示される。その他、制御電圧生成部１０Ａは、図１に示す制御電圧生成部１０と同様である。

制御電圧Ｖｇｓａは、実施形態１と同様に、０［Ｖ］を基準とする電圧（つまり、０［Ｖ］を基準とする電位差）である。従って、実施形態１と同様の理由により、制御電圧印加部９Ａが電圧制御電圧源１９Ａを有している。

電圧制御電圧源１９Ａは、トランジスタＴＰのゲート端子とソース端子との間に接続される。電圧制御電圧源１９Ａは、入力の２端子間の電位差に応じて、出力の２端子間の電位差が決まる電圧源である。電圧制御電圧源１９Ａには、制御電圧生成部１０Ａから、０［Ｖ］を基準とする制御電圧Ｖｇｓａと、基準となる電圧０［Ｖ］が入力されることで、制御電圧Ｖｇｓａが電位差として入力される。そして、電圧制御電圧源１９Ａの出力の２端子をそれぞれトランジスタＴＮのゲート端子及びソース端子に接続することで、トランジスタＴＰのゲート－ソース間に制御電圧Ｖｇｓａと同じ電圧値を有する制御電圧Ｖｇｓが印加される。このとき、ソース電位Ｖｓが変動しても、電圧制御電圧源１９Ａの出力の２端子間の電位Ｖｇｓは変動しない。その他、電圧制御電圧源１９Ａは、図１に示す電圧制御電圧源１９と同様である。例えば、電圧制御電圧源１９Ａは、図７（ａ）及び図７（ｂ）の電圧制御電圧源１９と同様の構成を取り得る。

また、電圧制御電圧源１９Ａには、制御電圧Ｖｇｓａが電位差として入力されればよいので、実施形態１と同様に、基準となる電圧０［Ｖ］を任意の値にしてもよい。この場合、基準となる電圧をＶｒｅｆとすると、制御電圧生成部１０Ａからの出力電圧を「Ｖｇｓａ＋Ｖｒｅｆ」とすれば、電圧制御電圧源１９Ａに入力される電位差は、「Ｖｇｓａ＋Ｖｒｅｆ－Ｖｒｅｆ」によりＶｇｓａとなる。

制御電圧生成部１０Ａは、式（３３）によって表される制御電圧Ｖｇｓａを生成できる限りは、制御電圧生成部１０Ａの構成は特に限定されず、任意の制御電圧生成回路によって構成できる。

実施形態２では、制御電圧生成部１０Ａは、基準電圧生成部１１Ａと、補正電圧生成部１５Ａと、加算部１７Ａとを含む。

基準電圧生成部１１Ａは、基準電圧Ｖｇｓ０を生成して、加算部１７Ａに出力する。基準電圧Ｖｇｓ０は負の値を有する。一方、補正電圧生成部１５Ａは、温度検出部１３Ａの検出信号ＴＭに基づいて補正電圧Ｖｃを生成して、加算部１７Ａに出力する。加算部１７Ａは、基準電圧Ｖｇｓ０に補正電圧Ｖｃを加算して、加算結果である制御電圧Ｖｇｓａを生成する。そして、加算部１７Ａは、制御電圧Ｖｇｓａを電圧制御電圧源１９Ａに出力する。

その他、基準電圧生成部１１Ａ、補正電圧生成部１５Ａ、及び、加算部１７Ａは、それぞれ、図１に示す基準電圧生成部１１、補正電圧生成部１５、及び、加算部１７と同様である。例えば、補正電圧生成部１５Ａは、図８に示す補正電圧生成部１５と同様の構成を取り得る。なお、図２５では、図１と同様に、制御電圧生成部１０Ａの物理的構成又は論理的な構成が示される。

次に、図８及び図２７（ａ）～図２７（ｃ）を参照して、温度検出部１３Ａ及び補正電圧生成部１５Ａの詳細を説明する。温度検出部１３Ａ及び補正電圧生成部１５Ａは、それぞれ、図８に示す温度検出部１３及び補正電圧生成部１５と同様である。

図２７（ａ）は、第１電流Ｉｐ及び第２電流Ｉｍの温度依存性を示すグラフである。図２７（ｂ）は、差分電流Ｉｏの温度依存性を示すグラフである。図２７（ｃ）は、補正電圧Ｖｃの温度依存性を示すグラフである。

図２７（ａ）に示すように、実施形態１と同様に、第１電流Ｉｐの温度依存性と第２電流Ｉｍの温度依存性とは異なっている。第１電流Ｉｐ及び第２電流Ｉｍの各々は、温度Ｔに対して線形に変化する。

図２７（ａ）の例では、第１電流Ｉｐの温度依存性は第２電流Ｉｍの温度依存性よりも高い。つまり、第１電流源回路１３１の温度依存性は、第２電流源回路１３３の温度依存性よりも高い。

第１電流Ｉｐと第２電流Ｉｍとが一致するときの温度Ｔが第１温度Ｔ１である。つまり、差分電流Ｉｏがゼロになるときの温度Ｔが第１温度Ｔ１である。

図２７（ｂ）に示すように、差分電流Ｉｏ（＝Ｉｐ－Ｉｍ）は、正の温度特性を有する。つまり、差分電流Ｉｏを表す直線の傾きＡは正の値を有する。従って、差分電流Ｉｏは、式（３４）によって表される。温度Ｔが第１温度Ｔ１であるときには、差分電流Ｉｏはゼロである。

Ｉｏ＝Ａ×（Ｔ－Ｔ１） …（３４）

差分電流Ｉｏが正の温度特性を有するため、図２７（ｃ）に示すように、補正電圧Ｖｃも正の温度特性を有する。図２７（ｃ）のグラフは、図２６に示す補正電圧Ｖｃの温度依存性のグラフと一致する。補正電圧Ｖｃは、式（３５）によって表される。

Ｖｃ＝Ｒｏ×Ｉｏ＝Ｒｏ×Ａ×（Ｔ－Ｔ１）＝β（Ｔ－Ｔ１）
…（３５）

式（３５）に示すように、「Ｒｏ×Ａ」が補正係数βである。補正係数βは正の値を示す。また、温度Ｔが第１温度Ｔ１であるときには、補正電圧Ｖｃはゼロである。

なお、図２７（ａ）の例では、第１電流Ｉｐ及び第２電流Ｉｍを表す直線の傾きは両者とも正の値であるが、必ずしも正の値である必要は無い。実施形態２において、トランジスタＴＰの温度依存性を補正するために補正電圧Ｖｃの補正係数βが正となるためには、第１電流Ｉｐの傾きが第２電流Ｉｍの傾きに比べて大きければよく、傾きの符号の正負は関係ない。

なお、実施形態２でも、実施形態１と同様に、第１電流Ｉｐの電流値及び／又は第２電流Ｉｍの電流値を変更することで、第１温度Ｔ１を変更できる。

ここで、トランジスタＴＰの温度依存性を補正するための補正係数βを式（３０）に反映すると、「｜Ｖｇｓ｜＞｜Ｖｔｈ｜」領域のうちの飽和領域（｜Ｖｄｓ｜＞｜Ｖｇｓ－Ｖｔｈ｜）において、トランジスタＴＰのドレイン電流Ｉｄｓは、式（３６）によって表される。

…（３６）

また、補正係数βを式（３１）に反映すると、「｜Ｖｇｓ｜＞｜Ｖｔｈ｜」領域のうちの線形領域（｜Ｖｄｓ｜＜｜Ｖｇｓ－Ｖｔｈ｜）において、トランジスタＴＰのドレイン電流Ｉｄｓは、式（３７）によって表される。温度係数αｔｈは正の値を示す。

…（３７）

さらに、補正係数βを式（３２）に反映すると、サブスレッショルド領域において、トランジスタＴＰのドレイン電流Ｉｄｓは、式（３８）によって表される。温度係数αｔｈは正の値を示す。

…（３８）

飽和領域、線形領域、及びサブスレッショルド領域のいずれにおいても、トランジスタＴＰの抵抗値Ｒは、式（３９）によって示される。

Ｒ＝Ｖｄｓ／Ｉｄｓ …（３９）

次に、図２８（ａ）を参照して、補正係数βの決定方法の一例を説明する。図２８（ａ）は、第１温度Ｔ１での補正係数βとトランジスタＴＰの抵抗値Ｒとの関係、及び、第２温度Ｔ２での補正係数βとトランジスタＴＰの抵抗値Ｒとの関係を示すグラフである。第１温度Ｔ１及び第２温度Ｔ２は、それぞれ、実施形態１における第１温度Ｔ１及び第２温度Ｔ２と同様である。

図２８（ａ）に示すように、Ｒ－β曲線Ｇ１１０は、第１温度Ｔ１での抵抗値Ｒを示す。Ｒ－β曲線Ｇ１２０は、第２温度Ｔ２での抵抗値Ｒを示す。そして、図１２（ｂ）を参照して説明した実施形態１と同様の手順によって、Ｒ－β曲線Ｇ１１０とＲ－β曲線Ｇ１２０との交点Ｐにおける補正係数β（Ｒｒ）を取得する。実施形態２では、実施形態１と同様に、補正係数β（Ｒｒ）に対応する温度依存性のない抵抗値Ｒｒは、必ず、目標抵抗値Ｒｄに一致する。このとき、交点Ｐにおける補正係数β（Ｒｒ）も目標抵抗値Ｒｄに対する補正係数β（Ｒｄ）と一致する。従って、実施形態２によれば、補正係数β（Ｒｄ）を抵抗デバイス１００Ａの補正電圧生成部１５Ａの補正係数βに設定すると、補正電圧Ｖｃによって、トランジスタＴＰの抵抗値Ｒの温度依存性が効果的に低減されて、抵抗値Ｒを目標抵抗値Ｒｄに維持できる。

次に、図２８（ｂ）及び図２８（ｃ）を参照して、補正係数βの決定方法の更に好ましい例を説明する。図２８（ｂ）は、第１温度Ｔ１での基準電圧Ｖｇｓ０とトランジスタＴＰの抵抗値Ｒとの関係を示すグラフである。図２８（ｃ）は、第２温度Ｔ２での補正係数βとトランジスタＴＰの抵抗値Ｒとの関係を示すグラフである。下記に示す（手順１）及び（手順２）によって補正係数βが決定される。

（手順１）図２８（ｂ）に示すように、補正電圧Ｖｃがゼロになる第１温度Ｔ１において、基準電圧Ｖｇｓ０の電圧値を変更しながら、抵抗デバイス１００ＡのトランジスタＴＰの抵抗値Ｒを計測して、抵抗値Ｒが目標抵抗値Ｒｄを示すときの基準電圧Ｖｇｓ０（Ｒｄ）を決定する。なお、第１温度Ｔ１では、補正電圧Ｖｃがゼロであるため、補正係数βは任意の値で良く、基準電圧Ｖｇｓ０（Ｒｄ）は図２５及び式（３３）における制御電圧Ｖｇｓａに一致する。

（手順２）図２８（ｃ）に示すように、抵抗デバイス１００Ａにおいて基準電圧Ｖｇｓ０を（手順１）で決定した基準電圧Ｖｇｓ０（Ｒｄ）に設定する。次に、第１温度Ｔ１とは異なる第２温度Ｔ２において、補正係数βの値を変更しながら、トランジスタＴＰの抵抗値Ｒを計測して、抵抗値Ｒが目標抵抗値Ｒｄを示すときの補正係数β（Ｒｄ）を決定する。目標抵抗値Ｒｄは、温度依存性のない抵抗値Ｒｒに一致する。

以上、図２８（ａ）及び図２８（ｂ）を参照して説明したように、実施形態２によれば、（手順１）及び（手順２）によって、温度依存性のない抵抗値Ｒｒに一致する目標抵抗値Ｒｄが得られる補正係数β（Ｒｄ）を決定している。従って、実施形態２では、実施形態１と同様に、温度依存性のない目標抵抗値Ｒｄと補正係数β（Ｒｄ）との組み合わせを高速かつ一意に決定できる。

特に、（手順１）及び（手順２）を実現するためには、第１温度Ｔ１で補正の効果が無くなるような補正電圧Ｖｃを生成する電圧印加回路１は好適である。

なお、補正係数βを決定するときのトランジスタＴＰの抵抗値Ｒの計測方法は、図１８（ａ）及び図１８（ｂ）を参照して説明した実施形態１と同様である。

以上より、ＰＭＯＳトランジスタであるトランジスタＴＰをＭＯＳ抵抗として使用する実施形態２においても、実施形態１同様に温度補正可能であることが理解できる。

ここまで、抵抗デバイス１００ＺのトランジスタＴＰの抵抗値Ｒの温度補正を行うために、一例として、対象となるトランジスタＴＰの抵抗値Ｒを計測する手法を説明した。ただし、実施形態１と同様に、抵抗値Ｒ以外の物理量でもトランジスタＴＮの抵抗値Ｒの温度補正は可能である。換言すれば、温度補正を行う抵抗デバイス１００Ｚを含む電子回路から計測可能な物理量（以下、「物理量Ｇ」と記載する）を使用することで、温度補正のための基準電圧Ｖｇｓ０及び補正係数βを決定することが可能である。以下、電子回路から計測可能な物理量Ｇを、「電子回路の物理量Ｇ」と記載する場合がある。

実施形態２においても、図１９（ａ）の電子回路３Ｂの回路要素として抵抗デバイス１００ＺのトランジスタＴＰ（ＭＯＳ抵抗ＭＲ）が内蔵される場合、電子回路３Ｂから計測可能な物理量Ｇは、実施形態１の式（２４）と同様に、トランジスタＴＰの抵抗値Ｒの関数として一般化して表現でき、さらに、温度Ｔ、基準電圧Ｖｇｓ０、及び補正係数βの関数として一般化して表現できる。

すなわち、実施形態１において、図１９（ａ）、図１９（ｂ）及び式（２４）を参照して説明したのと同様に、実施形態２において、抵抗デバイス１００ＺのトランジスタＴＰを含む電子回路３Ｂから、抵抗デバイス１００ＺのトランジスタＴＰの抵抗値Ｒを含む物理量Ｇを計測することで、目標物理量Ｇｄに対する基準電圧Ｖｇｓ０（Ｇｄ）及び補正係数β（Ｇｄ）を決定し、温度補正を実施できる。

また、実施形態１において、図１９（ａ）、図２０及び図２１を参照して説明したのと同様に、実施形態２において、図１９（ａ）における一例として、電子回路３Ｂの構成を図２０（ａ）又は図２０（ｂ）に示すＲＣフィルタ回路１１０Ｘとし、又は、図２１に示すアクティブフィルタ回路１１０Ｃとし、計測する物理量Ｇを遮断周波数ｆｃとした場合でも、ＲＣフィルタ回路１１０Ｘ、又は、アクティブフィルタ回路１１０Ｃに含まれる、抵抗デバイス１００ＺのトランジスタＴＰの温度補正が実施できる。

ここで、実施形態２においても、抵抗デバイス１００ＺのトランジスタＴＰに対して、図２２～図２３（ｂ）を参照して説明した実施形態１に係る補正係数決定方法によって補正係数βを決定できる。なお、実施形態２においても、図１１（ａ）及び図１２（ａ）を参照して説明した、基準電圧Ｖｇｓ０及び補正係数βの決定方法を適用できる。

また、実施形態２においても、図２４（ａ）～図２４（ｄ）を参照して説明した実施形態１のトランジスタＴＮ及び電圧制御電圧源１９と同様に、トランジスタＴＰ及び電圧制御電圧源１９Ａを配置できる。

次に、実施形態２における、具体的な回路例として、図２９（ａ）及び図２９（ｂ）を参照して、電圧印加回路１Ａの一例を説明する。図２９（ａ）は、電圧印加回路１Ａの一例を示す回路図である。図２９（ａ）に示すように、電圧印加回路１Ａは、デジタル－アナログ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）１１０と、抵抗素子Ｒｇと、ＰＴＡＴ回路１３０と、可変抵抗器１５０と、差動増幅器１７０と、電圧制御電圧源１９とを含む。

ＤＡＣ１１０の出力端子は、抵抗素子Ｒｇの一方端子及び差動増幅器１７０の反転入力端子に接続される。抵抗素子Ｒｇの他方端子は、差動増幅器１７０の出力端子に接続される。差動増幅器１７０の非反転入力端子には、可変抵抗器１５０の一方端子が接続される。可変抵抗器１５０の他方端子には、参照電圧生成回路から参照電圧Ｖｒｅｆが入力される。

ＤＡＣ１１０は、実施形態２では、例えば、Ｒ２－Ｒラダー型のｍビットＤＡＣである。ＤＡＣ１１０には、入力コードｄが入力される。入力コードｄは、デジタルコードであり、「０＜ｄ≦２^m」の範囲で設定される。ＤＡＣ１１０は、入力コードｄに応じて、出力端子から電流Ｉｇ０を出力する。電流Ｉｇ０は、式（４０）によって示される。式（４０）において、Ｉｌｓｂは、ＤＡＣ１１０が出力可能な電流の最小値を示す。

Ｉｇ０＝ｄ×Ｉｌｓｂ …（４０）

可変抵抗器１５０は、例えば、ｎビットの抵抗分圧器（ｎビットのデジタルポテンショメータ）である。図２９において、可変抵抗器１５０の両端は、それぞれ参照電圧Ｖｒｅｆと、差動増幅器１７０の非反転入力端子に接続される。可変抵抗器１５０の両端の中間に位置する中間ノードＮｍは、ＰＴＡＴ回路１３０に接続される。可変抵抗器１５０は、同一抵抗値を有する２ⁿ個の抵抗体が直列に並んだ構造になっており、１つの抵抗体の抵抗値をｒとする。可変抵抗器１５０には、入力コードｓが入力される。入力コードｓは、デジタルコードであり、「０＜ｓ≦２ⁿ」の範囲で設定される。図２９において、参照電圧Ｖｒｅｆの入力側から、ｓ個目の抵抗体とｓ＋１個目の抵抗体との間のノードと、可変抵抗器の中間ノードＮｍとが接続される。従って、参照電圧Ｖｒｅｆの入力側から、中間ノードＮｍまでの抵抗値は、入力コードｓに応じて「ｓ×ｒ」に設定される。

ＰＴＡＴ回路１３０は、温度Ｔに応じたＰＴＡＴ電流Ｉｐｔａｔを出力して、ＰＴＡＴ電流Ｉｐｔａｔを可変抵抗器１５０の中間ノードＮｍに入力する。ここで、差動増幅器１７０の非反転入力端子に電流が流れないとすると、ＰＴＡＴ回路１３０から差動増幅器１７０へ電流は流れないため、ＰＴＡＴ電流Ｉｐｔａｔは、参照電圧Ｖｒｅｆ側に全て流れる。このとき、可変抵抗器１５０の中間ノードＮｍから差動増幅器１７０の非反転入力端子との間の抵抗体では電圧降下が生じない。その結果、中間ノードＮｍの電位と、差動増幅器１７０の非反転入力端子の電位Ｖｐとが等しくなる。中間ノードＮｍの電位は、中間ノードＮｍから参照電圧Ｖｒｅｆの入力側までの抵抗値「ｓ×ｒ」とＰＴＡＴ電流Ｉｐｔａｔとに応じた電圧に、参照電圧Ｖｒｅｆを加算した電位になる。以上より、差動増幅器１７０の非反転入力端子の電圧Ｖｐは、式（４１）によって示される。ＰＴＡＴ電流Ｉｐｔａｔは、検出信号ＴＭに相当する。従って、ＰＴＡＴ回路１３０が温度検出部１３に相当する。

Ｖｐ＝ｓ×ｒ×Ｉｐｔａｔ＋Ｖｒｅｆ …（４１）

図２９（ｂ）は、ＰＴＡＴ電流Ｉｐｔａｔの温度依存性を示す図である。横軸は温度［Ｋ］を示し、縦軸は電流値［Ａ］を示す。図２９（ｂ）に示すように、ＰＴＡＴ電流Ｉｐｔａｔは温度Ｔに比例する。ＰＴＡＴ電流Ｉｐｔａｔは、式（４２）によって示される。ｐは、比例定数を示し、Ｔ１は第１温度を示す。ｐは、正の値を有する。ＰＴＡＴ回路１３０は、ＰＴＡＴ電流Ｉｐｔａｔの電流値がゼロになる第１温度Ｔ１を含むように構成される。

Ｉｐｔａｔ＝ｐ（Ｔ－Ｔ１） …（４２）

図２９（ａ）に戻って、差動増幅器１７０は、抵抗素子Ｒｇの抵抗値Ｒｇと電流Ｉｇ０とで定まる電圧と、電圧Ｖｐとを入力して、制御電圧Ｖｇｓａを出力する。制御電圧Ｖｇｓａは、式（４３）によって示される。式（４３）のＶｇｓ０｛ｄ｝は、式（４４）によって示され、β｛ｓ｝は、式（４５）によって示される。Ｖｇｓ０｛ｄ｝は、基準電圧Ｖｇｓ０に相当し、β｛ｓ｝は、補正係数βに相当する。

Ｖｇｓａ＝－Ｒｇ×Ｉｇ０＋Ｖｐ
＝－ｄ×Ｒｇ×Ｉｌｓｂ＋Ｖｒｅｆ＋ｓ×ｒ×ｐ（Ｔ－Ｔ１）
＝Ｖｇｓ０｛ｄ｝＋β｛ｓ｝×（Ｔ－Ｔ１）
…（４３）

Ｖｇｓ０｛ｄ｝＝－ｄ×Ｒｇ×Ｉｌｓｂ＋Ｖｒｅｆ …（４４）

β｛ｓ｝＝ｓ×ｒ×ｐ …（４５）

式（４４）から明らかなように、入力コードｄによって、基準電圧Ｖｇｓ０｛ｄ｝の値を変更可能である。また、式（４５）から明らかなように、入力コードｓによって、補正係数β｛ｓ｝の値を変更可能である。

図２９における、ＰＴＡＴ回路１３０の一例を、図３０及び図３１を参照して説明する。図３０は、ＰＴＡＴ回路１３０の一例を示す回路図である。図３１は、ＰＴＡＴ電流Ｉｐｔａｔを示すグラフである。横軸は温度［Ｋ］を示し、縦軸は電流値［Ａ］を示す。

図３０に示すように、ＰＴＡＴ回路１３０は、ＢＧＲ（Ｂａｎｄ Ｇａｐ Ｒｅｆｅｒｅｎｃｅ）回路１４０と、ＰＭＯＳトランジスタＴ５～Ｔ１２と、ＮＭＯＳトランジスタＴ１４～Ｔ１７と、可変抵抗器Ｒ２と、抵抗素子Ｒ７と、キャパシタＣ２と、オペアンプＡＰ２とを含む。ＢＧＲ回路１４０は、ＰＭＯＳトランジスタＴ１、Ｔ２と、バイポーラトランジスタＴ３、Ｔ４と、可変抵抗器Ｒ１と、抵抗素子Ｒ３～Ｒ６と、キャパシタＣ１と、オペアンプＡＰ１とを含む。

ＰＴＡＴ回路１３０は、温度Ｔに比例するＰＴＡＴ電流Ｉｐｔａｔを出力する。

具体的には、ＢＧＲ回路１４０に流れる電流Ｉｐ１は正の線形な温度特性を有する。ＰＭＯＳトランジスタＴ１１を流れる第１電流Ｉｐは、カレントミラー回路によって、Ｉｐ＝Ｉｐ１／Ａと表すことができる。つまり、Ａ：１＝Ｉｐ１：Ｉｐ、である。従って、図３１に示すように、第１電流Ｉｐは、電流Ｉｐ１に比例した正の温度特性を有する。

ＢＧＲ回路１４０は、温度依存性の低い電圧Ｖｂｇｒを出力する。温度依存性の低い電圧Ｖｂｇｒは、オペアンプＡＰ２の非反転入力端子に入力される。この場合、オペアンプＡＰ２の仮想短絡の効果により、オペアンプＡＰ２の反転入力端子において、温度依存性の低い電圧Ｖｚ（≒Ｖｂｇｒ）を得る。そして、可変抵抗器Ｒ２に電圧Ｖｚが印加されることで、可変抵抗器Ｒ２に、温度依存性の低い電流Ｉｐ２（＝Ｒ２×Ｖｚ）が流れる。

ＮＭＯＳトランジスタＴ１７を流れる第２電流Ｉｍは、カレントミラー回路によって、Ｉｍ＝Ｉｐ２ａ＝Ｉｐ２／Ｂと表すことができる。つまり、Ｂ：１＝Ｉｐ２：Ｉｐ２ａ、である。従って、図３１に示すように、第２電流Ｉｍは、温度依存性の低い電流Ｉｐ２に比例するため、温度依存性は低い。可変抵抗器Ｒ２の抵抗値を調整することで第２電流Ｉｍの電流値を変更できる。

ＰＴＡＴ回路１３０は、第１電流Ｉｐと第２電流Ｉｍとの差分電流を、ＰＴＡＴ電流Ｉｐｔａｔ（＝Ｉｐ－Ｉｍ）として、図２９（ａ）の可変抵抗器１５０に出力する。この場合、図３１に示すように、第１電流Ｉｐと第２電流Ｉｍとが一致する第１温度Ｔ１において、ＰＴＡＴ電流Ｉｐｔａｔはゼロ［Ａ］になる。

図３１に示すように、可変抵抗器Ｒ２の抵抗値を調整して第２電流Ｉｍの電流値を変更することで、ＰＴＡＴ電流Ｉｐｔａｔがゼロ［Ａ］になる第１温度Ｔ１を調整できる。

なお、トランジスタＴ２、Ｔ６、Ｔ８、Ｔ１０、Ｔ１２のゲート端子には、ＰＴＡＴ回路１３０を動作させるための電圧Ｖｂが入力される。

（変形例）
図３２（ａ）～図３２（ｄ）を参照して、本発明の実施形態２の第１変形例～第４変形例を説明する。図３２（ａ）～図３２（ｄ）では、図面の簡略化のために、制御電圧生成部１０Ａ及び温度検出部１３Ａを省略している。以下では、第１変形例～第４変形例が図２５に示す実施形態２に係る抵抗デバイス１００Ｚと異なる点を主に説明する。

図３２（ａ）は、実施形態２の第１変形例に係る抵抗デバイス１００Ｅを示す図である。図３２（ａ）に示すように、抵抗デバイス１００Ｅは、電圧制御電圧源１９Ａと、複数のトランジスタＴＰとを含む。複数のトランジスタＴＰは、ノードｎ１とノードｎ２との間に直列に接続される。電圧制御電圧源１９Ａは、複数のトランジスタＴＰのゲート端子が接続されるラインＬＮと、ノードｎ１との間に接続される。従って、電圧制御電圧源１９Ａは、複数のトランジスタＴＰの各々のゲート端子と、ノードｎ１に接続される単一のソース端子との間に制御電圧Ｖｇｓを印加する。

また、複数のトランジスタＴＰの各々のバックゲート端子が、ソース端子に接続される。従って、図２４（ａ）に示す抵抗デバイス１００Ａの場合と同様の理由により、各トランジスタＴＰの特性の線形性が向上するとともに、基板バイアス効果の影響も抑制できる。

図３２（ｂ）は、実施形態２の第２変形例に係る抵抗デバイス１００Ｆを示す図である。図３２（ｂ）に示すように、抵抗デバイス１００Ｆは、複数の電圧制御電圧源１９Ａと、複数のトランジスタＴＰとを含む。複数のトランジスタＴＰは、ノードｎ１とノードｎ２との間に直列に接続される。複数のトランジスタＴＰの各々のバックゲート端子が、ソース端子に接続される。従って、第１変形例と同様に、各トランジスタＴＰの特性の線形性が向上するとともに、基板バイアス効果の影響も抑制できる。

複数の電圧制御電圧源１９Ａは、それぞれ、複数のトランジスタＴＰに対応して配置される。そして、電圧制御電圧源１９Ａは、対応するトランジスタＴＰのゲート端子とソース端子との間に接続される。従って、電圧制御電圧源１９Ａは、対応するトランジスタＴＰのゲート－ソース間に制御電圧Ｖｇｓを印加する。その結果、複数のトランジスタＴＰにおいて、トランジスタＴＰのドレイン側のノードｎ２の電位に起因してゲート－ソース間の電圧が相違することを抑制できる。

図３２（ｃ）は、実施形態２の第３変形例に係る抵抗デバイス１００Ｇを示す図である。図３２（ｃ）に示すように、抵抗デバイス１００Ｇは、２つの電圧制御電圧源１９Ａと、２つのトランジスタＴＰとを含む。２つのトランジスタＴＰは、ノードｎ１とノードｎ２との間に直列に接続される。この場合、一方のトランジスタＴＰのドレイン端子と他方のトランジスタＴＰのドレイン端子とが接続される。電圧制御電圧源１９Ａの各々は、対応するトランジスタＴＰのゲート端子とソース端子との間に配置される。また、各トランジスタＴＰのバックゲート端子はソース端子に接続される。

そして、一方の電圧制御電圧源１９Ａと一方のトランジスタＴＰとのペアＰＢ１と、他方の電圧制御電圧源１９Ａと他方のトランジスタＴＰとのペアＰＢ２とを対称に配置している。その結果、バックゲート端子の接続先及び／又は電圧制御電圧源１９の配置に起因するノードｎ１、ｎ２の電位に対する非対称性を抑制できる。

図３２（ｄ）は、実施形態２の第４変形例に係る抵抗デバイス１００Ｈを示す図である。図３２（ｄ）に示すように、抵抗デバイス１００Ｈは、１つの電圧制御電圧源１９Ａと、２つのトランジスタＴＰとを含む。２つのトランジスタＴＰは、ノードｎ１とノードｎ２との間に直列に接続される。この場合、一方のトランジスタＴＰのソース端子と他方のトランジスタＴＰのソース端子とが接続される。電圧制御電圧源１９Ａは、トランジスタＴＰのゲート端子とソース端子との間に配置される。従って、電圧制御電圧源１９Ａは、２つのトランジスタＴＰのゲート－ソース間に制御電圧Ｖｇｓを印加する。また、トランジスタＴＰのバックゲート端子はソース端子に接続される。

そして、電圧制御電圧源１９Ａに対して、一方のトランジスタＴＰと他方のトランジスタＴＰとを対称に配置している。その結果、バックゲート端子の接続先及び／又は電圧制御電圧源１９Ａの配置に起因するノードｎ１、ｎ２の電位に対する非対称性を抑制できる。

なお、図３２（ａ）～図３２（ｄ）では、複数のトランジスタＴＰの各々のバックゲート端子が、ソース端子に接続されているが、電源電圧に接続されていてもよい。但し、線形性は、複数のトランジスタＴＰの各々のバックゲート端子をソース端子に接続した場合に比べ劣る。

また、図３２（ａ）～図３２（ｄ）に示す第１変形例～第４変形例のうち２つ以上の変形例を組み合わせてもよい。例えば、第１変形例と、第３変形例とを組み合わせて、図３２（ｃ）に示す、２つのトランジスタＴＰの各々を、図３２（ａ）に示す複数のトランジスタＴＰに変更してもよい。例えば、第１変形例と第２変形例とを組み合わせて、図３２（ｂ）に示す、複数のトランジスタＴＰの各々を、図３２（ａ）に示す複数のトランジスタＴＰに変更してもよい。例えば、第１変形例～第４変形例のうち２以上の変形例に係る抵抗デバイスを、直列又は並列に並べてもよい。

（実施形態３）
図３３を参照して、本発明の実施形態３に係る抵抗デバイス１００Ｑを説明する。実施形態３に係る抵抗デバイス１００Ｑが互いに極性の異なるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをＭＯＳ抵抗として使用する点で、実施形態３は実施形態１及び実施形態２と主に異なる。以下、実施形態３が実施形態１及び実施形態２と異なる点を主に説明する。

図３３は、実施形態３に係る抵抗デバイス１００Ｑを示す図である。図３３に示すように、抵抗デバイス１００Ｑは、電圧印加回路１と、電圧制御電圧源１９と、電界効果トランジスタＴＮと、電圧印加回路１Ａと、電圧制御電圧源１９Ａと、電界効果トランジスタＴＰとを含む。電圧印加回路１、電圧制御電圧源１９、及び、電界効果トランジスタＴＮの構成は、それぞれ、図１を参照して説明した電圧印加回路１、電圧制御電圧源１９、及び、電界効果トランジスタＴＮの構成と同じである。電圧印加回路１Ａ、電圧制御電圧源１９Ａ、及び、電界効果トランジスタＴＰの構成は、それぞれ、図２５を参照して説明した電圧印加回路１Ａ、電圧制御電圧源１９Ａ、及び、電界効果トランジスタＴＰの構成と同じである。

電圧制御電圧源１９は、トランジスタＴＮのゲート端子とソース端子との間に接続される。電圧制御電圧源１９Ａは、トランジスタＴＰのゲート端子とソース端子との間に接続される。

トランジスタＴＮとトランジスタＴＰとは、ノードｎ１とノードｎ２との間に並列に接続される。具体的には、トランジスタＴＮのソース端子がノードｎ１に接続され、トランジスタＴＮのドレイン端子がノードｎ２に接続される。また、トランジスタＴＰのソース端子がノードｎ２に接続され、トランジスタＴＰのドレイン端子がノードｎ１に接続される。

以上、図３３を参照して説明したように、実施形態３では、ＰＭＯＳ抵抗としてのトランジスタＴＰとＮＭＯＳ抵抗としてのトランジスタＴＮとを並列に接続することで、抵抗デバイス１００Ｑの動作域が拡大し、抵抗デバイス１００Ｑの線形性を更に向上できる。ＰＭＯＳトランジスタであるトランジスタＴＰの動作域は電源電圧側であり、ＮＭＯＳトランジスタであるトランジスタＴＮの動作域は接地側であるからである。抵抗デバイス１００Ｑの動作域とは、トランジスタＴＰとトランジスタＴＮとを１つのＭＯＳ抵抗として捉えたときに、１つのＭＯＳ抵抗の動作域のことである。同様に、抵抗デバイス１００Ｑの線形性とは、トランジスタＴＰとトランジスタＴＮとを１つのＭＯＳ抵抗として捉えたときに、トランジスタＴＰとトランジスタＴＮとの合成抵抗の線形性のことである。

（変形例）
本発明の実施形態１の第１変形例～第４変形例を説明した図２４（ａ）～図２４（ｄ）、実施形態２の第１変形例～第４変形例を説明した図３２（ａ）～図３２（ｄ）、及び、図３３を参照して、実施形態３の変形例を説明する。実施形態３では、トランジスタＴＰとトランジスタＴＮとを並列に接続することで１つのＭＯＳ抵抗として捉えている。つまり、図３３では、単一のトランジスタＴＮと単一のトランジスタＴＰとで１つのＭＯＳ抵抗が構成されている。ただし、図２４（ａ）～図２４（ｄ）、及び、図３２（ａ）～図３２（ｄ）に示すような複数のトランジスタＴＮ、及び複数のトランジスタＴＰを組み合わせて、１つのＭＯＳ抵抗を構成してもよい。

例えば、抵抗デバイス１００Ｑは、図３３の電圧制御電圧源１９及びトランジスタＴＮに代えて、図２４（ａ）～図２４（ｄ）に示す第１変形例～第４変形例のうちのいずれかの変形例の電圧制御電圧源１９及び複数のトランジスタＴＮを備えていてもよいし、図２４（ａ）～図２４（ｄ）に示す第１変形例～第４変形例のうち２つ以上の変形例を組み合わせた構成を備えていてもよい。また、例えば、抵抗デバイス１００Ｑは、図３３の電圧制御電圧源１９Ａ及びトランジスタＴＰに代えて、図３２（ａ）～図３２（ｄ）に示す第１変形例～第４変形例のうちのいずれかの変形例の電圧制御電圧源１９Ａ及び複数のトランジスタＴＰを備えていてもよいし、図３２（ａ）～図３２（ｄ）に示す第１変形例～第４変形例のうち２つ以上の変形例を組み合わせた構成を備えていてもよい。

（実施形態４）
図３４及び図３５を参照して、本発明の実施形態４に係るブレインマシンインターフェース装置ＢＭＩを説明する。実施形態４に係るブレインマシンインターフェース装置ＢＭＩには、実施形態１（変形例を含む）の抵抗デバイス１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、実施形態２（変形例を含む）の抵抗デバイス１００Ｚ、１００Ｅ、１００Ｆ、１００Ｇ、１００Ｈ、又は、実施形態３（変形例を含む）の抵抗デバイス１００Ｑが搭載される。ブレインマシンインターフェース装置ＢＭＩは、「生体インターフェース装置」の一例に相当する。生体インターフェース装置は、生体信号を検出したり、生体組織に対して刺激信号を付与したりして、生体とコンピューターとを繋ぐ装置である。

図３４は、実施形態４に係るブレインマシンインターフェース装置ＢＭＩを示す図である。図３４に示すように、ブレインマシンインターフェース装置ＢＭＩは、脳波信号を検出したり、脳に対して刺激信号を付与したりして、脳とコンピューターとを繋ぐ装置である。

ブレインマシンインターフェース装置ＢＭＩは、体内装置６と、体外装置７とを備える。体内装置６は、頭部ＨＤ内に埋め込まれる。体内装置６は、「体内に埋め込まれる体内埋込装置」の一例に相当する。頭部ＨＤは、「体」の一例に相当する。体内装置６は、脳波信号を検出して、脳波信号の応じた脳情報を体外装置７に送信する。また、体内装置６は、体外装置７からの指示に応じて、脳に対して刺激信号を付与する。体外装置７は、体内装置６から受信した脳情報に応じた動作を行なう。体外装置７と体内装置６とは、互いに無線通信する。

体内装置６は、計測装置６３と刺激装置６７との少なくとも１つを含む。実施形態４では、体内装置６は、計測装置６３と刺激装置６７とを含む。また、体内装置６は、複数個の計測電極６５と、複数個の刺激電極６９と、制御装置６１とをさらに含む。

制御装置６１は、計測装置６３及び刺激装置６７を制御する。制御装置６１は、体外装置７と無線通信する通信機（不図示）を有する。制御装置６１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）のようなプロセッサーと、半導体メモリのような記憶装置とを含む。例えば、制御装置６１は、マイクロコンピューターである。

計測装置６３は、複数個の計測電極６５を介して脳波信号を計測する。具体的には、複数個の計測電極６５の各々は、脳に配置され、脳波信号を検出して、脳波信号を計測装置６３に出力する。計測装置６３は、集積回路装置（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）６３１を含む。集積回路装置６３１は、脳波信号を増幅して、増幅後の脳波信号を制御装置６１に出力する。制御装置６１は、脳波信号を表す脳情報を体外装置７に送信する。計測装置６３は、「体内に配置されて生体信号を計測する計測装置」の一例に相当する。脳波信号は、「生体信号」の一例に相当する。

刺激装置６７は、複数個の刺激電極６９を介して脳に刺激信号を与える。具体的には、刺激装置６７は、刺激信号を生成して、刺激信号を複数個の刺激電極６９に出力する。そして、複数個の刺激電極６９の各々は、脳に配置され、刺激信号を脳に付与する。刺激装置６７は、集積回路装置（ＩＣ）６７１を含む。集積回路装置６７１は、ノイズを除去しつつ刺激信号を増幅して、増幅後の刺激信号を、複数個の刺激電極６９に出力する。刺激装置６７は、「体内に配置されて生体組織に刺激信号を与える刺激装置」の一例に相当する。脳は、「生体組織」の一例に相当する。

集積回路装置６３１及び集積回路装置６７１の各々には、実施形態１（変形例を含む）の抵抗デバイス１００、１００Ａ～１００Ｄの電圧印加回路１及び電界効果トランジスタＴＮが集積されるか、実施形態２（変形例を含む）の抵抗デバイス１００Ｚ、１００Ｅ～１００Ｈの電圧印加回路１Ａ及び電界効果トランジスタＴＰが集積されるか、又は、実施形態３（変形例を含む）の抵抗デバイス１００Ｑの電圧印加回路１、１Ａ及び電界効果トランジスタＴＮ、ＴＰが集積されるかしている。特に、頭部ＨＤに埋め込む体内装置６では、電源電圧を高くできず、かつ、複数個の計測電極６５からの脳波信号及び複数個の刺激電極６９への刺激信号が必要になるため、抵抗デバイス１００、１００Ａ～１００Ｈ、１００Ｚ、１００Ｑの集積回路化は特に有効である。

次に、体内装置６に集積回路装置６３１及び集積回路装置６７１を設けることが特に有効な理由を説明する。一例として、脳波信号の計測に着目する。

すなわち、脳波信号の計測においては、１Ｈｚ以下の低周波な基線レベルの緩やかな変動に、１Ｈｚ～数１００Ｈｚ帯域の脳波信号が重畳された信号が、計測電極６５を介して計測装置６３に入力される。一般的には、脳波信号は、数μＶ～数１００μＶのレベルであるため、周囲環境からの外因性の雑音又は体内装置６に起因した内因性の雑音の影響を受けることを回避するために、例えば、数１００倍～数１０００倍に脳波信号を増幅することが要求される。

一方、基線レベルの変動は、一般的には脳波信号よりも大きいため、計測電極６５から取得した信号を単純に増幅すると、計測装置６３の入力レンジを超えてしまい、脳波信号を取得できなくなる。そこで、計測電極６５からの信号から、所望の周波数帯域の脳波信号だけを増幅するためのフィルタ回路が必要になる。フィルタ回路が集積回路装置６３１に搭載される。

フィルタ回路としては、抵抗Ｒと容量Ｃとの組み合わせで構成される図２０に示すようなＲＣフィルタ回路１１０Ｘ、又は、図２１に示すようなアクティブフィルタ回路１１０Ｃを利用できる。この場合、帯域制限を行う遮断周波数ｆｃは、ｆｃ＝１／（２π×ＲＣ）で表される。そして、集積回路装置６３１に、１Ｈｚ以下の周波数帯域の信号を遮断するフィルタを構成するためには、ＲＣ≧１／２πとなる抵抗Ｒと容量Ｃとの組み合わせが必要になる。しかしながら、一般的な高抵抗ポリシリコン及びＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）容量では、現実的なサイズでの実現が困難である。

そこで、フィルタ回路を構成する抵抗素子に、実施形態１～実施形態３の抵抗デバイス１００、１００Ａ～１００Ｈ、１００Ｚ、１００ＱのトランジスタＴＮ、ＴＰを利用したＭＯＳ抵抗を採用することで、一般的な高抵抗ポリシリコンと同程度のサイズで、一般的な高抵抗ポリシリコンよりも１０倍～１０⁸倍の抵抗値を実現でき、現実的なサイズにおいて、ＲＣ≧１／（２π×１）となる抵抗Ｒと容量Ｃとの組み合わせが可能になる。

加えて、実施形態１～実施形態３の抵抗デバイス１００、１００Ａ～１００Ｈ、１００Ｚ、１００Ｑを集積回路装置６３１に集積することで、電圧印加回路１、１Ａによる温度補正によって、トランジスタＴＮ、ＴＰの抵抗値Ｒの温度依存性が低減する。ひいては、遮断周波数ｆｃの温度依存性が低減する。従って、実施形態１～実施形態３のトランジスタＴＮ及び／又はトランジスタＴＰを含むフィルタ回路（例えば、図２１のアクティブフィルタ回路１１０Ｃ）を集積回路装置６３１に集積することで、頭部ＨＤ（脳）における温度変動の影響を極力抑制して、計測電極６５からの信号から、所望の周波数帯域の脳波信号だけを精度良く取り出して、所望の周波数帯域の脳波信号だけを増幅できる。同様に、体内装置６に集積回路装置６７１を設けることは有効である。

図３５は、集積回路装置６３１の一例を示す回路図である。図３５に示すように、集積回路装置６３１は、複数の増幅器８１と、複数のサンプルホールド回路８２と、マルチプレクサ８３と、アナログ－デジタル変換器（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）８４と、実施形態１の電圧印加回路１とを含む。

複数の増幅器８１は、それぞれ、複数の計測電極６５が検出した検出信号を受信する。複数の増幅器８１の各々は、対応する計測電極６５の検出信号からノイズを除去して脳波信号を取り出し、脳波信号を増幅し、増幅した脳波信号を、対応するサンプルホールド回路８２に出力する。

具体的には、複数の増幅器８１の各々は、実施形態１のＭＯＳ抵抗としてのトランジスタＴＮを含むフィルタ回路、例えば、図２１に示すアクティブフィルタ回路１１０Ｃを有する。そして、電圧印加回路１は、複数の増幅器８１の各々のトランジスタＴＮ（ＭＯＳ抵抗ＭＲ）のゲート－ソース間に制御電圧Ｖｇｓを印加する。この場合、電圧印加回路１及び複数のトランジスタＴＮが抵抗デバイス１００を構成する。なお、電圧制御電圧源１９は、トランジスタＴＮごとに設けられていてもよい。また、例えば、複数の増幅器８１の各々は、図２０に示すＲＣフィルタ回路１１０Ｘによって構成されていてもよい。

なお、複数の増幅器８１の各々は、実施形態２のＭＯＳ抵抗としてのトランジスタＴＰを含むフィルタ回路を有していてもよいし、実施形態３のＭＯＳ抵抗としてのトランジスタＴＮ、ＴＰを含むフィルタ回路を有していてもよい。

複数のサンプルホールド回路８２の各々は、対応する増幅器８１が出力した脳波信号を保持して、保持した脳波信号をマルチプレクサ８３に出力する。マルチプレクサ８３は、複数のサンプルホールド回路８２が出力した脳波信号を多重化したシリアル信号をＡＤＣ８４に出力する。ＡＤＣ８４は、アナログのシリアル信号をデジタル信号に変換して、デジタルのシリアル信号を制御装置６１に出力する。

ここまで、実施形態４では、抵抗デバイス１００、１００Ａ～１００Ｈ、１００Ｚ、１００Ｑの応用例の１つとして、生体の脳に対する計測と刺激とを行うブレインマシンインターフェース装置ＢＭＩを説明した。ただし、抵抗デバイス１００、１００Ａ～１００Ｈ、１００Ｚ、１００Ｑの適用は、ブレインマシンインターフェース装置ＢＭＩに限られず、例えば、生体インターフェース装置に適用できる。具体的には、実施形態４では、体内装置６を説明したが、抵抗デバイス１００、１００Ａ～１００Ｈ、１００Ｚ、１００Ｑの適用は、頭部ＨＤに埋め込まれる体内装置６に限られず、例えば、人間等の動物の体内に埋め込まれる、生体組織に刺激信号を与える刺激装置と生体信号を計測する計測装置とのうちの少なくとも１つを備える体内埋込装置に適用できる。例えば、体内埋込装置は、ペースメーカー、又は、人工内耳である。

以上、図面を参照して本発明の実施形態（変形例を含む）について説明した。ただし、本発明は、上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲で種々の態様において実施できる。また、上記の実施形態に開示される複数の構成要素は適宜改変可能である。例えば、ある実施形態に示される全構成要素のうちのある構成要素を別の実施形態の構成要素に追加してもよく、または、ある実施形態に示される全構成要素のうちのいくつかの構成要素を実施形態から削除してもよい。

また、図面は、発明の理解を容易にするために、それぞれの構成要素を主体に模式的に示しており、図示された各構成要素の厚さ、長さ、個数、間隔等は、図面作成の都合上から実際とは異なる場合もある。また、上記の実施形態で示す各構成要素の構成は一例であって、特に限定されるものではなく、本発明の効果から実質的に逸脱しない範囲で種々の変更が可能であることは言うまでもない。

本発明は、抵抗デバイス、集積回路装置、体内埋込装置、及び、補正係数決定方法を提供するものであり、産業上の利用可能性を有する。

１、１Ａ 電圧印加回路
６ 体内装置（体内埋込装置）
９、９Ａ 制御電圧印加部
１３、１３Ａ 温度検出部
６３ 計測装置
６７ 刺激装置
１００、１００Ａ～１００Ｈ、１００Ｑ、１００Ｚ 抵抗デバイス
１３１ 第１電流源回路
１３３ 第２電流源回路
２００、２００Ａ、２００Ｂ 電子回路装置（集積回路装置）
６３１、６７１ 集積回路装置
ＴＮ、ＴＰ 電界効果トランジスタ

Claims (14)

1. 電界効果トランジスタと、
   前記電界効果トランジスタのゲート－ソース間に、温度に応じた制御電圧を印加して、前記電界効果トランジスタのドレイン－ソース間の抵抗値を制御する電圧印加回路と
   を備え、
   前記制御電圧は、基準電圧に補正電圧を加算した電圧を示し、
   前記補正電圧は、前記温度に依存し、第１温度でゼロになるように設定され、
   前記補正電圧は、次式によって示され、
   Ｖｃ＝β（Ｔ－Ｔ１）
   前記補正電圧を「Ｖｃ」で示し、補正係数を「β」で示し、変数としての前記温度を「Ｔ」で示し、前記第１温度を「Ｔ１」で示す、抵抗デバイス。
2. 前記電圧印加回路は、
   前記温度に応じた検出信号を出力する温度検出部と、
   前記検出信号に応じて前記温度に対して線形に変化する前記補正電圧を前記制御電圧が含むように、前記制御電圧を生成して、前記制御電圧を前記電界効果トランジスタのゲート－ソース間に印加する制御電圧印加部と
   を含む、請求項１に記載の抵抗デバイス。
3. 前記第１温度は、前記補正電圧を定めるための係数である前記補正係数の変化に対して、前記電界効果トランジスタに関する物理量が一定であるときの温度を示す、請求項１又は請求項２に記載の抵抗デバイス。
4. 前記補正電圧を定めるための係数である前記補正係数の値は、前記第１温度において前記電界効果トランジスタに関する目標物理量が得られるときの前記基準電圧に基づいて、前記第１温度と異なる第２温度において前記目標物理量が得られるときの値を示す、請求項１から請求項３のいずれか１項に記載の抵抗デバイス。
5. 前記温度検出部は、
   第１電流を生成する第１電流源回路と、
   第２電流を生成する第２電流源回路と
   を含み、
   前記第１電流源回路の温度依存性と前記第２電流源回路の温度依存性とが異なり、
   前記第１電流源回路と前記第２電流源回路とは、直列に接続され、
   前記第１電流と前記第２電流との差分電流が前記検出信号であり、
   前記第１電流源回路が前記第１電流の電流値を変更し、及び／又は、前記第２電流源回路が前記第２電流の電流値を変更することで、前記第１温度が変更される、請求項２に記載の抵抗デバイス。
6. 前記電圧印加回路は、前記電界効果トランジスタのゲート－ソース間に前記制御電圧を印加して、前記電界効果トランジスタの第１動作領域におけるドレイン－ソース間の抵抗値を制御し、
   前記第１動作領域は、前記電界効果トランジスタのゲート－ソース間の電圧の大きさが閾値電圧の大きさより大きい領域を示す、請求項１から請求項５のいずれか１項に記載の抵抗デバイス。
7. 前記電圧印加回路は、前記電界効果トランジスタのゲート－ソース間に前記制御電圧を印加して、前記電界効果トランジスタの第２動作領域におけるドレイン－ソース間の抵抗値を制御し、
   前記第２動作領域は、前記電界効果トランジスタのゲート－ソース間の電圧の大きさが閾値電圧の大きさより小さい領域を示す、請求項１から請求項５のいずれか１項に記載の抵抗デバイス。
8. 請求項１から請求項７のいずれか１項に記載の抵抗デバイスの前記電界効果トランジスタ及び前記電圧印加回路を集積した集積回路装置。
9. 体内に埋め込まれる体内埋込装置であって、
   生体組織に刺激信号を与える刺激装置と生体信号を計測する計測装置とのうちの少なくとも１つを備え、
   前記刺激装置と前記計測装置とのうちの少なくとも１つは、請求項８に記載の集積回路装置を含む、体内埋込装置。
10. 電界効果トランジスタのゲート－ソース間に印加する制御電圧を補正するときの補正係数を決定する補正係数決定方法であって、
    次式において、前記制御電圧を「Ｖｇｓ」で示し、基準電圧を「Ｖｇｓ０」で示し、補正電圧を「Ｖｃ」で示し、前記補正係数を「β」で示し、変数としての温度を「Ｔ」で示し、前記補正電圧Ｖｃがゼロになるときの温度である第１温度を「Ｔ１」で示したときに、
    前記第１温度Ｔ１において前記電界効果トランジスタに関する目標物理量が得られるときの前記基準電圧Ｖｇｓ０の電圧値である特定電圧値を決定する工程と、
    前記第１温度Ｔ１と異なる第２温度及び前記基準電圧Ｖｇｓ０の前記特定電圧値において前記目標物理量が得られるときの前記補正係数βの値である特定係数値を決定する工程と
    を含む、補正係数決定方法。
    Ｖｇｓ＝Ｖｇｓ０＋Ｖｃ＝Ｖｇｓ０＋β（Ｔ－Ｔ１）
11. 前記基準電圧Ｖｇｓ０の前記特定電圧値を決定する前記工程は、
    前記第１温度Ｔ１において、前記基準電圧Ｖｇｓ０の電圧値を変更しながら、前記電界効果トランジスタに関する物理量を計測する工程と、
    前記基準電圧Ｖｇｓ０の前記電圧値を変更しながら計測された複数の前記物理量のうち、前記目標物理量と一致する物理量を計測したときの前記基準電圧Ｖｇｓ０の前記電圧値を前記基準電圧Ｖｇｓ０の前記特定電圧値に決定する工程と
    を含み、
    前記補正係数βの前記特定係数値を決定する前記工程は、
    前記第２温度及び前記基準電圧Ｖｇｓ０の前記特定電圧値において、前記補正係数βの値を変更しながら、前記電界効果トランジスタに関する物理量を計測する工程と、
    前記補正係数βの前記値を変更しながら計測された複数の前記物理量のうち、前記目標物理量と一致する物理量を計測したときの前記補正係数βの前記値を前記補正係数βの前記特定係数値に決定する工程と
    を含む、請求項１０に記載の補正係数決定方法。
12. 前記第１温度Ｔ１は、前記補正係数βの変化に対して、前記電界効果トランジスタに関する物理量が一定であるときの温度を示す、請求項１０又は請求項１１に記載の補正係数決定方法。
13. 前記補正電圧Ｖｃは、第１電流と第２電流との差分電流に基づく値を有し、
    前記第１電流は、温度の変化に対して線形に変化する電流を示し、
    前記第２電流は、前記温度の変化に対して線形に変化する電流を示し、
    前記第１電流の温度依存性と前記第２電流の温度依存性とが異なり、
    前記第１電流の電流値と前記第２電流の電流値とのうちの少なくとも一方の電流値を変更することで、前記第１温度Ｔ１を変更する工程をさらに含む、請求項１０から請求項１２のいずれか１項に記載の補正係数決定方法。
14. 前記目標物理量は、前記電界効果トランジスタを含む電子回路から計測可能な、前記電界効果トランジスタの抵抗値を含む物理量であって、目標値として設定される物理量を示す、請求項１０から請求項１３のいずれか１項に記載の補正係数決定方法。

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