JP7053851B2 - 光電変換素子および光電変換素子の製造方法 - Google Patents

Description

本発明は、背面接合型（バックコンタクト型、裏面電極型ともいう。）の光電変換素子、およびその光電変換素子の製造方法に関する。

半導体基板を用いた太陽電池等の光電変換素子として、受光面側および背面側の両面に半導体層が形成された例えばヘテロ接合型（以下、背面接合型に対して両面接合型と称する。両面電極型ともいう。）の光電変換素子と、背面側のみに電極が形成された背面接合型の光電変換素子とがある。両面接合型の光電変換素子では、受光面側に電極が形成されるため、この電極により太陽光が遮蔽されてしまう。一方、背面接合型の光電変換素子では、受光面側に電極が形成されないため、両面接合型の光電変換素子と比較して太陽光の受光率が高い。特許文献１には、背面接合型の光電変換素子として、裏面電極型の太陽電池が開示されている。

特許文献１に記載の太陽電池（光電変換素子）は、半導体基板の背面側の一部に順に積層された真性半導体層、第１導電型（例えばｎ型）半導体層および第１電極層と、半導体基板の背面側の他の一部に順に積層された真性半導体層、第２導電型（例えばｐ型）半導体層および第２電極層とを備える。

特開２０１３－１３１５８６号公報

上述したように、背面接合型の光電変換素子では、両面接合型の光電変換素子と比較して出力が高いが、更なる出力向上が望まれている。

本発明は、出力向上が可能な光電変換素子および光電変換素子の製造方法を提供することを目的とする。

本発明に係る光電変換素子は、半導体基板の一方主面側の一部に真性半導体層および第１導電型半導体層が順に積層された第１領域と、半導体基板の一方主面側の他の一部に真性半導体層および第２導電型半導体層が順に積層された第２領域とを含む背面接合型の光電変換素子であって、第１領域における真性半導体層の屈折率は、第２領域における真性半導体層の屈折率よりも小さい。

本発明に係る光電変換素子の製造方法は、半導体基板の一方主面側の一部に真性半導体層および第１導電型半導体層が順に積層された第１領域と、半導体基板の一方主面側の他の一部に真性半導体層および第２導電型半導体層が順に積層された第２領域と、第１領域と第２領域との間の領域であって、第１領域における真性半導体層および第１導電型半導体層から延びる第１真性半導体層および第１導電型半導体層が、第２領域における真性半導体層および第２導電型半導体層から延びる第２真性半導体層および第２導電型半導体層の上に重なる重畳領域とを含む背面接合型の光電変換素子の製造方法であって、半導体基板の一方主面側の第１領域、第２領域および重畳領域に、真性半導体層の前駆体および第２導電型半導体層の前駆体を順に積層する第２導電型半導体層積層工程と、水素プラズマエッチング法を用いて、第１領域における第２導電型半導体層の前駆体および真性半導体層の前駆体の一部を除去することにより、第１領域に真性半導体層の一部を形成し、第２領域に真性半導体層および第２導電型半導体層を形成し、重畳領域に第２真性半導体層および第２導電型半導体層を形成する第２導電型半導体層形成工程と、第１領域における真性半導体層の一部の上に真性半導体層の残りの一部および第１導電型半導体層を形成し、重畳領域における第２導電型半導体層の上に第１真性半導体層および第１導電型半導体層を形成する第１導電型半導体層形成工程とを含む。

本発明によれば、光電変換素子の出力が向上する。

本実施形態に係る光電変換モジュールの一例を示す側面図である。 本実施形態に係る光電変換素子を背面側からみた図である。 図２の光電変換素子におけるIII-III線断面図である。 本実施形態に係る光電変換素子の製造方法における第２導電型半導体層形成工程を示す図である。 本実施形態に係る光電変換素子の製造方法における第２導電型半導体層除去工程を示す図である。 本実施形態に係る光電変換素子の製造方法における第１導電型半導体層形成工程を示す図である。 本実施形態に係る光電変換素子の製造方法における電極層形成工程を示す図である。 本実施形態の変形例に係る光電変換素子を背面側からみた図である。

以下、添付の図面を参照して本発明の実施形態の一例について説明する。なお、各図面において同一または相当の部分に対しては同一の符号を附すこととする。また、便宜上、ハッチングや部材符号等を省略する場合もあるが、かかる場合、他の図面を参照するものとする。

（光電変換モジュール）
図１は、本実施形態に係る光電変換モジュールの一例を示す側面図である。光電変換モジュール１００は、二次元状に配列された複数の光電変換素子１を備える。

光電変換素子１は、配線部材２によって直列および／または並列に接続される。具体的には、配線部材２は、光電変換素子１の電極層におけるバスバー部（後述）に接続される。配線部材２は、例えば、タブ線等の公知のインターコネクタである。

光電変換素子１および配線部材２は、受光面保護部材３と背面保護部材４とによって挟み込まれている。受光面保護部材３と背面保護部材４との間には、液体状または固体状の封止材５が充填されており、これにより、光電変換素子１および配線部材２は封止される。受光面保護部材３は、例えばガラス基板であり、背面保護部材４はガラス基板または金属板である。封止材５は、例えば透明樹脂である。
以下、光電変換素子１について詳細に説明する。

（光電変換素子）
図２は、本実施形態に係る光電変換素子を背面側からみた図である。図２に示す光電変換素子１は、背面接合型の光電変換素子である。光電変換素子１は、２つの主面を備えるｎ型（第１導電型）半導体基板１１を備え、半導体基板１１の主面においてｎ型領域（第１領域）７とｐ型（第２導電型）領域（第２領域）８とを有する。

ｎ型領域７は、いわゆる櫛型の形状をなし、櫛歯に相当する複数のフィンガー部７ｆと、櫛歯の支持部に相当するバスバー部７ｂとを有する。バスバー部７ｂは、半導体基板１１の一方の辺部に沿って第１方向（Ｘ方向）に延在し、フィンガー部７ｆは、バスバー部７ｂから、第１方向に交差する第２方向（Ｙ方向）に延在する。
同様に、ｐ型領域８は、いわゆる櫛型の形状であり、櫛歯に相当する複数のフィンガー部８ｆと、櫛歯の支持部に相当するバスバー部８ｂとを有する。バスバー部８ｂは、半導体基板１１の一方の辺部に対向する他方の辺部に沿って第１方向（Ｘ方向）に延在し、フィンガー部８ｆは、バスバー部８ｂから、第２方向（Ｙ方向）に延在する。
フィンガー部７ｆとフィンガー部８ｆとは、第１方向（Ｘ方向）に交互に設けられている。
なお、ｎ型領域７およびｐ型領域８は、ストライプ状に形成されてもよい。

ｎ型領域７とｐ型領域８との間には、重畳領域Ｒが存在する。重畳領域Ｒでは、後述するように、ｐ型半導体層とｎ型半導体層とが重なり合う領域である。

図３は、図２の光電変換素子におけるIII-III線断面図である。図３に示すように、光電変換素子１は、半導体基板１１の主面のうちの受光する側の主面である受光面側に積層された真性半導体層１３を備える。また、光電変換素子１は、半導体基板１１の主面のうちの受光面の反対側の主面（一方主面）である背面側の一部（主に、ｎ型領域７）に順に積層された真性半導体層２３、ｎ型（第１導電型）半導体層２５、および第１電極層２７を備える。また、光電変換素子１は、半導体基板１１の背面側の他の一部（主に、ｐ型領域８）に順に積層された真性半導体層３３、ｐ型（第２導電型）半導体層３５、および第２電極層３７を備える。

半導体基板１１は、単結晶シリコンまたは多結晶シリコン等の結晶シリコン材料で形成される。半導体基板１１は、例えば結晶シリコン材料にｎ型ドーパントがドープされたｎ型の半導体基板である。ｎ型ドーパントとしては、例えばリン（Ｐ）が挙げられる。
半導体基板１１は、受光面側からの入射光を吸収して光キャリア（電子および正孔）を生成する光電変換基板として機能する。
半導体基板１１の材料として結晶シリコンが用いられることにより、暗電流が比較的に小さく、入射光の強度が低い場合であっても比較的高出力（照度によらず安定した出力）が得られる。

真性半導体層１３は、半導体基板１１の受光面側に形成されている。真性半導体層３３は、半導体基板１１の背面側のｐ型領域８および重畳領域Ｒに形成されている。
真性半導体層２３は、半導体基板１１の背面側のｎ型領域７および重畳領域Ｒに形成されている。本実施形態では、真性半導体層２３は２つの層２３ａ，２３ｂを含む。半導体基板１１の背面側のｎ型領域７には、真性半導体層２３の両方の層２３ａ，２３ｂが形成されており、半導体基板１１の背面側の重畳領域Ｒには真性半導体層２３の一方の層２３ｂのみが形成されている。なお、ｎ型領域７における真性半導体層２３の２つの層２３ａ，２３ｂは、これらの層の境界を視認できない程度に一体的に形成されている。
真性半導体層１３，２３，３３は、例えば真性（ｉ型）アモルファスシリコン材料で形成される。
真性半導体層１３，２３，３３は、パッシベーション層として機能し、半導体基板１１で生成されたキャリアの再結合を抑制し、キャリアの回収効率を高める。

半導体基板１１の受光面側の真性半導体層１３上には、例えばＳｉＯ、ＳｉＮ、またはＳｉＯＮ等の材料で形成される反射防止層が設けられていてもよい。

ｎ型半導体層２５は、真性半導体層２３上に、すなわち半導体基板１１の背面側のｎ型領域７および重畳領域Ｒに形成されている。ｎ型半導体層２５は、例えばアモルファスシリコン材料で形成される。ｎ型半導体層２５は、例えばアモルファスシリコン材料にｎ型ドーパント（例えば、上述したリン（Ｐ））がドープされたｎ型の半導体層である。

ｐ型半導体層３５は、真性半導体層３３上に、すなわち半導体基板１１の背面側のｐ型領域８および重畳領域Ｒに形成されている。ｐ型半導体層３５は、例えばアモルファスシリコン材料で形成される。ｐ型半導体層３５は、例えばアモルファスシリコン材料にｐ型ドーパントがドープされたｐ型半導体層である。ｐ型ドーパントとしては、例えばホウ素（Ｂ）が挙げられる。

重畳領域Ｒにおいて、真性半導体層２３の一部２３ｂおよびｎ型半導体層２５は、隣接する真性半導体層３３およびｐ型半導体層３５の上に重なっている。具体的には、重畳領域Ｒにおいて、ｎ型領域７における真性半導体層２３の一部２３ｂから延びる真性半導体層（第１真性半導体層）２３ｂ、およびｎ型領域７におけるｎ型半導体層２５から延びるｎ型半導体層２５は、ｐ型領域８における真性半導体層３３から延びる真性半導体層（第２真性半導体層）３３、およびｐ型領域８におけるｐ型半導体層３５から延びるｐ型半導体層３５の上に重なっている。

重畳領域Ｒにおけるｎ型半導体層２５の膜厚をＴ１、重畳領域Ｒにおけるｎ型半導体層２５とｐ型半導体層３５とによって挟まれる真性半導体層２３ｂの膜厚をＴ２、ｎ型領域７におけるｎ型半導体層２５の膜厚をＴ３、ｎ型領域７における真性半導体層２３の膜厚をＴ４とすると、これらの膜厚Ｔ１，Ｔ２，Ｔ３，Ｔ４は下記式（１）の関係を満たす。
Ｔ２／（Ｔ１＋Ｔ２）＜Ｔ４／（Ｔ３＋Ｔ４） ・・・（１）
例えば、膜厚Ｔ１，Ｔ２は、重畳領域Ｒにおけるｎ型半導体層２５の表面が半導体基板１１の背面から最も乖離した箇所の膜厚である。膜厚Ｔ３，Ｔ４は、ｎ型領域７における平均膜厚である。

換言すれば、重畳領域Ｒにおける真性半導体層３３、第２導電型半導体層３５、真性半導体層２３ｂおよび第１導電型半導体層２５の総膜厚（例えば、最大膜厚）Ｔ１１は、ｎ型領域７における真性半導体層２３およびｎ型半導体層２５の総膜厚（例えば、平均膜厚）Ｔ１２と、ｐ型領域８における真性半導体層３３および第２導電型半導体層３５の総膜厚（例えば、平均膜厚）Ｔ１３との総和よりも小さい。
Ｔ１１＜Ｔ１２＋Ｔ１３

また、ｎ型領域７における真性半導体層２３の屈折率は、ｐ型領域８における真性半導体層３３の屈折率よりも小さい（詳細は後述する）。

第１電極層２７は、ｎ型半導体層２５に対応して、具体的には半導体基板１１の背面側のｎ型領域７におけるｎ型半導体層２５の上に形成されている。更に、第１電極層２７は、重畳領域Ｒにおけるｎ型半導体層２５の一部を覆うように延在している。なお、第１電極層２７は、重畳領域Ｒにおけるｎ型半導体層２５の全てを覆うように延在していてもよい。
第２電極層３７は、ｐ型半導体層３５に対応して、具体的には半導体基板１１の背面側のｐ型領域８におけるｐ型半導体層３５の上に形成されている。第２電極層３７は、第１電極層２７から乖離している。
第１電極層２７および第２電極層３７は、透明電極層と金属電極層とから構成されていてもよいし、金属電極層のみから構成されていてもよい。透明電極層は、透明な導電性材料で形成される。透明導電性材料としては、ＩＴＯ（Indium Tin Oxide：酸化インジウムおよび酸化スズの複合酸化物）等が挙げられる。金属電極層は、銀等の金属粉末を含有する導電性ペースト材料で形成される。

次に、図４Ａ～図４Ｄを参照して、本実施形態の光電変換素子１の製造方法について、特に背面側の各層の形成方法について説明する。図４Ａ～図４Ｄは、それぞれ、本実施形態に係る光電変換素子の製造方法における第２導電型半導体層積層工程、第２導電型半導体層形成工程、第１導電型半導体層形成工程、および電極層形成工程を示す図である。

まず、図４Ａに示すように、半導体基板１１の背面側の全てに、具体的にはｎ型領域７、ｐ型領域８および重畳領域Ｒに、真性半導体層の前駆体３３Ｚおよびｐ型半導体層の前駆体３５Ｚを順に積層する（第２導電型半導体層積層工程）。
例えば、ＣＶＤ法を用いて、半導体基板１１の背面側の全てに真性半導体層の前駆体３３Ｚおよびｐ型半導体層の前駆体３５Ｚを順に積層する。

次に、図４Ｂに示すように、水素プラズマエッチング法を用いて、半導体基板１１の背面側の一部、具体的にはｎ型領域７におけるｐ型半導体層の前駆体３５Ｚおよび真性半導体層の前駆体３３Ｚの一部を除去する。これにより、半導体基板１１の背面側の他の一部に、真性半導体層２３の一部２３ａ、真性半導体層３３およびｐ型半導体層３５を形成する。具体的には、ｎ型領域７に、真性半導体層２３の一部２３ａを形成し、ｐ型領域８に、真性半導体層３３およびｐ型半導体層３５を形成し、重畳領域Ｒに、真性半導体層（第２真性半導体層）３３およびｐ型半導体層３５を形成する（第２導電型半導体層形成工程）。
例えば、マスクＭを用いた水素プラズマエッチング法により、ｎ型領域７におけるｐ型半導体層の前駆体３５Ｚおよび真性半導体層の前駆体３３Ｚの一部を除去する。このとき、マスクＭ下の重畳領域Ｒにおいても、ｐ型半導体層の前駆体３５Ｚの一部のエッチングが進行する。

水素プラズマエッチングは、半導体基板１１の背面側の一部に、具体的にはｎ型領域７に、真性半導体層の一部２３ａが残るように調整される。

次に、図４Ｃに示すように、半導体基板１１の背面側の一部に、真性半導体層２３の残りの一部２３ｂおよびｎ型半導体層２５を形成する。具体的には、ｎ型領域７における真性半導体層２３の一部２３ａの上に、真性半導体層２３の残りの一部２３ｂおよびｎ型半導体層２５を形成し、重畳領域Ｒにおける第２導電型半導体層３５の上に、真性半導体層（第１真性半導体層）２３ｂおよびｎ型半導体層２５を形成する（第１導電型半導体層形成工程）。
例えば、マスクＭをそのまま用いたＣＶＤ法により、半導体基板１１の背面側のｎ型領域７に真性半導体層２３の残りの一部２３ｂおよびｎ型半導体層２５を積層する。このとき、マスクＭ下の重畳領域Ｒにおいても、真性半導体層２３の一部２３ｂおよびｎ型半導体層２５の積層が進行する。

このように、重畳領域Ｒにおいて、ｐ型半導体層３５上に重畳される真性半導体層２３ｂは、ｎ型領域７における真性半導体層２３の一部２３ｂに相当する。
これにより、上述したように、重畳領域Ｒにおけるｎ型半導体層２５の膜厚Ｔ１、重畳領域Ｒにおけるｎ型半導体層２５とｐ型半導体層３５とによって挟まれる真性半導体層２３ｂの膜厚Ｔ２、ｎ型領域７におけるｎ型半導体層２５の膜厚Ｔ３、およびｎ型領域７における真性半導体層２３の膜厚Ｔ４は、上記式（１）の関係を満たす。
換言すれば、上述したように、重畳領域Ｒにおける真性半導体層３３、第２導電型半導体層３５、真性半導体層２３ｂおよび第１導電型半導体層２５の総膜厚Ｔ１１は、ｎ型領域７における真性半導体層２３およびｎ型半導体層２５の総膜厚Ｔ１２と、ｐ型領域８における真性半導体層３３および第２導電型半導体層３５の総膜厚Ｔ１３との総和よりも小さい。

また、水素プラズマエッチングにより真性半導体層２３の一部２３ａを形成し、その上に真性半導体層２３の残りの一部２３ｂを形成することにより、ｎ型領域７における真性半導体層２３の屈折率は、ｐ型領域８における真性半導体層３３の屈折率よりも小さくなる。これは、水素プラズマエッチングにより、例えば真性半導体層２３の一部２３ａの表面がポーラスになったり、真性半導体層２３の一部２３ａの表面にボイドが形成されたりして、真性半導体層２３に水素が含まれることによる影響と考えられる。
また、真性半導体層２３の低屈折領域にｎ型半導体層２５が製膜されると、ｎ型半導体層２５のドーピング不純物であるリンが真性半導体層２３へ僅かに拡散する（換言すれば、ドーピングされる）ことで、真性半導体層２３の抵抗率が減少する。
これにより、ｎ型領域７では、キャリアのライフタイムが維持されつつ、真性半導体層２３の抵抗が小さくなる。そのため、光電変換素子１において、直列抵抗が低減され、出力が向上する。

なお、ｎ型領域７および重畳領域Ｒにおける真性半導体層の一部２３ｂおよびｎ型半導体層２５の形成方法はこれに限定されない。
例えば、ＣＶＤ法を用いて、半導体基板１１の背面側の全てに真性半導体層の一部２３ｂの前駆体およびｎ型半導体層２５の前駆体を積層した後、エッチング法を用いて、真性半導体層の一部２３ｂおよびｎ型半導体層２５を形成してもよい。ｎ型半導体層２５の前駆体に対するエッチング溶液としては、例えば、水酸化カリウムのようなアルカリ性溶液が挙げられる。

次に、図４Ｄに示すように、ｎ型半導体層２５上に第１電極層２７を形成し、ｐ型半導体層３５上に第２電極層３７を形成する（電極層形成工程）。このとき、第１電極層２７が、重畳領域Ｒにおけるｎ型半導体層２５の一部または全てを覆うように延在するように、第１電極層２７を形成する。また、第２電極層３７が第１電極層２７から乖離するように、第２電極層３７を形成する。
例えば、半導体基板１１の背面側の全てに電極層を積層した後に、エッチング法を用いて、第１電極層２７および第２電極層３７を形成してもよい。または、半導体基板１１の背面側に電極層を積層する際に、マスクを用いて、第１電極層２７および第２電極層３７を形成してもよい。
第１電極層２７および第２電極層３７における透明電極層の積層は、スパッタリング法を用いてもよい。また、第１電極層２７および第２電極層３７における金属電極層の積層は、印刷法または蒸着法を用いてもよい。
以上の工程により、図３に示す光電変換素子１が得られる。

以上説明したように、本実施形態の光電変換素子の製造方法によれば、水素プラズマエッチングにより、ｎ型領域（第１領域）７における真性半導体層２３の一部２３ａを形成し、その上に真性半導体層２３の残りの一部２３ｂを形成する。
このように製造された光電変換素子１によれば、ｎ型領域（第１領域）７における真性半導体層２３の屈折率がｐ型領域（第２領域）８における真性半導体層３３の屈折率よりも小さくなる。これにより、ｎ型領域（第１領域）７では、キャリアのライフタイムが維持されつつ、真性半導体層２３の抵抗が小さくなる。そのため、光電変換素子１において、直列抵抗が低減され、出力が向上する。

なお、上述した実施形態において、第１導電型半導体層２５をｎ型半導体層、第２導電型半導体層３５をｐ型半導体層、第１領域７をｎ型領域、第２領域８をｐ型領域としたが、第１導電型半導体層２５をｐ型半導体層、第２導電型半導体層３５をｎ型半導体層、第１領域７をｐ型領域、第２領域８をｎ型領域に置き換えてもよい。
この場合、水素プラズマエッチングにより、ｐ型領域（第１領域）７における真性半導体層２３の一部２３ａを形成し、その上に真性半導体層２３の残りの一部２３ｂを形成することとなる。
このように製造された光電変換素子１によれば、ｐ型領域（第１領域）７における真性半導体層２３の屈折率がｎ型領域（第２領域）８における真性半導体層３３の屈折率よりも小さくなる。これにより、ｐ型領域（第１領域）７では、キャリアのライフタイムが維持されつつ、真性半導体層２３の抵抗が小さくなる。そのため、光電変換素子１において、直列抵抗が低減され、出力が向上する。

このように、ｎ型領域およびｐ型領域のいずれか一方領域の真性半導体層の屈折率が他方領域の真性半導体層の屈折率よりも小さければ、光電変換素子１において、直列抵抗が低減され、出力が向上する。

なお、ｐ型領域の真性半導体層の抵抗が低くなる場合、ｐ型半導体層のｐ型ドーパント（例えばホウ素（Ｂ））の拡散が増大し、ｎ型半導体基板（例えば、半導体基板におけるキャリアのライフタイム）が影響を受ける可能性が考えられる。これに対して、ｎ型領域の真性半導体層の抵抗が低くなる場合、ｎ型半導体層のｎ型ドーパント（例えばリン（Ｐ））の拡散が増大しても、ｎ型半導体基板への影響はないと考えられる。すなわち、ｎ型ドーパント（例えばリン（Ｐ））の拡散によるｎ型半導体基板への影響（例えばキャリアのライフタイムへの影響）は、ｐ型ドーパント（例えばホウ素（Ｂ））の拡散によるｎ型半導体基板への影響よりも小さいと考えられる。これより、上述した実施形態のように、ｎ型領域７における真性半導体層２３の屈折率がｐ型領域８における真性半導体層３３の屈折率よりも小さくなる方が好ましいと考えられる。

ところで、一般に、ヘテロ接合型かつ背面接合型の光電変換素子では、高い変換効率が得られるが、電気特性を損なわずに非晶質層をパターニングすることが困難であり、コストも掛かる。これに対して、本実施形態の光電変換素子１によれば、工程が単純化できるので、コストも低減できる。

ところで、重畳領域においてｎ型半導体層とｐ型半導体層とに挟まれる真性半導体層は、ｎ型半導体層からのドープとｐ型半導体層からのドープとを受ける。
本実施形態の光電変換素子１によれば、重畳領域Ｒにおいてｎ型半導体層２５とｐ型半導体層３５とに挟まれる真性半導体層２３ｂは薄く屈折率も低いので、ｐ型、ｎ型の両方のドーパントがドープされやすく、空乏層化により抵抗が高くなる。そのため、重畳領域ＲにおけるＰＮ間のリークが低減され、光電変換素子１の出力が向上する。

ここで、一般に、ｎ型半導体層は、電極層およびｐ型半導体層と比較して、アルカリ耐性が低い。そのため、モジュール化後、モジュール内にアルカリ成分が侵入すると、光電変換素子の性能が低下する。
本実施形態の光電変換素子１によれば、ｎ型領域７におけるｎ型半導体層２５に対応する第１電極層２７が、重畳領域Ｒにおけるｎ型半導体層２５の一部または全てを覆うように延在する。これにより、重畳領域Ｒにおけるｎ型半導体層２５がアルカリ成分から保護される。

なお、図５に示すように、第１電極層２７は、重畳領域Ｒにおけるｎ型半導体層２５の全て、およびｐ型領域８におけるｐ型半導体層３５の一部を覆うように延在してもよい。これによれば、重畳領域Ｒにおけるｎ型半導体層２５の製造誤差（例えば、上述したようにマスクＭ下への回り込み誤差）があっても、重畳領域Ｒにおけるｎ型半導体層２５の全てが第１電極層２７に覆われる。これにより、重畳領域Ｒにおけるｎ型半導体層２５がアルカリ成分からより保護される。

以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、種々の変更および変形が可能である。例えば、上述した実施形態では、水素プラズマエッチングにより、ｎ型領域（第１領域）７における真性半導体層２３の一部２３ａを形成し（第２導電型半導体層形成工程）、その上に真性半導体層２３の残りの一部２３ｂを形成する（第１導電型半導体層形成工程）ことにより、光電変換素子１を得た（例えば、真性半導体層２３の一部２３ａと残りの一部２３ｂとは同一材料）。しかし、本発明の光電変換素子の製造方法はこれに限定されない。

例えば、第２導電型半導体層形成工程において、第１領域における第２導電型半導体層の前駆体および真性半導体層の全てをエッチングし、第１導電型半導体層形成工程において、第１領域における半導体基板の主面上に真性半導体層および第１導電型半導体層を形成してもよい。この場合、第１領域における真性半導体層の材料として、第２領域における真性半導体層の材料よりも屈折率の小さい材料を用いればよい。なお、第２導電型半導体層の前駆体に対するエッチング溶液としては、例えば、フッ酸のような酸性溶液が挙げられる。

或いは、第２導電型半導体層積層工程および第２導電型半導体層形成工程において、ＣＶＤ法を用いて、半導体基板１１の背面側の第２領域に真性半導体層およびｐ型半導体層を積層する際に、マスクを用いて、真性半導体層およびｐ型半導体層を形成し、第１導電型半導体層形成工程において、第１領域における半導体基板の主面上に真性半導体層および第１導電型半導体層を形成してもよい。この場合にも、第１領域における真性半導体層の材料として、第２領域における真性半導体層の材料よりも屈折率の小さい材料を用いればよい。

また、ドライ法に限らず、ウエット法を用いて各層を形成してもよい。この場合にも、第１領域における真性半導体層の材料として、第２領域における真性半導体層の材料よりも屈折率の小さい材料を用いればよい。

また、上述した実施形態では、図３および図５に示すようにヘテロ接合型の光電変換素子１を例示したが、本発明は、ヘテロ接合型の光電変換素子に限らず、ホモ接合型の光電変換素子等の種々の光電変換素子に適用可能である。

また、上述した実施形態では、半導体基板１１としてｎ型半導体基板を例示したが、半導体基板１１は、結晶シリコン材料にｐ型ドーパント（例えば、上述したホウ素（Ｂ））がドープされたｐ型半導体基板であってもよい。

また、上述した実施形態では、結晶シリコン基板を有する光電変換素子を例示したが、これに限定されない。例えば、光電変換素子は、ガリウムヒ素（ＧａＡｓ）基板を有していてもよい。

１ 光電変換素子
２ 配線部材
３ 受光面保護部材
４ 背面保護部材
５ 封止材
７ ｎ型領域（第１領域）
８ ｐ型領域（第２領域）
７ｂ，８ｂ バスバー部
７ｆ，８ｆ フィンガー部
１１ 半導体基板
１３，２３，３３ 真性半導体層
２３ａ 真性半導体層の一部
２３ｂ 真性半導体層の残りの一部
３３Ｚ 真性半導体層の前駆体
２５ ｎ型半導体層（第１導電型半導体層）
２７ 第１電極層
３５ ｐ型半導体層（第２導電型半導体層）
３５Ｚ ｐ型半導体層（第２導電型半導体層）の前駆体
３７ 第２電極層
１００ 光電変換モジュール
Ｒ 重畳領域

Claims (6)

1. 半導体基板の一方主面側の一部に真性半導体層および第１導電型半導体層が順に積層された第１領域と、前記半導体基板の前記一方主面側の他の一部に真性半導体層および第２導電型半導体層が順に積層された第２領域とを含む背面接合型の光電変換素子であって、
   前記第１領域における前記真性半導体層の屈折率は、前記第２領域における前記真性半導体層の屈折率よりも小さく、
   前記第１領域と前記第２領域との間の領域であって、前記第１領域における前記真性半導体層および前記第１導電型半導体層から延びる第１真性半導体層および第１導電型半導体層が、前記第２領域における前記真性半導体層および前記第２導電型半導体層から延びる第２真性半導体層および第２導電型半導体層の上に重なる重畳領域を更に含む、
   光電変換素子。
2. 前記重畳領域における前記第１導電型半導体層の膜厚をＴ１、前記重畳領域における前記第１導電型半導体層と前記第２導電型半導体層とによって挟まれる前記第１真性半導体層の膜厚をＴ２、前記第１領域における前記第１導電型半導体層の膜厚をＴ３、前記第１領域における前記真性半導体層の膜厚をＴ４とすると、膜厚Ｔ１，Ｔ２，Ｔ３，Ｔ４は下記式（１）の関係を満たす、
   請求項１に記載の光電変換素子。
   Ｔ２／（Ｔ１＋Ｔ２）＜Ｔ４／（Ｔ３＋Ｔ４） ・・・（１）
3. 前記重畳領域における前記第２真性半導体層、前記第２導電型半導体層、前記第１真性半導体層および前記第１導電型半導体層の総膜厚は、前記第１領域における前記真性半導体層および前記第１導電型半導体層の総膜厚と前記第２領域における前記真性半導体層および前記第２導電型半導体層の総膜厚との総和よりも小さい、
   請求項１または２に記載の光電変換素子。
4. 前記第１領域における前記第１導電型半導体層に対応する第１電極層と、
   前記第２領域における前記第２導電型半導体層に対応する第２電極層と、を備え、
   前記第１導電型はｎ型であり、
   前記第２導電型はｐ型であり、
   前記第１電極層は、前記重畳領域における前記第１導電型半導体層の一部または全てを覆うように延在する、
   請求項１～３のいずれか１項に記載の光電変換素子。
5. 前記第１電極層は、前記重畳領域における前記第１導電型半導体層の全て、および前記第２領域における前記第２導電型半導体層の一部を覆うように延在する、
   請求項４に記載の光電変換素子。
6. 半導体基板の一方主面側の一部に真性半導体層および第１導電型半導体層が順に積層された第１領域と、前記半導体基板の前記一方主面側の他の一部に真性半導体層および第２導電型半導体層が順に積層された第２領域と、前記第１領域と前記第２領域との間の領域であって、前記第１領域における前記真性半導体層および前記第１導電型半導体層から延びる第１真性半導体層および第１導電型半導体層が、前記第２領域における前記真性半導体層および前記第２導電型半導体層から延びる第２真性半導体層および第２導電型半導体層の上に重なる重畳領域とを含む背面接合型の光電変換素子の製造方法であって、
   前記半導体基板の前記一方主面側の前記第１領域、前記第２領域および前記重畳領域に、真性半導体層の前駆体および第２導電型半導体層の前駆体を順に積層する第２導電型半導体層積層工程と、
   水素プラズマエッチング法を用いて、前記第１領域における前記第２導電型半導体層の前駆体および前記真性半導体層の前駆体の一部を除去することにより、前記第１領域に前記真性半導体層の一部を形成し、前記第２領域に前記真性半導体層および前記第２導電型半導体層を形成し、前記重畳領域に前記第２真性半導体層および前記第２導電型半導体層を形成する第２導電型半導体層形成工程と、
   前記第１領域における前記真性半導体層の一部の上に前記真性半導体層の残りの一部および前記第１導電型半導体層を形成し、前記重畳領域における前記第２導電型半導体層の上に前記第１真性半導体層および前記第１導電型半導体層を形成する第１導電型半導体層形成工程と、
   を含む、光電変換素子の製造方法。

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