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JP7052601B2 - 回路構成体 - Google Patents

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Description

本発明は、回路構成体に関する。
車両において、板状の２枚のバスバーと、該２枚のバスバーの電気的な接続及び切断の切替を行う複数のスイッチング素子と、スイッチング素子のオンオフを制御する制御素子とを備える回路構成体が、電源と負荷とを接続する電気回路の中途に設けられている場合がある（特許文献１参照）。
電源及び負荷は、２枚のバスバー及びスイッチング素子を介して電気的に接続される。スイッチング素子がオンの場合、電源からスイッチング素子を通して負荷へ電流が流れる。スイッチング素子がオフの場合、スイッチング素子に電流が流れないので、電源と負荷との接続が切断される。
特開２０１８－０８２５２０号公報
上記の回路構成体において、バスバー及び複数のスイッチング素子の配列によっては、特定のスイッチング素子に電流が集中して流れる場合があり、この場合、スイッチング素子の発熱が増加し過熱する虞がある。
本発明の目的は、スイッチング素子の過熱を防止することができる回路構成体を提供することにある。
本発明の一態様に係る回路構成体は、一方向に長い板状の第１導電部と、該第１導電部の長さ方向に沿って長く、前記第１導電部に所定距離離隔するように配された板状の第２導電部と、前記第１導電部及び第２導電部に跨って配され、前記長さ方向に並設されている複数のスイッチング素子と、前記第１導電部及び第２導電部が一面から露出するように形成されている複合成形体とを備え、前記複合成形体の前記一面は、信号を前記複合成形体に出力する制御基板に対向しており、前記第２導電部には、一端部の前記第１導電部側に切り欠き部が設けられ、前記複数のスイッチング素子は、前記切り欠き部と他端部との間に並設されている。
本発明の一態様に係る回路構成体は、一方向に長い板状の第１導電部と、該第１導電部の長さ方向に沿って長く、前記第１導電部に所定距離離隔するように配された板状の第２導電部と、前記第１導電部及び第２導電部に跨って配され、前記長さ方向に並設されている複数のスイッチング素子とを備え、前記第２導電部における前記長さ方向の一端部側及び他端部側の幅の大きさが異なり、前記第２導電部における前記第１導電部の反対側に、切り欠き部が前記複数のスイッチング素子の並設方向に沿って設けられ、該切り欠き部は、前記他端部側から前記一端部側に向けてより深くなっており、前記第２導電部にて、電流が前記一端部側から前記他端部側に向けて流れる。
本発明の一態様に係る回路構成体は、一方向に長い第１部分、及び該第１部分の一端部に連続し、交差する第２部分を有し、同一形状をなす板状の第１導電部及び第２導電部と、複数のスイッチング素子とを備え、前記第１導電部及び第２導電部は、夫々の前記第１部分が所定距離離隔して並んでおり、前記複数のスイッチング素子は、前記第１導電部及び第２導電部の前記第１部分に跨って長さ方向に等間隔に並設され、前記第１導電部の第２部分は、前記第２導電部の第２部分と対向しており、前記複数のスイッチング素子は、前記第１導電部及び第２導電部の第２部分間に配置されている。
上記によれば、スイッチング素子の過熱を防止することができる。
実施の形態１に係る回路構成体の斜視図である。 実施の形態１に係る回路構成体の平面図である。 図２のＩＩＩ－ＩＩＩ線における断面図である。 切り欠き部による効果を説明する模式図である。 切り欠き部による効果を示すグラフである。 実施の形態２に係る回路構成体の平面図である。 実施の形態３に係る回路構成体の平面図である。 実施の形態４に係る回路構成体の平面図である。
本発明の実施態様を列記して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせても良い。
本発明の一態様に係る回路構成体は、一方向に長い板状の第１導電部と、該第１導電部の長さ方向に沿って長く、前記第１導電部に所定距離離隔するように配された板状の第２導電部と、前記第１導電部及び第２導電部に跨って配され、前記長さ方向に並設されている複数のスイッチング素子とを備え、前記第１導電部又は前記第２導電部における前記長さ方向の一端部側及び他端部側の幅の大きさが異なる。
本態様にあっては、第１導電部又は第２導電部の内の一方において、一端部又は他端部における電流が流れる幅を小さくすることができる。これにより、当該スイッチング素子を流れる電流の経路における抵抗値を上昇させることができる。したがって、幅の狭い側から電流を流す場合に当該スイッチング素子に流れる電流値の差を他のスイッチング素子と比べて少なくすることができる。これにより、特定のスイッチング素子に電流が集中することによるスイッチング素子の過熱を防止することができる。
本発明の一態様に係る回路構成体は、前記第２導電部には、一端部の前記第１導電部側に切り欠き部が設けられ、前記複数のスイッチング素子は、前記切り欠き部と他端部との間に並設されている。
本態様にあっては、第２導電部の一端部側から流れ込む電流は切り欠き部の部分を流れないため、切り欠き部を設けていない場合よりも、切り欠き部に最も近いスイッチング素子を流れる電流の経路が長くなる。また、切り欠き部によって第２導電部の一端部の幅が小さくなる。これにより、当該経路における抵抗値が上昇して電流が流れにくくなり、当該スイッチング素子への電流の集中を防止できる。
したがって、切り欠き部に最も近いスイッチング素子に流れる電流の大きさと、他のスイッチング素子に流れる電流の大きさの差を少なくすることができる。以上より、特定のスイッチング素子に電流が集中することを防止でき、スイッチング素子の過熱を防止することができる。
本発明の一態様に係る回路構成体は、前記切り欠き部は、前記長さ方向に直角な方向に延びている。
本態様にあっては、切り欠き部に最も近いスイッチング素子を流れる電流の経路における抵抗値をより良好に増加させることができ、より良好にスイッチング素子の過熱を防止することができる。
本発明の一態様に係る回路構成体は、前記第１導電部における前記第２導電部の反対側、又は前記第２導電部における前記第１導電部の反対側に、切り欠き部が前記複数のスイッチング素子の並設方向に沿って設けられ、該切り欠き部は、前記他端部側から前記一端部側に向けてより深くなっている。
本態様にあっては、切り欠き部により、一端部に最も近いスイッチング素子から順に、第１導電部又は第２導電部における電流の流れる幅を狭くすることができる。これにより、各スイッチング素子を流れる電流の経路における抵抗値を、一端部に近い程上昇の程度が大きくなるように、上昇させることができる。したがって、各スイッチング素子に流れる電流値の差を少なくすることができる。以上より、特定のスイッチング素子に電流が集中することによるスイッチング素子の過熱を防止することができる。
本発明の一態様に係る回路構成体は、一方向に長い第１部分、及び該第１部分の一端部に連続し、交差する第２部分を有し、同一形状をなす板状の第１導電部及び第２導電部と、複数のスイッチング素子とを備え、前記第１導電部及び第２導電部は、夫々の前記第１部分が所定距離離隔して並んでおり、前記複数のスイッチング素子は、前記第１導電部及び第２導電部の前記第１部分に跨って長さ方向に等間隔に並設されている。
本態様にあっては、各スイッチング素子に流れる電流の経路の長さを略同一として各経路の抵抗値を略同一とすることにより、各経路を流れる電流の大きさを略同一にすることができる。これにより、特定のスイッチング素子に電流が集中することによるスイッチング素子の過熱を防止することができる。
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
（実施の形態１）
図１は実施の形態１に係る回路構成体１の斜視図、図２はその平面図、図３は図２のＩＩＩ－ＩＩＩ線における断面図である。回路構成体１は、車両が備えるバッテリなどの電源と、ランプ、ワイパ等の車載電装品又はモータなどからなる負荷との間の電力供給経路に配される電気接続箱を構成する。回路構成体１は、例えばＤＣ－ＤＣコンバータやインバータなどの電気部品として用いられる。
回路構成体１は、回路部２と、回路部２を収容する収容体３とを備える。回路部２は、扁平形状の複合成形体２０と、該複合成形体２０に対向配置されている制御基板２４と、６個のスイッチング素子である第１ＦＥＴ２５ａ，第２ＦＥＴ２５ｂ，第３ＦＥＴ２５ｃ，第４ＦＥＴ２５ｄ，第５ＦＥＴ２５ｅ，第６ＦＥＴ２５ｆとを備える。
複合成形体２０は、第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆが実装される実装面２０ａを有する。収容体３は、枠状体をなす。収容体３の開口は、複合成形体２０の外形と略同形状をなし、複合成形体２０の外寸よりも少しだけ大きい。枠状体の軸方向一端側の内周面には、内側に向かって突出しているリブ２０１が設けられている。複合成形体２０は、枠状体の軸方向一端側において、実装面２０ａが露出するようにリブ２０１に載置されている。
なお、収容体３と複合成形体２０とは、ネジ止め、接着等の公知の手段を用いて固定されることが好ましい。また、複合成形体２０の実装面２０ａは、収容体３と面一であるか、若しくは、より高いことが好ましい。
複合成形体２０は、電力回路を構成する第１バスバー２１、第２バスバー２２及び第３バスバー２３を有し、第１バスバー２１～第３バスバー２３が絶縁性樹脂材とともに一体化されることにより形成されている。複合成形体の実装面２０ａは面一に形成されており、該実装面２０ａにおいて、第１バスバー２１、第２バスバー２２及び第３バスバー２３夫々が露出している。第１バスバー２１～第３バスバー２３は、銅合金等の金属材料により形成された導電性板部材である。第１バスバー２１及び第２バスバー２２は、例えば１．０～２．０ｍｍ程度の厚みを有する。第３バスバー２３は、例えば、０．５～１．０ｍｍ程度の厚みを有する。
第１バスバー２１は一方向に長い平板状をなし、複合成形体２０の実装面２０ａの中央部に位置している。第１バスバー２１は、複合成形体２０の実装面２０ａから露出し、実装面２０ａと面一である。第２バスバー２２は、一方向に長い平板状をなす。第２バスバー２２の一端部には、該一端部に連続し、略直角に交差する連続部２２ａが延設されている。連続部２２ａは、実装面２０ａから露出している。
第２バスバー２２は、第１バスバー２１に長さ方向を沿わせて、所定距離離隔するように位置している。連続部２２ａは、第１バスバー２１の短手方向に沿って、第１バスバー２１と所定距離離隔するように位置している。
第２バスバー２２には、第１バスバー２１側において、反対側に凹む６個の凹部２２０が長さ方向に並設されている。また、第２バスバー２２において、連続部２２ａに連なる一端部には、切り欠き部２２２が設けられている。切り欠き部２２２は、第２バスバー２２の一端部において、第１バスバー２１側に設けられ、反対側に延びている。切り欠き部２２２は、第２バスバー２２の長さ方向に直角な方向に延びている。また、第２バスバー２２は、凹部２２０及び切り欠き部２２２により形成される６個の凸部２２１を有する。
第３バスバー２３は、板状をなし、第２バスバー２２の凹部２２０内に位置し、実装面２０ａに露出している露出部２３ａと、該露出部２３ａから反対側に延設されている延設部２３ｂとを有する。延設部２３ｂは、延設端部がより細い先細りの形状をなしている。
複合成形体２０は、例えばフェノール樹脂、ガラスエポキシ樹脂などの絶縁性樹脂材料を用いたインサート成形により製造される。絶縁性樹脂材料により成形される樹脂成形体は、第１バスバー２１～第３バスバー２３と接合されることによって、これらを一体化するとともに、第１バスバー２１～第３バスバー２３間に配されることによって、第１バスバー２１～第３バスバー２３間を絶縁する。
第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆは、具体的には例えば面実装タイプのパワーＭＯＳＦＥＴであり、第１バスバー２１～第３バスバー２３上に実装される。第１バスバー２１～第３バスバー２３上には第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆの他に、ダイオード等の電子部品が実装されてもよい。
第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆは、第１バスバー２１～第３バスバー２３により構成される電力回路の通電を制御する。第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆにおいては、制御回路が実装された制御基板２４からの制御信号が入力され、これにより、入力された制御信号に基づき通電／非通電を切り替える。
なお、図１～図３の例では、スイッチング素子としてＦＥＴを６つ実装した構成について示したが、２～５個又は７個以上のＦＥＴが実装されてもよい。
第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆは、夫々同様の構造をなしており、直方体状の素子本体２５０と、該素子本体２５０に設けられたドレイン端子２５１と、ソース端子２５２と、ゲート端子２５３とを有する。ドレイン端子２５１は、素子本体２５０の第１面２５４に設けられ、ソース端子２５２及びゲート端子２５３は、第１面２５４の反対側の第２面２５５に設けられている。
第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆは、実装面２０ａにおいて、第１バスバー２１及び第２バスバー２２を跨って配されており、第１バスバー２１及び第２バスバー２２の長さ方向に沿って並んでいる。第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆは、第１ＦＥＴ２５ａ，第２ＦＥＴ２５ｂ，第３ＦＥＴ２５ｃ，第４ＦＥＴ２５ｄ，第５ＦＥＴ２５ｅ，第６ＦＥＴ２５ｆの順に第２バスバー２２の一端部側から反対側に向けて並んでいる。切り欠き部２２２は、第２バスバー２２において、第２バスバー２２の一端部及び第１ＦＥＴ２５ａの間に位置している。
ドレイン端子２５１は、第１バスバー２１の露出面に半田接続されている。また、ソース端子２５２は、第２バスバー２２の各凸部２２１に半田接続されている。ゲート端子２５３は、第３バスバー２３の露出部２３ａに半田接続されている。
第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆは、例えばリフロー方式により複合成形体２０の実装面２０ａに実装される。リフロー方式では、基板上の接合箇所に対応した部分に開口を設けたマスクを用いて、基板上の接合箇所に半田ペーストを印刷し、電子部品を載せた後に熱を加えて半田を溶かすことにより、基板上の接合箇所に電子部品を接合する。本実施の形態では、複合成形体２０の実装面２０ａを面一に形成しており、実装面２０ａには不要な突起物が存在しないため、半田ペーストの印刷の際、半田ペーストを均一に塗布することが可能となり、第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆの各端子を各バスバーに良好に接合することが可能となる。
制御基板２４は、例えば、矩形状の絶縁基板と、絶縁基板の一面に実装されたＦＥＴなどのスイッチング素子、抵抗、コイル、コンデンサ、ダイオード等の電子部品を備えた制御回路（不図示）と、これらの電子部品を電気的に接続する配線パターン（不図示）とを備える。制御基板２４は、収容体３の軸方向他端部側において、前記一面の反対面が複合成形体２０に対向するように配される。
制御基板２４は、第３バスバー２３に対応して設けられた複数のスルーホール２４ａを有する。第３バスバー２３の延設部２３ｂの先端部は、スルーホール２４ａを挿通し、スルーホール２４ａに導電性材料を充填して前記配線パターンに接続されている。これにより、回路構成体１に実装された第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆと、制御基板２４に実装された制御回路との間の導通が確保される。なお、延設部２３ｂの長さ寸法は、回路構成体１の仕様や要求される耐熱性能等に応じて適宜設計され得る。
図４は、切り欠き部２２２による効果を説明する模式図であり、図５は、切り欠き部２２２による効果を示すグラフである。図４Ａ及び図４Ｂは、第２バスバー２２の連続部２２ａの突出端側から、第１バスバー２１側に電流を流す場合を示す。この場合、第２バスバー２２の連続部２２ａに電源が接続され、第１バスバー２１に負荷が接続される。図４Ａは、第２バスバー２２に切り欠き部２２２を設けていない場合の電流の流れを模式的に示し、図４Ｂは、第２バスバー２２に切り欠き部２２２を設けている場合の電流の流れを模式的に示す。図５において、横軸は第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆを示し、縦軸は、各ＦＥＴに流れ込む電流値（単位はアンペア（Ａ））を示す。
第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆにおいて、第１ＦＥＴ２５ａを流れる電流の経路は、第１ＦＥＴ２５ａが第２バスバー２２の一端部に最も近いため、切り欠き部２２２がない場合には、第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆ夫々を通過する経路の内、最も抵抗値が小さくなる。また、図４Ａに示すように、第１ＦＥＴ２５ａのソース端子２５２が接続される領域Ａ１においては、電流は主に白抜き矢印の示す方向Ｘ（図中下方向），Ｙ（図中右方向）に流れ込む。第２ＦＥＴ２５ｂ～第６ＦＥＴ２５ｆにおいては、Ｘ方向から流れ込む。以上より、図５に示すように、第１ＦＥＴ２５ａに流れ込む電流値は、他の第２ＦＥＴ２５ｂ～第６ＦＥＴ２５ｆよりも大きくなる。
一方、図４Ｂに示すように、第２バスバー２２に切り欠き部２２２を設けている場合、該領域Ａ１には、電流は方向Ｙからは流れず、方向Ｘから流れ込むため、第１ＦＥＴ２５ａを通過する経路における抵抗値が上昇し、第１ＦＥＴ２５ａに流れ込む電流値が図６に示すように低減される。このとき、低減された電流値に相当する電流は、第２ＦＥＴ２５ｂ～第６ＦＥＴ２５ｆに分流して流れ込む。したがって、全ＦＥＴにおいて、流れ込む電流値の差を低減することができる。
上記の構成によれば、第２バスバー２２の一端部側から流れ込む電流は切り欠き部２２２の部分を流れない。また、切り欠き部２２２を設けていない場合よりも、第１ＦＥＴ２５ａを流れる電流の経路が長くなる。したがって、当該経路における抵抗値が上昇して電流が流れにくくなり、第１ＦＥＴ２５ａへの電流の集中を防止できる。
これにより、切り欠き部２２２に最も近い第１ＦＥＴ２５ａに流れる電流の大きさと、他の第２ＦＥＴ２５ｂ～第６ＦＥＴ２５ｆに流れる電流の大きさの差を少なくすることができる。以上より、特定のＦＥＴに電流が集中して発熱することを防止でき、該ＦＥＴの過熱を防止することができる。
また、切り欠き部２２２は第２バスバー２２の長さ方向の直角方向に凹んでいる。これにより、切り欠き部２２２に最も近い第１ＦＥＴ２５ａを流れる電流の経路における抵抗値をより良好に増加させることができ、より良好にＦＥＴの過熱を防止することができる。
なお、切り欠き部２２２は、第２バスバー２２の短手方向ではなく、短手方向に対して傾斜する方向に凹んでいてもよい。
また、回路構成体１は、第１バスバー２１側に電源を接続し、第２バスバー２２に負荷を接続して第１バスバー２１側から電流が流れるように構成してもよい。この場合おいても、同様に切り欠き部２２２に最も近いＦＥＴに流れる電流の大きさと、他のＦＥＴに流れる電流の大きさの差を少なくすることができる。これにより、特定のＦＥＴに電流が集中して発熱することを防止でき、ＦＥＴの過熱を防止することができる。
（実施の形態２）
実施の形態２に係る回路構成体においては、実施の形態１と切り欠き部の形状が異なる。図６は実施の形態２に係る回路構成体１の平面図である。実施の形態２に係る回路構成体の構成について、実施形態１と同様な構成については、同一の符号を付してその詳細な説明を省略する。
実施の形態２では、第２バスバー２２において、切り欠き部２２２に代えて、切り欠き部２２３が設けられている。切り欠き部２２３は、第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆの並設方向に沿って、第１バスバー２１の反対側に設けられており、三角形状をなし、第１バスバー２１側に向けて凹んでいる。
切り欠き部２２３は、第１ＦＥＴ２５ａ側が最も深くなり、第６ＦＥＴ２５ｆ側に向けて、深さが浅くなっている。これにより、第２バスバー２２において、第１ＦＥＴ２５ａ側に向けて幅が小さくなる。
以上の構成によれば、切り欠き部２２３により、第１ＦＥＴ２５ａから順に、第２バスバー２２における幅を大きくすることができる。これにより、第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆを流れる電流の経路における抵抗値を、一端部に近い程上昇の程度が大きくなるように、上昇させることができる。したがって、第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆに流れる電流値の差を少なくすることができる。以上より、特定のＦＥＴに電流が集中して発熱することを防止でき、ＦＥＴの過熱を防止することができる。
（実施の形態３）
実施の形態３に係る回路構成体においては、実施の形態１と第１バスバー及び第２バスバーの形状が異なる。図７は実施の形態３に係る回路構成体１の平面図である。実施の形態３に係る回路構成体の構成について、実施形態１と同様な構成については、同一の符号を付してその詳細な説明を省略する。
実施の形態３では、第２バスバー２２において、切り欠き部２２２に代えて、第１バスバー２１に切り欠き部２２４が設けられている。切り欠き部２２４は、第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆの並設方向に沿って、第２バスバー２２の反対側に設けられており、三角形状をなし、第２バスバー２２側に向けて凹んでいる。
切り欠き部２２４は、第１ＦＥＴ２５ａ側が最も深く凹み、第６ＦＥＴ２５ｆ側に向けて、凹みの深さが浅くなっている。これにより、第１バスバー２１において、第１ＦＥＴ２５ａ側に向けて幅が狭くなる。
以上の構成によれば、切り欠き部２２４により、第１ＦＥＴ２５ａから順に、第１バスバー２１における幅を広くすることができる。これにより、第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆを流れる電流の経路における抵抗値を、一端部に近い程上昇の程度が大きくなるように、上昇させることができる。したがって、第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆに流れる電流値の差を少なくすることができる。以上より、特定のＦＥＴに電流が集中して発熱することを防止でき、ＦＥＴの過熱を防止することができる。
なお、実施の形態２及び３において、切り欠き部２２３，２２４は、第１ＦＥＴ２５ａ側が最も深く凹み、第６ＦＥＴ２５ｆ側に向けて、凹みの深さが浅くなっていれば、三角形状に限られず、階段形状その他の形状であってもよい。
（実施の形態４）
実施の形態４に係る回路構成体においては、第１バスバー２１及び第２バスバー２２の形状が同一である。図８は実施の形態４に係る回路構成体１の平面図である。実施の形態４に係る回路構成体の構成について、実施形態１と同様な構成については、同一の符号を付してその詳細な説明を省略する。
実施の形態３における第１バスバー２１及び第２バスバー２２は、平面視Ｌ字状で同一形状であり、また、略同一の寸法である。第１バスバー２１及び第２バスバー２２は夫々、一方向に長い第１部分２１１と、該第１部分２１１の一端部に連続し、略直角に交差する第２部分２１２とを有する。
第１バスバー２１及び第２バスバー２２は、夫々の第１部分２１１が平行に所定距離離隔して並び、第２部分２１２が同じ側に位置するように配されている。また、第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆは等間隔に並んでいる。
第１ＦＥＴ２５ａ～第６ＦＥＴ２５ｆ夫々に流れる電流の経路の長さを略同一として各経路の抵抗値を略同一とすることができる。これにより、各経路を流れる電流の大きさを略同一にすることができる。これにより、特定のスイッチング素子に電流が集中して発熱することを防止でき、スイッチング素子の過熱を防止することができる。
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味では無く、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１ 回路構成体
２ 回路部
３ 収容体
２０ 複合成形体
２０ａ 実装面
２０１ リブ
２１ 第１バスバー（第１導電部）
２２ 第２バスバー（第２導電部）
２２ａ 連続部
２１１ 第１部分
２１２ 第２部分
２２０ 凹部
２２１ 凸部
２２２，２２３，２２４ 切り欠き部
２３ 第３バスバー
２３ａ 露出部
２３ｂ 延設部
２４ 制御基板
２４ａ スルーホール
２５ａ 第１ＦＥＴ（スイッチング素子）
２５ｂ 第２ＦＥＴ（スイッチング素子）
２５ｃ 第３ＦＥＴ（スイッチング素子）
２５ｄ 第４ＦＥＴ（スイッチング素子）
２５ｅ 第５ＦＥＴ（スイッチング素子）
２５ｆ 第６ＦＥＴ（スイッチング素子）
２５０ 素子本体
２５１ ドレイン端子
２５２ ソース端子
２５３ ゲート端子
２５４ 第１面
２５５ 第２面

Claims (4)

  1. 一方向に長い板状の第１導電部と、
    該第１導電部の長さ方向に沿って長く、前記第１導電部に所定距離離隔するように配された板状の第２導電部と、
    前記第１導電部及び第２導電部に跨って配され、前記長さ方向に並設されている複数のスイッチング素子と、
    前記第１導電部及び第２導電部が一面から露出するように形成されている複合成形体と
    を備え、
    前記複合成形体の前記一面は、信号を前記複合成形体に出力する制御基板に対向しており、
    前記第２導電部には、一端部の前記第１導電部側に切り欠き部が設けられ、
    前記複数のスイッチング素子は、前記切り欠き部と他端部との間に並設されている回路構成体。
  2. 前記切り欠き部は、前記長さ方向に直角な方向に延びている請求項１に記載の回路構成体。
  3. 一方向に長い板状の第１導電部と、
    該第１導電部の長さ方向に沿って長く、前記第１導電部に所定距離離隔するように配された板状の第２導電部と、
    前記第１導電部及び第２導電部に跨って配され、前記長さ方向に並設されている複数のスイッチング素子と
    を備え、
    前記第２導電部における前記長さ方向の一端部側及び他端部側の幅の大きさが異なり、
    前記第２導電部における前記第１導電部の反対側に、切り欠き部が前記複数のスイッチング素子の並設方向に沿って設けられ、
    該切り欠き部は、前記他端部側から前記一端部側に向けてより深くなっており、
    前記第２導電部にて、電流が前記一端部側から前記他端部側に向けて流れる
    回路構成体。
  4. 一方向に長い第１部分、及び該第１部分の一端部に連続し、交差する第２部分を有し、同一形状をなす板状の第１導電部及び第２導電部と、
    複数のスイッチング素子と
    を備え、
    前記第１導電部及び第２導電部は、夫々の前記第１部分が所定距離離隔して並んでおり、
    前記複数のスイッチング素子は、前記第１導電部及び第２導電部の前記第１部分に跨って長さ方向に等間隔に並設され、
    前記第１導電部の第２部分は、前記第２導電部の第２部分と対向しており、
    前記複数のスイッチング素子は、前記第１導電部及び第２導電部の第２部分間に配置されている
    回路構成体。
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