JP6926645B2 - Semiconductor devices and their manufacturing methods - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device and a method for manufacturing the same.
複数の半導体チップが積層された構成や、基板と半導体チップとが積層された構成の半導体装置の製造では、半導体チップを精度よく位置合わせして接合することが重要である。例えば特許文献１では、基板の表面と半導体チップの表面にアライメントマークを形成し、このアライメントマークを半導体チップの表面側からカメラで観察し、基板と半導体チップに形成されたアライメントマークが重なるように位置合わせする方法が提案されている。
In the manufacture of semiconductor devices in which a plurality of semiconductor chips are laminated or in which a substrate and a semiconductor chip are laminated, it is important to accurately align and join the semiconductor chips. For example, in
位置合わせを精度よく行うためには、カメラから見たときのアライメントマークの寸法が、ある程度大きいことが必要とされる。そのため、特許文献１に記載のように、基板を表面から観察して位置合わせをする場合には、基板の表面におけるアライメントマークの寸法を大きくする必要がある。そして、基板の大きさが決められている場合には、基板の表面におけるアライメントマークの寸法を大きくすることにより、半導体素子を形成できる領域が狭くなる。
In order to perform alignment accurately, it is necessary that the dimensions of the alignment mark when viewed from the camera are large to some extent. Therefore, as described in
本発明は上記点に鑑みて、半導体素子を形成できる領域が狭くなることを抑制できる半導体装置およびその製造方法を提供することを目的とする。 In view of the above points, it is an object of the present invention to provide a semiconductor device capable of suppressing a narrowing of a region in which a semiconductor element can be formed and a method for manufacturing the same.
上記目的を達成するため、請求項１に記載の発明では、２つの基板（１１、２１）を備え、２つの基板のうち一方の裏面が他方の表面に接合された半導体装置であって、２つの基板には、基板の側面から観察することができるアライメントマーク（１６、２６）が形成されており、２つの基板は、２つの基板のうち一方に形成されたアライメントマークが他方に形成されたアライメントマークに対応するように接合されており、基板は、半導体素子が形成された素子領域（１２、２２）と、素子領域を囲む外周部（１３、１４、１５、２３、２４、２５）とを備えており、アライメントマークは、外周部に形成されており、アライメントマークは、基板の内部に形成されており、基板は、赤外光を透過する材料で構成されている。
In order to achieve the above object, the invention according to
これによれば、アライメントマークを基板の側面から観察することができるので、基板の表面におけるアライメントマークの寸法を大きくする必要がない。したがって、アライメントマークを素子領域の外側に形成することが可能となり、素子領域のうち、実際に半導体素子を形成できる領域が狭くなることを抑制できる。 According to this, since the alignment mark can be observed from the side surface of the substrate, it is not necessary to increase the size of the alignment mark on the surface of the substrate. Therefore, it is possible to form the alignment mark on the outside of the element region, and it is possible to prevent the region in which the semiconductor element can be actually formed from being narrowed in the element region.
また、請求項１７に記載の発明では、２つの基板（１１、２１）を備え、２つの基板のうち一方の裏面が他方の表面に接合された半導体装置の製造方法であって、２つの基板に、基板の側面から観察することができるアライメントマーク（１６、２６）を形成することと、２つの基板を互いに対向させて配置することと、２つの基板に形成されたアライメントマークを２つの基板の側面からカメラ（５０、６０）で観察しながら、２つの基板に形成されたアライメントマークが互いに対応するように２つの基板の位置を調節し、２つの基板を接合することと、を備え、２つの基板は、表面の大きさが互いに異なっており、接合することでは、２つの基板のうち一方の基板にカメラの焦点を合わせて該基板に形成されたアライメントマークを観察し、他方の基板にカメラの焦点を合わせて該基板に形成されたアライメントマークを観察する。
The invention according to
これによれば、アライメントマークを基板の側面から観察するので、基板の表面におけるアライメントマークの寸法を大きくする必要がない。したがって、アライメントマークを素子領域の外側に形成することが可能となり、素子領域のうち、実際に半導体素子を形成できる領域が狭くなることを抑制できる。 According to this, since the alignment mark is observed from the side surface of the substrate, it is not necessary to increase the size of the alignment mark on the surface of the substrate. Therefore, it is possible to form the alignment mark on the outside of the element region, and it is possible to prevent the region in which the semiconductor element can be actually formed from being narrowed in the element region.
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 The reference numerals in parentheses of the above means indicate an example of the correspondence with the specific means described in the embodiment described later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, parts that are the same or equal to each other will be described with the same reference numerals.
（第１実施形態）
第１実施形態について説明する。本実施形態の半導体装置は、２つの半導体チップが積層された構成とされている。図１に示すように、半導体装置１は、チップ１０と、チップ２０と、を備えており、チップ１０とチップ２０は、接合部３０を介して接合されている。本実施形態では、接合部３０は、金属バンプで構成されている。
(First Embodiment)
The first embodiment will be described. The semiconductor device of this embodiment has a configuration in which two semiconductor chips are laminated. As shown in FIG. 1, the
チップ１０は、Ｓｉ等で構成された基板１１に半導体素子が形成されたものである。基板１１は、半導体素子が形成された素子領域１２と、素子領域１２を囲む外周部とに分かれており、この外周部は、素子領域１２を囲むシールリング領域１３と、シールリング領域１３を囲むスクライブライン１４とに分かれている。接合部３０は、基板１１の裏面を後述する基板２１の表面に接合している。
The
シールリング領域１３は、Ｓｉ等で構成されるウェハからチップ１０を切り出すダイシングカットの際に生じたクラックが素子領域１２に到達することを抑制するためのものである。スクライブライン１４は、チップ１０を切り出す際にレーザ加工される部分であり、スクライブライン１４の中のダイシングライン１５においてウェハが分割される。
The
また、基板１１には、アライメントマーク１６が形成されている。アライメントマーク１６は、チップ１０とチップ２０とを接合する際の位置合わせに用いられるものであり、基板１１の側面から観察することができるように、基板１１の厚さ方向に延設されている。本実施形態では、アライメントマーク１６は、ダイシングライン１５上に形成されており、基板１１の側面に露出している。これにより、基板１１の側面からアライメントマーク１６を観察することが可能とされている。基板１１と後述する基板２１は、アライメントマーク１６が後述するアライメントマーク２６に対応するように接合されている。
Further, an
図１に示すように、基板１１は矩形板状とされている。そして、基板１１の４つの側面のうち互いに対向する２つの側面１１ａにそれぞれ２つのアライメントマーク１６が形成されている。また、他の２つの側面１１ｂにもそれぞれ２つのアライメントマーク１６が形成されている。基板１１の厚さ方向をＺ方向とし、Ｚ方向に垂直で側面１１ｂに平行な方向をＸ方向とし、Ｚ方向に垂直で側面１１ａに平行な方向をＹ方向とする。
As shown in FIG. 1, the
基板１１の詳細な構成について説明する。図２、図３に示すように、基板１１の表面には、Ａｌ等で構成された複数の配線層４１と、ＳｉＯ２等で構成された複数の絶縁層４２が積層されている。絶縁層４２には、絶縁層４２を貫通して、配線層４１同士、あるいは、配線層４１と基板１１とを接続するビア４３が形成されている。そして、最上層の配線層４１と絶縁層４２の表面には、保護膜４４が形成されている。
The detailed configuration of the
なお、図２では、保護膜４４の図示を省略しており、配線層４１、絶縁層４２、ビア４３については、最下層の絶縁層４２と、最下層の絶縁層４２に形成されたビア４３と、最下層の絶縁層４２の表面に形成された配線層４１のみを図示している。また、図２は断面図ではないが、図を見やすくするために、配線層４１にハッチングを施してある。
In FIG. 2, the
配線層４１、絶縁層４２は、素子領域１２に加えてシールリング領域１３、スクライブライン１４にも形成されている。シールリング領域１３に形成された配線層４１は、ダイシングカットの際に生じたクラックの進行を抑制するためのものである。スクライブライン１４に形成された配線層４１は、チップ１０の表面、ここでは保護膜４４の表面を平坦化するためのものである。
The
基板１１の裏面には、ＳｉＯ２等で構成された絶縁膜４５が形成されている。また、基板１１には、基板１１を厚さ方向に貫通する複数のＴＳＶ４６が形成されている。具体的には、ＴＳＶ４６は、基板１１に加えて、絶縁膜４５と、基板１１の表面に形成された絶縁層４２とを貫通し、この絶縁層４２の表面に形成された配線層４１に至るように形成されており、ＴＳＶ４６の壁面には絶縁膜４７が形成されている。そして、ＴＳＶ４６の内部にはＣｕ等の金属が充填されて金属層４８が形成されている。
An insulating
本実施形態では、ＴＳＶ４６は、素子領域１２とスクライブライン１４とに形成されている。具体的には、スクライブライン１４のＴＳＶ４６は、ウェハ状の基板１１におけるダイシングライン１５上に形成される。そして、ダイシングライン１５上に形成されたＴＳＶ４６は、ダイシングカットによって一部が欠けており、内部に充填された金属層４８が露出している。複数のＴＳＶ４６のうち、基板１１の側面１１ａ、１１ｂに露出したＴＳＶ４６によって、アライメントマーク１６が構成されている。
In this embodiment, the
チップ２０は、チップ１０と同様の構成とされており、図４に示すように、Ｓｉ等で構成された基板２１を備えている。基板２１は、図示しない半導体素子が形成された素子領域２２と、素子領域１２を囲む外周部とに分かれており、この外周部は、素子領域２２を囲むシールリング領域２３と、シールリング領域２３を囲むスクライブライン２４とに分かれている。
The
そして、基板２１の表面には図示しない配線層、絶縁層、保護膜が積層されており、絶縁層には、配線層同士、あるいは、配線層と基板２１とを接続するビアが形成されている。また、基板２１には、基板１１と同様にＴＳＶが形成されており、ダイシングライン２５上に配置され、ダイシングカットによって一部が欠けたＴＳＶによってアライメントマーク２６が構成されている。アライメントマーク２６は、アライメントマーク１６と同様に、基板２１の側面から観察することができるように形成されている。
A wiring layer, an insulating layer, and a protective film (not shown) are laminated on the surface of the
図４に示すように、基板２１は矩形板状とされている。そして、基板２１の４つの側面のうち互いに対向する２つの側面２１ａにそれぞれ２つのアライメントマーク２６が形成されている。また、他の２つの側面２１ｂにもそれぞれ２つのアライメントマーク２６が形成されている。図１に示すように、本実施形態では、基板１１の表面と基板２１の表面は同じ大きさとされている。そして、基板２１は、側面２１ａが側面１１ａに平行となり、側面２１ｂが側面１１ｂに平行となるように配置されている。
As shown in FIG. 4, the
半導体装置１の製造方法について説明する。まず、ウェハ状の基板１１を用意し、イオン注入等を用いて図示しない半導体素子を形成した後、熱酸化、ＣＶＤ（Chemical Vapor Deposition）法等により絶縁層４２を形成する。そして、絶縁層４２の一部をエッチングにより除去してビア４３を形成し、スパッタリングによりビア４３の内部に金属層を形成する。また、スパッタリングにより絶縁層４２の表面にも金属層を形成し、この金属層の一部をエッチングにより除去して配線層４１を形成する。このような工程を繰り返して複数の配線層４１、絶縁層４２を積層した後、最上層の配線層４１および絶縁層４２の表面に保護膜４４を形成する。
The manufacturing method of the
また、基板１１の裏面に熱酸化等により絶縁膜４５を形成した後、絶縁膜４５、基板１１、絶縁層４２の一部をエッチングにより除去して、絶縁膜４５、基板１１、絶縁層４２を貫通して配線層４１に至るＴＳＶ４６を形成する。そして、ＴＳＶ４６の壁面に熱酸化等により絶縁膜４７を形成し、ＴＳＶ４６の底面に形成された絶縁膜４７をエッチングにより除去した後、スパッタリングを用いてＴＳＶ４６の内部に金属を充填し、金属層４８を形成する。
Further, after forming the insulating
このとき、図５、図６に示すように、複数のＴＳＶ４６のうちの一部をダイシングライン１５上に形成する。そして、ダイシングライン１５においてウェハを分割するダイシングカットを行い、チップ１０を形成する。一部のＴＳＶ４６をダイシングライン１５上に形成しているので、ダイシングカットにより、基板１１の側面にアライメントマーク１６が露出する。本実施形態では、側面１１ａ、側面１１ｂにそれぞれ２つのアライメントマーク１６が露出するようにＴＳＶ４６を形成する。
At this time, as shown in FIGS. 5 and 6, a part of the plurality of TSV46s is formed on the dicing
このようにしてチップ１０を製造した後、チップ１０の裏面に接合部３０を形成する。また、チップ１０と同様の方法でチップ２０を製造し、側面２１ａ、側面２１ｂにアライメントマーク２６を露出させる。このようにチップ１０およびチップ２０を製造し、接合部３０を形成した後、チップ１０とチップ２０の接合を行う。
After the
本実施形態では、チップ１０とチップ２０の接合の際に、チップ１０およびチップ２０を側面から観察してチップ１０とチップ２０の位置合わせを行う。具体的には、図７に示すように、基板１１、２１を互いに対向させて配置し、カメラ５０によって、側面１１ａ、２１ａに露出したアライメントマーク１６、２６をＸ方向から観察する。また、カメラ６０によって、側面１１ｂ、２１ｂに露出したアライメントマーク１６、２６をＹ方向から観察する。なお、このとき、チップ１０およびチップ２０に可視光を当てて観察してもよいし、赤外光を当てて観察してもよい。
In the present embodiment, when the
このように観察を行いながら、図８に示すように、側面１１ａに形成されたアライメントマーク１６の位置と、側面２１ａに形成されたアライメントマーク２６の位置とがＹ方向において等しくなるように、チップ１０とチップ２０のＹ方向の位置を調節する。なお、図８、および、後述する図９、図１３、図１７、図２０では、接合部３０の図示を省略している。
While observing in this way, as shown in FIG. 8, the chip is made so that the position of the
また、図９に示すように、側面１１ｂに形成されたアライメントマーク１６の位置と、側面２１ｂに形成されたアライメントマーク２６の位置とがＸ方向において等しくなるように、チップ１０とチップ２０のＸ方向の位置を調節する。
Further, as shown in FIG. 9, the X of the
これにより、図１０に示すように、対応するアライメントマーク１６、２６がＺ方向から見て同じ位置となるように、チップ１０とチップ２０の位置が調節される。この状態で、熱圧着により接合部３０を介してチップ１０とチップ２０とを接合することで、半導体装置１を製造することができる。
As a result, as shown in FIG. 10, the positions of the
このように、本実施形態では、アライメントマーク１６、２６を基板１１、２１の厚さ方向に延設し、さらに、基板１１、２１の側面に露出させることで、各アライメントマークを基板１１、２１の側面から観察することを可能としている。
As described above, in the present embodiment, the alignment marks 16 and 26 are extended in the thickness direction of the
そのため、アライメントマーク１６、２６を基板１１、２１の表面または裏面から観察する場合とは異なり、基板１１、２１の表面におけるアライメントマーク１６、２６の寸法を大きくする必要がない。
Therefore, unlike the case where the alignment marks 16 and 26 are observed from the front surface or the back surface of the
したがって、アライメントマーク１６、２６を素子領域１２、２２の外側に形成することが可能となり、素子領域１２、２２のうち、実際に半導体素子を形成できる領域が狭くなることを抑制できる。
Therefore, the alignment marks 16 and 26 can be formed on the outside of the
また、基板１１、２１の表面または裏面からアライメントマーク１６、２６を観察する必要がないので、アライメントマーク１６、２６の上部に可視光や赤外光を遮断する層を形成することができる。例えば、アライメントマーク１６、２６の上部に、金属配線層や、ホウ素、リン等をイオン注入したイオン注入層等を形成することができる。したがって、チップ１０、チップ２０の設計の自由度が向上する。
Further, since it is not necessary to observe the alignment marks 16 and 26 from the front surface or the back surface of the
また、本実施形態では、アライメントマーク１６をＴＳＶ４６で構成しているので、素子領域１２のＴＳＶ４６と共通の工程でアライメントマーク１６を形成することができる。そのため、アライメントマーク１６を形成するための追加コストが低減され、半導体装置１の製造コストの増加を抑制することができる。
Further, in the present embodiment, since the
（第２実施形態）
第２実施形態について説明する。第２実施形態は、第１実施形態に対してアライメントマーク１６、２６の配置を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
(Second Embodiment)
The second embodiment will be described. In the second embodiment, the arrangement of the alignment marks 16 and 26 is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Therefore, only the parts different from the first embodiment will be described. do.
本実施形態では、アライメントマーク１６、２６が基板１１、２１の内部に形成されている。具体的には、図１１に示すように、アライメントマーク１６、２６は、スクライブライン１４、２４のうちダイシングライン１５、２５よりもシールリング領域１３、２３に近い内側の部分に形成されたＴＳＶで構成されている。
In this embodiment, the alignment marks 16 and 26 are formed inside the
本実施形態では、Ｓｉ等の赤外光を透過する材料で基板１１、２１を構成し、アライメントマーク１６、２６の内部に金属を充填する。そして、側面１１ａ、１１ｂ、２１ａ、２１ｂに赤外光を照射してこれらの側面からアライメントマーク１６、２６を観察し、チップ１０とチップ２０の位置合わせを行う。これにより、図１２に示すように、対応するアライメントマーク１６、２６がＺ方向から見て同じ位置となるように、チップ１０とチップ２０の位置が調節される。
In the present embodiment, the
アライメントマーク１６、２６が基板１１、２１の内部に形成された本実施形態においても、このように基板１１、２１の側面からの観察でチップ１０とチップ２０の位置合わせを行うことができる。したがって、第１実施形態と同様に、半導体素子を形成できる領域が狭くなることを抑制できる。
Also in the present embodiment in which the alignment marks 16 and 26 are formed inside the
また、本実施形態では、Ｓｉ等の赤外光を透過する材料で基板１１、２１を構成し、アライメントマーク１６、２６の内部に金属を充填している。したがって、図１３に示すように、基板１１、２１の表面に赤外光を遮断するイオン注入層１７、２７、配線層１８、２８が形成されていても、アライメントマーク１６、２６を基板１１、２１の側面から観察することができる。したがって、第１実施形態と同様に、チップ１０、チップ２０の設計の自由度が向上する。
Further, in the present embodiment, the
（第３実施形態）
第３実施形態について説明する。第３実施形態は、第２実施形態に対してアライメントマーク１６、２６の配置を変更したものであり、その他については第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
(Third Embodiment)
A third embodiment will be described. In the third embodiment, the arrangement of the alignment marks 16 and 26 is changed with respect to the second embodiment, and the other parts are the same as those in the second embodiment. Therefore, only the parts different from the second embodiment will be described. do.
本実施形態では、図１４に示すように、アライメントマーク１６、２６がシールリング領域１３、２３に形成されている。このような構成においても、第２実施形態と同様にチップ１０とチップ２０の位置合わせを行い、図１５に示すように、対応するアライメントマーク１６、２６がＺ方向から見て同じ位置となるように、チップ１０とチップ２０の位置を調節することが可能である。したがって、半導体素子を形成できる領域が狭くなることを抑制できる。また、チップ１０、チップ２０の設計の自由度が向上する。
In this embodiment, as shown in FIG. 14, alignment marks 16 and 26 are formed in the
（第４実施形態）
第４実施形態について説明する。第４実施形態は、第１実施形態に対して基板１１の大きさを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
(Fourth Embodiment)
A fourth embodiment will be described. In the fourth embodiment, the size of the
本実施形態では、基板１１と基板２１とが互いに異なる大きさとされている。具体的には、基板１１の表面と基板２１の表面とが互いに異なる大きさとされており、図１６に示すように、基板１１の表面がＸ方向およびＹ方向の両方において基板２１の表面よりも小さくされている。
In the present embodiment, the
本実施形態では、カメラ５０の焦点を基板１１の側面１１ａに合わせてアライメントマーク１６を観察し、その位置を取得した後、カメラ５０の焦点を基板２１の側面２１ａに合わせてアライメントマーク２６を観察し、その位置を取得する。そして、図１７に示すように、対応するアライメントマーク１６、２６のＹ方向の位置が互いに等しくなるように、基板１１および基板２１の位置を調節する。
In the present embodiment, the
同様に、カメラ６０の焦点を側面１１ｂに合わせてアライメントマーク１６の位置を取得した後、カメラ６０の焦点を側面２１ｂに合わせてアライメントマーク２６の位置を取得する。そして、対応するアライメントマーク１６、２６のＸ方向の位置が互いに等しくなるように、基板１１および基板２１の位置を調節する。
Similarly, after the focus of the
これにより、図１８に示すように、対応するアライメントマーク１６、２６のＸ方向またはＹ方向の位置が互いに等しくなるように、チップ１０の基板１１とチップ２０の基板２１の位置が調節される。
As a result, as shown in FIG. 18, the positions of the
基板１１と基板２１の大きさが異なる場合、表面または裏面からアライメントマーク１６、２６を観察し、各アライメントマークが重なるように位置合わせを行う方法では、アライメントマークの配置に制約が生じる。例えば、基板１１が基板２１よりも小さい場合には、基板１１のアライメントマーク１６に合わせて、基板２１のアライメントマーク２６を基板２１のうちダイシングライン２５よりも内側の部分に形成する必要がある。そのため、素子領域２２において半導体素子を形成することができる領域が狭くなるおそれがある。
When the sizes of the
これに対して、本実施形態では、アライメントマーク１６、２６を基板１１、２１の側面から観察することが可能であり、アライメントマーク２６を基板２１のうちダイシングライン２５よりも内側の部分に形成する必要がない。したがって、素子領域２２において半導体素子を形成できる領域が狭くなることを抑制できる。
On the other hand, in the present embodiment, the alignment marks 16 and 26 can be observed from the side surfaces of the
（第５実施形態）
第５実施形態について説明する。第５実施形態は、第１実施形態に対してアライメントマーク１６、２６の位置関係を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
(Fifth Embodiment)
A fifth embodiment will be described. In the fifth embodiment, the positional relationship of the alignment marks 16 and 26 is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Therefore, only the parts different from the first embodiment are used. explain.
図１９に示すように、本実施形態では、１つのアライメントマーク１６に対して２つのアライメントマーク２６が形成されている。すなわち、側面１１ａ、側面１１ｂにそれぞれ２つのアライメントマーク１６が形成されているのに対して、側面２１ａ、側面２１ｂにはそれぞれ４つのアライメントマーク２６が形成されている。そして、アライメントマーク１６は、２つのアライメントマーク２６で挟まれた領域に対応するように配置されている。
As shown in FIG. 19, in this embodiment, two alignment marks 26 are formed for one
本実施形態では、カメラ５０で側面１１ａ、２１ａを観察し、図２０に示すように、アライメントマーク１６が２つのアライメントマーク２６で挟まれた領域に対応するように、チップ１０、チップ２０の位置を調節する。このとき、カメラ５０で測定したアライメントマーク１６と２つのアライメントマーク２６との距離を用いて、アライメントマーク１６が２つのアライメントマーク２６の中央に位置するように、チップ１０、チップ２０の位置を調節する。
In the present embodiment, the side surfaces 11a and 21a are observed by the
同様に、カメラ６０で側面１１ｂ、２１ｂを観察し、アライメントマーク１６が２つのアライメントマーク２６で挟まれた領域に対応するように、チップ１０、チップ２０の位置を調節する。このとき、カメラ６０で測定したアライメントマーク１６と２つのアライメントマーク２６との距離を用いて、アライメントマーク１６が２つのアライメントマーク２６の中央に位置するように、チップ１０、チップ２０の位置を調節する。
Similarly, the side surfaces 11b and 21b are observed by the
これにより、図２１に示すように、Ｚ方向から見て、各アライメントマーク１６が、対応する２つのアライメントマーク２６の中央に配置される。
As a result, as shown in FIG. 21, each
このように、本実施形態では、１つのアライメントマーク１６と、このアライメントマーク１６を挟む２つのアライメントマーク２６との距離を用いて、チップ１０とチップ２０とを位置合わせする。これにより、位置合わせの精度を向上させることができる。
As described above, in the present embodiment, the
（第６実施形態）
第６実施形態について説明する。第６実施形態は、第１実施形態に対してアライメントマーク１６、２６の数を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
(Sixth Embodiment)
The sixth embodiment will be described. In the sixth embodiment, the numbers of the alignment marks 16 and 26 are changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Therefore, only the parts different from the first embodiment will be described. do.
本実施形態では、アライメントマーク１６は側面１１ａ、側面１１ｂそれぞれに３つ以上形成されている。そして、側面１１ａ、側面１１ｂそれぞれにおいて、３つ以上形成されたアライメントマーク１６は等間隔に並んでいる。同様に、側面２１ａ、側面２１ｂそれぞれにおいて、アライメントマーク２６が３つ以上形成され、等間隔に並んでいる。
In the present embodiment, three or more alignment marks 16 are formed on each of the
具体的には、図２２に示すように、側面１１ａ、２１ａに３つのアライメントマーク１６、２６が形成されており、側面１１ｂ、２１ｂに６つのアライメントマーク１６、２６が形成されている。そして、側面１１ａにおいて隣り合う２つのアライメントマーク１６の間隔、および、側面１１ｂにおいて隣り合う２つのアライメントマーク１６の間隔は、共にＰ１とされている。また、側面２１ａ、２１ｂにおいても、隣り合う２つのアライメントマーク２６の間隔はＰ１とされている。
Specifically, as shown in FIG. 22, three
このように、３つ以上のアライメントマーク１６、２６を等間隔で並べることにより、第１実施形態に比べてチップ１０とチップ２０との位置合わせが容易になる。
By arranging the three or more alignment marks 16 and 26 at equal intervals in this way, the alignment of the
（第７実施形態）
第７実施形態について説明する。第７実施形態は、第６実施形態に対してアライメントマーク１６、２６の配置を変更したものであり、その他については第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。
(7th Embodiment)
A seventh embodiment will be described. In the seventh embodiment, the arrangement of the alignment marks 16 and 26 is changed with respect to the sixth embodiment, and the other parts are the same as those in the sixth embodiment. Therefore, only the parts different from the sixth embodiment will be described. do.
図２３に示すように、本実施形態では、アライメントマーク１６、２６が不等間隔で並んでいる。すなわち、アライメントマーク１６は、基板１１の１つの側面に３つ以上形成されている。そして、３つのアライメントマーク１６のうち、中央に位置する１つのアライメントマーク１６から、このアライメントマーク１６の一方側に位置するアライメントマーク１６までの距離と、他方側に位置するアライメントマーク１６までの距離とが互いに異なっている。また、アライメントマーク２６も同様に配置されている。
As shown in FIG. 23, in the present embodiment, the alignment marks 16 and 26 are arranged at unequal intervals. That is, three or more alignment marks 16 are formed on one side surface of the
具体的には、アライメントマーク１６、２６は、側面１１ａ、２１ａに３つ形成されており、側面１１ｂ、２１ｂに６つ形成されている。そして、側面１１ａに形成された隣り合う２つのアライメントマーク１６の間隔をＰ１１、Ｐ１２とすると、Ｐ１１およびＰ１２は互いに異なる値とされている。また、側面２１ａに形成された隣り合う２つのアライメントマーク２６の間隔はＰ１１、Ｐ１２とされている。
Specifically, three
また、側面１１ｂ、２１ｂに形成された隣り合う２つのアライメントマーク１６、２６の間隔を端から順にＰ２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｐ２５とすると、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｐ２５は互いに異なる値とされている。 Further, assuming that the intervals between the two adjacent alignment marks 16 and 26 formed on the side surfaces 11b and 21b are P21, P22, P23, P24 and P25 in order from the end, P21, P22, P23, P24 and P25 have different values. It is said that.
アライメントマーク１６、２６の設計上の位置と実際の位置との間には、ずれが生じる。例えば、設計上の位置と実際の位置との間に２μｍのずれが生じ、アライメントマーク１６、２６を１０μｍの等間隔で配置するように設計しても、実際の間隔は１２μｍとなる。同様に、Ｐ１１＝１０μｍ、Ｐ１２＝２０μｍとなるように設計しても、実際にはＰ１１＝１２μｍ、Ｐ１２＝２２μｍとなる。また、Ｐ２１＝１０μｍ、Ｐ２２＝２０μｍ、Ｐ２３＝３０μｍ、Ｐ２４＝４０μｍ、Ｐ２５＝５０μｍとなるように設計しても、実際にはＰ２１＝１２μｍ、Ｐ２２＝２２μｍ、Ｐ２３＝３２μｍ、Ｐ２４＝４２μｍ、Ｐ２５＝５２μｍとなる。 There is a discrepancy between the design position of the alignment marks 16 and 26 and the actual position. For example, a deviation of 2 μm occurs between the design position and the actual position, and even if the alignment marks 16 and 26 are designed to be arranged at equal intervals of 10 μm, the actual interval is 12 μm. Similarly, even if the design is such that P11 = 10 μm and P12 = 20 μm, P11 = 12 μm and P12 = 22 μm are actually obtained. Further, even if the design is such that P21 = 10 μm, P22 = 20 μm, P23 = 30 μm, P24 = 40 μm, P25 = 50 μm, in reality, P21 = 12 μm, P22 = 22 μm, P23 = 32 μm, P24 = 42 μm, P25. = 52 μm.
しかしながら、上記のようにアライメントマーク１６、２６を不等間隔で並べることで、設計上の位置と実際の位置とのずれ量ΔＰを算出することができる。 However, by arranging the alignment marks 16 and 26 at unequal intervals as described above, the amount of deviation ΔP between the design position and the actual position can be calculated.
具体的には、側面１１ａ、２１ａに形成されたアライメントマーク１６、２６の実際の位置の差をδとし、カメラ５０で観察した３つのアライメントマーク１６の間隔と、アライメントマーク１６、２６の位置の差との比をｘ１、ｘ２とすると、ｘ１＝（Ｐ１１＋ΔＰ）／δ、ｘ２＝（Ｐ１２＋ΔＰ）／δとなる。そして、これら２つの式から、ずれ量ΔＰおよび差δを求めることができる。側面１１ｂ、２１ｂに形成されたアライメントマーク１６、２６についても、同様にずれ量を算出することができる。
Specifically, the difference between the actual positions of the alignment marks 16 and 26 formed on the side surfaces 11a and 21a is δ, and the distance between the three
このように、アライメントマーク１６、２６を不等間隔で配置することにより、設計上の位置と実際の位置とのずれ量ΔＰを算出することができる。そして、算出したずれ量ΔＰを用いて、チップ１０とチップ２０とを精度よく位置合わせすることができる。
By arranging the alignment marks 16 and 26 at unequal intervals in this way, the amount of deviation ΔP between the design position and the actual position can be calculated. Then, the
（第８実施形態）
第８実施形態について説明する。第８実施形態は、第６実施形態に対して基板１１、２１の表面に配線層を追加したものであり、その他については第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。
(8th Embodiment)
An eighth embodiment will be described. The eighth embodiment has wiring layers added to the surfaces of the
図２４に示すように、本実施形態では、基板１１のうちスクライブライン１４の表面に形成された配線層１９と、基板２１のうちスクライブライン２４の表面に形成された配線層２９とによって、デイジーチェーンが組まれている。すなわち、配線層１９は、基板１１の表面において離された状態で配置された少なくとも２つの領域を含んでおり、この２つの領域は、基板１１に形成されたアライメントマーク１６、接合部３０、および、基板２１に形成された配線層２９を介して、電気的に接続されている。
As shown in FIG. 24, in the present embodiment, the
具体的には、３つ並んだアライメントマーク１６のうち、中央のアライメントマーク１６は、隣り合う一方のアライメントマーク１６と配線層１９を介して接続されており、他方のアライメントマーク１６と配線層２９および接合部３０を介して接続されている。なお、アライメントマーク１６と接合部３０は、基板１１の裏面に形成された図示しない配線層によって接続されている。
Specifically, of the three aligned alignment marks 16, the
そして、側面１１ｂに並んだ６つのアライメントマーク１６のうち、両端のアライメントマーク１６は、間に配置された４つのアライメントマーク１６と、配線層１９、配線層２９、接合部３０とを介して、互いに接続されている。また、両端のアライメントマーク１６は、配線層２９、接合部３０を介して、側面１１ａに形成されたアライメントマーク１６と接続されている。そして、側面１１ａのアライメントマーク１６の上部に形成された配線層１９には、電圧計７０の端子が接続されるようになっている。
Then, among the six alignment marks 16 arranged on the
本実施形態においても、図２５、図２６に示すように、第１実施形態と同様にチップ１０とチップ２０の位置合わせを行う。そして、Ｚ方向から見てアライメントマーク１６、２６の位置が同じになるようにチップ１０、チップ２０が配置されると、両端のアライメントマーク１６の導通によって位置合わせの確認をすることができる。したがって、チップ１０とチップ２０との位置合わせの精度が向上し、歩留まりが向上する。
Also in this embodiment, as shown in FIGS. 25 and 26, the
（他の実施形態）
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(Other embodiments)
The present invention is not limited to the above-described embodiment, and can be appropriately modified within the scope of the claims.
例えば、上記第１〜第８実施形態では、アライメントマーク１６、２６として基板１１、２１を貫通する貫通孔であるＴＳＶを用いている。しかしながら、アライメントマーク１６、２６は基板１１、２１の側面から観察することができるように基板１１、２１の厚さ方向に延設されていればよく、アライメントマーク１６、２６が基板１１、２１を貫通していなくてもよい。
For example, in the first to eighth embodiments, TSVs, which are through holes penetrating the
また、アライメントマーク１６、２６をダイシングライン１５、２５に形成する場合には、アライメントマーク１６、２６の内部に金属を充填しなくてもよい。ただし、アライメントマーク１６、２６の観察を容易にするためには、アライメントマーク１６、２６の内部に金属を充填することが好ましい。 Further, when the alignment marks 16 and 26 are formed on the dicing lines 15 and 25, it is not necessary to fill the inside of the alignment marks 16 and 26 with metal. However, in order to facilitate observation of the alignment marks 16 and 26, it is preferable to fill the inside of the alignment marks 16 and 26 with metal.
また、図２７、図２８に示すように、上記第２、３実施形態において、第４実施形態のように基板１１と基板２１の大きさが互いに異なっていてもよい。また、図２９、図３０に示すように、上記第２、３実施形態において、第５実施形態のように、２つのアライメントマーク２６で挟まれた領域に対応する位置にアライメントマーク１６を配置してもよい。
Further, as shown in FIGS. 27 and 28, in the second and third embodiments, the sizes of the
また、上記第２、３実施形態において、第６実施形態のように、３つ以上のアライメントマーク１６、２６を等間隔で並べてもよい。また、上記第２、３実施形態において、第７実施形態のように、アライメントマーク１６、２６を不等間隔で配置してもよい。 Further, in the second and third embodiments, as in the sixth embodiment, three or more alignment marks 16 and 26 may be arranged at equal intervals. Further, in the second and third embodiments, the alignment marks 16 and 26 may be arranged at unequal intervals as in the seventh embodiment.
また、上記第８実施形態において、配線層２９がアライメントマーク２６と離されていてもよい。第４実施形態のように基板１１と基板２１の大きさが互いに異なる場合には、図３１に示すように、配線層２９とアライメントマーク２６を離して、基板２１のうち基板１１と重なる部分に配線層２９を形成すればよい。
Further, in the eighth embodiment, the
また、図３２に示すように、上記第２実施形態において、第８実施形態のように、配線層１９と配線層２９とによってデイジーチェーンが組まれていてもよい。また、上記第３実施形態において、第８実施形態のように、配線層１９と配線層２９とによってデイジーチェーンが組まれていてもよい。
Further, as shown in FIG. 32, in the second embodiment, as in the eighth embodiment, the
また、基板１１と基板２１のうち一方ではダイシングラインにアライメントマークが形成され、他方ではスクライブラインまたはシールリング領域にアライメントマークが形成されていてもよい。また、基板１１と基板２１のうち一方ではスクライブラインにアライメントマークが形成され、他方ではシールリング領域にアライメントマークが形成されていてもよい。
Further, one of the
また、図３３に示すように、上記第２、第４、第８実施形態を組み合わせ、大きさが互いに異なるチップ１０、２０のスクライブライン１４、２４にアライメントマーク１６、２６を形成し、配線層１９、２９によってデイジーチェーンを組んでもよい。この場合、図３３に示すように、配線層２９がチップ２０の素子領域２２に形成されていてもよい。また、配線層２９がシールリング領域２３に形成されていてもよい。
Further, as shown in FIG. 33, the second, fourth, and eighth embodiments are combined to form alignment marks 16 and 26 on the scribe lines 14 and 24 of the
また、図３４に示すように、大きさが互いに異なるチップ１０、２０のスクライブライン１４、シールリング領域２３にアライメントマーク１６、２６を形成し、配線層１９、２９によってデイジーチェーンを組んでもよい。この場合、図３４に示すように、配線層２９がチップ２０の素子領域２２に形成されていてもよい。また、配線層２９がシールリング領域２３に形成されていてもよい。
Further, as shown in FIG. 34, alignment marks 16 and 26 may be formed in
また、上記第１実施形態ではダイシングカットの前にアライメントマーク１６、２６を形成したが、ダイシングカットの後にアライメントマーク１６、２６を形成してもよい。 Further, in the first embodiment, the alignment marks 16 and 26 are formed before the dicing cut, but the alignment marks 16 and 26 may be formed after the dicing cut.
また、上記第１実施形態では、１つのＴＳＶを分割して２つのチップのアライメントマークとしたが、スクライブラインに一方のチップのアライメントマークとなるＴＳＶと他方のチップのアライメントマークとなるＴＳＶを別々に形成してもよい。 Further, in the first embodiment, one TSV is divided into two chip alignment marks, but the TSV which is the alignment mark of one chip and the TSV which is the alignment mark of the other chip are separately separated on the scribe line. May be formed in.
また、基板１１、２１をレーザ加工することにより、アライメントマーク１６、２６を構成するＴＳＶを形成してもよい。アライメントマーク１６、２６をレーザ加工で形成する場合、レーザを用いたダイシングカットと共通の工程でアライメントマーク１６、２６を形成することができる。そのため、アライメントマーク１６、２６を形成するための追加コストが低減され、半導体装置１の製造コストの増加を抑制することができる。
Further, the TSVs constituting the alignment marks 16 and 26 may be formed by laser machining the
また、上記第１〜７実施形態において、接合部３０を接着剤、ダイアタッチフィルム等で構成してもよい。
Further, in the first to seventh embodiments, the
１１ 基板
１６ アライメントマーク
２１ 基板
２６ アライメントマーク
５０ カメラ
６０ カメラ
11
Claims (18)
２つの前記基板には、前記基板の側面から観察することができるアライメントマーク（１６、２６）が形成されており、
２つの前記基板は、２つの前記基板のうち一方に形成された前記アライメントマークが他方に形成された前記アライメントマークに対応するように接合されており、
前記基板は、半導体素子が形成された素子領域（１２、２２）と、前記素子領域を囲む外周部（１３、１４、１５、２３、２４、２５）とを備えており、
前記アライメントマークは、前記外周部に形成されており、
前記アライメントマークは、前記基板の内部に形成されており、
前記基板は、赤外光を透過する材料で構成されている半導体装置。 A semiconductor device comprising two substrates (11, 21) in which the back surface of one of the two substrates is bonded to the other surface.
Alignment marks (16, 26) that can be observed from the side surface of the substrate are formed on the two substrates.
The two substrates are joined so that the alignment mark formed on one of the two substrates corresponds to the alignment mark formed on the other .
The substrate includes an element region (12, 22) on which a semiconductor element is formed and an outer peripheral portion (13, 14, 15, 23, 24, 25) surrounding the element region.
The alignment mark is formed on the outer peripheral portion and is formed on the outer peripheral portion.
The alignment mark is formed inside the substrate and is formed inside the substrate.
The substrate is a semiconductor device made of a material that transmits infrared light.
２つの前記基板には、前記基板の側面から観察することができるアライメントマーク（１６、２６）が形成されており、
２つの前記基板は、２つの前記基板のうち一方に形成された前記アライメントマークが他方に形成された前記アライメントマークに対応するように接合されており、
前記アライメントマークは、前記基板を貫通する貫通孔とされており、
前記アライメントマークは、内部に金属が充填されている半導体装置。 A semiconductor device comprising two substrates (11, 21) in which the back surface of one of the two substrates is bonded to the other surface.
Alignment marks (16, 26) that can be observed from the side surface of the substrate are formed on the two substrates.
The two substrates are joined so that the alignment mark formed on one of the two substrates corresponds to the alignment mark formed on the other .
The alignment mark is a through hole that penetrates the substrate.
The alignment mark is a semiconductor device in which a metal is filled inside.
２つの前記基板のうち一方の基板の表面に形成された前記配線層は、該基板の表面において離されて配置された少なくとも２つの領域を含んでおり、
前記２つの領域は、該基板に形成された前記アライメントマーク、および、他方の基板に形成された前記配線層を介して、電気的に接続されている請求項５または６に記載の半導体装置。 Wiring layers (19, 29) are formed on the surfaces of the two substrates, respectively.
The wiring layer formed on the surface of one of the two substrates includes at least two regions spaced apart from each other on the surface of the substrate.
The semiconductor device according to claim 5 or 6 , wherein the two regions are electrically connected via the alignment mark formed on the substrate and the wiring layer formed on the other substrate.
２つの前記基板には、前記基板の側面から観察することができるアライメントマーク（１６、２６）が形成されており、
２つの前記基板は、２つの前記基板のうち一方に形成された前記アライメントマークが他方に形成された前記アライメントマークに対応するように接合されており、
２つの前記基板のうち一方に形成された前記アライメントマークは、他方に形成された２つの前記アライメントマークに挟まれた領域に対応している半導体装置。 A semiconductor device comprising two substrates (11, 21) in which the back surface of one of the two substrates is bonded to the other surface.
Alignment marks (16, 26) that can be observed from the side surface of the substrate are formed on the two substrates.
The two substrates are joined so that the alignment mark formed on one of the two substrates corresponds to the alignment mark formed on the other .
The alignment mark formed on one of the two substrates corresponds to a region sandwiched between the two alignment marks formed on the other .
前記アライメントマークは、前記外周部に形成されている請求項６ないし１０のいずれか１つに記載の半導体装置。 The substrate includes an element region (12, 22) on which a semiconductor element is formed and an outer peripheral portion (13, 14, 15, 23, 24, 25) surrounding the element region.
The semiconductor device according to any one of claims 6 to 10, wherein the alignment mark is formed on the outer peripheral portion.
２つの前記基板に、前記基板の側面から観察することができるアライメントマーク（１６、２６）を形成することと、
２つの前記基板を互いに対向させて配置することと、
２つの前記基板に形成された前記アライメントマークを２つの前記基板の側面からカメラ（５０、６０）で観察しながら、２つの前記基板に形成された前記アライメントマークが互いに対応するように２つの前記基板の位置を調節し、２つの前記基板を接合することと、を備え、
２つの前記基板は、表面の大きさが互いに異なっており、
前記接合することでは、２つの前記基板のうち一方の基板に前記カメラの焦点を合わせて該基板に形成された前記アライメントマークを観察し、他方の基板に前記カメラの焦点を合わせて該基板に形成された前記アライメントマークを観察する半導体装置の製造方法。 A method for manufacturing a semiconductor device comprising two substrates (11, 21) and one of the two substrates having the back surface bonded to the other surface.
Forming alignment marks (16, 26) that can be observed from the side surface of the substrate on the two substrates, and
Placing the two substrates facing each other and
While observing the alignment marks formed on the two substrates from the side surfaces of the two substrates with a camera (50, 60), the two said alignment marks formed on the two substrates correspond to each other. To adjust the position of the substrate and join the two said substrates ,
The two substrates have different surface sizes and are different from each other.
In the joining, the camera is focused on one of the two substrates to observe the alignment mark formed on the substrate, and the camera is focused on the other substrate on the substrate. the method of manufacturing a semiconductor device you observe formed the alignment mark.
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