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JP6984753B2 - 半導体装置 - Google Patents

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Description

本発明は、トランジスタチップを封止材で覆う半導体装置に関する。
半導体装置において、トランジスタ及びＭＭＩＣの特性を低下させず、かつ信頼性を確保するため、セラミックパッケージ又は多層配線構造が用いられている。しかし、セラミックパッケージはプロセスコストと部材コストが高価である。また、安価に素子を作製するためにモールドパッケージを用いることがある（例えば、特許文献１参照）。従来のモールドパッケージでは、耐熱性及び耐湿性の高い封止材でトランジスタチップ全領域を覆っていた。
日本特開２０１７−１６８４８６号公報
放熱性を向上させるために熱伝導率の大きい封止材を用いると、ソースドレイン間容量Ｃｄｓが増加して効率又は利得などの高周波特性が低下するという問題があった。一方、高周波特性の低下を抑制するために誘電率の小さい封止材を用いると、放熱性が低下し、信頼性を確保できないという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は信頼性を確保しつつ高周波特性の低下を抑制することができる半導体装置を得るものである。
本発明に係る半導体装置は、能動領域を有するトランジスタチップと、前記能動領域の外周部を覆うことなく前記能動領域の中央部を覆う第１の封止材と、前記能動領域の前記外周部を覆う第２の封止材とを備え、前記第１の封止材の熱伝導率は前記第２の封止材の熱伝導率より大きく、前記第２の封止材の誘電率は前記第１の封止材の誘電率より小さいことを特徴とする。
本発明では、発熱集中箇所であるトランジスタチップの能動領域の中央部を熱伝導率の大きい第１の封止材で覆う。これにより、放熱性が向上するため、信頼性を確保できる。また、相対的に温度が低い能動領域の外周部は、誘電率の大きい第１の封止材で覆うことなく、誘電率の小さい第２の封止材で覆う。これにより、ソースドレイン間容量を抑制することができるため、高周波特性の低下を抑制することができる。
実施の形態１に係る半導体装置を示す断面図である。 トランジスタチップを示す上面図である。 トランジスタチップの能動領域を示す上面図である。 実施の形態１に係るトランジスタチップの封止状態を示す上面図である。 実施の形態１に係るトランジスタチップの能動領域の封止状態を示す上面図である。 実施の形態２に係るトランジスタチップの能動領域の封止状態を示す断面図である。 実施の形態２に係るトランジスタチップの能動領域の封止状態を示す上面図である。 実施の形態３に係るトランジスタチップの能動領域の封止状態を示す断面図である。 実施の形態３に係るトランジスタチップの能動領域の封止状態を示す上面図である。
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は実施の形態１に係る半導体装置を示す断面図である。基板１の上にトランジスタチップ２がフリップチップ実装されている。トランジスタチップ２は、高周波特性・高放熱に優れた窒化ガリウム系ＨＥＭＴなどの電界効果トランジスタである。トランジスタチップ２の上方にＣｕ又はＡｕ等を含む放熱性の高い放熱基板３が配置されている。トランジスタチップ２と放熱基板３はＡｕバンプ４により電気的に接続されている。なお、フリップチップ実装を用いない場合は、Ａｕバンプ４の代わりにワイヤボンドを用いてもよい。
基板１と放熱基板３の間において、トランジスタチップ２の中央部が第１の封止材５で封止され、それ以外の領域が第２の封止材６で封止されている。第１の封止材５の熱伝導率は第２の封止材６の熱伝導率より大きい。第２の封止材６の誘電率は第１の封止材５の誘電率より小さい。
第１の封止材５及び第２の封止材６は樹脂に限らず絶縁膜等でもよい。例えば、第１の封止材５はモールド樹脂（熱伝導率：約４Ｆ／ｍ、誘電率：約０．８Ｗ／ｍＫ）等である。第２の封止材６はポリイミド（熱伝導率：約２Ｆ／ｍ、誘電率：約０．１８Ｗ／ｍＫ）等である。なお、モールド樹脂は、一般的にはシリカフィラー、エポキシ樹脂、硬化剤を組み合わせて作られた封止材である。約７５％がシリカフィラーで構成されているが、約２０％を占めるエポキシ樹脂の種類によってモールド樹脂としての性質が変わってくる。エポキシ樹脂の種類は様々あって、例えばＯＣＮ型、ビフェルニ型、多官能型などがある。
トランジスタチップ２の動作時に発生した熱はトランジスタチップ２の上面側から放熱基板３を介して放熱される。基板１はトランジスタチップ２の下面にダイボンド等で接合されているＰＫＧ基板である。基板１は放熱基板３と同様の基板でもよく、放熱性が高いことが望ましい。
図２はトランジスタチップを示す上面図である。トランジスタチップ２は能動領域７、ゲートパッド８、ソースパッド９及びドレインパッド１０を有する。ゲートパッド８、ソースパッド９及びドレインパッド１０の少なくとも１つが放熱基板３にＡｕバンプ４により接続されている。どのパッドが接続されるかは顧客要求などにより変わってくる。
図３はトランジスタチップの能動領域を示す上面図である。複数のソース電極１１と複数のドレイン電極１２が交互に配置され、それらの間に複数のゲート電極１３が配置されている。ゲート電極１３はゲートパッド８に接続されている。ソース電極１１はソースパッド９に接続されている。ドレイン電極１２はドレインパッド１０に接続されている。
図４は実施の形態１に係るトランジスタチップの封止状態を示す上面図である。図５は実施の形態１に係るトランジスタチップの能動領域の封止状態を示す上面図である。トランジスタチップ２の熱分布は能動領域の中心から円形に広がっていく。そこで、熱伝導率の大きい第１の封止材５で能動領域７の中央部を覆う。能動領域７の外周部は誘電率の小さい第２の封止材６で覆う。
例えば、第１の封止材５及び第２の封止材６はＰＫＧ実装時に塗布することができる。まず、第１の封止材５を能動領域７の中央部に円形状に塗布する。このような塗布は容易に実施でき、手動でも実施可能である。次に、トランジスタチップ２と放熱基板３をＡｕバンプ４により結合させる。次に、トランジスタチップ２全域を埋めるように第２の封止材６で満たす。
または、ウエハプロセス中に転写工程により第１の封止材５及び第２の封止材６を塗布してもよい。転写工程は、マスクを用いた写真製版工程である。具体的には、まずウエハ全面に樹脂を塗布した後、レジストを塗布する。次に、マスクを用いて樹脂不要箇所のレジストを開口する。次に、レジストをマスクとして樹脂をウェットエッチング又はドライエッチングによりパターニングする。最後に、レジストを除去する。本実施の形態では第１の封止材５を能動領域７の中央部に円形状に塗布するだけなので、解像度が高くない単純なマスクを使用すればよく、合わせ精度も低い簡単な転写プロセスで実施できる。
以上説明したように、本実施の形態では、発熱集中箇所であるトランジスタチップ２の能動領域の中央部を熱伝導率の大きい第１の封止材５で覆う。これにより、放熱性が向上するため、信頼性を確保できる。また、相対的に温度が低い能動領域の外周部は、誘電率の大きい第１の封止材５で覆うことなく、誘電率の小さい第２の封止材６で覆う。これにより、ソースドレイン間容量Ｃｄｓを抑制することができるため、高周波特性の低下を抑制することができる。
また、第１の封止材５及び第２の封止材６の塗布は、ＰＫＧ実装時でもウエハプロセス中でもよい。何れの場合でも複雑なパターンを用いずに既存のプロセスで容易に第１の封止材５及び第２の封止材６を塗布することができる。
放熱基板３が第１の封止材５及び第２の封止材６の上に設けられているため、装置の下面側だけでなく上面側からも放熱が行われる。また、第１の封止材５が放熱基板３に接しているため、トランジスタチップ２から放熱基板３への放熱性が高くなる。また、トランジスタチップ２は放熱基板３にＡｕバンプ４を介して接続されているため、Ａｕバンプ４を介しても放熱が行われる。
実施の形態２．
図６は実施の形態２に係るトランジスタチップの能動領域の封止状態を示す断面図である。図７は実施の形態２に係るトランジスタチップの能動領域の封止状態を示す上面図である。最もソースドレイン間容量Ｃｄｓの増加に寄与すると考えられるゲート電極１３の周辺を誘電率の小さい第２の封止材６で覆うことで高周波特性の低下を抑制することができる。また、面積の大きいオーミック電極であるソース電極１１及びドレイン電極１２の周辺を熱伝導率の大きい第１の封止材５で覆うことで放熱性が向上するため、信頼性を確保できる。その他の構成は実施の形態１と同様である。
実施の形態３．
図８は実施の形態３に係るトランジスタチップの能動領域の封止状態を示す断面図である。図９は実施の形態３に係るトランジスタチップの能動領域の封止状態を示す上面図である。発熱源であるゲート電極１３の周辺を熱伝導率の大きい第１の封止材５で覆うことで放熱性が向上するため、信頼性を確保できる。また、ソース電極１１及びドレイン電極１２の周辺を誘電率の小さい第２の封止材６で覆うことでソースドレイン間容量Ｃｄｓを抑制することができるため、高周波特性の低下を抑制することができる。その他の構成は実施の形態１と同様である。
なお、実施の形態２，３の第１の封止材５及び第２の封止材６は、ＰＫＧ実装時に選択的に塗布することは困難である。このため、ウエハプロセス中に転写工程を１つ又は２つ追加して第１の封止材５及び第２の封止材６を塗布する。
２ トランジスタチップ、３ 放熱基板、４ Ａｕバンプ、５ 第１の封止材、６ 第２の封止材、７ 能動領域、１１ ソース電極、１２ ドレイン電極、１３ ゲート電極

Claims (6)

  1. 能動領域を有するトランジスタチップと、
    前記能動領域の外周部を覆うことなく前記能動領域の中央部を覆う第１の封止材と、
    前記能動領域の前記外周部を覆う第２の封止材とを備え、
    前記第１の封止材の熱伝導率は前記第２の封止材の熱伝導率より大きく、
    前記第２の封止材の誘電率は前記第１の封止材の誘電率より小さいことを特徴とする半導体装置。
  2. ゲート電極、ソース電極及びドレイン電極を有するトランジスタチップと、
    前記ソース電極及び前記ドレイン電極の周辺を覆う第１の封止材と、
    前記ゲート電極の周辺を覆う第２の封止材とを備え、
    前記第１の封止材の熱伝導率は前記第２の封止材の熱伝導率より大きく、
    前記第２の封止材の誘電率は前記第１の封止材の誘電率より小さいことを特徴とする半導体装置。
  3. ゲート電極、ソース電極及びドレイン電極を有するトランジスタチップと、
    前記ゲート電極の周辺を覆う第１の封止材と、
    前記ソース電極及び前記ドレイン電極の周辺を覆う第２の封止材とを備え、
    前記第１の封止材の熱伝導率は前記第２の封止材の熱伝導率より大きく、
    前記第２の封止材の誘電率は前記第１の封止材の誘電率より小さいことを特徴とする半導体装置。
  4. 前記第１及び第２の封止材の上に設けられた放熱基板を更に備えることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記第１の封止材は前記放熱基板に接していることを特徴とする請求項４に記載の半導体装置。
  6. 前記トランジスタチップは前記放熱基板にバンプを介して電気的に接続されていることを特徴とする請求項４又は５に記載の半導体装置。
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