JP6955951B2 - Discharge device - Google Patents
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Description
本発明は、放電装置に関するものである。 The present invention relates to a discharge device.
直列接続された２つのスイッチを有し、平滑コンデンサに並列接続されると共に２つのスイッチの接続点が車両の車体に接続されたスイッチ回路と、２つのスイッチのうち少なくとも一方と車体との間の絶縁抵抗の低下を判定する絶縁状態判定手段と、絶縁状態判定手段により２つのスイッチのうちの一方と車体との間の絶縁抵抗が低下していると判定されたときに、異常を報知する異常報知手段と、を備える車両用放電装置が開示されている（特許文献１）。 A switch circuit that has two switches connected in series, connected in parallel to a smoothing capacitor, and the connection points of the two switches are connected to the vehicle body, and between at least one of the two switches and the vehicle body. An abnormality that notifies an abnormality when the insulation state determination means for determining the decrease in insulation resistance and the insulation state determination means determine that the insulation resistance between one of the two switches and the vehicle body is reduced. A vehicle discharge device including a notification means is disclosed (Patent Document 1).
従来技術では、２つのスイッチの開放故障を検出できない等、異常の種類によっては、平滑コンデンサに蓄積された電荷の放電経路の異常を検出することができない、という問題がある。 In the prior art, there is a problem that an abnormality in the discharge path of the electric charge accumulated in the smoothing capacitor cannot be detected depending on the type of abnormality, such as the inability to detect an open failure of two switches.
本発明が解決しようとする課題は、異常の種類に関係なく放電経路の異常を検出できる放電装置を提供することである。 An object to be solved by the present invention is to provide a discharge device capable of detecting an abnormality in a discharge path regardless of the type of abnormality.
本発明は、蓄電部の出力電圧を平滑するコンデンサの正負極間に、抵抗、スイッチング素子が直列接続する直列回路と、スイッチング素子のうち高電位側の端子の電圧又は抵抗の高電位側の端子の電圧に基づいて、スイッチング素子の制御端子の電圧を制御することで、スイッチング素子をハーフオンさせる制御回路と、スイッチング素子の制御端子の電圧を検出し、検出結果に基づいて直列回路の異常を検出する異常検出回路を備えることにより、上記課題を解決する。 In the present invention, a series circuit in which a resistor and a switching element are connected in series between the positive and negative sides of a capacitor that smoothes the output voltage of the power storage unit, and a voltage on the high potential side of the switching element or a terminal on the high potential side of the resistor. By controlling the voltage of the control terminal of the switching element based on the voltage of, the control circuit that turns on the switching element half-on and the voltage of the control terminal of the switching element are detected, and the abnormality of the series circuit is detected based on the detection result. The above problem is solved by providing the abnormality detection circuit.
本発明によれば、異常の種類に関係なく放電経路の異常を検出できる。 According to the present invention, an abnormality in the discharge path can be detected regardless of the type of abnormality.
以下、本発明の実施形態を図面に基づいて説明する。
≪第１実施形態≫
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
<< First Embodiment >>
本実施形態では、本発明に係る放電装置１００を、平滑コンデンサ２に蓄積された電荷を放電する放電システムに適用した場合を例にして説明する。本実施形態の放電システムは、車載に搭載されたバッテリ１により蓄積された平滑コンデンサ２の電荷を放電するシステムである。
In the present embodiment, the case where the
図１は、本実施形態に係る放電装置１００を備える放電システムの構成図である。図１に示すように、本実施形態の放電システムは、バッテリ１と、平滑コンデンサ２と、三相インバータ３と、リレー４と、放電装置１００と、を備える。
FIG. 1 is a configuration diagram of a discharge system including the
バッテリ１は、直流電源であって、電動車両の駆動用電源として用いられる。例えば、バッテリ１にはリチウムイオン電池などの二次電池が用いられる。バッテリ１は、リレー４を介して、平滑コンデンサ２、放電装置１００、及び三相インバータ３と接続している。リレー４は、車両のメインスイッチ（付図示）のオン／オフ操作によってオン／オフを切り替える。メインスイッチがオンの時に、リレー４が閉じられ、メインスイッチがオフの時にリレー４が開かれる。
The battery 1 is a DC power source and is used as a drive power source for an electric vehicle. For example, a secondary battery such as a lithium ion battery is used for the battery 1. The battery 1 is connected to the smoothing capacitor 2, the
平滑コンデンサ２は、バッテリ１の出力電圧を平滑するためのコンデンサであり、リレー４を介して、バッテリ１と並列接続している。リレー４がオフからオンに切り替わると、平滑コンデンサ２にはバッテリ１から電荷が供給される。そして、平滑コンデンサ２の容量に応じた時間が経過すると、平滑コンデンサ２の両端子の電圧は、バッテリ１と同電圧となる。平滑コンデンサ２に電荷が充電された状態において、リレー４がオンからオフに切り替わると、平滑コンデンサ２に蓄積された電荷は、放電装置１００により放電される。そして、所定の時間が経過すると、平滑コンデンサ２の両端子電圧はゼロ電圧となる。なお、本実施形態では、平滑コンデンサ２の容量は特に限定されず、バッテリ１の特性や三相インバータ３の起動時間に応じて設定するのが好ましい。
The smoothing capacitor 2 is a capacitor for smoothing the output voltage of the battery 1, and is connected in parallel with the battery 1 via a relay 4. When the relay 4 is switched from off to on, the smoothing capacitor 2 is charged by the battery 1. Then, when a time corresponding to the capacity of the smoothing capacitor 2 elapses, the voltage of both terminals of the smoothing capacitor 2 becomes the same voltage as that of the battery 1. When the relay 4 is switched from on to off while the smoothing capacitor 2 is charged with an electric charge, the electric charge accumulated in the smoothing capacitor 2 is discharged by the
三相インバータ３は、バッテリ１の直流電圧を交流電圧に変換し、変換した交流電圧を三相交流モータ（付図示）に供給する電圧変換装置である。リレー４がオンすると、三相インバータ３には平滑コンデンサ２により平滑されたバッテリ１の直流電圧が入力される。三相インバータ３としては、バッテリ１に並列接続する、２つの電圧型駆動素子を直列に接続した３対の回路と、各電圧型駆動素子に並列接続する整流ダイオードとを備える構成が例示できる。なお、電圧型駆動素子としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が例示できる。 The three-phase inverter 3 is a voltage conversion device that converts the DC voltage of the battery 1 into an AC voltage and supplies the converted AC voltage to a three-phase AC motor (shown). When the relay 4 is turned on, the DC voltage of the battery 1 smoothed by the smoothing capacitor 2 is input to the three-phase inverter 3. As the three-phase inverter 3, a configuration including three pairs of circuits in which two voltage-type drive elements connected in parallel to the battery 1 are connected in series and a rectifier diode connected in parallel to each voltage-type drive element can be exemplified. As the voltage type drive element, an IGBT (Insulated Gate Bipolar Transistor) can be exemplified.
放電装置１００は、平滑コンデンサ２に蓄積された電荷を放電するための放電装置である。本実施形態の放電装置１００は、直列回路１０と、第１制御回路２０と、第２制御回路３０と、異常検出回路４０とを備える。
The
直列回路１０は、平滑コンデンサ２と並列接続しており、平滑コンデンサ２に蓄積された電荷の放電経路として機能する回路である。直列回路１０は、平滑コンデンサ２の正極側から順に、放電抵抗１３と、第１スイッチング素子１１と、第２スイッチング素子１２の直列接続で構成されている。
The
放電抵抗１３は、平滑コンデンサ２に蓄積された電荷を放電するための抵抗である。放電抵抗１３としては、セメント抵抗が例示できる。放電抵抗１３の一端は、平滑コンデンサ２の正極と接続し、放電抵抗１３の他端は、第１スイッチング素子１１のドレイン端子Ｄと接続している。また、放電抵抗１３の他端は、抵抗２２を介して第１制御回路２０が備えるオペアンプ２１の正極側の入力端子とも接続している。
The
第１スイッチング素子１１は、直列回路１０に異常が発生した場合、放電経路である直列回路１０を保護するためのスイッチング素子である。具体的には、第１スイッチング素子１１は、後述する異常検出回路４０の制御に基づいてオフすることで、バッテリ１又は平滑コンデンサ２から直列回路１０に流れ込む過電流を遮断する。直列回路１０に異常が発生した場合、第１スイッチング素子１１がオフすると、直列回路１０に過電流が流れる経路がなくなり、放電装置１００での発熱を抑制することができる。第１スイッチング素子１１は、電圧駆動型素子であり、例えば、シリコン（Ｓｉ）製の電界効果トランジスタ（ＭＯＳＦＥＴ）が用いられる。以降では、第１スイッチング素子１１をＮｃｈ ＭＯＳＦＥＴとして説明する。
The
第１スイッチング素子１１の各端子の接続について説明する。ドレイン端子Ｄは、放電抵抗１３の他端と接続している。ソース端子Ｓは、第２スイッチング素子１２のドレイン端子Ｄと接続している。ゲート端子Ｇは、電流制限抵抗１５を介して、後述する第１制御回路２０と接続している。また、ゲート端子Ｇとソース端子Ｓの間には、ゲート端子Ｇを過電圧から保護するために、ツェナーダイオード１４が接続されている。
The connection of each terminal of the
第２スイッチング素子１２は、直列回路１０に異常が発生した場合、放電経路である直列回路１０を保護するためのスイッチング素子である。具体的には、第２スイッチング素子１２は、後述する異常検出回路４０の制御に基づいてオフすることで、バッテリ１又は平滑コンデンサ２から直列回路１０に流れ込む過電流を遮断する。直列回路１０に異常が発生した場合、第２スイッチング素子１２がオフすると、直列回路１０に過電流が流れる経路がなくなり、放電装置１００での発熱を抑制することができる。第２スイッチング素子１２は、第１スイッチング素子１１と同様に、電圧駆動型素子である。以降では、第２スイッチング素子１２をＮｃｈ ＭＯＳＦＥＴとして説明する。
The
第２スイッチング素子１２の各端子の接続について説明する。ドレイン端子Ｄは、第１スイッチング素子１１のソース端子Ｓと接続している。ソース端子Ｓは、平滑コンデンサ２の負極と接続している。ゲート端子Ｇは、後述する第２制御回路３０と接続している。
The connection of each terminal of the
本実施形態の放電装置１００では、上述したように、平滑コンデンサ２の放電経路は、２つのスイッチング素子、すなわち、第１スイッチング素子１１と第２スイッチング素子１２で構成される。これにより、２つのスイッチング素子のうち一方のスイッチング素子が開放故障又は短絡故障したとしても、他方のスイッチング素子をオフすることで、直列回路１０に過電流が流れるのを防ぐことができる。その結果、放電装置１００が発熱すること、放電装置１００内の信号線が断線すること、又は放電装置１００を構成する各素子が故障すること等を防止できる。
In the
第１制御回路２０は、第１スイッチング素子１１のドレイン端子Ｄの電圧に基づいて、第１スイッチング素子１１のゲート端子Ｇの電圧を制御することで、第１スイッチング素子１１をハーフオンさせる回路である。ハーフオンについては後述する。図１の例では、第１制御回路２０は、オペアンプ２１を用いたフィードバック回路で構成されている。具体的には、第１制御回路２０は、第１スイッチング素子１１のドレイン端子Ｄの電圧が所定の電圧に固定されるように、オペアンプ２１の入力に当該電圧をフィードバックし、第１スイッチング素子１１をハーフオンさせる。
The
なお、第１制御回路２０は、オペアンプ２１を用いた回路構成に限定されず、第１スイッチング素子１１のドレイン端子Ｄの電圧を所定の電圧を固定し、かつ、当該電圧に基づいて、第１スイッチング素子１１をハーフオンさせる回路構成であればよい。例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ等を備えたコンピュータが挙げられる。
The
図１の例では、オペアンプ２１の正極側の入力端子は、第１スイッチング素子１１のドレイン端子Ｄと接続している。オペアンプ２１の負極側の入力端子は、所定の電圧で固定されている。図１の例では、オペアンプ２１の負極側には、電圧源５１の電圧を分圧抵抗５２、分圧抵抗５３、及び分圧抵抗５４で分圧した電圧が入力される。オペアンプ２１の出力端子は、電流制限抵抗１５を介して、第１スイッチング素子１１のゲート端子Ｇと接続している。また、オペアンプ２１の正極側の入力端子及び第１スイッチング素子１１のドレイン端子Ｄと、平滑コンデンサ２の負極の間には、逆電流を防止するためのツェナーダイオード５５が接続されている。
In the example of FIG. 1, the input terminal on the positive electrode side of the
第２制御回路３０は、第２スイッチング素子１２のドレイン端子Ｄの電圧に基づいて、第２スイッチング素子１２のゲート端子Ｇの電圧を制御することで、第２スイッチング素子１２をハーフオンさせる回路である。図１の例では、第２制御回路３０は、オペアンプ３１を用いたフィードバック回路で構成されている。具体的には、第２制御回路３０は、第２スイッチング素子１２のドレイン端子Ｄの電圧が所定の電圧に固定されるように、オペアンプ３１の入力に当該電圧をフィードバックし、第２スイッチング素子１２をハーフオンさせる。
The
なお、第２制御回路３０は、オペアンプ３１を用いた回路構成に限定されず、第２スイッチング素子１２のドレイン端子Ｄの電圧を所定の電圧に固定し、かつ、当該電圧に基づいて、第２スイッチング素子１２をハーフオンさせる回路構成であればよい。例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ等を備えたコンピュータが挙げられる。また、本実施形態では、第１制御回路２０と第２制御回路３０は、ともにオペアンプを使用した回路であるが、第１制御回路２０と第２制御回路３０が同じ回路構成であることに限定されない。
The
図１の例では、オペアンプ３１の正極側の入力端子は、第２スイッチング素子１２のドレイン端子Ｄと接続している。オペアンプ３１の負極側の入力端子は、所定の電圧で固定されている。図１の例では、オペアンプ３１の負極側には、電圧源５１の電圧を分圧抵抗５２、分圧抵抗５３、及び分圧抵抗５４で分圧した電圧が入力される。オペアンプ３１の出力端子は、第２スイッチング素子１２のゲート端子Ｇと接続している。また、オペアンプ３１の正極側の入力端子及び第２スイッチング素子１２のドレイン端子Ｄと、平滑コンデンサ２の負極の間には、逆電流を防止するためのツェナーダイオード５６が接続されている。
In the example of FIG. 1, the input terminal on the positive electrode side of the
なお、図１の例では、第１制御回路２０と第２制御回路３０の一部を構成する、電圧源５１の電圧値や、分圧抵抗５２、分圧抵抗５３、及び分圧抵抗５４の抵抗値は、特に限定されるものではない。例えば、オペアンプ２１又はオペアンプ３１のゲイン特性、第１スイッチング素子１１又は第２スイッチング素子１２のスイッチング特性に応じて適宜設定することができる。
In the example of FIG. 1, the voltage value of the
ここで、第１スイッチング素子１１及び第２スイッチング素子１２のハーフオンについて説明する。ＭＯＳＦＥＴの場合、ゲート−ソース間の電圧（ＶＧＳ）が閾値（ＶＴ）以上になると、ＭＯＳＦＥＴは完全にオンし、ドレイン−ソース間は導通する。一方、ハーフオンとは、ＭＯＳＦＥＴが完全にオンしない状態であって、ドレイン−ソース間に電位が存在する状態である。ハーフオンしたＭＯＳＦＥＴは、完全にオンしたＭＯＳＦＥＴに比べて大きな抵抗を有する。なお、ＭＯＳＦＥＴがハーフオンするゲート−ソース間の電圧には、所定の電圧範囲が存在する。所定の電圧範囲は、ＭＯＳＦＥＴの製造プロセス等に応じて定まる。
Here, half-on of the
本実施形態では、放電装置１００の放電動作において、第１スイッチング素子１１及び第２スイッチング素子１２が常時ハーフオンした状態を、直列回路１０の正常状態とする。反対に、第１スイッチング素子１１及び第２スイッチング素子１２のうちいずれか一方がオン又はオフした状態を、直列回路１０の異常状態とする。これにより、放電抵抗１３、第１スイッチング素子１１、及び第２スイッチング素子１２の異常を全て検出できるとともに、各素子の異常の種類（短絡故障、開放故障）を区別して検出できる。直列回路１０の異常の判定方法については後述する。
In the present embodiment, in the discharge operation of the
異常検出回路４０は、直列回路１０の異常を検出するための検出回路である。異常検出回路４０の回路構成は特に限定されない。異常検出回路４０として、例えば、コンパレータ等の電圧比較器と、電圧比較器の比較結果に応じてオペアンプ２１又はオペアンプ３１の動作を停止する制御器との構成が挙げられる。また、異常検出回路４０としては、例えば、コンピュータであってもよい。
The
図１の例では、異常検出回路４０は、第１制御回路２０の出力端子と第１スイッチング素子１１のゲート端子Ｇの接続点と接続している。異常検出回路４０は、第１制御回路２０の出力端子の電圧、すなわち、第１スイッチング素子１１のゲート端子Ｇの電圧を検出する。以降では、異常検出回路４０が検出する第１スイッチング素子１１のゲート端子Ｇの電圧を、第１検出電圧と称して説明する。
In the example of FIG. 1, the
また、異常検出回路４０は、第２制御回路３０の出力端子と第２スイッチング素子１２のゲート端子Ｇの接続点と接続している。異常検出回路４０は、第２制御回路３０の出力端子の電圧、すなわち、第２スイッチング素子１２のゲート端子Ｇの電圧を検出する。以降では、異常検出回路４０が検出する第２スイッチング素子１２のゲート端子Ｇの電圧を、第２検出電圧と称して説明する。
Further, the
切り替え回路４１は、第１制御回路２０及び第２制御回路３０に放電動作を実行させるか否かを切り替える素子である。切り替え回路４１には、ＡＮＤ回路を例示できる。図１の例では、切り替え回路４１の一方の入力には、メインコントローラ（付図示）から放電動作を切り替える信号が接続され、他方の入力には異常検出回路４０の制御信号が接続されている。また切り替え回路４１の出力端子は、オペアンプ２１及びオペアンプ３１に接続されている。なお、本実施形態では、メインコントローラから放電動作をオンさせる信号、すなわち、オペアンプ２１及びオペアンプ３１を動作させる信号が入力されている。この場合、オペアンプ２１及びオペアンプ３１は、異常検出回路４０が出力する制御信号に応じて、動作を継続又は停止する。
The switching
次に、異常検出回路４０による直列回路１０の異常検出方法について説明する。異常検出回路４０は、検出した第１検出電圧及び第２検出電圧が対象電圧範囲内か否かを判定する。本実施形態の対象電圧範囲とは、第１スイッチング素子１１及び第２スイッチング素子１２がハーフオンする電圧の範囲である。なお、対象電圧範囲は、第１スイッチング素子１１と第２スイッチング素子１２それぞれで異なっていてもよい。例えば、第１スイッチング素子１１にＰｃｈ ＭＯＳＦＥＴを用い、第２スイッチング素子１２にＮｃｈ ＭＯＳＦＥＴを用いたとする。この場合、第１スイッチング素子１１に対応する対象電圧範囲と第２スイッチング素子１２に対応する対象電圧範囲をそれぞれ別に設定してもよい。
Next, an abnormality detection method of the
異常検出回路４０は、第１検出電圧が対象電圧範囲内、かつ、第２検出電圧が対象電圧範囲内の場合、直列回路１０は正常状態と判定する。具体的に、異常検出回路４０は、直列回路１０を構成する放電抵抗１３、第１スイッチング素子１１、及び第２スイッチング素子１２のいずれの素子も正常状態と判定する。そして、異常検出回路４０は、直列回路１０が正常状態と判定した場合、放電動作を継続させる。
The
反対に、異常検出回路４０は、第１検出電圧及び第２検出電圧のいずれか一方が対象電圧範囲外の場合、又は、第１検出電圧及び第２検出電圧の双方が対象電圧範囲外の場合、直列回路１０は異常状態と判定する。具体的には、異常検出回路４０は、対象電圧範囲に対する第１検出電圧の判定結果と、対象電圧範囲に対する第２検出電圧の判定結果の組み合わせに応じて、直列回路１０を構成する素子のうちどの素子がどのような異常状態であるかを特定する。
On the contrary, in the
次に、本実施形態の異常検出回路４０が異常を検出できる素子と検出できる故障モードについて、図２を参照しながら説明する。図２は、第１検出電圧の判定結果及び第２検出電圧の判定結果の組み合わせと、当該組み合わせに応じて判定する各素子の異常状態を示す。
Next, the element capable of detecting the abnormality and the failure mode in which the
図２では、「第１検出電圧の判定結果」の列は、対象電圧範囲に対する第１検出電圧の判定結果を示し、「第２検出電圧の判定結果」の列は、対象電圧範囲に対する第２検出電圧の判定結果を示している。この２つの列において、「Ｌ」は第１検出電圧又は第２検出電圧が対象電圧範囲よりも低電位側であることを示し、「Ｈ」は第１検出電圧又は第２検出電圧が対象電圧範囲よりも高電位側であることを示す。また、「Ｍ」は第１検出電圧又は第２検出電圧が対象範囲電圧内であることを示す。 In FIG. 2, the column of "determination result of the first detection voltage" shows the determination result of the first detection voltage with respect to the target voltage range, and the column of "determination result of the second detection voltage" is the second column with respect to the target voltage range. The judgment result of the detected voltage is shown. In these two columns, "L" indicates that the first detection voltage or the second detection voltage is on the lower potential side than the target voltage range, and "H" indicates that the first detection voltage or the second detection voltage is the target voltage. It indicates that it is on the higher potential side than the range. Further, "M" indicates that the first detection voltage or the second detection voltage is within the target range voltage.
「判定結果」のうち「素子名」の列は、直列回路１０のうち異常が発生している素子名を示している。本実施形態では、異常検出回路４０は、第１スイッチング素子１１、第２スイッチング素子１２、放電抵抗１３の異常を検出する。また、「判定結果」のうち「故障モード」の列は、故障の種類を示している。「短絡故障」は、いわゆるショート状態を示し、「開放故障」は、いわゆるオープン状態を示す。図２に示すように、本実施形態では、第１検出結果の判定結果と第２検出結果の判定結果の組み合わせに応じて、各素子がどのように故障しているかを判定できる。
The column of "element name" in the "determination result" indicates the element name in which the abnormality has occurred in the
次に、それぞれの素子が短絡故障又は開放故障した場合の放電装置１００の動作について説明する。以降の説明で用いる図３〜８に示す放電装置１００は、図１の放電装置１００と同じであるため、各図において図１の符号と同一の符号を付している。まず、第１スイッチング素子１１が短絡故障した場合の放電装置１００の動作について、図３を参照しながら説明する。図３は、第１スイッチング素子１１が短絡故障した場合の放電装置１００を示す。
Next, the operation of the
図３に示すように、第１スイッチング素子１１が何らかの原因で短絡故障した場合、第１スイッチング素子１１のドレイン端子Ｄの電圧は降下する。そのため、当該ドレイン端子Ｄの電圧がフィードバックされる第１制御回路２０は、ドレイン端子Ｄの電圧を上昇させるために、第１スイッチング素子１１をハーフオン状態から完全なオフ状態にさせようとする。その結果、第１制御回路２０は、対象電圧範囲よりも低い電圧を出力する。なお、完全なオフ状態とは、スイッチング素子のドレイン−ソース間が遮断した状態である。
As shown in FIG. 3, when the
一方、第２スイッチング素子１２のドレイン端子Ｄの電圧には大きな変化が生じない。第１スイッチング素子１１が短絡故障した場合、第２スイッチング素子１２は、第２制御回路３０によりドレイン端子Ｄの電圧を所定の電圧に保ちながらハーフオンしている。
On the other hand, the voltage of the drain terminal D of the
放電装置１００が上述した動作を行うと、異常検出回路４０は、第１スイッチング素子１１のゲート端子Ｇの電圧（第１検出電圧）が対象電圧範囲よりも低電圧であり、第２スイッチング素子１２のゲート端子Ｇの電圧（第２検出電圧）が対象電圧範囲内であることを検出する。そして、異常検出回路４０は、第１検出電圧の判定結果（Ｌ）と第２検出電圧の判定結果（Ｍ）から、第１スイッチング素子１１が短絡故障していると判定する。
When the
次に、第１スイッチング素子１１が開放故障した場合の放電装置１００の動作について、図４を参照しながら説明する。図４は、第１スイッチング素子１１が開放故障した場合の放電装置１００を示す。
Next, the operation of the
図４に示すように、第１スイッチング素子１１が何らかの原因で開放故障した場合、第１スイッチング素子１１のドレイン端子Ｄの電圧は上昇する。そのため、当該ドレイン端子Ｄの電圧がフィードバックされる第１制御回路２０は、ドレイン端子Ｄの電圧を降下させるために、第１スイッチング素子１１をハーフオン状態から完全なオン状態にさせようとする。その結果、第１制御回路２０は、対象電圧範囲よりも高い電圧を出力する。なお、完全なオン状態とは、スイッチング素子のドレイン−ソース間が導通した状態であって、ドレイン−ソース間が略同電圧となる状態である。
As shown in FIG. 4, when the
一方、第２スイッチング素子１２のドレイン端子Ｄの電圧は降下する。そのため、当該ドレイン端子Ｄの電圧がフィードバックされる第２制御回路３０は、ドレイン端子Ｄの電圧を上昇させようと、第２スイッチング素子１２をハーフオン状態から完全なオフ状態にさせようとする。その結果、第２制御回路３０は、対象電圧範囲よりも低い電圧を出力する。
On the other hand, the voltage of the drain terminal D of the
放電装置１００が上述した動作を行うと、異常検出回路４０は、第１スイッチング素子１１のゲート端子Ｇの電圧（第１検出電圧）が対象電圧範囲よりも高電圧であり、第２スイッチング素子１２のゲート端子Ｇの電圧（第２検出電圧）が対象電圧範囲よりも低電圧であることを検出する。そして、異常検出回路４０は、第１検出電圧の判定結果（Ｈ）と第２検出電圧の判定結果（Ｌ）から、第１スイッチング素子１１が開放故障していると判定する。
When the
次に、第２スイッチング素子１２が短絡故障した場合の放電装置１００の動作について、図５を参照しながら説明する。図５は、第２スイッチング素子１２が短絡故障した場合の放電装置１００を示す。
Next, the operation of the
図５に示すように、第２スイッチング素子１２が何らかの原因で短絡故障した場合、第１スイッチング素子１１のドレイン端子Ｄの電圧には大きな変化が生じない。第１スイッチング素子１１は、第１制御回路２０によりドレイン端子Ｄの電圧を所定の電圧に保ちながらハーフオンしている。
As shown in FIG. 5, when the
一方、第２スイッチング素子１２のドレイン端子Ｄの電圧は降下する。そのため、当該ドレイン端子Ｄの電圧がフィードバックされる第２制御回路３０は、ドレイン端子Ｄの電圧を上昇させるために、第２スイッチング素子１２をハーフオン状態から完全なオフ状態にさせようとする。その結果、第２制御回路３０は、対象電圧範囲よりも低い電圧を出力する。
On the other hand, the voltage of the drain terminal D of the
放電装置１００が上述した動作を行うと、異常検出回路４０は、第１スイッチング素子１１のゲート端子Ｇの電圧（第１検出電圧）が対象電圧範囲内であり、第２スイッチング素子１２のゲート端子Ｇの電圧（第２検出電圧）が対象電圧範囲よりも低電圧であることを検出する。そして、異常検出回路４０は、第１検出電圧の判定結果（Ｍ）と第２検出電圧の判定結果（Ｌ）から、第２スイッチング素子１２が短絡故障していると判定する。
When the
次に、第２スイッチング素子１２が開放故障した場合の放電装置１００の動作について、図６を参照しながら説明する。図６は、第２スイッチング素子１２が開放故障した場合の放電装置１００を示す。
Next, the operation of the
図６に示すように、第２スイッチング素子１２が何らかの原因で開放故障した場合、第１スイッチング素子１１のドレイン端子Ｄの電圧は上昇する。そのため、当該ドレイン端子Ｄの電圧がフィードバックされる第１制御回路２０は、ドレイン端子Ｄの電圧を降下させるために、第１スイッチング素子１１をハーフオン状態から完全なオン状態にさせようとする。その結果、第１制御回路２０は、対象電圧範囲よりも高い電圧を出力する。
As shown in FIG. 6, when the
同様に、第２スイッチング素子１２のドレイン端子Ｄの電圧も上昇する。そのため、当該ドレイン端子Ｄの電圧がフィードバックされる第２制御回路３０は、ドレイン端子Ｄの電圧を降下させるために、第２スイッチング素子１２をハーフオン状態から完全なオン状態にさせようとする。その結果、第２制御回路３０は、対象電圧範囲よりも高い電圧を出力する。
Similarly, the voltage of the drain terminal D of the
次に、放電抵抗１３が短絡故障した場合の放電装置１００の動作について、図７を参照しながら説明する。図７は、放電抵抗１３が短絡故障した場合の放電装置１００を示す。
Next, the operation of the
図７に示すように、放電抵抗１３が何らかの原因で短絡故障した場合、第１スイッチング素子１１のドレイン端子Ｄの電圧は上昇する。そのため、当該ドレイン端子Ｄの電圧がフィードバックされる第１制御回路２０は、ドレイン端子Ｄの電圧を降下させるために、第１スイッチング素子１１をハーフオン状態から完全なオン状態にさせようとする。その結果、第１制御回路２０は、対象電圧範囲よりも高い電圧を出力する。
As shown in FIG. 7, when the
同様に、第２スイッチング素子１２のドレイン端子Ｄの電圧も上昇する。そのため、当該ドレイン端子Ｄの電圧がフィードバックされる第２制御回路３０は、ドレイン端子Ｄの電圧を降下させるために、第２スイッチング素子１２をハーフオン状態から完全なオン状態にさせようとする。その結果、第２制御回路３０は、対象電圧範囲よりも高い電圧を出力する。
Similarly, the voltage of the drain terminal D of the
放電装置１００が図６又は図７を用いて説明した動作を行うと、異常検出回路４０は、第１スイッチング素子１１のゲート端子Ｇの電圧（第１検出電圧）が対象電圧範囲よりも高電圧であり、第２スイッチング素子１２のゲート端子Ｇの電圧（第２検出電圧）が対象電圧範囲よりも高電圧であることを検出する。そして、異常検出回路４０は、第１検出電圧の判定結果（Ｈ）と第２検出電圧の判定結果（Ｈ）から、第２スイッチング素子１２が開放故障している、又は放電抵抗１３が短絡故障していると判定する。
When the
次に、放電抵抗１３が開放故障した場合の放電装置１００の動作について、図８を参照しながら説明する。図８は、放電抵抗１３が開放故障した場合の放電装置１００を示す。
Next, the operation of the
図８に示すように、放電抵抗１３が何らかの原因で開放故障した場合、第１スイッチング素子１１のドレイン端子Ｄの電圧は降下する。そのため、当該ドレイン端子Ｄの電圧がフィードバックされる第１制御回路２０は、ドレイン端子Ｄの電圧を上昇させるために、第１スイッチング素子１１をハーフオン状態から完全なオフ状態にさせようとする。その結果、第１制御回路２０は、対象電圧範囲よりも低い電圧を出力する。
As shown in FIG. 8, when the
同様に、第２スイッチング素子１２のドレイン端子Ｄの電圧も降下する。そのため、当該ドレイン端子Ｄの電圧がフィードバックされる第２制御回路３０は、ドレイン端子Ｄの電圧を上昇させようと、第２スイッチング素子１２をハーフオン状態から完全なオフ状態にさせようとする。その結果、第２制御回路３０は、対象電圧範囲よりも低い電圧を出力する。
Similarly, the voltage of the drain terminal D of the
放電装置１００が上述した動作を行うと、異常検出回路４０は、第１スイッチング素子１１のゲート端子Ｇの電圧（第１検出電圧）が対象電圧範囲よりも低電圧であり、第２スイッチング素子１２のゲート端子Ｇの電圧（第２検出電圧）が対象電圧範囲よりも低電圧であることを検出する。そして、異常検出回路４０は、第１検出電圧の判定結果（Ｌ）と第２検出電圧の判定結果（Ｌ）から、放電抵抗１３が開放故障していると判定する。
When the
図３〜図８を用いて説明したように、直列回路１０に異常が発生すると、異常検出回路４０は、第１検出電圧の判定結果と第２検出電圧の判定結果に応じて、各素子の異常を検出する。そして、異常検出回路４０は、直列回路１０の各素子に発生した異常を検出すると、異常により発生する過電流から放電装置１００及びその周辺装置を保護するために、第１スイッチング素子１１又は第２スイッチング素子１２を強制的にオフする。
As described with reference to FIGS. 3 to 8, when an abnormality occurs in the
例えば、異常検出回路４０は、第１スイッチング素子１１が短絡故障又は開放故障していると判定した場合、第２スイッチング素子１２を強制的にオフさせる。また、例えば、異常検出回路４０は、第２スイッチング素子１２が短絡故障又は開放故障していると判定した場合、第１スイッチング素子１１を強制的にオフさせる。また、例えば、異常検出回路４０は、放電抵抗１３が短絡故障又は開放故障していると判定した場合、第１スイッチング素子１１及び／又は第２スイッチング素子１２を強制的にオフさせる。図１の例では、異常検出回路４０は、オペアンプ２１の動作を強制的に停止させることで、第１スイッチング素子１１を強制的にオフさせ、オペアンプ３１の動作を強制的に停止させることで、第２スイッチング素子１２を強制的にオフさせる。なお、第１スイッチング素子１１又は第２スイッチング素子１２を強制的にオフさせる方法は特に限定されず、例えば、第１スイッチング素子１１又は第２スイッチング素子１２のゲート端子Ｇの電圧を直接変更してもよい。
For example, when the
以上のように、本実施形態の放電装置１００は、バッテリ１の出力電圧を平滑する平滑コンデンサ２の正負極間に、放電抵抗１３、第１スイッチング素子１１、及び第２スイッチング素子１２が直列接続する直列回路１０と、第１スイッチング素子１１のドレイン端子Ｄの電圧に基づいて第１スイッチング素子１１のゲート端子Ｇの電圧を制御することで、第１スイッチング素子１１をハーフオンさせる第１制御回路２０と、第２スイッチング素子１２のドレイン端子Ｄの電圧に基づいて第２スイッチング素子１２のゲート端子Ｇの電圧を制御することで、第２スイッチング素子１２をハーフオンさせる第２制御回路３０と、第１スイッチング素子１１のゲート端子Ｇ及び第２スイッチング素子１２のゲート端子Ｇの電圧を検出し、検出結果に基づいて直列回路１０の異常を検出する異常検出回路４０を備える。これにより、第１検出電圧及び第２検出電圧の判定結果の組み合わせに応じて、全ての素子の異常を検出できる。その結果、直列回路１０を構成する各素子の異常の種類に関係なく放電経路の異常を検出することができる。
As described above, in the
また、本実施形態では、直列回路１０を構成するスイッチング素子には、第１スイッチング素子１１と第２スイッチング素子１２の２つのスイッチング素子が含まれる。スイッチング素子を制御する制御回路には、第１制御回路２０と第２制御回路３０の２つの制御回路が含まれる。これにより、一方のスイッチング素子に異常が発生したとしても、他方のスイッチング素子を強制的にオフすることで、放電装置１００及びその周辺装置を保護することができる。
Further, in the present embodiment, the switching element constituting the
さらに、本実施形態では、異常検出回路４０は、直列回路１０の異常を検出した場合、第１スイッチング素子１１又は第２スイッチング素子１２のいずれか一方、又は双方を強制的にオフさせる。これにより、例えば、直列回路１０に平滑コンデンサ２からの過電流が流れ込むのを防ぎ、その結果、放電装置１００及びその周辺装置を保護することができる。
Further, in the present embodiment, when the
また、本実施形態では、異常検出回路４０は、第１検出電圧が対象電圧範囲と比べて高電圧側か又は低電圧側かを判定し、第２検出電圧が対象電圧範囲と比べて高電圧側か又は低電圧側かを判定する。そして、異常検出回路４０は、第１検出電圧の判定結果と第２検出電圧の判定結果の組み合わせに応じて、放電抵抗１３の短絡故障及び第２スイッチング素子１２の開放故障のいずれかの故障、放電抵抗１３の短絡故障、第１スイッチング素子１１の短絡故障、第１スイッチング素子の開放故障、及び第２スイッチング素子１２の短絡故障を区別して判定する。これにより、放電装置１００の故障個所を容易に特定することができる。
Further, in the present embodiment, the
次に、本実施形態の変形例として、平滑コンデンサ２に電荷が充電された状態において、直列回路１０の異常を検出する放電装置１５０について、図９を参照しながら説明する。図９は、本実施形態の変形例の放電装置１５０を備える放電システムの構成図である。図９は、図１の放電システムと比べて、リレー４がオンしている点と、放電装置１５０が異なる以外は同様の構成であるため、同様の構成には図１の符号と同じ符号を付している。
Next, as a modification of the present embodiment, the
放電装置１５０は、上述した実施形態の放電装置１００と比べて、直列回路１０、第１制御回路２０、第２制御回路３０、及び異常検出回路４０を除く周辺素子の構成が異なる。放電装置１５０では、リレー４のオン状態において直列回路１０の異常を検出するために、周辺素子の構成が放電装置１００の周辺素子の構成と異なる。周辺素子の構成について説明する。
The
図９の例では、オペアンプ２１の負極側に入力する電圧を切り替えるためのスイッチ６１が設けられている。平滑コンデンサ２の正負極間には、平滑コンデンサ２の正極側から順に、ツェナーダイオード６２と、分圧抵抗６３と、分圧抵抗６４が直列接続している。スイッチ６１は、分圧抵抗６３と分圧抵抗６４の接続点と、平滑コンデンサ２の負極との間に接続されている。オペアンプ２１の負極側の入力端子は、分圧抵抗６３と分圧抵抗６４の接続点と接続しているため、スイッチ６１がオン／オフすることで、オペアンプ２１の負極側の電圧を切り替えることができる。なお、変形例において、スイッチ６１はオフしている。
In the example of FIG. 9, a
また、オペアンプ２１の正極側の入力端子と平滑コンデンサ２の負極の間には抵抗６５が設けられている。オペアンプ３１の負極側の入力端子と平滑コンデンサ２の負極の間には電圧源６６が設けられ、変形例ではオペアンプ３１の負極側は、電圧源６６の電圧で固定されている。
Further, a
なお、直列回路１０、第１制御回路２０、第２制御回路３０、及び異常検出回路４０については本実施形態で行った説明を援用する。また、異常検出回路４０による直列回路１０の異常を判定する方法についても本実施形態で行った説明を援用する。
As for the
以上のように、図９に示す回路構成にすることで、放電装置１５０は、リレー４がオンしている状態においても、述した実施形態と同様に直列回路１０の異常を検出することができる。すなわち、直列回路１０を構成する各素子の異常の種類に関係なく放電経路の異常を検出することができる。
As described above, by adopting the circuit configuration shown in FIG. 9, the
≪第２実施形態≫
次に、第１実施形態とは異なる本発明に係る放電装置２００を、平滑コンデンサ２に蓄積された電荷を放電する放電システムに適用した場合を例にして説明する。
<< Second Embodiment >>
Next, a case where the
図１０は、本実施形態に係る放電装置２００を備える放電システムの構成図である。本実施形態の放電システムは、第１実施形態の放電システムと比べて、放電装置２００が異なる以外は、同一の構成を備えている。そのため、図１０では、第１実施形態と同一の構成に図１と同一の符号を付し、同一の構成については第１実施形態でした説明を援用する。
FIG. 10 is a configuration diagram of a discharge system including the
放電装置２００は、平滑コンデンサ２に蓄積された電荷を放電するための放電装置である。本実施形態の放電装置２００は、直列回路１１０と、第１制御回路１２０と、第２制御回路３０とを備える。なお、第２制御回路３０は、第１実施形態と同様であるため、本実施形態では説明を割愛する。
The
直列回路１１０は、平滑コンデンサ２と並列接続しており、平滑コンデンサ２に蓄積された電荷の放電経路として機能する回路である。直列回路１１０は、平滑コンデンサ２の正極側から順に、第１スイッチング素子１１１と、第２スイッチング素子１２と、電流検出抵抗１１３の直列接続で構成されている。なお、第２スイッチング素子１２は、第１実施形態と同様であるため、本実施形態では説明を割愛する。
The
第１スイッチング素子１１１は、直列回路１１０（放電経路）に所定の定電流を流すスイッチング素子である。第１スイッチング素子１１１は、電圧駆動型素子であり、例えば、シリコン（Ｓｉ）製の電界効果トランジスタ（ＭＯＳＦＥＴ）やＩＧＢＴが用いられる。以降では、第１スイッチング素子１１１を、Ｎｃｈ ＭＯＳＦＥＴとして説明する。 The first switching element 111 is a switching element that allows a predetermined constant current to flow through the series circuit 110 (discharge path). The first switching element 111 is a voltage-driven element, and for example, a field effect transistor (MOSFET) or an IGBT made of silicon (Si) is used. Hereinafter, the first switching element 111 will be described as an Nch MOSFET.
第１スイッチング素子１１１の各端子の接続について説明する。ドレイン端子Ｄは、平滑コンデンサ２の正極と接続している。ソース端子Ｓは、第２スイッチング素子１２のドレイン端子Ｄと接続している。ゲート端子Ｇは、後述する第１制御回路１２０が備えるオペアンプ１２１の出力端子が接続している。
The connection of each terminal of the first switching element 111 will be described. The drain terminal D is connected to the positive electrode of the smoothing capacitor 2. The source terminal S is connected to the drain terminal D of the
第１スイッチング素子１１１は、所定の電圧がゲート端子Ｇに印加することで、オンする。第１スイッチング素子１１１がオンすると、ドレイン端子Ｄとソース端子Ｓは導通する。 The first switching element 111 is turned on when a predetermined voltage is applied to the gate terminal G. When the first switching element 111 is turned on, the drain terminal D and the source terminal S become conductive.
本実施形態の第２スイッチング素子１２は、第１実施形態の第２スイッチング素子１２と同様に、直列回路１０に異常が発生した場合、放電経路である直列回路１０を保護するためのスイッチング素子である。また、本実施形態では、第２スイッチング素子１２は、ハーフオンすることでドレイン−ソース間に電位が存在する状態となり、放電抵抗としても機能する。なお、第２スイッチング素子１２に流れる電流は、後述する電流検出抵抗１１３に流れる電流に相当する。
Similar to the
電流検出抵抗１１３は、直列回路１１０に流れる所定の電流量を調整するための抵抗である。電流検出抵抗１１３の一端は、第２スイッチング素子のソース端子Ｓと接続するとともに、第１制御回路１２０のオペアンプ１２１の負極側の入力端子と接続している。また、電流検出抵抗１１３の他端は平滑コンデンサ２の負極と接続している。電流検出抵抗１１３の抵抗値は、第１スイッチング素子１１１及び第２スイッチング素子１２の特性や各素子を接続している配線特性に応じて、放電装置２００が放電動作により発熱しないよう設定するのが好ましい。
The
第１制御回路１２０は、第１スイッチング素子１１１のゲート端子Ｇの電圧を制御することで、電流検出抵抗１１３に所定の定電流を流すとともに、第１スイッチング素子１１１のゲート端子Ｇの電圧を制御することで、第１スイッチング素子１１１をハーフオンさせる。本実施形態の第１制御回路１２０は、差動入力端子を有するオペアンプ１２１と、オペアンプ２１の正極側の入力端子と接続する電圧源１２２を備える。電圧源１２２は、定電圧を出力できれば特に限定されない。なお、電圧源１２２の電圧値は、実験的に求められた電圧値が好ましい。
The
オペアンプ１２１の負極側の入力端子は、電流検出抵抗１１３の一端と接続している。図１０の例では、第１制御回路１２０は、オペアンプ１２１を用いたフィードバック回路で構成されている。具体的には、第１制御回路１２０は、電流検出抵抗１１３の高電位側の電圧が所定の電圧に固定されるように、オペアンプ１２１の入力に当該電圧をフィードバックし、第１スイッチング素子１１１をハーフオンさせる。
The input terminal on the negative electrode side of the
なお、第１制御回路１２０は、オペアンプ１２１を用いた回路構成に限定されず、電流検出抵抗１１３に所定の電圧に固定するとともに、当該電圧に基づいて、第１スイッチング素子１１をハーフオンさせる回路構成であればよい。例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ等を備えたコンピュータが挙げられる。
The
なお、図１０の例では、第２制御回路３０は、電源１５１の電圧値、分圧抵抗１５２の抵抗値、及び１５３の抵抗値が異なる以外は、第１実施形態と同様の回路構成とする。
In the example of FIG. 10, the
異常検出回路１４０は、直列回路１１０の異常を検出するための検出回路である。異常検出回路１４０の回路構成は特に限定されない。
The
図１０の例では、異常検出回路１４０は、第１制御回路１２０の出力端子と第１スイッチング素子１１１のゲート端子Ｇの接続点と接続している。異常検出回路１４０は、第１制御回路１２０の出力端子の電圧、すなわち、第１スイッチング素子１１１のゲート端子Ｇの電圧を検出する。以降では、異常検出回路１４０が検出する第１スイッチング素子１１１のゲート端子Ｇの電圧を、第１検出電圧と称して説明する。
In the example of FIG. 10, the
異常検出回路１４０は、第２制御回路３０の出力端子と第２スイッチング素子１２のゲート端子Ｇの接続点と接続している。以降では、第１実施形態と同様に、異常検出回路１４０が検出する第２スイッチング素子１２のゲート端子Ｇの電圧を、第２検出電圧と称して説明する。
The
本実施形態の異常検出回路１４０は、第１実施形態の異常検出回路４０と同様の異常検出方法を実行する。すなわち、異常検出回路１４０は、検出した第１検出電圧及び第２検出電圧が対象電圧範囲内か否かを判定する。なお、異常検出回路１４０は、第１実施形態の異常検出回路４０と比べて、直列回路１１０を構成する各素子の異常を判定する際の、第１検出電圧の判定結果と第２検出電圧の判定結果の組み合わせが異なる以外は同様の機能を有する。
The
次に、本実施形態の異常検出回路１４０が異常を検出できる素子と検出できる故障モードについて、図１１を参照しながら説明する。図１１は、第１検出電圧の判定結果及び第２検出電圧の判定結果の組み合わせと、当該組み合わせに応じて判定する各素子の異常状態を示す。なお、図１１は、第１実施形態で用いた図２に対応する図である。
Next, the element capable of detecting the abnormality and the failure mode in which the
次に、第１検出電圧の判定結果と第２検出電圧の判定結果の組み合わせが、第１実施形態と異なる故障モードについて説明する。以降の説明で用いる図１２、１３に示す放電装置２００は、図１０の放電装置２００と同じであるため、各図において図１０の符号と同一の符号を付している。
Next, a failure mode in which the combination of the determination result of the first detection voltage and the determination result of the second detection voltage is different from that of the first embodiment will be described. Since the
まず、第１スイッチング素子１１１が短絡故障した場合の放電装置２００の動作について、図１２を参照しながら説明する。図１２は、第１スイッチング素子１１１が短絡故障した場合の放電装置２００を示す。
First, the operation of the
図１２に示すように、第１スイッチング素子１１１が何らかの原因で短絡故障した場合、電流検出抵抗１１３の高電位側の端子の電圧は上昇する。そのため、当該端子の電圧がフィードバックされる第１制御回路１２０は、電流検出抵抗１１３の電圧を降下させるために、第１スイッチング素子１１１をハーフオン状態から完全なオフ状態にさせようとする。その結果、第１制御回路１２０は、対象電圧範囲よりも低い電圧を出力する。
As shown in FIG. 12, when the first switching element 111 has a short-circuit failure for some reason, the voltage of the terminal on the high potential side of the
一方、第２スイッチング素子１２のドレイン端子Ｄの電圧は上昇する。そのため、当該ドレイン端子Ｄの電圧がフィードバックされる第２制御回路３０は、ドレイン端子Ｄの電圧を降下させようと、第２スイッチング素子１２をハーフオン状態から完全なオン状態にさせようとする。その結果、第２制御回路３０は、対象電圧範囲よりも高い電圧を出力する。
On the other hand, the voltage of the drain terminal D of the
放電装置２００が上述した動作を行うと、異常検出回路１４０は、第１スイッチング素子１１１のゲート端子Ｇの電圧（第１検出電圧）が対象電圧範囲よりも低電圧であり、第２スイッチング素子１２のゲート端子Ｇの電圧（第２検出電圧）が対象電圧範囲よりも高電圧であることを検出する。そして、異常検出回路１４０は、第１検出電圧の判定結果（Ｌ）と第２検出電圧の判定結果（Ｈ）から、第１スイッチング素子１１１が短絡故障していると判定する。
When the
次に、電流検出抵抗１１３が開放故障した場合の放電装置２００の動作について、図１３を参照しながら説明する。図１３は、電流検出抵抗１１３が開放故障した場合の放電装置２００を示す。
Next, the operation of the
図１３に示すように、電流検出抵抗１１３が何らかの原因で開放故障した場合、電流検出抵抗１１３の高電位側の端子の電圧は上昇する。そのため、当該端子の電圧がフィードバックされる第１制御回路１２０は、電流検出抵抗１１３の電圧を降下させるために、第１スイッチング素子１１１をハーフオン状態から完全なオフ状態にさせようとする。その結果、第１制御回路１２０は、対象電圧範囲よりも低い電圧を出力する。
As shown in FIG. 13, when the
一方、第２スイッチング素子１２では、ドレイン端子Ｄの電圧は、ソース端子Ｓの電圧に応じて上昇又は降下する。そのため、当該ドレイン端子Ｄの電圧がフィードバックされる第２制御回路３０は、ドレイン端子Ｄの電圧を降下又は上昇させるために、第２スイッチング素子１２をハーフオン状態から完全なオン状態又は完全なオフ状態にさせようとする。その結果、第２制御回路３０は、対象電圧範囲よりも高い電圧又は対象電圧範囲よりも低い電圧を出力する。
On the other hand, in the
放電装置２００が上述した動作を行うと、異常検出回路１４０は、第１スイッチング素子１１１のゲート端子Ｇの電圧（第１検出電圧）が対象電圧範囲よりも低電圧であり、第２スイッチング素子１２のゲート端子Ｇの電圧（第２検出電圧）が対象電圧範囲よりも高電圧又は低電圧であることを検出する。そして、異常検出回路１４０は、第１検出電圧の判定結果（Ｌ）と第２検出電圧の判定結果（Ｈ／Ｌ）から、電流検出抵抗１１３が開放故障していると判定する。本実施形態の対象電圧範囲とは、第１スイッチング素子１１１及び第２スイッチング素子１２がハーフオンする電圧の範囲である。
When the
図１２、図１３を用いて説明したように、直列回路１１０に異常が発生すると、異常検出回路１４０は、第１検出電圧の判定結果と第２検出電圧の判定結果に応じて、各素子の異常を検出する。そして、異常検出回路１４０は、直列回路１１０の各素子に発生した異常を検出すると、異常により発生する過電流から放電装置２００及びその周辺装置を保護するために、第１スイッチング素子１１１又は第２スイッチング素子１２を強制的にオフする。
As described with reference to FIGS. 12 and 13, when an abnormality occurs in the
以上のように、本実施形態では、直列回路１１０を構成するスイッチング素子には、第１スイッチング素子１１１と第２スイッチング素子１２の２つのスイッチング素子が含まれる。スイッチング素子を制御する制御回路には、第１制御回路１２０と第２制御回路３０の２つの制御回路が含まれる。第１制御回路１２０は、第１スイッチング素子１１１のゲート端子Ｇの電圧を制御することで、第１スイッチング素子１１１をハーフオンさせるとともに電流検出抵抗１１３に所定の電流を流す。また、第２制御回路３０は、第２スイッチング素子１２のドレイン端子Ｄの電圧に基づいて第２スイッチング素子１２のゲート端子Ｇの電圧を制御することで、第２スイッチング素子１２をハーフオンさせる。異常検出回路１４０は、第１スイッチング素子１１１のゲート端子Ｇ及び第２スイッチング素子１２のゲート端子Ｇの電圧を検出し、検出結果に基づいて直列回路１１０の異常を検出する。これにより、放電経路に所定の定電流を流して平滑コンデンサ２の電荷を放電する放電装置であっても、第１検出電圧及び第２検出電圧の判定結果の組み合わせに応じて、全ての素子の異常を検出できる。その結果、直列回路１０を構成する各素子の異常の種類に関係なく放電経路の異常を検出することができる。
As described above, in the present embodiment, the switching element constituting the
なお、以上に説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記の実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。 It should be noted that the embodiments described above are described for facilitating the understanding of the present invention, and are not described for limiting the present invention. Therefore, each element disclosed in the above-described embodiment is intended to include all design changes and equivalents belonging to the technical scope of the present invention.
上述した実施形態において、第１スイッチング素子１１又は第１スイッチング素子１１１、第２スイッチング素子１２を一つのスイッチング素子を用いる構成を例示したが、第１スイッチング素子１１又は第１スイッチング素子１１１、第２スイッチング素子１２の数は、これに限られない。例えば、複数の第１スイッチング素子、複数の第２スイッチング素子を直列接続した構成でもよい。
In the above-described embodiment, the configuration in which the
また、本明細書では、本発明に係る放電装置の一態様として放電装置１００、放電装置１５０及び放電装置２００を例にして説明するが、本発明はこれに限定されるものではない。
Further, in the present specification, the
加えて、本明細書では、本発明の蓄電部の一態様としてバッテリ１を例にして説明するが、これに限定されるものではない。また、本明細書では、本発明に係る第１スイッチング素子を第１スイッチング素子１１及び第１スイッチング素子１１１を例にして説明するが、これに限定されるものではない。また、本明細書では、本発明に係る第２スイッチング素の一態様として第２スイッチング素子１２を例にして説明するが、これに限定されるものではない。
In addition, in the present specification, the battery 1 will be described as an example of the power storage unit of the present invention, but the present invention is not limited thereto. Further, in the present specification, the first switching element according to the present invention will be described by taking the
また、本明細書では、本発明の第１スイッチング素子の制御端子の一態様として、ゲート端子Ｇを例にして説明するが、これに限定されるものではない。また、本明細書では、本発明の第２スイッチング素子の制御端子の一態様として、ゲート端子Ｇを例にして説明するが、これに限定されるものではない。 Further, in the present specification, as one aspect of the control terminal of the first switching element of the present invention, the gate terminal G will be described as an example, but the present invention is not limited thereto. Further, in the present specification, as one aspect of the control terminal of the second switching element of the present invention, the gate terminal G will be described as an example, but the present invention is not limited thereto.
また、本明細書では、本発明の第１制御回路の一態様として、第１制御回路２０及び第１制御回路１２０を例にして説明するが、これに限定されるものではない。また、本明細書では、本発明の第２制御回路の一態様として、第２制御回路３０を例にして説明するが、これに限定されるものではない。
Further, in the present specification, as one aspect of the first control circuit of the present invention, the
また、本明細書では、本発明の異常検出回路の一態様として、異常検出回路４０及び異常検出回路１４０を例にして説明するが、これに限定されるものではない。
Further, in the present specification, as one aspect of the abnormality detection circuit of the present invention, the
また、本明細書では、本発明の第１スイッチング素子がハーフオンする電圧範囲及び第２スイッチング素子がハーフオンする電圧範囲の一態様として、対象電圧範囲を例にして説明するが、これに限定されるものではない。また、本明細書では、本発明の第２の分圧抵抗の一態様として、分圧抵抗３３及び分圧抵抗６３を例にして説明するが、これに限定されるものではない。
Further, in the present specification, as one aspect of the voltage range in which the first switching element of the present invention is half-on and the voltage range in which the second switching element is half-on, the target voltage range will be described as an example, but the present invention is limited thereto. It's not a thing. Further, in the present specification, as one aspect of the second voltage dividing resistor of the present invention, the voltage dividing resistor 33 and the
１…バッテリ
２…平滑コンデンサ
３…三相インバータ
４…リレー
１００…放電装置
１０…直列回路
１１…第１スイッチング素子
１２…第２スイッチング素子
１３…放電抵抗
１４…ツェナーダイオード
１５…電流制限抵抗
２０…第１制御回路
２１…オペアンプ
２２…抵抗
３０…第２制御回路
３１…オペアンプ
３２…抵抗
４０…異常検出回路
４１…切り替え回路
５１…電圧源
５２…分圧抵抗
５３…分圧抵抗
５４…分圧抵抗
５５…ツェナーダイオード
５６…ツェナーダイオード
1 ... Battery 2 ... Smoothing capacitor 3 ... Three-phase inverter 4 ...
Claims (7)
前記スイッチング素子のうち高電位側の端子の電圧又は前記抵抗の高電位側の端子の電圧に基づいて、前記スイッチング素子の制御端子の電圧を制御することで、前記スイッチング素子をハーフオンさせる制御回路と、
前記スイッチング素子の制御端子の電圧を検出し、検出結果に基づいて前記直列回路の異常を検出する異常検出回路を備える放電装置。 A series circuit in which resistors and switching elements are connected in series between the positive and negative electrodes of the capacitor that smoothes the output voltage of the power storage unit.
A control circuit that half-ons the switching element by controlling the voltage of the control terminal of the switching element based on the voltage of the terminal on the high potential side of the switching element or the voltage of the terminal on the high potential side of the resistor. ,
A discharge device including an abnormality detection circuit that detects a voltage at a control terminal of the switching element and detects an abnormality in the series circuit based on the detection result.
前記制御回路は、第１制御回路と第２制御回路を含み、
前記第１制御回路は、前記第１スイッチング素子のうち高電位側の端子の電圧に基づいて、前記第１スイッチング素子の制御端子の電圧を制御することで、前記第１スイッチング素子をハーフオンさせ、
前記第２制御回路は、前記第２スイッチング素子のうち高電位側の端子の電圧に基づいて、前記第２スイッチング素子の制御端子の電圧を制御することで、前記第２スイッチング素子をハーフオンさせ、
前記異常検出回路は、前記第１スイッチング素子の制御端子の電圧及び前記第２スイッチング素子の制御端子の電圧を検出し、検出結果に基づいて前記直列回路の異常を検出する請求項１に記載の放電装置。 The switching element includes a first switching element and a second switching element.
The control circuit includes a first control circuit and a second control circuit.
The first control circuit controls the voltage of the control terminal of the first switching element based on the voltage of the terminal on the high potential side of the first switching element to half-on the first switching element.
The second control circuit controls the voltage of the control terminal of the second switching element based on the voltage of the terminal on the high potential side of the second switching element to half-on the second switching element.
The abnormality detection circuit according to claim 1, wherein the abnormality detection circuit detects the voltage of the control terminal of the first switching element and the voltage of the control terminal of the second switching element, and detects the abnormality of the series circuit based on the detection result. Discharge device.
前記制御回路は、第１制御回路と第２制御回路を含み、
前記第１制御回路は、前記第１スイッチング素子の制御端子の電圧を制御することで、前記第１スイッチング素子をハーフオンさせるとともに前記抵抗に所定の定電流を流し、
前記第２制御回路は、前記第２スイッチング素子のうち高電位側の端子の電圧に基づいて、前記第２スイッチング素子の制御端子の電圧を制御することで、前記第２スイッチング素子をハーフオンさせ、
前記異常検出回路は、前記第１スイッチング素子の制御端子の電圧及び前記第２スイッチング素子の制御端子の電圧を検出し、検出結果に基づいて前記抵抗、前記直列回路の異常を検出する請求項１に記載の放電装置。 The switching element includes a first switching element and a second switching element.
The control circuit includes a first control circuit and a second control circuit.
The first control circuit controls the voltage of the control terminal of the first switching element to half-on the first switching element and pass a predetermined constant current through the resistor.
The second control circuit controls the voltage of the control terminal of the second switching element based on the voltage of the terminal on the high potential side of the second switching element to half-on the second switching element.
The abnormality detection circuit detects the voltage of the control terminal of the first switching element and the voltage of the control terminal of the second switching element, and detects the abnormality of the resistor and the series circuit based on the detection result. The discharge device according to.
前記第１スイッチング素子の制御端子の電圧が、前記第１スイッチング素子がハーフオンする電圧範囲と比べて高電圧側か又は低電圧側かを判定し、
前記第２スイッチング素子の制御端子の電圧が、前記第２スイッチング素子がハーフオンする電圧範囲と比べて高電圧側か又は低電圧側かを判定し、
前記第１スイッチング素子での判定結果と前記第２スイッチング素子での判定結果に応じて、前記抵抗の短絡故障及び前記第２スイッチング素子の開放故障のいずれかの故障、前記抵抗の開放故障、前記第１スイッチング素子の短絡故障、前記第１スイッチング素子の開放故障、及び前記第２スイッチング素子の短絡故障を区別して判定する請求項２又は３に記載の放電装置。 The abnormality detection circuit is
It is determined whether the voltage of the control terminal of the first switching element is on the high voltage side or the low voltage side with respect to the voltage range in which the first switching element is half-on.
It is determined whether the voltage of the control terminal of the second switching element is on the high voltage side or the low voltage side with respect to the voltage range in which the second switching element is half-on.
The first in accordance with the determination result of the determination in the switching element in the second switching element, open-circuit failure or a failure of the short-circuit failure and the second switching elements of the resistor, open-circuit failure of the resistance, the The discharge device according to claim 2 or 3, wherein a short-circuit failure of the first switching element, an open failure of the first switching element, and a short-circuit failure of the second switching element are discriminated and determined.
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