JP6941972B2

JP6941972B2 - 磁気センサ

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Publication number: JP6941972B2
Application number: JP2017097362A
Authority: JP
Inventors: 圭田邊
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Current assignee: TDK Corp
Priority date: 2017-05-16
Filing date: 2017-05-16
Publication date: 2021-09-29
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Description

本発明は磁気センサに関し、特に、センサチップに磁束を集めるための磁性体ブロックを備えた磁気センサに関する。

磁気抵抗素子などを用いた磁気センサは、電流計や磁気エンコーダなどに広く用いられている。磁気センサには、センサチップに磁束を集めるための磁性体ブロックが設けられることがあり、この場合、磁性体ブロックはセンサチップの素子形成面に載置される（特許文献１参照）。

特開２００９−２７６１５９号公報

しかしながら、一般にセンサチップは小型であることから、センサチップ上に磁性体ブロックを載置することは容易でなく、センサチップと磁性体ブロックを確実に固定することは困難であった。特に、素子形成面に対して垂直方向の長さが長い磁性体ブロックを用いる場合は、センサチップ上における支持が非常に不安定となり、場合によっては磁性体ブロックが脱落したり、折れたりする可能性もあった。

また、センサチップの素子形成面のうち、磁性体ブロックが載置される部分には端子電極を配置することができないため、レイアウトによっては磁性体ブロックを避けて端子電極を分散配置する必要があり、センサチップが大型化するという問題もあった。

したがって、本発明は、磁性体ブロックを安定的に支持することができるとともに、センサチップをより小型化することが可能な磁気センサを提供することを目的とする。

本発明による磁気センサは、磁気検出素子及び複数の端子電極が形成された素子形成面と、前記素子形成面と略直交する実装面とを有するセンサチップと、互いに略直交する第１及び第２の表面を有する磁性体ブロックと、複数のランドパターンが形成された搭載面を有する回路基板とを備え、前記センサチップは、前記実装面が前記回路基板の前記搭載面と対向するよう、前記回路基板に搭載され、前記磁性体ブロックは、前記第１の表面が前記センサチップの前記素子形成面と対向し、且つ、前記第２の表面が前記回路基板の前記搭載面と対向するよう、前記回路基板に搭載され、前記磁性体ブロックは、前記第１の表面と前記第２の表面の間に位置する切り欠き部を有しており、前記切り欠き部によって形成される空間に、前記複数の端子電極の少なくとも一部が配置されることを特徴とする。

本発明によれば、センサチップ及び磁性体ブロックを寝かせた状態で回路基板に搭載していることから、磁性体ブロックを安定的に支持することが可能となる。しかも、磁性体ブロックに切り欠き部が設けられていることから、磁性体ブロックを避けるよう端子電極を分散配置する必要が無い。このため、センサチップをより小型化することが可能となる。

本発明において、空間に複数の端子電極と複数のランドパターンをそれぞれ接続する複数の接続導体の少なくとも一部がさらに配置されても構わない。これによれば、接続導体と磁性体ブロックの干渉についても防止される。この場合、接続導体はハンダであっても構わない。ハンダは融点が低いため、リフロー時の熱によって形状が大きく変化することがあるが、ハンダを上記の空間に配置すれば、形状が変化しても磁性体ブロックとハンダの干渉を防止することができる。

本発明において、複数の端子電極は、素子形成面のエッジに沿って等間隔に配置されていても構わない。これによれば、磁性体ブロックを避けて端子電極を分散配置する場合に比べて、センサチップをより小型化することができる。

本発明において、磁性体ブロックの切り欠き部は、第１の表面と略平行な第３の表面と、第２の表面と略平行な第４の表面を含み、前記空間は、第３の表面、第４の表面、搭載面及び素子形成面に囲まれるものであっても構わない。或いは、磁性体ブロックの切り欠き部は、第１及び第２の表面に対して鈍角である第５の表面を含み、前記空間は、第５の表面、搭載面及び素子形成面に囲まれるものであっても構わない。さらには、磁性体ブロックの切り欠き部は凹型の曲面を含み、前記空間は、曲面、搭載面及び素子形成面に囲まれるものであっても構わない。このように、切り欠きによって形成される空間の形状は、特に限定されるものではない。

本発明において、磁気検出素子は第１乃至第４の磁気検出素子を含み、第１及び第２の磁気検出素子は磁性体ブロックの第１の表面から見て一方側に位置し、第３及び第４の磁気検出素子は磁性体ブロックの第１の表面から見て他方側に位置するものであっても構わない。これによれば、４つの磁気検出素子を用いたブリッジ回路を形成することにより、高感度な磁気検出を行うことが可能となる。

このように、本発明によれば、磁性体ブロックを安定的に支持することができるとともに、センサチップをより小型化することが可能な磁気センサを提供することが可能となる。

図１は、本発明の好ましい実施形態による磁気センサ１０の外観を示す略斜視図である。図２は、磁気センサ１０の略側面図である。図３は、磁気センサ１０の略正面図である。図４は、磁気センサ１０の略分解斜視図である。図５は、回路基板２０の搭載面２１の部分拡大図である。図６は、磁気センサ１０の部分拡大図である。図７は、端子電極Ｅ１１〜Ｅ１６と磁気検出素子Ｒ１〜Ｒ４との接続関係を説明するための回路図である。図８は、センサチップ３０の模式的な断面図である。図９は、第１の変形例による磁気センサ１０Ａの構成を示す図であり、（ａ）は略斜視図、（ｂ）は略側面図である。図１０は、第２の変形例による磁気センサ１０Ｂの構成を示す図であり、（ａ）は略斜視図、（ｂ）は略側面図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の好ましい実施形態による磁気センサ１０の外観を示す略斜視図である。また、図２は磁気センサ１０の略側面図、図３は磁気センサ１０の略正面図、図４は磁気センサ１０の略分解斜視図である。

図１〜図４に示すように、本発明による磁気センサ１０は、回路基板２０と、回路基板２０の搭載面２１に搭載されたセンサチップ３０及び磁性体ブロック４０によって構成される。

回路基板２０は、樹脂などの絶縁性基体に配線パターンが形成された基板であり、一般的なプリント基板やインターポーザ基板などを用いることができる。回路基板２０の搭載面２１はｘｙ平面を構成し、この搭載面２１にセンサチップ３０及び磁性体ブロック４０が搭載される。回路基板２０の搭載面２１には６つのランドパターンＥ２１〜Ｅ２６が設けられている。

より詳細には、図５に示すように、回路基板２０の搭載面２１は大部分がソルダーレジスト２２によって覆われており、ソルダーレジスト２２の開口部２２ａにセンサチップ３０の搭載領域３０ａが定義される。ソルダーレジスト２２は、複数の配線パターンＬ１〜Ｌ６を覆っており、ソルダーレジスト２２の開口部２２ａにて露出する配線パターンＬ１〜Ｌ６の端部がそれぞれランドパターンＥ２１〜Ｅ２６として用いられる。配線パターンＬ１〜Ｌ６は、電源や後述する差動アンプなどが接続される。

センサチップ３０は略直方体形状を有しており、素子形成面３１には４つの磁気検出素子Ｒ１〜Ｒ４が形成されている。素子形成面３１はｘｚ面を構成しており、素子形成面３１と略直交する実装面３２が回路基板２０の搭載面２１と対向するよう、回路基板２０にセンサチップ３０が搭載される。つまり、センサチップ３０は、素子形成面３１が回路基板２０の搭載面２１に対して略直交するよう、寝かせて搭載されている。

磁気検出素子Ｒ１〜Ｒ４は、磁束密度によって物理特性の変化する素子であれば特に限定されないが、磁界の向きに応じて電気抵抗が変化する磁気抵抗素子（ＭＲ素子）を用いることが好ましい。磁気検出素子Ｒ１〜Ｒ４の磁化固定方向は、図４の矢印Ａが示す方向（ｘ方向におけるプラス側）に全て揃えられている。センサチップ３０は、集合基板を用いて多数同時に作製され、これをダイシングすることによって多数個取りされる。したがって、本実施形態においては、ダイシングしたセンサチップ３０が９０°横に寝かせた状態で回路基板２０に搭載されることになる。

さらに、センサチップ３０の素子形成面３１には、６つの端子電極Ｅ１１〜Ｅ１６が設けられている。これら端子電極Ｅ１１〜Ｅ１６は、ハンダＳを介してそれぞれ対応するランドパターンＥ２１〜Ｅ２６に接続される。本実施形態においては、端子電極Ｅ１１〜Ｅ１６が素子形成面３１と実装面３２の境界であるエッジに沿って、ｘ方向にほぼ等間隔に配置されている。

磁性体ブロック４０は、フェライトなどの高透磁率材料からなり、本実施形態では略直方体形状の一辺に相当する部分を切り欠いた形状を有している。より具体的に説明すると、磁性体ブロック４０はｘｚ面を構成する第１の表面４１と、ｘｙ面を構成する第２の表面４２を有しており、これらの間に切り欠き部が設けられた形状を有している。切り欠き部は、ｘｚ面を構成する第３の表面４３と、ｘｙ面を構成する第４の表面４４によって構成される。そして、磁性体ブロック４０は、第１の表面４１がセンサチップ３０の素子形成面３１と対向し、且つ、第２の表面４２が回路基板２０の搭載面２１と対向するよう、回路基板２０に搭載される。

磁性体ブロック４０が回路基板２０に搭載されると、磁性体ブロック４０の第１の表面４１は、磁気検出素子Ｒ１，Ｒ２と磁気検出素子Ｒ３，Ｒ４との間に位置する対向領域３１ａと向かい合う。磁性体ブロック４０の第１の表面４１とセンサチップ３０の対向領域３１ａは、互いに密着していても構わないし、両者間に僅かな隙間が存在しても構わない。但し、本実施形態においては、センサチップ３０と磁性体ブロック４０がいずれも回路基板２０の搭載面２１に載置されていることから、センサチップ３０と磁性体ブロック４０を接着剤などによって固定する必要はない。

図２に示すように、回路基板２０にセンサチップ３０及び磁性体ブロック４０を搭載すると、磁性体ブロック４０の切り欠き部に相当する部分には、空間５０が形成される。空間５０は、磁性体ブロック４０の第３及び第４の表面４３，４４、回路基板２０の搭載面２１及びセンサチップ３０の素子形成面３１に囲まれた領域である。本実施形態においては、空間５０のｙｚ断面は矩形である。

そして、本実施形態においては、この空間５０に、端子電極Ｅ１１〜Ｅ１６の一部、ランドパターンＥ２１〜Ｅ２６の一部、並びに、これらを接続するハンダＳの一部が収容される。このため、磁性体ブロック４０が切り欠き部を有していない場合、つまり、略直方体形状である場合とは異なり、磁性体ブロック４０を避けて端子電極Ｅ１１〜Ｅ１６などを分散して配置する必要がない。このため、素子形成面３１のｘ方向における略中央部に端子電極Ｅ１１〜Ｅ１６をほぼ等間隔に配列することができる。これにより、磁性体ブロック４０を避けて端子電極Ｅ１１〜Ｅ１６を分散配置する場合と比べて、センサチップ３０を小型化することが可能となる。

図６に示すように、素子形成面３１に設けられた端子電極Ｅ１１〜Ｅ１６とランドパターンＥ２１〜Ｅ２６をハンダＳによって接続する場合、磁性体ブロック４０の切り欠き部によって形成される空間５０は、少なくとも、ハンダＳを収容可能なサイズとする必要がある。ハンダＳは例えば１００μｍ程度の径を有していることから、空間５０のｚ方向における高さやｙ方向における幅は、磁性体ブロック４０がハンダＳと干渉しないよう、十分な高さ及び幅に設計する必要がある。本実施形態においては空間５０のｙｚ断面が矩形であることから、ハンダＳのサイズにばらつきが存在する場合であっても、ハンダＳと磁性体ブロック４０の干渉を防止することができる。

また、端子電極Ｅ１１〜Ｅ１６が素子形成面３１から実装面３２に回り込むＬ字型形状を有している場合、実装面３２に設けられた端子電極Ｅ１１〜Ｅ１６とランドパターンＥ２１〜Ｅ２６をハンダＳによって接続しても構わない。この場合、素子形成面３１側にはハンダＳが露出しないか、或いは、フィレット状のハンダＳが素子形成面３１側に少量だけ露出することになるため、空間５０のサイズはより小さくても構わない。さらに、端子電極Ｅ１１〜Ｅ１６とランドパターンＥ２１〜Ｅ２６の接続をハンダＳによって行うことは必須でなく、金（Ａｕ）など他の接続導体を用いても構わない。

尚、センサチップ３０は回路基板２０に固定されているが、センサチップ３０の実装面３２と回路基板２０の搭載面２１とが密着している必要はなく、両者間に接着剤が介在していても構わないし、図６に示すように、部分的に設けられた接着剤Ｇによって互いに固定され、これにより、センサチップ３０の実装面３２と回路基板２０の搭載面２１との間に僅かな隙間が存在していても構わない。同様に、磁性体ブロック４０は回路基板２０に固定されているが、磁性体ブロック４０の第２の表面４２と回路基板２０の搭載面２１が密着している必要はなく、両者間に接着剤が介在していても構わないし、図６に示すように、部分的に設けられた接着剤Ｇによって固定され、これにより、磁性体ブロック４０の第２の表面４２と回路基板２０の搭載面２１との間に僅かな隙間が存在していても構わない。

磁性体ブロック４０のｙ方向における長さについては特に限定されないが、ｙ方向における長さをより長くすることによって、ｙ方向の磁束の選択性を高めることができる。そして、本実施形態においては、ｙ方向が回路基板２０の搭載面２１と平行であることから、磁性体ブロック４０のｙ方向における長さを長くしても、磁性体ブロック４０の支持が不安定となることはない。

図７は、端子電極Ｅ１１〜Ｅ１６と磁気検出素子Ｒ１〜Ｒ４との接続関係を説明するための回路図である。

図７に示すように、磁気検出素子Ｒ１は端子電極Ｅ１１，Ｅ１４間に接続され、磁気検出素子Ｒ２は端子電極Ｅ１２，Ｅ１３間に接続され、磁気検出素子Ｒ３は端子電極Ｅ１３，Ｅ１４間に接続され、磁気検出素子Ｒ４は端子電極Ｅ１１，Ｅ１２間に接続されている。ここで、端子電極Ｅ１１には電源電位Ｖｃｃが与えられ、端子電極Ｅ１３には接地電位ＧＮＤが与えられる。これにより、磁気検出素子Ｒ１〜Ｒ４は差動ブリッジ回路を構成し、磁束密度に応じた磁気検出素子Ｒ１〜Ｒ４の電気抵抗の変化が端子電極Ｅ１２，Ｅ１４に現れることになる。

端子電極Ｅ１２，Ｅ１４から出力される差動信号は、回路基板２０又はその外部に設けられた差動アンプ６０に入力される。差動アンプ６０の出力信号は、端子電極Ｅ１５にフィードバックされる。図７に示すように、端子電極Ｅ１５と端子電極Ｅ１６との間には補償コイルＣが接続されており、これにより、補償コイルＣは差動アンプ６０の出力信号に応じた磁界を発生させる。かかる構成により、磁束密度に応じた磁気検出素子Ｒ１〜Ｒ４の電気抵抗の変化が端子電極Ｅ１２，Ｅ１４に現れると、磁束密度に応じた電流が補償コイルＣに流れ、逆方向の磁束を発生させる。これにより、外部磁束が打ち消される。そして、差動アンプ６０から出力される電流を検出回路７０によって電流電圧変換すれば、外部磁束の強さを検出することが可能となる。

図８は、センサチップ３０の模式的な断面図である。図８に示す例では、センサチップ３０を構成する基板３３の表面に、補償コイルＣ及び磁気検出素子Ｒ１〜Ｒ４がこの順に積層されている。補償コイルＣは絶縁層３４によって覆われ、磁気検出素子Ｒ１〜Ｒ４は絶縁層３５によって覆われている。このように、センサチップ３０の素子形成面３１は多層構造を有していても構わない。換言すれば、素子形成面３１とはある特定の一表面のみを指すものではなく、多層構造を有している場合にはｘｚ面を構成する各表面、例えば、基板３３の表面、絶縁層３４の表面、絶縁層３５の表面がそれぞれ素子形成面３１を構成する。

以上説明したように、本実施形態においては、センサチップ３０の素子形成面３１が回路基板２０の搭載面２１に対して垂直であることから、磁性体ブロック４０のｙ方向における長さを長くしても、磁性体ブロック４０の固定が不安定となることはない。

しかも、本実施形態においては、磁性体ブロック４０に切り欠き部が設けられており、この切り欠き部によって形成される空間５０に端子電極Ｅ１１〜Ｅ１６の一部や、ハンダＳの一部が配置されている。このため、磁性体ブロック４０を避けて端子電極Ｅ１１〜Ｅ１６を分散配置する必要が無く、素子形成面３１のｘ方向における略中央部に集中して配置することができることから、センサチップ３０のチップサイズを小型化することができる。上述の通り、センサチップ３０は集合基板をダイシングすることによって多数個取りされることから、センサチップ３０のチップサイズを小型化することによって製造コストを削減することが可能となる。

以下、本実施形態による磁気センサ１０の変形例について説明する。

図９は第１の変形例による磁気センサ１０Ａの構成を示す図であり、（ａ）は略斜視図、（ｂ）は略側面図である。

図９に示すように、第１の変形例による磁気センサ１０Ａは、磁性体ブロック４０に設けられた切り欠き部の形状が上述した実施形態による磁気センサ１０と相違している。その他の構成は、実施形態による磁気センサ１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

第１の変形例においては、磁性体ブロック４０の切り欠き部がｘｙ面及びｘｚ面に対して傾斜した第５の表面４５によって構成される。第５の表面４５は、第１及び第２の表面４１，４２に対して鈍角（例えば１３５°）である。このため、本例では、磁性体ブロック４０の第５の表面４５、回路基板２０の搭載面２１及びセンサチップ３０の素子形成面３１に囲まれた領域が空間５０となり、そのｙｚ断面は三角形となる。磁性体ブロック４０の切り欠き部をこのような形状とすれば、空間５０のｙｚ断面が矩形である場合と比べて切り欠き部の近傍における機械的強度が増すため、実装時及び実装後における磁性体ブロック４０の割れ、欠けなどが生じにくくなる。

図１０は第２の変形例による磁気センサ１０Ｂの構成を示す図であり、（ａ）は略斜視図、（ｂ）は略側面図である。

図１０に示すように、第２の変形例による磁気センサ１０Ｂは、磁性体ブロック４０に設けられた切り欠き部の形状が上述した実施形態による磁気センサ１０と相違している。その他の構成は、実施形態による磁気センサ１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

第２の変形例においては、磁性体ブロック４０の切り欠き部が凹型の曲面４６によって構成される。本例では、磁性体ブロック４０の曲面４６、回路基板２０の搭載面２１及びセンサチップ３０の素子形成面３１に囲まれた領域が空間５０となり、そのｙｚ断面は扇形となる。磁性体ブロック４０の切り欠き部をこのような形状とすれば、空間５０のｙｚ断面が矩形である場合と比べて切り欠き部の近傍における機械的強度が増すとともに、空間５０のｙｚ断面が三角形である場合よりも、ハンダＳと磁性体ブロック４０の干渉が生じにくくなる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０，１０Ａ，１０Ｂ磁気センサ
２０回路基板
２１搭載面
２２ソルダーレジスト
２２ａソルダーレジストの開口部
３０センサチップ
３０ａ搭載領域
３１素子形成面
３１ａ対向領域
３２実装面
３３基板
３４，３５絶縁層
４０磁性体ブロック
４１第１の表面
４２第２の表面
４３第３の表面
４４第４の表面
４５第５の表面
４６曲面
５０空間
６０差動アンプ
７０検出回路
Ｃ補償コイル
Ｅ１１〜Ｅ１６端子電極
Ｅ２１〜Ｅ２６ランドパターン
Ｇ接着剤
Ｌ１〜Ｌ６配線パターン
Ｒ１〜Ｒ４磁気検出素子
Ｓハンダ

Claims

磁気検出素子及び複数の端子電極が形成された素子形成面と、前記素子形成面と略直交する実装面とを有するセンサチップと、
互いに略直交する第１及び第２の表面を有する磁性体ブロックと、
複数のランドパターンが形成された搭載面を有する回路基板と、を備え、
前記センサチップは、前記実装面が前記回路基板の前記搭載面と対向するよう、前記回路基板に搭載され、
前記磁性体ブロックは、前記第１の表面が前記センサチップの前記素子形成面と対向し、且つ、前記第２の表面が前記回路基板の前記搭載面と対向するよう、前記回路基板に搭載され、
前記磁性体ブロックは、前記第１の表面と前記第２の表面の間に位置する切り欠き部を有しており、前記切り欠き部によって形成される空間に、前記複数の端子電極の少なくとも一部が配置されることを特徴とする磁気センサ。
前記空間に、前記複数の端子電極と前記複数のランドパターンをそれぞれ接続する複数の接続導体の少なくとも一部がさらに配置されることを特徴とする請求項１に記載の磁気センサ。
前記接続導体がハンダであることを特徴とする請求項２に記載の磁気センサ。
前記複数の端子電極は、前記素子形成面のエッジに沿って等間隔に配置されていることを特徴とする請求項１乃至３のいずれか一項に記載の磁気センサ。
前記磁性体ブロックの前記切り欠き部は、前記第１の表面と略平行な第３の表面と、前記第２の表面と略平行な第４の表面を含み、
前記空間は、前記第３の表面、前記第４の表面、前記搭載面及び前記素子形成面に囲まれることを特徴とする請求項１乃至４のいずれか一項に記載の磁気センサ。
前記磁性体ブロックの前記切り欠き部は、前記第１及び第２の表面に対して鈍角である第５の表面を含み、
前記空間は、前記第５の表面、前記搭載面及び前記素子形成面に囲まれることを特徴とする請求項１乃至４のいずれか一項に記載の磁気センサ。
前記磁性体ブロックの前記切り欠き部は凹型の曲面を含み、
前記空間は、前記曲面、前記搭載面及び前記素子形成面に囲まれることを特徴とする請求項１乃至４のいずれか一項に記載の磁気センサ。
前記磁気検出素子は、第１乃至第４の磁気検出素子を含み、
前記第１及び第２の磁気検出素子は、前記磁性体ブロックの前記第１の表面から見て一方側に位置し、
前記第３及び第４の磁気検出素子は、前記磁性体ブロックの前記第１の表面から見て他方側に位置することを特徴とする請求項１乃至７のいずれか一項に記載の磁気センサ。
前記複数の端子電極は、前記素子形成面と前記実装面の境界であるエッジに沿って配置され、
前記磁気検出素子は、前記複数の端子電極よりも前記エッジから離れた位置に設けられていることを特徴とする請求項１乃至８のいずれか一項に記載の磁気センサ。