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JP6845397B2 - トレンチｍｏｓ型ショットキーダイオード - Google Patents

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Description

本発明は、トレンチＭＯＳ型ショットキーダイオードに関する。
従来、Ｇａ２Ｏ３を半導体層に用いたショットキーバリアダイオード（ショットキーダイオード）が知られている（例えば、特許文献１）。
特許文献１には、例えば、ｎ−Ｇａ２Ｏ３層の電子キャリア濃度と厚さがそれぞれ９．９５×１０１６ｃｍ−３、３．３μｍのときの、ショットキーダイオードの耐圧が１０００Ｖであることが記載されている。
また、Ｓｉを半導体層に用いたトレンチＭＯＳ型ショットキーダイオード、及びＳｉＣを半導体層に用いたトレンチＭＯＳ型ショットキーダイオードが知られている（例えば、非特許文献１、２）。
非特許文献１には、ｎ−Ｓｉ層のドーピング濃度と厚さがそれぞれ１×１０１６ｃｍ−３、９μｍのときの、半導体層にＳｉを用いたトレンチＭＯＳ型ショットキーダイオードの耐圧が１０７Ｖであることが記載されている。
非特許文献２に記載された逆方向電圧−逆方向電流特性からは、ｎ−ＳｉＣ層のドーピング濃度と厚さがそれぞれ６×１０１５ｃｍ−３、４μｍのときの、半導体層にＳｉＣを用いたトレンチＭＯＳ型ショットキーダイオードの耐圧が数十Ｖ程度であることが読み取れる。
特開２０１３−１０２０８１号公報
T. Shimizu et al., Proceedings of 2001 International Symposium on Power Semiconductor Devices & ICs, Osaka, pp.243-246 (2001). V. Khemka, et al., IEEE ELECTRON DEVICE LETTERS, VOL. 21, NO. 5, MAY 2000, pp.286-288
特許文献１においては、ショットキーダイオードの耐圧がＧａ２Ｏ３の絶縁破壊電界強度により定義されている。しかしながら、Ｇａ２Ｏ３等の絶縁破壊電界強度の大きな材料を用いたショットキーダイオードにおいては、逆方向電圧を増加させると、Ｇａ２Ｏ３層が絶縁破壊を起こす前にアノード電極とＧａ２Ｏ３層との間のリーク電流が極めて大きくなり、ショットキーダイオードが燃え尽きてしまう。
このため、Ｇａ２Ｏ３を半導体層に用いたショットキーダイオードについては、所定の大きさ（例えば１μＡ）のリーク電流が流れるときの逆方向電圧を耐圧として定義するのが適切といえる。なお、特許文献１のショットキーダイオードは、リーク電流を抑制するための特別な構造を有さず、ｎ−Ｇａ２Ｏ３層のキャリア濃度が９．９５×１０１６ｃｍ−３であるときの、１μＡのリーク電流が流れるときの逆方向電圧を概算すると、およそ６４Ｖとなる。
本発明の目的は、高耐圧かつ低損失のトレンチＭＯＳ型ショットキーダイオードを提供することにある。
本発明の一態様は、上記目的を達成するために、下記［１］〜［７］のトレンチＭＯＳ型ショットキーダイオードを提供する。
［１］Ｇａ２Ｏ３系単結晶からなる第１の半導体層と、前記第１の半導体層に積層される層であって、その前記第１の半導体層と反対側の面に開口するトレンチを有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層と、前記第２の半導体層の前記第１の半導体層と反対側の面上に形成されたアノード電極と、前記第１の半導体層の前記第２の半導体層と反対側の面上に形成されたカソード電極と、前記第２の半導体層の前記トレンチの内面を覆う絶縁膜と、前記第２の半導体層の前記トレンチ内に前記絶縁膜に覆われるように埋め込まれ、前記アノード電極に接触するトレンチＭＯＳゲートと、を有し、前記第２の半導体層のドナー濃度が１．０×１０ １６ ｃｍ −３ 以上かつ６．０×１０ １６ ｃｍ −３ 以下であり、前記第２の半導体層の厚さが４．５μｍ以上かつ９μｍ以下であり、前記アノード電極と前記第２の半導体層との界面のバリアハイトが０．７ｅＶ以上である、トレンチＭＯＳ型ショットキーダイオード。
［２］前記第２の半導体層のドナー濃度が３．０×１０１６ｃｍ−３以上かつ６．０×１０１６ｃｍ−３以下である、前記［１］に記載のトレンチＭＯＳ型ショットキーダイオード。
［３］前記第２の半導体層の厚さが５．５μｍ以上である、前記［２］に記載のトレンチＭＯＳ型ショットキーダイオード。
［４］前記絶縁膜の下面が、前記絶縁膜よりも誘電率が低い絶縁体に覆われた、前記［１］〜［３］のいずれか１項に記載のトレンチＭＯＳ型ショットキーダイオード。
［５］前記絶縁膜の最下部の直下における前記絶縁体の厚さが２００ｎｍ以上である、前記［４］に記載のトレンチＭＯＳ型ショットキーダイオード。
［６］前記絶縁体が前記第１の半導体層に接触する、前記［４］又は［５］に記載のトレンチＭＯＳ型ショットキーダイオード。
［７］Ｇａ２Ｏ３系単結晶からなる第１の半導体層と、前記第１の半導体層に積層される層であって、その前記第１の半導体層と反対側の面に開口するトレンチを有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層と、前記第２の半導体層の前記第１の半導体層と反対側の面上に形成されたアノード電極と、前記第１の半導体層の前記第２の半導体層と反対側の面上に形成されたカソード電極と、前記第２の半導体層の前記トレンチの内面を覆う絶縁膜と、前記第２の半導体層の前記トレンチ内に前記絶縁膜に覆われるように埋め込まれ、前記アノード電極に接触するトレンチＭＯＳゲートと、を有し、前記絶縁膜の下面が、前記絶縁膜よりも誘電率が低い絶縁体に覆われた、トレンチＭＯＳ型ショットキーダイオード。
本発明によれば、高耐圧かつ低損失のトレンチＭＯＳ型ショットキーダイオードを提供することができる。
図１は、第１の実施の形態に係るトレンチＭＯＳ型ショットキーダイオードの垂直断面図である。 図２（ａ）、（ｂ）は、それぞれトレンチの平面パターンの典型例を示す、第２の半導体層の上面図である。 図３は、第１の実施の形態に係るトレンチＭＯＳ型ショットキーダイオードの変形例の垂直断面図である。 図４は、第２の実施の形態に係るトレンチＭＯＳ型ショットキーダイオードの垂直断面図である。 図５（ａ）、（ｂ）は、第３の実施の形態に係るトレンチＭＯＳ型ショットキーダイオードの垂直断面図である。 図６は、実施例のシミュレーションにおける、トレンチＭＯＳ型ショットキーダイオード中の点Ｐ１、Ｐ２、Ｐ３の位置を概略的に表す。 図７（ａ）、（ｂ）は、絶縁膜の比誘電率と点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。 図８（ａ）、（ｂ）は、絶縁膜の厚さＴｉと点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。 図９（ａ）、（ｂ）は、トレンチの深さＤｔと点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。 図１０（ａ）、（ｂ）は、第２の半導体層の厚さＴｅと点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。 図１１（ａ）、（ｂ）は、第２の半導体層のドナー濃度Ｎｄと点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。 図１２（ａ）、（ｂ）は、隣接するトレンチの間のメサ形状部分の１／２幅Ｗｍと点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。 図１３は、アノード電極と第２の半導体層との界面のバリアハイトと点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。 図１４は、アノード電極と第２の半導体層との界面のバリアハイトと逆方向リーク電流との関係を示す。 図１５は、シミュレーションにより導かれたオン抵抗とバリアハイトを用いて計算した、耐圧１２００ＶのトレンチＭＯＳ型ショットキーダイオードの順方向特性を示す。 図１６は、アノード電極と第２の半導体層との界面のバリアハイトと逆方向リーク電流との関係を示す。 図１７は、シミュレーションにより導かれたオン抵抗とバリアハイトを用いて計算した、耐圧６００ＶのトレンチＭＯＳ型ショットキーダイオードの順方向特性を示す。 図１８（ａ）、（ｂ）、（ｃ）は、絶縁膜の最下部の直下における絶縁体の厚さＴｂと点Ｐ１、Ｐ２、Ｐ３、Ｐ４における電界強度Ｅとの関係を示す。
〔第１の実施の形態〕
（トレンチＭＯＳ型ショットキーダイオードの構成）
図１は、第１の実施の形態に係るトレンチＭＯＳ型ショットキーダイオード１の垂直断面図である。トレンチＭＯＳ型ショットキーダイオード１は、トレンチＭＯＳ領域を有する縦型のショットキーダイオードである。
トレンチＭＯＳ型ショットキーダイオード１は、第１の半導体層１０と、第１の半導体層１０に積層される層であって、その第１の半導体層１０と反対側の面１７に開口するトレンチ１２を有する第２の半導体層１１と、第２の半導体層１１の面１７上に形成されたアノード電極１３と、第１の半導体層１０の第２の半導体層１１と反対側の面上に形成されたカソード電極１４と、第２の半導体層１１のトレンチ１２の内面を覆う絶縁膜１５と、第２の半導体層１１のトレンチ１２内に絶縁膜１５に覆われるように埋め込まれ、アノード電極１３に接触するトレンチＭＯＳゲート１６と、を有する。
トレンチＭＯＳ型ショットキーダイオード１においては、アノード電極１３とカソード電極１４との間に順方向電圧（アノード電極１３側が正電位）を印加することにより、第２の半導体層１１から見たアノード電極１３と第２の半導体層１１との界面のエネルギー障壁が低下し、アノード電極１３からカソード電極１４へ電流が流れる。
一方、アノード電極１３とカソード電極１４との間に逆方向電圧（アノード電極１３側が負電位）を印加したときは、ショットキー障壁により、電流は流れない。アノード電極１３とカソード電極１４との間に逆方向電圧を印加すると、アノード電極１３と第２の半導体層１１との界面及び絶縁膜１５と第２の半導体層１１との界面から空乏層が拡がる。
一般的に、ショットキーダイオードの逆方向リーク電流の上限は１μＡとされている。本実施の形態では、１μＡのリーク電流が流れるときの逆方向電圧を耐圧と定義する。
例えば、“松波弘之、大谷昇、木本恒暢、中村孝著、「半導体ＳｉＣ技術と応用」、第２版、日刊工業新聞社、２０１１年９月３０日、ｐ．３５５”に記載された、ＳｉＣを半導体層とするショットキーダイオードにおける逆方向リーク電流のショットキー界面電界強度依存性のデータによれば、逆方向リーク電流の電流密度が０．０００１Ａ／ｃｍ２のときのショットキー電極直下の電界強度は、およそ０．８ＭＶ／ｃｍである。ここで、０．０００１Ａ／ｃｍ２は、サイズが１ｍｍ×１ｍｍであるショットキー電極に１μＡの電流が流れたときのショットキー電極直下の電流密度である。
このため、半導体材料自体の絶縁破壊電界強度が数ＭＶ／ｃｍあったとしても、ショットキー電極直下の電界強度が０．８ＭＶ／ｃｍを超えると、１μＡを超えるリーク電流が流れることになる。
例えば、ショットキー電極直下の電界強度を抑制するための特別な構造を有さない従来のショットキーダイオードにおいて１２００Ｖの耐圧を得るためには、ショットキー電極直下の電界強度を０．８ＭＶ／ｃｍ以下に抑えるために、半導体層のドナー濃度を１０１５ｃｍ−３台にまで下げ、かつ半導体層を非常に厚くする必要がある。そのため、導通損失が非常に大きくなり、高耐圧かつ低損失のショットキーバリアダイオードを作製することは困難である。
本実施の形態に係るトレンチＭＯＳ型ショットキーダイオード１は、トレンチＭＯＳ構造を有するため、半導体層の抵抗を増加することなく、高い耐圧を得ることができる。すなわち、トレンチＭＯＳ型ショットキーダイオード１は、高耐圧かつ低損失のショットキーダイオードである。
なお、高耐圧かつ低損失のショットキーダイオードとして、ジャンクションバリアショットキー（ＪＢＳ）ダイオードが知られているが、ｐ型のＧａ２Ｏ３は製造が困難であるため、Ｇａ２Ｏ３はｐ型領域が必要なＪＢＳダイオードの材料に向いていない。
第１の半導体層１０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。第１の半導体層１０のドナー濃度Ｎｄ’は、例えば、１．０×１０１８以上かつ１．０×１０２０ｃｍ−３以下である。第１の半導体層１０の厚さＴｓは、例えば、１０〜６００μｍである。第１の半導体層１０は、例えば、Ｇａ２Ｏ３系単結晶基板である。
ここで、Ｇａ２Ｏ３系単結晶とは、Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１−ｘ−ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ２Ｏ３単結晶は、例えば、β型の結晶構造を有する。
第２の半導体層１１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。第２の半導体層１１のドナー濃度Ｎｄは、第１の半導体層１０のドナー濃度Ｎｄよりも低い。第２の半導体層１１は、例えば、Ｇａ２Ｏ３系単結晶基板である第１の半導体層１０上にエピタキシャル成長したエピタキシャル層である。
なお、第１の半導体層１０と第２の半導体層１１との間に、高濃度のドナーを含む高ドナー濃度層を形成してもよい。この高ドナー濃度層は、例えば、基板である第１の半導体層１０上に第２の半導体層１１をエピタキシャル成長させる場合に用いられる。第２の半導体層１１の成長初期は、ドーパントの取り込み量が不安定であったり、基板である第１の半導体層１０からのアクセプタ不純物の拡散があったりするため、第１の半導体層１０上に第２の半導体層１１を直接成長させると、第２の半導体層１１の第１の半導体層１０との界面に近い領域が高抵抗化する場合がある。このような問題を避けるため、高ドナー濃度層が用いられる。高ドナー濃度層の濃度は、例えば、第２の半導体層１１よりも高い濃度に設定され、より好ましくは、第１の半導体層１０よりも高い濃度に設定される。
第２の半導体層１１のドナー濃度Ｎｄが増加するほど、トレンチＭＯＳ型ショットキーダイオード１の各部の電界強度が増加する。第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度、第２の半導体層１１中の最大電界強度、及び絶縁膜１５中の最大電界強度を低く抑えるためには、第２の半導体層１１のドナー濃度Ｎｄがおよそ６．０×１０１６ｃｍ−３以下であることが好ましい。一方、ドナー濃度Ｎｄが小さくなるほど第２の半導体層１１の抵抗が大きくなり、順方向損失が増加してしまうため、例えば１２００Ｖ以下の耐圧を得るためには、３．０×１０１６ｃｍ−３以上であることが好ましい。また、より高い耐圧を得るためには、ドナー濃度Ｎｄを例えば１．０×１０１６ｃｍ−３程度まで下げることが好ましい。
第２の半導体層１１の厚さＴｅが増加するほど、第２の半導体層１１中の最大電界強度及び絶縁膜１５中の最大電界強度が低減する。第２の半導体層１１の厚さＴｅをおよそ６μｍ以上にすることにより、第２の半導体層１１中の最大電界強度及び絶縁膜１５中の最大電界強度を効果的に低減することができる。これらの電界強度の低減と、トレンチＭＯＳ型ショットキーダイオード１の小型化の観点から、第２の半導体層１１の厚さＴｅはおよそ５．５μｍ以上かつ９μｍ以下であることが好ましい。
トレンチ１２の深さＤｔによってトレンチＭＯＳ型ショットキーダイオード１の各部の電界強度が変化する。第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度、第２の半導体層１１中の最大電界強度、及び絶縁膜１５中の最大電界強度を低く抑えるためには、トレンチ１２の深さＤｔがおよそ２μｍ以上かつ６μｍ以下であることが好ましく、およそ３μｍ以上かつ４μｍ以下であることがより好ましい。また、本明細書では、トレンチ１２の幅の半分の幅（以下１／２幅と呼ぶ）をＷｔとする。
第２の半導体層１１の隣接するトレンチ１２の間のメサ形状部分の幅が低減するほど、第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度が低減する。本明細書では、隣接するトレンチ１２の間のメサ形状部分の幅の半分の幅（以下１／２幅と呼ぶ）をＷｍとする。第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度を低く抑えるためには、メサ形状部分の１／２幅Ｗｍが１．２５μｍ以下であることが好ましい。一方、メサ形状部分の幅が小さいほどトレンチ１２の製造難度が上がるため、メサ形状部分の１／２幅Ｗｍが０．２５μｍ以上であることが好ましい。
絶縁膜１５の誘電率が増加するほど、絶縁膜１５中の最大電界強度が低減するため、絶縁膜１５は誘電率が高い材料からなることが好ましい。例えば、絶縁膜１５の材料としてＡｌ２Ｏ３（比誘電率がおよそ９．３）、ＨｆＯ２（比誘電率がおよそ２２）を用いることができるが、誘電率の高いＨｆＯ２を用いることが特に好ましい。
また、絶縁膜１５の厚さＴｉが増加するほど、第２の半導体層１１中の最大電界強度が低減するが、絶縁膜１５中の最大電界強度およびアノード電極１３直下の領域中の最大電界強度が増加する。製造容易性の観点からは、絶縁膜１５の厚さは小さい方が好ましく、３００ｎｍ以下であることがより好ましい。ただし、当然ながら、トレンチＭＯＳゲート１６と第２の半導体層１１の間に直接電流がほとんど流れない程度の厚さは必要である。
トレンチＭＯＳゲート１６の材料は、導電性を有するものであれば特に限定されず、例えば、高濃度でドーピングされた多結晶Ｓｉや、Ｎｉ、Ａｕ等の金属を用いることができる。
トレンチＭＯＳ型ショットキーダイオード１中の電界強度は、上述のように、隣接する２つのトレンチ１２の間のメサ形状部分の幅、トレンチ１２の深さＤｔ、絶縁膜１５の厚さＴｉ等の影響を受けるが、トレンチ１２の平面パターンにはほとんど影響を受けない。このため、第２の半導体層１１のトレンチ１２の平面パターンは特に限定されない。
図２（ａ）、（ｂ）は、それぞれトレンチ１２の平面パターンの典型例を示す、第２の半導体層１１の面１７の上面図である。
図２（ａ）に示されるトレンチ１２は、ライン状の平面パターンを有する。図２（ｂ）に示されるトレンチ１２は、隣接する２つのトレンチ１２の間のメサ形状部分の平面パターンがドット状になるような平面パターンを有する。
図１に示されるトレンチＭＯＳ型ショットキーダイオード１の断面は、図２（ａ）に示されるトレンチＭＯＳ型ショットキーダイオード１においては切断線Ａ−Ａに沿った切断面、及び図２（ｂ）に示されるトレンチＭＯＳ型ショットキーダイオード１においては切断線Ｂ−Ｂに沿った切断面に相当する。
アノード電極１３は、第２の半導体層１１とショットキー接触する。アノード電極１３は、Ｐｔ、Ｐｄ、Ａｕ、Ｎｉ、Ａｇ、Ｃｕ、Ａｌ、Ｍｏ、Ｉｎ、Ｔｉ、多結晶Ｓｉおよびそれらの酸化物や窒化物、合金等の材料からなる。アノード電極１３と第２の半導体層１１のショットキー界面の逆方向リーク電流は、アノード電極１３と第２の半導体層１１との界面の障壁の高さ（バリアハイト）が高いほど小さくなる。一方、バリアハイトが高い金属をアノード電極１３に用いた場合、順方向の立ち上がり電圧が上昇するため、順方向損失が増加する。よって、逆方向リーク電流が最大で１μＡ程度となるバリアハイトを持つ材料を選択することが好ましい。例えば逆方向耐圧が６００Ｖから１２００Ｖの場合、バリアハイトを０．７ｅＶ程度とすることで、逆方向リーク電流を１μＡ程度に抑えたまま、最も順方向損失を低減できる。アノード電極１３は、異なる金属膜を積層した多層構造、例えば、Ｐｔ／Ａｕ、Ｐｔ／Ａｌ、Ｐｄ／Ａｕ、Ｐｄ／Ａｌ、又はＰｔ／Ｔｉ／ＡｕおよびＰｄ／Ｔｉ／Ａｕを有してもよい。
カソード電極１４は、第１の半導体層１０とオーミック接触する。カソード電極１４は、Ｔｉ等の金属からなる。カソード電極１４は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ａｕ又はＴｉ／Ａｌ、を有してもよい。カソード電極１４と第１の半導体層１０を確実にオーミック接触させるため、カソード電極１４の第１の半導体層１０と接触する層がＴｉからなることが好ましい。
図３は、トレンチＭＯＳ型ショットキーダイオード１の変形例の垂直断面図である。図３に示されるように、トレンチＭＯＳ型ショットキーダイオード１は、フィールドプレート構造を有してもよい。
図３に示される変形例においては、第２の半導体層１１の面１７の縁に沿って、ＳｉＯ２等からなる誘電体膜１８が設けられ、その誘電体膜１８の上にアノード電極１３の縁が乗り上げている。
このようなフィールドプレート構造を設けることにより、アノード電極１３の端部への電界集中を抑制することができる。また、誘電体膜１８は、第２の半導体層１１の面１７を流れる表面リーク電流を抑制するパッシベーション膜としても機能する。なお、フィールドプレート構造の有無は、上記のトレンチＭＯＳ型ショットキーダイオード１の構造における各パラメータ（メサ形状部分の１／２幅Ｗｍ、トレンチ１２の深さＤｔ、絶縁膜１５の厚さＴｉ等）の最適値には影響を与えない。
〔第２の実施の形態〕
第２の実施の形態は、絶縁膜１５を構成する絶縁体とは別の絶縁体がトレンチの底部に埋め込まれる点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する。
（トレンチＭＯＳ型ショットキーダイオードの構成）
図４は、第２の実施の形態に係るトレンチＭＯＳ型ショットキーダイオード２の垂直断面図である。
トレンチＭＯＳ型ショットキーダイオード２の第２の半導体層１１は、面１７に開口するトレンチ２１を有する。トレンチ２１の底部には絶縁体２２が埋め込まれ、絶縁膜１５は、絶縁体２２の上面とトレンチ２１の内側側面を覆う。トレンチＭＯＳゲート１６は、トレンチ２１内に絶縁膜１５に覆われるように埋め込まれている。
例えば、トレンチ２１の底部に絶縁体２２を埋め込んだ後、エッチングにより絶縁体２２の上部をラウンド状に削り、トレンチ１２を形成する。そして、トレンチ１２内に絶縁膜１５及びトレンチＭＯＳゲート１６を形成する。トレンチ２１の底面は平坦であってもよいし、トレンチ１２のようにラウンドしていてもよい。
絶縁体２２は、絶縁膜１５よりも誘電率の低い絶縁体からなる。このため、アノード電極１３とカソード電極１４の間に電圧を印加したときに、絶縁膜１５に印加される電界よりも絶縁体２２に印加される電界の方が大きくなる。
第１の実施の形態に係るトレンチＭＯＳ型ショットキーダイオード１において、絶縁膜１５中で最も電界強度が高くなる領域は、トレンチ１２の底部近傍の領域である。また、第２の半導体層１１中で最も電界強度が高くなる領域は、トレンチ１２の直下の領域である。
第２の実施の形態に係る絶縁体２２を設けることにより、絶縁膜１５中のトレンチ１２の底部近傍の領域における電界強度、及び第２の半導体層１１中のトレンチ１２の直下の領域における電界強度を低減することができる。すなわち、絶縁膜１５中の最大電界強度及び第２の半導体層１１中の最大電界強度を低減することができる。
絶縁体２２の材料として、ＳｉＯ２（比誘電率がおよそ４）等の誘電率が低い材料を用いることが好ましい。絶縁膜１５の最下部の直下における絶縁体２２の厚さＴｂは、およそ２００ｎｍ以上であることが好ましい。絶縁体２２は、トレンチ１２と同じ平面パターンを有し、典型的には、トレンチ１２の幅２Ｗｔとほぼ等しい幅を有する。
〔第３の実施の形態〕
第３の実施の形態は、絶縁体２２が第１の半導体層１０と接触する点において、第２の実施の形態と異なる。なお、第２の実施の形態と同様の点については、説明を省略又は簡略化する。
（トレンチＭＯＳ型ショットキーダイオードの構成）
図５（ａ）、（ｂ）は、第３の実施の形態に係るトレンチＭＯＳ型ショットキーダイオード３の垂直断面図である。
トレンチＭＯＳ型ショットキーダイオード３は、第２の実施の形態に係るトレンチＭＯＳ型ショットキーダイオード２と比べて、絶縁体２２の厚さＴｂが大きい。このため、絶縁体２２と第２の半導体層１１により耐圧を確保するトレンチＭＯＳ型ショットキーダイオード２と異なり、絶縁体２２のみにより耐圧を確保することができる。
このため、絶縁体２２が第１の半導体層１０と接触するまで第２の半導体層１１の厚さＴｅを小さくし、オン抵抗を低減することができる。すなわち、トレンチＭＯＳ型ショットキーダイオード２とトレンチＭＯＳ型ショットキーダイオード３を同じ耐圧を有するように設計した場合に、トレンチＭＯＳ型ショットキーダイオード３のオン抵抗をトレンチＭＯＳ型ショットキーダイオード２のオン抵抗よりも小さくし、より損失を小さくすることができる。
トレンチＭＯＳ型ショットキーダイオード３の絶縁体２２は、図５（ａ）に示されるように、その底部が第１の半導体層１０の上面に接触していてもよいし、図５（ｂ）に示されるように、その底部が第１の半導体層１０中に入り込んでいてもよい。すなわち、絶縁体２２の最下部の高さが、第１の半導体層１０と第２の半導体層１１の界面の高さと同じであってもよいし、第１の半導体層１０と第２の半導体層１１の界面の高さより低くてもよい。
（実施の形態の効果）
上記第１〜３の実施の形態によれば、半導体層にＧａ２Ｏ３を用いることにより、高耐圧かつ低損失のトレンチＭＯＳ型ショットキーダイオードを提供することができる。
シミュレーションにより、第１の実施の形態に係るトレンチＭＯＳ型ショットキーダイオード１の構造における各パラメータの最適値を求めた。このシミュレーションでは、各パラメータと、第２の半導体層１１中の最大電界強度、絶縁膜１５中の最大電界強度、及び第２の半導体層１１中のアノード電極１３直下の領域（アノード電極１３との界面から深さ０．５μｍまでの領域）中の最大電界強度との関係を求めた。
ここで、第２の半導体層１１中の電界強度Ｅが最も大きい点をＰ１、絶縁膜１５中の電界強度Ｅが最も大きい点をＰ２、第２の半導体層１１中のアノード電極１３直下の領域中の電界強度Ｅが最も大きい点をＰ３とする。すなわち、点Ｐ１における電界強度Ｅが第２の半導体層１１中の最大電界強度、点Ｐ２における電界強度Ｅが絶縁膜１５中の最大電界強度、点Ｐ３における電界強度Ｅが第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度である。
図６は、本実施例のシミュレーションにおける、トレンチＭＯＳ型ショットキーダイオード１中の点Ｐ１、Ｐ２、Ｐ３の位置を概略的に表す。
また、本実施例のシミュレーションにおいては、次の表１に示す構造パラメータのいずれかのパラメータを変化させた。各シミュレーションにおいて固定されたパラメータは、各シミュレーションの結果を示すグラフ（図７〜１２）中に示す。なお、全てのシミュレーションにおける値が同じパラメータ（Ｗｆ、Ｗｍ、Ｗｔ、Ｎｄ’、Ｖｂ）は図７〜１２のグラフ中に表示しない。
Figure 0006845397
図７（ａ）、（ｂ）は、絶縁膜１５の比誘電率と点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。図７（ａ）、（ｂ）中の比誘電率９．３、２２は、それぞれＡｌ２Ｏ３、ＨｆＯ２の比誘電率に相当する。
図７（ａ）は、絶縁膜１５の誘電率が増加するほど、絶縁膜１５中の最大電界強度が低減することを示している。
図８（ａ）、（ｂ）は、絶縁膜１５の厚さＴｉと点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。
図８（ａ）は、絶縁膜１５の厚さＴｉが増加するほど、第２の半導体層１１中の最大電界強度が低減することを示している。
文献“M. Higashiwaki et al., Appl. Phys. Lett. 100, 013504 (2012).”において、Ｇａ２Ｏ３の絶縁破壊強度がおよそ８ＭＶ／ｃｍであることが報告されている。図８（ａ）によれば、絶縁膜１５の厚さＴｉをおよそ３００ｎｍ以上とすることにより、第２の半導体層１１中の最大電界強度を８ＭＶ／ｃｍ未満に抑えることができる。
なお、絶縁体である絶縁膜１５の絶縁破壊強度は非常に高いため、絶縁膜１５の電界強度は本シミュレーションの条件下では絶縁破壊強度に達することはなく、増加しても問題にならない。
図９（ａ）、（ｂ）は、トレンチ１２の深さＤｔと点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。
図９（ａ）によれば、トレンチ１２の深さＤｔがおよそ６μｍ以下、好ましくは４μｍ以下であるときに、第２の半導体層１１中の最大電界強度及び絶縁膜１５中の最大電界強度を低く抑えることができる。また、図９（ｂ）は、トレンチ１２の深さＤｔがおよそ２μｍ以上、好ましくは３μｍ以上であるときに、第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度が低く抑えられることを示している。
図１０（ａ）、（ｂ）は、第２の半導体層１１の厚さＴｅと点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。
図１０（ａ）によれば、第２の半導体層１１の厚さＴｅをおよそ５．５μｍ以上にすることにより、第２の半導体層１１中の最大電界強度をＧａ２Ｏ３の絶縁破壊強度である８ＭＶ／ｃｍ未満に抑えることができる。
図１１（ａ）、（ｂ）は、第２の半導体層１１のドナー濃度Ｎｄと点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。
図１１（ａ）、（ｂ）によれば、第２の半導体層１１のドナー濃度Ｎｄが小さいほど、第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度、第２の半導体層１１中の最大電界強度、及び絶縁膜１５中の最大電界強度が小さくなる。また、図１１（ａ）によれば、第２の半導体層１１のドナー濃度Ｎｄをおよそ６．０×１０１６ｃｍ−３以下とすることにより、第２の半導体層１１中の最大電界強度をＧａ２Ｏ３の絶縁破壊強度である８ＭＶ／ｃｍ未満に抑えることができる。
図１２（ａ）、（ｂ）は、隣接するトレンチ１２の間のメサ形状部分の１／２幅Ｗｍと点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。
図１２（ａ）、（ｂ）は、メサ形状部分の幅が、第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度に特に大きな影響を与えることを示している。図１２（ｂ）によれば、メサ形状部分の幅が低減するほど、第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度が低減する。
図１３は、アノード電極１３と第２の半導体層１１との界面のバリアハイトと点Ｐ１、Ｐ２、Ｐ３における電界強度Ｅとの関係を示す。
図１３は、第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度、第２の半導体層１１中の最大電界強度、及び絶縁膜１５中の最大電界強度が、アノード電極１３と第２の半導体層１１との界面のバリアハイトに依存しないことを示している。
上記のシミュレーション結果に加えて、ドナー濃度Ｎｄが低下すると耐圧が増加すること、第２の半導体層１１の厚さＴｅが増加すると耐圧が増加すること、及びトレンチＭＯＳ型ショットキーダイオード１の小型化の観点から第２の半導体層１１の厚さＴｅはおよそ９μｍ以下が好ましいことを考慮すれば、耐圧が１２００Ｖの素子を形成するためには、ドナー濃度Ｎｄをおよそ３．０×１０１６ｃｍ−３以上かつ６．０×１０１６ｃｍ−３以下、第２の半導体層１１の厚さＴｅをおよそ５．５μｍ以上かつ９μｍ以下とすることが好ましいといえる。
また、耐圧が１２００Ｖより小さくてもよい場合は、第２の半導体層１１の厚さＴｅをより小さくすることができ、例えば、耐圧が６００Ｖの素子を形成するためには、ドナー濃度Ｎｄがおよそ３．０×１０１６ｃｍ−３以上かつ６．０×１０１６ｃｍ−３以下、第２の半導体層１１の厚さＴｅがおよそ４．５μｍ以上かつ９μｍ以下であればよい。
以上のシミュレーション結果に基づいて導き出された、耐圧１２００ＶのトレンチＭＯＳ型ショットキーダイオード１の構造パラメータの例を次の表２に示す。
Figure 0006845397
第２の半導体層１１と第１の半導体層１０のオン抵抗は、それぞれ１．６ｍΩｃｍ２、０．０５ｍΩｃｍ２とした。なお、第２の半導体層１１の抵抗率から計算すると、トレンチ構造を含まない場合の第２の半導体層１１のオン抵抗は１．３ｍΩｃｍ２であり、１．６ｍΩｃｍ２はトレンチ構造によりおよそ１．２倍の損失が生じるものとして導かれた値である。
図１４は、アノード電極１３と第２の半導体層１１との界面のバリアハイトと逆方向リーク電流との関係を示す。図１４のバリアハイトと逆方向リーク電流との関係は、熱電子放出に鏡像効果を考慮し、アノード電極直下の電界強度を０．４ＭＶ／ｃｍと仮定した理論計算により求められたものである。
図１４によれば、許容されるリーク電流の上限を１μＡ（１×１０−６Ａ）とすると、許容されるバリアハイトの最小値は０．７ｅＶとなる。
図１５は、上記のオン抵抗とバリアハイトを用いて計算した、耐圧１２００ＶのトレンチＭＯＳ型ショットキーダイオード１の順方向特性を示す。図１５によれば、例えば、２００Ａ／ｃｍ２で駆動する場合の順方向電圧は０．７〜０．８Ｖとなる。
同様に、上記のシミュレーション結果に基づいて導き出された、耐圧６００ＶのトレンチＭＯＳ型ショットキーダイオード１の構造パラメータの例を次の表３に示す。
Figure 0006845397
第２の半導体層１１と第１の半導体層１０のオン抵抗は、それぞれ１．０ｍΩｃｍ２、０．０５ｍΩｃｍ２とした。なお、第２の半導体層１１の抵抗率から計算すると、トレンチ構造を含まない場合の第２の半導体層１１のオン抵抗は０．８６ｍΩｃｍ２であり、１．０ｍΩｃｍ２はトレンチ構造によりおよそ１．２倍の損失が生じるものとして導かれた値である。
図１６は、アノード電極１３と第２の半導体層１１との界面のバリアハイトと逆方向リーク電流との関係を示す。図１６のバリアハイトと逆方向リーク電流との関係は、熱電子放出に鏡像効果を考慮し、アノード電極直下の電界強度を０．２ＭＶ／ｃｍと仮定した理論計算により求められたものである。
図１６によれば、許容されるリーク電流の上限を１μＡ（１×１０−６Ａ）とすると、許容されるバリアハイトの最小値は０．７ｅＶとなる。
図１７は、上記のオン抵抗とバリアハイトを用いて計算した、耐圧６００ＶのトレンチＭＯＳ型ショットキーダイオード１の順方向特性を示す。図１７によれば、例えば、２００Ａ／ｃｍ２で駆動する場合の順方向電圧は０．６〜０．７Ｖとなる。
なお、本実施例では、耐圧が１２００Ｖと６００Ｖの場合についての計算結果のみを示したが、その他の耐圧を有する素子についても、本実施例の計算結果をもとに、容易に設計することができる。例えば、耐圧が３００Ｖの素子の場合、耐圧１２００Ｖで算出された各箇所の電界強度の値を１／４にすればよく、それに応じて構造パラメータを変更すればよい。
例えば、耐圧が３００Ｖ以上かつ６００Ｖ以下の素子を形成する場合、ドナー濃度Ｎｄをおよそ３．０×１０１６ｃｍ−３以上かつ３．０×１０１７ｃｍ−３以下、厚さＴｅをおよそ２．０μｍ以上かつ４．５μｍ以下とすることが好ましい。また、耐圧が１２００Ｖ以上かつ１７００Ｖ以下の素子を形成する場合、ドナー濃度Ｎｄをおよそ１．０×１０１６ｃｍ−３以上かつ３．０×１０１６ｃｍ−３以下、厚さＴｅをおよそ５．５μｍ以上かつ９μｍ以下とすることが好ましい。耐圧が１７００Ｖ以上かつ１０ｋＶ以下の素子を形成する場合、ドナー濃度Ｎｄをおよそ１．０×１０１５ｃｍ−３以上かつ１．０×１０１６ｃｍ−３以下、厚さＴｅをおよそ９μｍ以上かつ５０μｍ以下とすることが好ましい。
以上の計算結果をまとめると、第２の半導体層１１のドナー濃度Ｎｄをおよそ１．０×１０１５ｃｍ−３以上かつ３．０×１０１７ｃｍ−３以下、第２の半導体層１１の厚さＴｅをおよそ２．０μｍ以上かつ５０μｍ以下の範囲で調整することにより、耐圧が３００Ｖ以上かつ１０ｋＶ以下の範囲にある素子を形成することができる。
シミュレーションにより、第２の実施の形態に係るトレンチＭＯＳ型ショットキーダイオード２の絶縁体２２による効果を検証した。
図１８（ａ）、（ｂ）、（ｃ）は、絶縁膜１５の最下部の直下における絶縁体２２の厚さＴｂと点Ｐ１、Ｐ２、Ｐ３、Ｐ４における電界強度Ｅとの関係を示す。ここで、点Ｐ４は、絶縁体２２中の電界強度Ｅが最も大きい点である。なお、絶縁体２２が設けられている場合、第２の半導体層１１中の電界強度Ｅが最も大きい点Ｐ１は、絶縁体２２の側面近傍に位置する。
図１８（ａ）、（ｂ）、（ｃ）は、絶縁体２２の厚さＴｂが増加するほど、第２の半導体層１１中の最大電界強度、絶縁膜１５中の最大電界強度、及び絶縁体２２中の最大電界強度、が低減することを示している。また、絶縁体２２の厚さＴｂが増加しても、第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度はほとんど変化しない。
一方、絶縁膜１５の厚さＴｉを増加させた場合、図８（ｂ）に示されるように、第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度が増加している。そこで、絶縁膜１５の厚さＴｉを増加させる代わりに絶縁体２２を設けることにより、第２の半導体層１１中のアノード電極１３直下の領域中の最大電界強度を増加させずに、第２の半導体層１１中の最大電界強度を低減することができる。
図１８（ａ）によれば、絶縁体２２の厚さＴｂをおよそ２００ｎｍ以上とすることにより、第２の半導体層１１中の最大電界強度を特に低く抑えることができる。
以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１、２、３…トレンチＭＯＳ型ショットキーダイオード、 １０…第１の半導体層、 １１…第２の半導体層、 １２、２１…トレンチ、 １３…アノード電極、 １４…カソード電極、 １５…絶縁膜、 １６…トレンチＭＯＳゲート、 ２２…絶縁体

Claims (7)

  1. Ｇａ２Ｏ３系単結晶からなる第１の半導体層と、
    前記第１の半導体層に積層される層であって、その前記第１の半導体層と反対側の面に開口するトレンチを有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層と、
    前記第２の半導体層の前記第１の半導体層と反対側の面上に形成されたアノード電極と、
    前記第１の半導体層の前記第２の半導体層と反対側の面上に形成されたカソード電極と、
    前記第２の半導体層の前記トレンチの内面を覆う絶縁膜と、
    前記第２の半導体層の前記トレンチ内に前記絶縁膜に覆われるように埋め込まれ、前記アノード電極に接触するトレンチＭＯＳゲートと、
    を有し、
    前記第２の半導体層のドナー濃度が１．０×１０ １６ ｃｍ −３ 以上かつ６．０×１０ １６ ｃｍ −３ 以下であり、
    前記第２の半導体層の厚さが４．５μｍ以上かつ９μｍ以下であり、
    前記アノード電極と前記第２の半導体層との界面のバリアハイトが０．７ｅＶ以上である、
    トレンチＭＯＳ型ショットキーダイオード。
  2. 前記第２の半導体層のドナー濃度が３．０×１０１６ｃｍ−３以上かつ６．０×１０１６ｃｍ−３以下である、
    請求項１に記載のトレンチＭＯＳ型ショットキーダイオード。
  3. 前記第２の半導体層の厚さが５．５μｍ以上である、
    請求項２に記載のトレンチＭＯＳ型ショットキーダイオード。
  4. 前記絶縁膜の下面が、前記絶縁膜よりも誘電率が低い絶縁体に覆われた、
    請求項１〜３のいずれか１項に記載のトレンチＭＯＳ型ショットキーダイオード。
  5. 前記絶縁膜の最下部の直下における前記絶縁体の厚さが２００ｎｍ以上である、
    請求項４に記載のトレンチＭＯＳ型ショットキーダイオード。
  6. 前記絶縁体が前記第１の半導体層に接触する、
    請求項４又は５に記載のトレンチＭＯＳ型ショットキーダイオード。
  7. Ｇａ２Ｏ３系単結晶からなる第１の半導体層と、
    前記第１の半導体層に積層される層であって、その前記第１の半導体層と反対側の面に開口するトレンチを有する、Ｇａ２Ｏ３系単結晶からなる第２の半導体層と、
    前記第２の半導体層の前記第１の半導体層と反対側の面上に形成されたアノード電極と、
    前記第１の半導体層の前記第２の半導体層と反対側の面上に形成されたカソード電極と、
    前記第２の半導体層の前記トレンチの内面を覆う絶縁膜と、
    前記第２の半導体層の前記トレンチ内に前記絶縁膜に覆われるように埋め込まれ、前記アノード電極に接触するトレンチＭＯＳゲートと、
    を有し、
    前記絶縁膜の下面が、前記絶縁膜よりも誘電率が低い絶縁体に覆われた、
    トレンチＭＯＳ型ショットキーダイオード。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180097073A1 (en) * 2016-10-03 2018-04-05 Flosfia Inc. Semiconductor device and semiconductor system including semiconductor device
JP6991503B2 (ja) 2017-07-06 2022-01-12 株式会社タムラ製作所 ショットキーバリアダイオード
JP7179276B2 (ja) 2017-09-29 2022-11-29 株式会社タムラ製作所 電界効果トランジスタ
JP7012306B2 (ja) 2018-03-01 2022-01-28 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード及びその製造方法
JP7165322B2 (ja) 2018-03-30 2022-11-04 Tdk株式会社 ショットキーバリアダイオード
JP6626929B1 (ja) * 2018-06-29 2019-12-25 京セラ株式会社 半導体デバイス及び電気装置
CN112544004B (zh) * 2018-08-22 2024-08-16 三菱电机株式会社 氧化物半导体装置及其制造方法
JP6966739B2 (ja) * 2018-10-23 2021-11-17 Tdk株式会社 ショットキーバリアダイオード
JP6966740B2 (ja) * 2018-10-23 2021-11-17 Tdk株式会社 ショットキーバリアダイオード
US11894468B2 (en) * 2018-11-06 2024-02-06 Cornell University High voltage gallium oxide (Ga2O3) trench MOS barrier schottky and methods of fabricating same
CN109920857B (zh) * 2019-03-19 2021-11-30 珠海镓未来科技有限公司 一种肖特基二极管及其制备方法
JP7375419B2 (ja) 2019-09-26 2023-11-08 Tdk株式会社 磁気センサ
US11476340B2 (en) * 2019-10-25 2022-10-18 Ohio State Innovation Foundation Dielectric heterojunction device
JP7415537B2 (ja) 2019-12-18 2024-01-17 Tdk株式会社 ショットキーバリアダイオード
JP7371484B2 (ja) 2019-12-18 2023-10-31 Tdk株式会社 ショットキーバリアダイオード
JP7382559B2 (ja) * 2019-12-25 2023-11-17 株式会社ノベルクリスタルテクノロジー トレンチ型ｍｅｓｆｅｔ
US11469333B1 (en) * 2020-02-19 2022-10-11 Semiq Incorporated Counter-doped silicon carbide Schottky barrier diode
JP7456220B2 (ja) 2020-03-19 2024-03-27 Tdk株式会社 ショットキーバリアダイオード
US11848389B2 (en) 2020-03-19 2023-12-19 Ohio State Innovation Foundation Low turn on and high breakdown voltage lateral diode
JP7522399B2 (ja) * 2020-10-07 2024-07-25 株式会社タムラ製作所 ショットキーダイオード
JP7678495B2 (ja) * 2020-10-26 2025-05-16 株式会社ノベルクリスタルテクノロジー 酸化ガリウムダイオード
JP7669159B2 (ja) 2021-02-25 2025-04-28 Tdk株式会社 ショットキーバリアダイオード
JP7684816B2 (ja) 2021-02-25 2025-05-28 Tdk株式会社 ショットキーバリアダイオード
TW202315140A (zh) * 2021-06-07 2023-04-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置
TW202306179A (zh) * 2021-06-07 2023-02-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置
US12396232B2 (en) * 2021-08-27 2025-08-19 Intel Corporation III-N diodes with n-doped wells and capping layers
JP7770170B2 (ja) * 2021-11-29 2025-11-14 Tdk株式会社 ジャンクションバリアショットキーダイオード
JP2023079551A (ja) 2021-11-29 2023-06-08 Tdk株式会社 ショットキーバリアダイオード

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323402B2 (en) * 2002-07-11 2008-01-29 International Rectifier Corporation Trench Schottky barrier diode with differential oxide thickness
JP2008034572A (ja) * 2006-07-28 2008-02-14 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JP2009177028A (ja) * 2008-01-25 2009-08-06 Toshiba Corp 半導体装置
US20090309181A1 (en) * 2008-06-12 2009-12-17 Force Mos Technology Co. Ltd. Trench schottky with multiple epi structure
US7936009B2 (en) * 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
JP5531620B2 (ja) * 2010-01-05 2014-06-25 富士電機株式会社 半導体装置
CN110047922A (zh) 2011-09-08 2019-07-23 株式会社田村制作所 Ga2O3系MISFET和Ga2O3系MESFET
CN103765593B (zh) * 2011-09-08 2017-06-09 株式会社田村制作所 Ga2O3系半导体元件
JP2013102081A (ja) 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
CN103137710B (zh) * 2011-11-21 2016-08-03 朱江 一种具有多种绝缘层隔离的沟槽肖特基半导体装置及其制备方法
JP5922014B2 (ja) * 2012-12-27 2016-05-24 新電元工業株式会社 トレンチショットキバリアダイオード及びその製造方法
EP2945192A1 (en) * 2014-05-14 2015-11-18 Nxp B.V. Semiconductive device and associated method of manufacture
EP3783666B1 (en) * 2014-07-22 2024-10-16 Flosfia Inc. Crystalline semiconductor film, sheet like object, and semiconductor device
JP2016031953A (ja) 2014-07-25 2016-03-07 株式会社タムラ製作所 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体

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