JP6770593B2 - データ伝送方法及び送信器 - Google Patents

Description

本発明は次世代移動通信に関する。

第４世代移動通信のためのＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）／ＬＴＥ−Ａｄｖａｎｃｅｄ（ＬＴＥ−Ａ）の成功により、今後の移動通信、即ち第５世代移動通信に対する関心が高まっており、研究も活発に行われている。

次世代移動通信、即ち第５世代移動通信では、最低速度１Ｇｂｐｓのデータサービスが実現できると予想されている。

第５世代移動通信においては、チャネル符号化方法として、ターボ符号（Ｔｕｒｂｏ ｃｏｄｅ）とポーラ符号（Ｐｏｌａｒ ｃｏｄｅ）、低密度パリティチェック符号（ＬＤＰＣ ｃｏｄｅ）などが考えられている。このうち、ポーラ符号は、連続除去（ｓｕｃｃｅｓｓｉｖｅ ｃａｎｃｅｌａｔｉｏｎ；ＳＣ）デコードとリストデコード（ｌｉｓｔ ｄｅｃｏｄｉｎｇ）を結合して使用される。リストデコードにおいて、従来には最終デコードが終了する前にエラー訂正（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）によって間違ったデコード経路を除去する方法がなかった。従って、間違ったデコード経路が最後まで残っており、これによりエラー確率が増加したりリストの利得が減少したりする問題があった。

従って、本発明では上記の問題を解決することを目的とする。

このような目的を達成するために、本発明では、送信器においてデータ伝送方法を提供する。この方法は、伝送ブロック（ＴＢ）がｎ個のデータブロックに分かれる場合、ｎ個のブロックの後に各々付加情報を付加する段階と、最後の追加情報の後にＣＲＣ（ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ）を付加する段階を含む。ここで、ＣＲＣは、ｎ個のデータブロックと各々のデータブロックに付加されたｎ個の追加情報に基づいて生成される。

追加情報はシングルパリティビット（ｓｉｎｇｌｅ ｐａｒｉｔｙ ｂｉｔ）又はＣＲＣである。

ｎ−ｉ番目の追加情報はｎ−ｉ番目のデータブロックに対して生成される。

ｎ−ｉ番目の追加情報は１番目のデータブロックからｎ−ｉ番目のデータブロックまでに対して生成される。

ｎ−ｉ番目の追加情報は１番目のデータブロックからｎ−ｉ番目のデータブロック、そして１番目の追加情報とｎ−ｉ−１番目の追加情報までに対して生成される。ここで、１番目の追加情報は１番目のデータブロックに対して生成されたものである。

ｎ個のデータブロックのうち、少なくとも一部は互いにサイズが異なる。

ｎ個のデータブロックはデコードの順番が早いほどサイズが小さい。

ｎ個の追加情報の各々はリストデコード過程におけるエラーの訂正のために使用される。ここで、エラー訂正は間違ったデコード経路を追跡して除去することを含む。この時、もし全てのデコード経路がエラーであると判別されてこれ以上進行可能なデコード経路がない場合は、デコードが早期に終了する。

データブロックの最大サイズがＫと決まっている場合、ＴＢのサイズがＮであると、データブロックの数ｎはＮ／Ｋにより決定される。ｎ個のデータブロックとｎ個の追加情報は単一のエンコーダーによって符号化される。

Ｋ値はデータブロックごとに異なる。

ＣＲＣはＵＥ（Ｕｓｅｒ Ｅｑｕｉｐｍｅｎｔ）の識別子でスクランブル（ｓｃｒａｍｂｌｉｎｇ）される。

追加情報がＣＲＣである場合、複数のＣＲＣがいずれも１つのＵＥの識別子でスクランブルされる。

このような目的を達成するために、この明細書では、データ伝送を行う送信器を提供する。送信器は、送受信部と、送受信部を制御するプロセッサとを含む。プロセッサは、伝送ブロック（ＴＢ）がｎ個のデータブロックに分かれる場合、ｎ個のブロックの後に各々追加情報を付加する過程と、最後の追加情報の後にＣＲＣ（ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ）を付加する過程を行う。ここで、ＣＲＣは、ｎ個のデータブロックと各々のデータブロックに付加されたｎ個の追加情報に基づいて生成される。

この明細書の開示によれば、従来技術の問題点を解決できる。

具体的には、この明細書によれば、デコードの進行中にデコードが正確に行われているか否かをデコードが完全に終了する前に判別できるという長所がある。より具体的には、この明細書によれば、デコードが完全に終了する前にデコードに間違いがあると判断された場合、デコードを早期に終了（ｅａｒｌｙ ｔｅｒｍｉｎａｔｉｏｎ）することができるので、受信器のブラインドデコードによる演算量を減らし、複雑度と遅延を減少できるという長所がある。

無線通信システムを示す図である。 ３ＧＰＰ ＬＴＥにおいてＦＤＤによる無線フレームの構造を示す図である。 ＮＲにおけるサブフレームの構造を例示する図である。 （ａ）はポーラ符号の基本概念を示し、（ｂ）はＳＣデコーダーの構造を示す図である。 リストデコード方式の概念を例示する図である。 １つのＴＢが２つのデータブロックに分かれる場合、多重ＣＲＣの生成例を示す図である。 多重ＣＲＣの数が決まっている状況において、ＣＲＣのサイズが最大値を超えない限りでデータとＣＲＣの比率を一定に維持する方法を示す図である。 多重ＣＲＣの数が流動的に変化する例を示す図である。 １つのＴＢが２つのデータブロックに分かれる場合、多重シングルパリティビットの生成例を示す図である。 ２つのシングルパリティビットを使用する状況において、ＴＢＳによってシングルパリティビットを使用する方法を例示する図である。 シングルパリティビットの数が流動的に変化する例を示す図である。 シングルパリティビットと多重ＣＲＣを混用して使用する例を示す図である。 リストデコード過程を示す例示図である。 図１３に例示した過程を示す流れ図である。 多重ＣＲＣの活用例を示す図である。 多重ＣＲＣにおいて、エンコード及びデコードの順を例示する図である。 データビットとＣＲＣ（及び／又はシングルパリティビット）ビットの配置を例示する図である。 ＣＲＣ又はシングルパリティビットの位置によって区分可能な連続したデータブロックのサイズが異なる例を示す図である。 この明細書の開示が実現される無線通信システムを示すブロック図である。

本明細書で使用される技術用語は、単に特定の実施形態を説明するために使用されるものであり、本発明を限定するものではない。また、本明細書で使用される技術用語は、本明細書で特に断らない限り、本発明の属する技術の分野における通常の知識を有する者に一般的に理解される意味に解釈されるべきであり、過度に包括的な意味に解釈されたり、過度に縮小された意味に解釈されるべきではない。さらに、本明細書で使用される技術用語が本発明の思想を正確に表現していない誤った技術用語である場合は、当業者が正しく理解できる技術用語で代替して理解すべきである。さらに、本発明で使用される一般的な用語は、辞書に定義されている通り、又は前後の文脈で解釈されるべきであり、過度に縮小された意味に解釈されるべきではない。

そして、本明細書で使用される単数の表現は、文脈上明らかに他の意味を表すものでない限り、複数の表現を含む。本出願において、“含む”や“構成される”などの用語は、明細書に記載された様々な構成要素又は様々な段階の全てを必ず含むと解釈されるべきではなく、その一部の構成要素又は段階を含まないこともあり、さらなる構成要素又は段階を含むこともあると解釈されるべきである。

また、本明細書で使用される“第１”、“第２”などのように序数を含む用語は様々な構成要素を説明するために使用されるが、前記構成要素は前記用語により限定されるものではない。前記用語は１つの構成要素を他の構成要素と区別する目的でのみ使用される。例えば、本発明の権利範囲から外れない限り、第１構成要素は第２構成要素と命名してもよく、同様に、第２構成要素は第１構成要素と命名してもよい。

ある構成要素が他の構成要素に“連結”又は“接続”されていると言及された場合は、他の構成要素に直接的に連結又は接続されていることもあり、中間にさらに他の構成要素が存在することもある。それに対して、ある構成要素が他の構成要素に“直接連結”又は“直接接続”されていると言及された場合は、中間にさらに他の構成要素が存在しないと理解すべきである。

以下、添付図面を参照して本発明の好ましい実施形態を詳細に説明するが、図面番号に関係なく同一又は類似の構成要素には同一の参照番号を付し、これに関する重複説明は省略する。なお、本発明を説明するにあたって、関連公知技術に関する具体的な説明が本発明の要旨を不明にする場合は、その詳細な説明を省略する。また、添付図面は本発明の思想を容易に理解させるためのものにすぎず、添付図面により本発明の思想が制限されるように解釈されてはならない。本発明の思想は、添付図面の他に、全ての変更、均等物乃至代替物を含むものと解釈されるべきである。

以下の説明において“基地局”は、一般的に無線機器と通信を行う固定された場所（ｆｉｘｅｄ ｓｔａｔｉｏｎ）を言い、ｅＮｏｄｅＢ（ｅｖｏｌｖｅｄ−ＮｏｄｅＢ）、ｅＮＢ（ｅｖｏｌｖｅｄ−ＮｏｄｅＢ）、ＢＴＳ（Ｂａｓｅ Ｔｒａｎｓｃｅｉｖｅｒ Ｓｙｓｔｅｍ）、アクセスポイント（Ａｃｃｅｓｓ Ｐｏｉｎｔ）などの他の用語で呼ばれることもできる。

また以下の説明において“ＵＥ（Ｕｓｅｒ Ｅｑｕｉｐｍｅｎｔ）”は、固定されているか或いは移動性を有し、機器（Ｄｅｖｉｃｅ）、無線機器（Ｗｉｒｅｌｅｓｓ Ｄｅｖｉｃｅ）、端末（Ｔｅｒｍｉｎａｌ）、ＭＳ（ｍｏｂｉｌｅ ｓｔａｔｉｏｎ）、ＵＴ（ｕｓｅｒ ｔｅｒｍｉｎａｌ）、ＳＳ（ｓｕｂｓｃｒｉｂｅｒ ｓｔａｔｉｏｎ）及びＭＴ（ｍｏｂｉｌｅ ｔｅｒｍｉｎａｌ）などの他の用語で呼ばれることもできる。

図１は無線通信システムを示す図である。

図１に示したように、無線通信システムは少なくとも１つの基地局（ｂａｓｅ ｓｔａｔｉｏｎ：ＢＳ）２０を含む。各々の基地局２０は所定の地理的領域（一般的にセルという）２０ａ，２０ｂ，２０ｃに対して通信サービスを提供する。さらにセルは多数の領域（セクタという）に分かれる。

通常的にＵＥは１つのセルに属するが、ＵＥが属したセルをサービングセル（ｓｅｒｖｉｎｇ ｃｅｌｌ）という。サービングセルに対して通信サービスを提供する基地局をサービング基地局（ｓｅｒｖｉｎｇ ＢＳ）という。無線通信システムはセルラーシステム（ｃｅｌｌｕｌａｒ ｓｙｓｔｅｍ）であるので、サービスセルに隣接する他のセルが存在する。サービングセルに隣接する他のセルを隣接セル（ｎｅｉｇｈｂｏｒ ｃｅｌｌ）という。隣接セルに対して通信サービスを提供する基地局を隣接基地局（ｎｅｉｇｈｂｏｒ ＢＳ）という。サービングセル及び隣接セルはＵＥを基準として相対的に決定される。

以下、下りリンクは基地局２０からＵＥ１０への通信を意味し、上りリンクはＵＥ１０から基地局２０への通信を意味する。下りリンクにおいて、送信器は基地局２０の一部であり、受信器はＵＥ１０の一部である。上りリンクにおいては、送信器はＵＥ１０の一部であり、受信器は基地局２０の一部である。

以下、ＬＴＥシステムについてより詳しく説明する。

図２は３ＧＰＰ ＬＴＥにおいてＦＤＤによる無線フレーム（ｒａｄｉｏ ｆｒａｍｅ）の構造を示す図である。

図２を参照すると、無線フレームは１０個のサブフレーム（ｓｕｂｆｒａｍｅ）を含み、１つのサブフレームは２個のスロット（ｓｌｏｔ）を含む。無線フレーム内のスロットは０から１９までのスロット番号が付けられる。１つのサブフレームの送信にかかる時間を送信時間区間（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｔｉｍｅ Ｉｎｔｅｒｖａｌ：ＴＴＩ）という。ＴＴＩはデータ送信のためのスケジューリング単位である。例えば、１つの無線フレームの長さは１０ｍｓであり、１つのサブフレームの長さは１ｍｓであり、１つのスロットの長さは０．５ｍｓである。

無線フレームの構造は例示に過ぎず、無線フレームに含まれるサブフレームの数又はサブフレームに含まれるスロットの数は多様に変更されることができる。

一方、１つのスロットは複数のＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）シンボルを含む。１つのスロットに含まれるＯＦＤＭシンボルの数は循環前置（Ｃｙｃｌｉｃ Ｐｒｅｆｉｘ：ＣＰ）によって変わることができる。

１つのスロットは、周波数領域（ｆｒｅｑｕｅｎｃｙ ｄｏｍａｉｎ）においてＮ_ＲＢ個のリソースブロック（ＲＢ）を含む。例えば、ＬＴＥシステムにおいて、リソースブロック（ＲＢ）の数、即ち、 Ｎ_ＲＢは６ないし１１０のうちいずれか１つである。

リソースブロック（ｒｅｓｏｕｒｃｅ ｂｌｏｃｋ、ＲＢ）はリソース割当単位であり、１つのスロットで複数の副搬送波を含む。例えば、１つのスロットが時間領域で７つのＯＦＤＭシンボルを含み、リソースブロックは周波数領域で１２つの副搬送波を含む場合、１つのリソースブロックは７×１２個のリソース要素（ｒｅｓｏｕｒｃｅ ｅｌｅｍｅｎｔ、ＲＥ）を含むことができる。

＜次世代移動通信ネットワーク＞

４Ｇ ＬＴＥ／ＩＭＴ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ）の標準に基づく移動通信の常用化の成功により、次世代移動通信（第５世代移動通信）に対する研究が進行されている。第５世代移動通信システムは、現在の４Ｇ ＬＴＥより高い容量を目標としており、モバイル広帯域ユーザの密度を高めて、Ｄ２Ｄ（Ｄｅｖｉｃｅ ｔｏ Ｄｅｖｉｃｅ）、高い安定性及びＭＴＣ（Ｍａｃｈｉｎｅ ｔｙｐｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）を支援することができる。また、５Ｇの研究開発は事物インターネットをより十分に実現するために、４Ｇ移動通信システムより短い待機時間と低いバッテリー消耗を目標とする。かかる５Ｇ移動通信のために、新しい無線接続技術（ｎｅｗ ｒａｄｉｏ ａｃｃｅｓｓ ｔｅｃｈｎｏｌｏｇｙ： Ｎｅｗ ＲＡＴ又はＮＲ）が提示されている。

かかるＮＲにおいて、基地局からの受信は下りリンクのサブフレームを用い、基地局への送信は上りリンクのサブフレームを用いることが考えられる。この方式は、対をなしたスペクトラム及び対をなさないスペクトラムに適用できる。一対のスペクトラムは、下りリンク及び上りリンクの動作のために２つの搬送波スペクトラムを含むことを意味する。例えば、一対のスペクトラムにおいて、１つの搬送波は互いに対をなす下りリンクの帯域及び上りリンクの帯域を含む。

図３はＮＲにおけるサブフレームの構造を例示する図である。

図３に示したＴＴＩ（ｔｒａｎｓｍｉｓｓｉｏｎ ｔｉｍｅ ｉｎｔｅｒｖａｌ）は、ＮＲ（又はｎｅｗ ＲＡＴ）のためのサブフレーム又はスロットとも呼ばれる。図３のサブフレーム（又はスロット）は、データ伝送の遅延を最小化するために、ＮＲ（又はｎｅｗ ＲＡＴ）のＴＤＤシステムで使用できる。図３に示したように、サブフレーム（又はスロット）は現在のサブフレームと同様に、１４つのシンボルを含む。サブフレーム（又はスロット）の前側のシンボルはＤＬ制御チャネルのために使用され、サブフレーム（又はスロット）の後側のシンボルはＵＬ制御チャネルのために使用される。その他のシンボルはＤＬデータ伝送又はＵＬデータ伝送のために使用できる。かかるサブフレーム（又はスロット）の構造によれば、下りリンクの伝送と上りリンクの伝送が１つのサブフレーム（又はスロット）において順に行われることができる。従って、サブフレーム（又はスロット）内で下りリンクデータを受信でき、同じサブフレーム（又はスロット）内で上りリンク確認応答（ＡＣＫ／ＮＡＣＫ）を伝送できる。かかるサブフレーム（又はスロット）の構造を自己完結（ｓｅｌｆ-ｃｏｎｔａｉｎｅｄ）されたサブフレーム（又はスロット）という。かかるサブフレーム（又はスロット）の構造によれば、受信ミスしたデータの再伝送にかかる時間を短縮させて、最終データ伝送の待機時間を最小化できるという長所がある。このような自己完結されたサブフレーム（又はスロット）の構造において、送信モードから受信モードへ又は受信モードから送信モードへの転移過程には時間差（ｔｉｍｅ ｇａｐ）が必要である。このために、サブフレーム構造においてＤＬからＵＬへの転換時、一部ＯＦＤＭシンボルは保護区間（Ｇｕａｒｄ Ｐｅｒｉｏｄ：ＧＰ）として設定される。

５Ｇシステムの要求事項には大きく、遅延時間（Ｌａｔｅｎｃｙ）、最大伝送速度（Ｐｅａｋ Ｄａｔａ Ｒａｔｅ）、エラー訂正能力（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）などがある。移動通信サービスだけではなく、超高解像度メディアストリーミング、事物インターネット、クラウドコンピューティング、自律走行車両などに使用される５Ｇは、様々な分野においてＬＴＥシステムの要求事項よりずっと高い性能を目標としている。

５ＧはＬＴＥの遅延時間の１／１０である１ｍｓを目標としている。このように短い遅延時間は、自律走行車両などの人の生命に直結する領域において重要な指標である。また５Ｇは高い伝送率を目標としている。ＬＴＥに比べて、最大伝送率は２０倍、体感伝送率は１０〜１００倍であって、高画質メディアストリーミングサービスのような大容量の超高速通信を十分に提供できると期待されている。エラー訂正能力は、データの再伝送率を減少させて最終的に遅延時間とデータ伝送率を向上させる。

５Ｇチャネルの符号化方法としては、ターボ符号（Ｔｕｒｂｏ ｃｏｄｅ）とポーラ符号（Ｐｏｌａｒ ｃｏｄｅ）、低密度パリティチェック符号（ＬＤＰＣ ｃｏｄｅ）などが考えられる。

まずターボ符号は、畳み込み（Ｃｏｎｖｏｌｕｔｉｏｎ）符号を並列連接する方式であって、２つ以上の構成符号化器に同じシーケンスの互いに異なる配列を適用することである。ターボ符号ではデコード方法としてソフト出力繰り返しデコード方法を用いる。ターボ符号デコードの基本概念が、デコード期間内に各々のビットに対する情報を交換し、これらを次回のデコードに用いることにより性能を向上させることであるので、ターボ符号のデコード過程ではソフト出力を得る必要がある。かかる確率的繰り返しデコード方式では優れた性能及び速度が得られる。

次に、低密度パリティチェック符号（ＬＤＰＣ ｃｏｄｅ）は、符号の長さを大きくすることによりビット当たりのエラー訂正能力が向上する反面、ビット当たりの計算複雑度は維持されるＬＤＰＣ繰り返しデコード方法の特性に起因する。また並列的にデコード演算を行えるように符号を設計できるので、長い符号のデコードを高速で処理できるという長所がある。

最後に、ポーラ符号（Ｐｏｌａｒ ｃｏｄｅ）は、低い符号化及び低いデコード複雑度を有し、一般的なバイナリ入力離散無記憶対称チャネルにおいてチャネル容量に達成することが理論的に証明された最初のエラー訂正符号である。反復的なデコードプロセスを使用するＬＤＰＣ符号、ターボ符号とは対照的に、ポーラ符号は連続除去（ｓｕｃｃｅｓｓｉｖｅ ｃａｎｃｅｌａｔｉｏｎ；ＳＣ）デコードとリストデコード（ｌｉｓｔ ｄｅｃｏｄｉｎｇ）を結合して使用する。また並列処理により性能を向上させるＬＤＰＣ符号とは異なって、パイプライニングを通じて性能を向上させる。

図４（ａ）はポーラ符号の基本概念を示し、図４（ｂ）はＳＣデコーダーの構造を示す図である。

図４の（ａ）を参照すると、互いに異なる入力ｕ１、ｕ２は互いに異なるチャネルを通過し、これにより互いに異なるｘ１、ｘ２を出力する。この時、もし入力ｕ２は相対的に良いチャネルを、ｕ１は相対的に悪いチャネルを通過したと仮定する。チャネルはエンコーダーの影響を意味する。かかる図４の（ａ）の構造が繰り返されると、良いチャネルを通過するｕ２は段々よくなり、悪いチャネルを通過するｕ１は段々悪くなる形態になって、図４の（ｂ）のように構造化される。これを両極化（ｐｏｌａｒｉｚａｔｉｏｎ）という。

図４の（ｂ）に示した構造は、２ｘ２カーネルマトリックス（ｋｅｒｎｅｌ ｍａｔｒｉｘ）をｋｒｏｎｏｃｋｅｒ ｐｒｏｄｕｃｔする方式で生成される。従って、常に２の指数乗の形態でエンコーダーが形成される。

図４の（ｂ）では、入力ｕ７が通過するチャネルが入力ｕ０が通過するチャネルに比べて良いと仮定される。即ち、一般的に大きいインデックスであるほど良いチャネルであると仮定する。

ポーラ符号はこのような両極化効果を用いて良いチャネル側にデータをマッピングし、悪いチャネル側には固定ビット（ｆｒｏｚｅｎ ｂｉｔ）（即ち、０のように既に分かっているビット情報）をマッピングする方式を意味する。

この時、符号化率（ｃｏｄｅ ｒａｔｅ）は（データビットの数）／（データビットの数＋固定ビット（ｆｒｏｚｅｎ ｂｉｔ）の数）で決定される。

図５はリストデコード方式の概念を例示する図である。

図５に示したように、リストデコード方式はｔｒｅｌｌｉｓ基盤、又は連続除去（ＳＣ）デコードのように順にデコードを行う過程において、１より大きいＬ以上の可能な場合をデコード候補として維持し、全てのビットのデコードが完了した時点にＬＬＲ（Ｌｏｇ Ｌｉｋｅｌｉｈｏｏｄ Ｒａｔｉｏ）のような測定の判別を通じて最高のデコード経路を選択する方法を意味する。ここで、デコード経路とは、デコードを順に行う過程において各々のビットに対する選択が貯蔵された経路を意味する。

既存のリストデコードでは、全てのビットに対するデコードが最終的に終了した後に単一のＣＲＣ（ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ）をエラー訂正（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）の用途に使用して全経路に対してエラー有無を判別した。ここで、リストデコードにおいてエラー訂正とは、多数のリストのうち、間違ったデコード経路を除外することを意味する。

言い換えれば、既存のリストデコードでは、最終デコードが終了する前にはエラー訂正を通じて間違ったデコード経路を除外する方法がなかった。従って、間違ったデコード経路が最後まで残り、これによりエラー確率が増加するか或いはリスト利得が減少する短所があった。即ち、既存のリストデコードでは、誤認識率（ｆａｌｓｅ ａｌａｒｍ ｒａｔｅ；ＦＡＲ）が増加する短所があった。ここで、ＦＡＲは正しい信号ではないにもかかわらず信号と判別されてデコードが行われ、これによりＣＲＣ検査に通過する確率を言う。

＜この明細書における開示＞

この明細書の開示では、上記問題（リストデコードにおいて最終デコードが終了するまでにはＣＲＣを用いたエラー訂正により間違ったデコード経路を除外することが不可能であるという問題）を解決するために、多重ＣＲＣ構造を提案する。具体的には、この明細書の開示によれば、多重ＣＲＣのうち少なくとも１つのＣＲＣを、デコード完了前のエラー訂正の用途に使用することにより、デコードの性能を向上させる方法を提示する。これによれば、リストデコードを使用しつつ、エラーの有無を早期に判別（ｅａｒｌｙ ｄｅｔｅｒｍｉｎａｔｉｏｎ）できるという長所がある。また、ブロックのエラー率（ｂｌｏｃｋ ｅｒｒｏｒ ｒａｔｅ；ＢＬＥＲ）が改善するので、効果的である。

一方、この明細書の他の開示では、ＣＲＣの代わりにシングルパリティビット（ｓｉｎｇｌｅ ｐａｒｉｔｙ ｂｉｔ）を上記と同様の目的で使用する方法も提示する。

この明細書では説明の便宜上、ポーラ符号を使用するチャネル符号化方法に特定して説明するが、この明細書の開示はリストデコードを適用可能なチャネル符号化方法に一般的に適用できる。

Ｉ．多重レベルＣＲＣ

ポーラデコーダー（Ｐｏｌａｒ ｄｅｃｏｄｅｒ）のように連続除去（ＳＣ）デコードを使用するチャネル符号化を使用する場合、ＳＣデコーダーの特性上、ＳＣを行う中間段階で発生するエラーによりエラー拡散が発生して性能が劣化することができる。連続除去リスト（ＳＣＬ）デコードの場合、エラー拡散は間違った経路をリストとして維持することにより、リスト利得（ｇａｉｎ）の減少が発生する短所がある。ＳＣＬを使用する受信器において、このようなエラー拡散の影響を減らすために、多重ＣＲＣを適用して多重レベルＣＲＣ検査を行う方法を提案している。

Ｍ個のレベルで構成されたＣＲＣを使用する場合、以下の動作が行われる。まず、データをＭ個のブロックに分ける。この時、各々のブロックのサイズはいずれも同一であることができる。又は、ブロックのサイズは互いに異なることもできる。各々のデータブロックのサイズはデコードエラーを最大限削減するように決定される。互いに異なる用途のデータが１つのＴＢ（ｔｒａｎｓｍｉｓｓｉｏｎ ｂｌｏｃｋ）に纏めて伝送される場合、各々のデータのサイズを考慮してブロックのサイズが決定される。多重ＣＲＣはブロックの数だけ生成され、各々のＣＲＣの生成規則は全てのＣＲＣに対して同一であるか或いは互いに異なる。ＣＲＣの生成規則が互いに異なる場合は、例えば、各々のＣＲＣにマッチングされるブロックのサイズが異なる場合である。ＣＲＣの生成規則はエラー訂正（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）及びエラー検出（ｅｒｒｏｒ ｄｅｔｅｃｔｉｏｎ）の性能とオーバーヘッドのサイズ間の相反関係（ｔｒａｄｅ−ｏｆｆ）を考慮して調整できる。この例について図６を参照しながら説明する。

図６は１つのＴＢが２つのデータブロックに分かれる場合、多重ＣＲＣの生成例を示す図である。

図６の（ａ）は各々のＣＲＣが該当するデータブロックのみを反映してＣＲＣを算出する例を示している。この場合、ＣＲＣの算出はすぐ連係したデータブロックのサイズのみが反映されるので、複雑度を低くすることができる。即ち、伝送ブロック（ＴＢ）がｎ個のデータブロックに分かれる場合、ｎ個のブロックの各々についてＣＲＣを算出することができる。従って、ｎ−ｉ番目のＣＲＣはｎ−ｉ番目のデータブロックについて算出されたものであることができる。

図６の（ｂ）は以前のデータブロックの合計を用いてＣＲＣを算出する例を示している。図６の（ｂ）において、ＣＲＣ１はＤａｔａ１のみを反映して生成され、ＣＲＣ２はＤａｔａ１とＤａｔａ２を共に使用して生成される。即ち、伝送ブロック（ＴＢ）がｎ個のデータブロックに分かれる場合、ｎ−ｉ番目のＣＲＣは１番目のデータブロックからｎ−ｉ番目のデータブロックまでについて生成されることができる。これは後に反映されたＣＲＣが全体データを反映した計算値を有することができるという点に特徴がある。

図６の（ｃ）は以前の全てのブロック（データブロック及びＣＲＣブロック）を反映してＣＲＣを算出する例を示している。この場合、ＣＲＣ算出に使用される規則やＣＲＣの長さがＣＲＣごとに異なっても、後のＣＲＣは以前の全てのブロックの影響を反映できるという利点がある。即ち、伝送ブロック（ＴＢ）がｎ個のデータブロックに分かれる場合、ｎ−ｉ番目のＣＲＣは１番目のデータブロックからｎ−ｉ番目のデータブロック、そして１番目のＣＲＣとｎ−ｉ−１番目のＣＲＣまでについて生成されることができる。ここで、１番目のＣＲＣは１番目のデータブロックについて生成されたものであることができる。

図６の（ｄ）はすぐ連係されたデータブロックとその以前のＣＲＣブロックを反映してＣＲＣを算出する例を示している。この場合、ＣＲＣ算出は以前のデータブロックの影響を一部反映しつつ、算出に必要なブロックのサイズが大きくないので、複雑度を低くすることができるという利点がある。ここでは便宜にために、１つのＴＢが２つのデータブロックに分かれる場合を例示しているが、１つのＴＢが２つ以上の複数のブロックに分かれて２つ以上の多重ＣＲＣが使用される場合にも拡張適用できる。また図６では説明の便宜上、データブロックとＣＲＣのサイズが全て同一に表現されているが、互いに異なる場合にも上記方法を適用できる。

多重ＣＲＣを適用する時、使用されるデータブロックとＣＲＣの数は様々な方法によって決定できる。

１）第１の方法は、使用する多重ＣＲＣの数を予め決めておき、その数に合わせてデータブロックを分けて使用する方法である。この方法は伝送ブロックサイズ（ｔｒａｎｓｐｏｒｔ ｂｌｏｃｋ ｓｉｚｅ：ＴＢＳ）のサイズに関係なく常に同じ数のＣＲＣを使用できるという長所がある。この時、ＣＲＣのサイズは常に固定されているか、或いはデータブロックのサイズに合わせて調整できる。データブロックのサイズに合わせてＣＲＣのサイズが調整される場合、データとＣＲＣの間の比率を一定に維持するために使用されることもできる。またＣＲＣのサイズはＣＲＣのオーバーヘッド問題を減らすために最大値を決めておき、それ以上の値が設定されないようにすることができる。最大ＣＲＣのサイズが決められた状況でデータブロックのサイズに合わせてＣＲＣのサイズを調整する方式は、最大ＣＲＣに基づいて設計されたＣＲＣ生成多項式（ｐｏｌｙｎｏｍｉａｌ）の一部を選択するように決めることができる。又は、様々なサイズによるＣＲＣの生成規則を各々の場合に合わせて予め定義する方式を用いることもできる。図７に多重ＣＲＣの数が決まっている状況において、ＣＲＣのサイズが最大値を超えない限りでデータとＣＲＣの比率を一定に維持する方法が示されている。

２）第２の方法は、最大データブロックのサイズを固定しておき、ＣＲＣの数をＴＢＳに合わせて調整する方法である。例えば、最大データブロックのサイズがＫに固定された場合、ＴＢＳのサイズがＮであると、Ｎ／Ｋより大きい定数のうち、最小値をＣＲＣの数として決めることができる。従って、ＴＢＳによって多重ＣＲＣの数は流動的に変化し、逆にＣＲＣの位置は常に一定に維持される。例えば、図８に示したように、多重ＣＲＣの数はＴＢＳによって変化できる。

３）第３の方法は、以上の２つの方法を組み合わせる方法である。例えば、データブロックのサイズが一定のサイズ以下であると、多重ＣＲＣの数を固定させてサイズを調整する方法を適用し、一定のサイズ以上であると、ＣＲＣのサイズを固定して多重ＣＲＣの数を増加させる方法を適用することができる。この時、基準になるデータブロックのサイズはＣＲＣサイズの最大値に至るデータブロックのサイズに決められる。これは小さいサイズのデータブロックではＣＲＣによるオーバーヘッドの影響を減らす反面、大きいサイズのデータブロックではＣＲＣの能力を維持できるという特徴がある。

多重ＣＲＣの数がデータブロックの数より多いことができる。例えば、各々のデータブロックに該当する多重ＣＲＣが１つずつ存在し、全体のデータブロック及び多重ＣＲＣを検査するＣＲＣが１つ以上さらに存在することができる。この場合、データブロックが合計Ｎ個である時、多重ＣＲＣの数はＮ＋１個以上であることができる。

ＩＩ．シングルパリティビット（Ｓｉｎｇｌｅ ｐａｒｉｔｙ ｂｉｔ）

リストデコードの性能を向上させるために、多重ＣＲＣの代わりにシングルパリティビットを使用することができる。このようにシングルパリティビットを使用する理由は以下の通りである。

まず多重ＣＲＣには以下のような短所がある。ＣＲＣが多数の多項式で生成される場合、既存のＬＴＥで使用された目的と同一のＣＲＣと区分できるために追加ＪビットのＣＲＣ多項式が必要となり、これにより計算式が複雑になる。反面、ＣＲＣが１つの多項式で生成されると、データとＣＲＣの関連を維持するためにＣＲＣ生成行列の置換演算が必要である。これは、常に同じ生成数式を有する（追加演算過程が不要な）シングルパリティビットに比べて複雑度が高いと言える。またＣＲＣを生成する過程はシングルパリティビットを生成する過程に比べて演算量が多い。同様に、ＣＲＣを検査する過程もシングルパリティビットを検査する過程に比べて演算量が多いという短所がある。

反面、シングルパリティビットは、パリティビットを付加する位置に関係なく、常に単一のパリティビットを生成できる長所がある。また、パリティビットを生成／検査する過程において演算量が少ないという長所がある。

この明細書の開示によってデータブロックに追加されるシングルパリティビットは、上述した多重ＣＲＣと同様に、間違ったリストの選択によるエラー拡散（ｅｒｒｏｒ ｐｒｏｐａｇａｔｉｏｎ）を防止する用途に使用される。シングルパリティビットを用いる方法は、多重ＣＲＣを用いる方法に比べてエラー検出能力は落ちるが、相対的にオーバーヘッドを減らすことができるという長所がある。

リストデコードにおいて、シングルパリティビットは１つ以上のデータブロックのデコードが正しく行われているか否かを検査して正確な経路を維持する用途に使用できる。一例として、Ｌ個の経路をリストとして貯蔵するリストデコード演算過程において、特定のデータブロックの全ビットと該当するシングルパリティビットのＸＯＲ演算を通じてデータのエラー有無を判別し、正しい経路のみを候補経路に含ませてリストの信頼度を向上させることができる。

シングルパリティビットは１つのＴＢが多数個に分割されたデータブロックの間に多数存在することができる。多重シングルパリティビットは図９に示したように生成できる。

図９は１つのＴＢが２つのデータブロックに分かれる場合、多重シングルパリティビットの生成例を示す図である。

図９では、説明の便宜のために２つのデータブロックに分かれた場合を例示しているが、説明する内容は、２つ以上の複数個に分かれたシングルパリティビットにも一般的に使用できる。図９の（ａ）は、２つに分かれた各々のデータブロックに該当する部分のみを反映してシングルパリティビットが生成される例を、図９の（ｂ）は、シングルパリティビットが以前の全てのデータブロックの影響を全部反映して生成される例を示している。

シングルパリティビットを適用する時、使用されるデータブロックとシングルパリティビットの数は様々な方法によって決定できる。

１）第１の方法は、使用されるシングルパリティビットの数を予め決めておき、その数に合わせてデータブロックを分けて使用する方法である。この方法ではＴＢＳのサイズに関係なく常に同じ数のシングルパリティビットを使用する。

図１０には、２つのシングルパリティビットを使用する状況において、ＴＢＳによってシングルパリティビットを使用する方法の一例が示されている。

２）第２の方法は、１つのシングルパリティビットが支援できる最大のデータブロックのサイズを固定しておき、シングルパリティビットの数をＴＢＳに合わせて調整する方法である。例えば、最大のデータブロックのサイズがＫと固定された場合、ＴＢＳのサイズがＮであると、Ｎ／Ｋより大きい定数のうち、最低値をシングルパリティビットの数として決めることができる。従って、ＴＢＳによってシングルパリティビットの数が流動的に変化し、逆にシングルパリティビットが示す位置は常に一定に維持される。図１１には、このようにシングルパリティビットの数が流動的に変化する例示が示されている。

３）第３の方法は、以上の２つの方法を組み合わせる方法である。例えば、データブロックのサイズが一定のサイズ以下であると、シングルパリティビットの数を固定させる方法を適用し、一定のサイズ以上であると、シングルパリティビットの数を増加させる方法を適用する。これは小さいサイズのデータブロックではシングルパリティビットによるオーバーヘッドの影響を減らす反面、大きいサイズのデータブロックではシングルパリティビットの能力を維持できるという特徴がある。

シングルパリティビットの数はデータブロックの数より多いことができる。例えば、各々のデータブロックに該当するシングルパリティビットが１つずつ存在し、全体データブロック及びシングルパリティビットを検査するシングルパリティビットが１つ以上さらに存在することができる。この場合、データブロックが合計Ｎ個である時、シングルパリティビットの数はＮ＋１個以上であることができる。

シングルパリティビットと多重ＣＲＣは各々独立的に使用でき、２つの技術を共に適用して使用することもできる。このような混用の一例として、複数のデータブロックの中間ではシングルパリティビットを使用し、データブロックが終わる最後の部分ではＣＲＣを付加して使用することができる。この例示について図１２を参照しながら説明する。

図１２はシングルパリティビットと多重ＣＲＣを混用して使用する例を示す図である。

図１２に示したように、１つのＴＢが例えば２つのデータブロックに分かれる場合、各々のデータブロックに該当する部分に対して各々シングルパリティビットが生成されることができる。即ち、Ｄａｔａ１についてシングルパリティビットＳＰＢ１が生成され、Ｄａｔａ２についてシングルパリティビットＳＰＢ２が生成される。最後の部分にはＣＲＣが追加されることができる。この最後の部分のＣＲＣは、図１５を参照しながら後述するように、エラー検出の用途に使用でき、或いはエラー訂正の用途にも使用できる。

ＩＩＩ．多重ＣＲＣ又はシングルパリティビットを活用してリストデコードを改善する方法

ここでは、リストデコード過程において多重ＣＲＣとシングルパリティビットを活用してデコード性能を向上させる方法について説明する。以下の説明において、エラー訂正の動作は、多数のリストのうち、間違ったデコード経路を除外する過程を通じてデコード経路の信頼度とは関係なく１つ以上のデコード経路が選択される。もしエラー訂正過程においてリスト上の全てのデコード経路がエラーと検出された場合は、すぐデコードプロセスが中断されて早期終了（ｅａｒｌｙ ｔｅｒｍｉｎａｔｉｏｎ）が行われる。以下の説明において、エラー検出の動作は、多数のリストのうち、最も信頼度が高い１つのデコード経路に対してエラー検査を行う過程である。もし該当経路でエラーが発生した場合、受信器はリスト内に他のデコード経路が存在してもこれ以上のエラー検査を行わず、デコードが失敗したと判断する。この時に使用される信頼度はＬＬＲ（Ｌｏｇ Ｌｉｋｅｌｉｈｏｏｄ Ｒａｔｉｏ）のような値である。ＬＬＲ値はデコードを行う過程で得られる値であり、各々のデコード経路ごとに異なる値を有する。

ここでは、リストデコード過程において、全てのビットに対するデコードが完了する前に、間違ったデコード経路を追跡して除去する方法について説明する。

既存のリストデコードでは間違ったデコード経路に対して最終デコードが終わる前にはエラーを訂正する方法がなかったので、該当デコード経路が最終デコード経路選択が行われる過程中にエラー確率を増加させたりリスト利得を減少させたりする短所があった。

このような短所を補完するために、ここでは上述した多重ＣＲＣやシングルパリティビット、又は２つの方法を組み合わせて適用した方法により、デコード過程の中間段階でリストの信頼度を検査する方法を提案している。ここでは便宜のために、多重ＣＲＣを活用することについて説明しているが、シングルパリティビットを活用するか或いは多重ＣＲＣとシングルパリティビットを同時に活用することもできる。

図１３はリストデコード過程を示す例示する図であり、図１４は図１３に例示した過程を示す流れ図である。

まず、提案する内容を実現可能にするために、送信端と受信端はいずれも多重ＣＲＣの位置を正確に分かっていると仮定する。これは予め約束したデータブロックと多重ＣＲＣのサイズを通じて推定でき、予め約束した値が多数存在する場合は、制御シグナルのような情報交換によりどのサイズのデータブロックと多重ＣＲＣが使用されたかを送信端と受信端に全部提供することができる。

図１４に示したように、受信端ではデータブロックと多重ＣＲＣのデコードを順に行い（Ｓ１２０１、Ｓ１２０３）、各々のエラー訂正用途のＣＲＣブロックの位置でＣＲＣ検査を通じて多重経路に対するエラー有無を判別する（Ｓ１２０５）。例えば、エラー訂正のためのＣＲＣブロックがＮ個存在する場合、Ｎ回のエラー経路検査を行う。多重ＣＲＣを用いた各々のエラー検査段階においてエラーと判別された経路はリストから除去され、ＣＲＣ検査結果、エラーがないと判別された経路のみを残存経路（ｓｕｒｖｉｖｉｎｇ ｐａｔｈ）としてリストに残した後（Ｓ１２０７）、デコード段階で使用する。この過程を全てのデータブロックと多重ＣＲＣブロックに対して行い、全てのビットに対するデコードとＣＲＣ検査が完了すると、ＬＬＲのような測定を用いて最終デコード経路を決定する（Ｓ１２０９）。

このように多重ＣＲＣは、リストデコードの各々の経路のエラー有無を判別して、リストの信頼度を高めるエラー訂正の用途に使用でき、又はデコード経路と決定されて復号されたビットのエラー有無を判別するエラー検出の用度にも使用することができる。

図１５は多重ＣＲＣの活用例を示す図である。

図１５の（ａ）に示したように、Ｎ個のデータブロックとＮ＋１個の多重ＣＲＣがある場合、Ｎ個の多重ＣＲＣは各々該当するデータブロックのエラー訂正の用途に使用され、Ｎ＋１番目のＣＲＣはエラー検出の用途に使用される。例えば、図１５の（ａ）において、２番目のＣＲＣは２番目のデータブロックのエラー訂正の用途に使用できる。この場合、Ｎ番目の多重ＣＲＣブロックまでは、上述したリストデコード過程を通じてＬＬＲのような測定結果が最も高いデコード経路を選択するために使用し、その結果導出された復号ビットをＮ＋１番目の多重ＣＲＣを用いてエラー検出に使用する方式を適用できる。図１５の（ａ）では、最後のＣＲＣが全体データブロックを対象としてエラー検査を行う動作を説明しているが、ＣＲＣの生成方法によってエラー検査が行われる区間が変わることができる。

Ｎ＋１番目の多重ＣＲＣはエラー検出の用途にも使用することができるが、図１５の（ｂ）に示したように、受信端の状況に合わせてエラー訂正の用途にも使用できる。この場合、Ｌ個のリストを使用するリストデコーダーにおいて、Ｎ番目の多重ＣＲＣの後にエラー訂正が適用されたＭ（≦Ｌ）個の経路が検出されたと仮定すると、Ｎ＋１番目の多重ＣＲＣを用いて再度Ｍ´（≦Ｍ）個の経路を決定する方法を適用できる。図１５の（ｂ）に示したように、エラー検出用途のＣＲＣとリストデコード用途のＣＲＣが最後の部分で連続して配置される場合、デコードの順序はＣＲＣが形成される順序が反映されるように決められる。以下、これについて図１６を参照しながら説明する。

図１６は多重ＣＲＣにおいて、エンコード及びデコードの順序を例示する図である。

図１６に示したように、例えば、データ全体を反映したＣＲＣをＣＲＣブロック１とし、データとＣＲＣブロック１を共に反映したＣＲＣをＣＲＣブロック２とした場合、ＣＲＣエンコードの順序はＣＲＣブロック１からＣＲＣブロック２の順に決められ、ＣＲＣデコードの順序はＣＲＣブロック２からＣＲＣブロック１の順に決められる。この時、各々のＣＲＣブロックの目的は、ＣＲＣブロック１の場合はエラー検出用途であり、ＣＲＣブロック２の場合はリストデコードのための用途である。これは、最初のＣＲＣ検査段階でＣＲＣブロック２に発生し得るエラーの影響をＣＲＣブロック１で一度検査できるようにするためである。もし、ＣＲＣブロック１を先に検査した後にＣＲＣブロック２を検査する順序を適用すると、ＣＲＣブロック１の検査過程でＣＲＣブロック２で発生し得るビットエラーを点検できないという短所がある。

具体的には、図１６の（ａ）を参照すると、エンコードの順序は、データに対するＣＲＣ１を形成した後、データとＣＲＣ１を共に反映してＣＲＣ２を形成する順である。反面、図１６の（ｂ）を参照すると、デコードの順序は、データ、ＣＲＣ１及びＣＲＣ２が全部含まれたブロックに対してＣＲＣ２を用いて、その後データとＣＲＣ１が含まれたブロックに対してＣＲＣ１を用いる順である。この時、ＣＲＣ１はエラー検出用途であり、ＣＲＣ２はリスト検査用途である。

ＩＶ．データ及びＣＲＣビット（及び／又はシングルパリティビット）のマッピング

上述した多重ＣＲＣ（及び／又はシングルパリティビット）方法を使用する場合、エンコード過程でデータ及びＣＲＣビット（及び／又はシングルパリティビット）をマッピングする方法は、エンコーダーの入力ビットの観点で信頼度により決定される。一例として、ポーラ符号の場合、データとＣＲＣビット（及び／又はシングルパリティビット）の合計ビットの数がＫ個であると、該当Ｋビットは入力ビットの側面で最も信頼度が高いＫ個のビットに順に配置される。Ｋ個の信頼性のあるビットの位置が決定された場合、データとＣＲＣビット（及び／又はシングルパリティビット）が配置される順序は、図１３に示したデコードの順を考慮して決定できる。ここで、理解を容易にするために、ポーラ符号の各々の入力ビットの信頼度が異なる理由は以下の通りである。まず上述したように、ポーラ符号はその特性上、入力ビットごとに両極化の影響が異なる。従って、データで入力された入力ビットのうち、もっと高い信頼度を有するビットと相対的に低い信頼度を有するビットが存在することができる。一般的に、図４の（ｂ）に示された構造において、入力ビットのインデックスが大きいほど高い信頼度を有する傾向がある。

図１７はデータビットとＣＲＣ（及び／又はシングルパリティビット）ビットの配置を例示する図である。

図１７に示した固定ビット（ｆｒｏｚｅｎ ｂｉｔ）は、ポーラ符号のエンコーダーのサイズが合計Ｎである場合、データとＣＲＣビット（及び／又はシングルパリティビット）の目的で使用されないビットを意味し、送信端と受信端は既知の情報で満たされている。図１７においてデータブロックとＣＲＣビット（及び／又はシングルパリティビット）は上記のＩ．及びＩＩ．にて説明したように生成できる。

上記のＩ．及びＩＩ．にて説明したように、データブロックとＣＲＣブロック（及び／又はシングルパリティビット）の生成時に、データブロックとＣＲＣブロック（及び／又はシングルパリティビット）の関係は、エンコーダー入力ビットの側面で信頼度が考えられる。例えば、ポーラ符号の場合、エンコーダー入力ビットの信頼度は互いに異なる値を有し、一部の入力ビットは他の入力ビットに比べて相対的に高いエラー確率を有することができる。信頼度の差を考慮するために、デコードの順序が早い位置では、ＣＲＣビット（及び／又はシングルパリティビット）が登場する頻度が高い。即ち、高い信頼度を有する入力ビットの場合、エラーが発生する確率が低いので、低い密度でＣＲＣを追加できる。反面、低い信頼度を有する入力ビットの場合は、エラーが発生する確率が高いので、高い密度でＣＲＣを追加することができる。以下、これについて図１８を参照しながら説明する。

図１８はＣＲＣ又はシングルパリティビットの位置によって区分可能な連続したデータブロックのサイズが異なる例を示す図である。

図１８に示したように、ＣＲＣ又はシングルパリティビットの位置によって区分できる連続的なデータブロックのサイズは、デコードの順序によって異なる。即ち、図１８では、デコードの順序が早いほど短いデータブロックの後にＣＲＣ又はシングルパリティビットが登場することを例示している。これにより、相対的に信頼度の低い入力ビットに対してエラー検出能力を高めることができる。この時、各々のデータブロックのサイズは互いに相対的な比率で決められる。

Ｖ．制御チャネルＣＲＣ付加

ＰＤＣＣＨ（ｐｈｙｓｉｃａｌ ｄｏｗｎｌｉｎｋ ｃｏｎｔｒｏｌ ｃｈａｎｎｅｌ）のような制御チャネルでは、ＣＲＣのスクランブル（ｓｃｒａｍｂｌｉｎｇ）をＵＥ識別子（ｉｄｅｎｔｉｔｙ）として使用できる。同様に、本発明で提案する多重ＣＲＣ方式でもＣＲＣを通じてＵＥが区分されるように決めることができる。もし、単独ＣＲＣを用いてＰＤＣＣＨのような制御情報を伝送し、ＣＲＣを通じてＵＥ識別子区分を行う場合、リストデコードを使用するデコーダーは自分の信号ではない場合にも自分の信号であると誤って判断する誤認識率（ＦＡＲ）が増加する。しかし、上述したように、多重ＣＲＣ方式を使用し、少なくとも１つのＣＲＣをエラー検出の用途に使用する場合、ＵＥの誤認識率（ＦＡＲ）が減少してＵＥ識別子を正確に判断できる確率が相対的に高くなる。従って、制御チャネルにおいてＵＥ識別子を区分する用途である場合、リストデコードを使用するＵＥを考慮した時、多重ＣＲＣ構造が既存のシングルＣＲＣ構造に比べてもっと有利である。

ここで提案する多重ＣＲＣのスクランブルを通じたＵＥ識別子の区分方法で使用可能なスクランブル方式には、以下のようなオプションがある。

−オプション１： １つのエラー検出用のＣＲＣにのみスクランブルを適用する方法

−オプション２： ＣＲＣ全体に単一のスクランブルを適用する方法

−オプション３： 全てのＣＲＣに同じスクランブルを適用する方法

−オプション４： 各々のＣＲＣに異なるスクランブルを適用する方法

オプション１の場合、リストデコード用途のＣＲＣにはスクランブルを適用せず、エラー検出用途のＣＲＣにのみスクランブルを適用する方法である。一例として、Ｎビットの長さのＣＲＣにＮビットのＲＮＴＩを表現する用途にＣＲＣのスクランブルが使用される場合、Ｎビットの長さのスクランブルコードを使用してエラー検出用途のＣＲＣに適用することができる。この方法は、既存のＬＴＥに使用する方法と大きな差がないので、エラー検出用途のＣＲＣの長さがＬＴＥと同一であれば、ＮＲの後方互換性（ｂａｃｋｗａｒｄ ｃｏｍｐａｔｉｂｉｌｉｔｙ）の観点で有利である。オプション２の場合は、多重ＣＲＣ全体の長さに１つの長いスクランブルを適用する方法である。一例として、ＮビットのＲＮＴＩを表現するために、Ｎビットのスクランブルコードを生成し、これをＮ／２ビットの長さに分けてＮ／２ビットの長さを有する２つのＣＲＣに分けて使用することができる。なお、この方法は、多重ＣＲＣをさらに小さいグループに分けてグループ単位でスクランブルを適用する方法に拡張できる。この方法は多重ＣＲＣを導入しつつ１つのＣＲＣの長さが短くなって発生し得るＵＥ識別子の区分能力の減少を防止できるという長所がある。オプション３の場合は、全ての多重ＣＲＣに同一のスクランブルを適用する方法である。例えば、ＮビットのＲＮＴＩを表現する用途にＣＲＣスクランブルが使用される場合、Ｎビットのスクランブルコードを生成し、これをＮビットの長さを有する各々のＣＲＣに同一に適用する方法である。この方法は、スクランブルの影響を複数回確認してＵＥ識別子を多数確認できるので、誤認識率（ＦＡＲ）を下げることができるという長所がある。オプション４の場合には、各々のＣＲＣに互いに異なるスクランブルを適用する方法である。この方法において、一部のＣＲＣは同じスクランブルを共有するように決めることができる。互いに異なるスクランブルを適用する方法は、１つのＵＥ識別子を様々な方式で表現するために使用される。例えば、ＮビットのＲＮＴＩを表現するために、Ｎビットのスクランブルコードが使用され、ＮビットのＣＲＣがＭ個のブロックがある場合、同じＲＮＴＩを表現する互いに異なるＭ個のスクランブルコードを生成し、これを各々のＣＲＣに使用することができる。これは、同じＵＥ識別子を複数回表現するため誤認識率（ｆａｌｓｅ ａｌａｒｍ）の影響を減らすことができるという長所がある。又は多数のスクランブルコードの組み合わせにより１つのＵＥ識別子を表現することができる。一例として、ＮビットのＲＮＴＩを表現するために、Ｎ／２ビット長さの２つのＣＲＣが使用される場合、ＮビットのＲＮＴＩをＮ／２ビットの長さの２つの区間に分け、各々Ｎ／２ビットの長さの分けられたＲＮＴＩに対応するスクランブルコードを生成して、各々Ｎ／２ビットの長さのＣＲＣに適用することができる。これにより、ＲＮＴＩの長さとＣＲＣブロックの長さが互いに合わない場合に、不足した長さを補償することができる。又は２つ以上の互いに異なるＵＥ識別子を表現することができる。例えば、Ａ目的のＮビットＲＮＴＩとＢ目的のＭビットＲＮＴＩがある場合、各々ＮビットとＭビットの長さに合う独立したスクランブルコードを生成し、これを各々Ｎビット長さのＣＲＣとＭビット長さのＣＲＣに使用することができる。この時、ＮとＭは任意の定数であり、互いに異なるか又は同一である。これにより、１つのＵＥが２つ以上の目的に対して制御チャネルを区分することができる。

以上説明した本発明の実施例は様々な手段により実現できる。例えば、本発明の実施例はハードウェア、ファームウェア（ｆｉｒｍｗａｒｅ）、ソフトウェア又はこれらの結合などによって実現できる。具体的には図を参照しながら説明する。

図１９は、本発明の実施例が実現される無線通信システムを示すブロック図である。

基地局２００は、プロセッサ（ｐｒｏｃｅｓｓｏｒ）２０１、メモリ（ｍｅｍｏｒｙ）２０２及びＲＦ部（ＲＦ ｕｎｉｔ）２０３を含む。メモリ２０２は、プロセッサ２０１と連結され、プロセッサ２０１を駆動するための多様な情報を格納する。ＲＦ部２０３は、プロセッサ２０１と連結され、無線信号を送信及び／または受信する。プロセッサ２０１は、提案された機能、過程及び／または方法を実現する。前述した実施例において、基地局の動作はプロセッサ２０１により実現されることができる。

ＵＥ１００は、プロセッサ１０１、メモリ１０２及びＲＦ部１０３を含む。メモリ１０２は、プロセッサ１０１と連結され、プロセッサ１０１を駆動するための多様な情報を格納する。ＲＦ部１０３は、プロセッサ１０１と連結され、無線信号を送信及び／または受信する。プロセッサ１０１は、提案された機能、過程及び／または方法を実現する。

プロセッサは、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、他のチップセット、論理回路及び／又はデータ処理装置を含むことができる。メモリは、ＲＯＭ（ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、フラッシュメモリ、メモリカード、格納媒体及び／又は他の格納装置を含むことができる。ＲＦ部は、無線信号を処理するためのベースバンド回路を含むことができる。実施例がソフトウェアで実現される時、前述した技法は、前述した機能を遂行するモジュール（過程、機能など）で実現されることができる。モジュールは、メモリに格納され、プロセッサにより実行されることができる。メモリは、プロセッサの内部または外部にあり、よく知られた多様な手段でプロセッサと連結されることができる。

前述した例示的なシステムにおいて、方法は、一連のステップまたはブロックで流れ図に基づいて説明されているが、本発明は、ステップの順序に限定されるものではなく、あるステップは、前述と異なるステップと、異なる順序にまたは同時に発生することができる。また、当業者であれば、流れ図に示すステップが排他的でなく、他のステップが含まれ、または流れ図の１つまたはそれ以上のステップが本発明の範囲に影響を及ぼさずに削除可能であることを理解することができる。

Claims (8)

1. 送信器でデータを送信する方法において、
   前記データに基づいて、一つのチャネル符号への入力である情報シーケンスを生成するステップと、
   前記チャネル符号に基づいて、前記情報シーケンスに対してチャネル符号化を行うステップと、
   前記符号化された情報シーケンスを送信するステップと、を含み、
   前記情報シーケンスは、データブロック０、パリティブロック０、データブロック１、パリティブロック１、…、データブロックＮ−１、パリティブロックＮ−１の順に、前記データに関連したデータブロック０〜Ｎ−１及びパリティブロック０〜Ｎ−１を含み、ここでＮは１より大きい整数であり、
   前記パリティブロック０〜Ｎ−１の各々のパリティブロックｎは、前記データブロック０〜Ｎ−１のうち、データブロック０〜ｎ−１に含まれたビット及びデータブロックｎに含まれたビットのみに基づいて生成され、
   前記パリティブロック０〜Ｎ−１の各々のパリティブロックｎは、単一のパリティビットであり、
   前記情報シーケンスは、さらに前記情報シーケンスの終わりにＣＲＣ（cyclic redundancy check）ブロックを含む、方法。
2. 前記パリティブロック０〜Ｎ−１の各々のパリティブロックｎは、パリティブロック０〜ｎ−１、パリティブロックｎ＋１〜Ｎ−１及びデータブロックｎ＋１〜Ｎ−１に基づいて生成されたパリティビットを含まない、請求項１に記載の方法。
3. データを送信する送信器において、
   トランシーバーと、
   前記トランシーバーに動作可能に連結されたプロセッサと、を含み、
   前記プロセッサは、
   前記データに基づいて、一つのチャネル符号への入力である情報シーケンスを生成し、
   前記チャネル符号に基づいて、前記情報シーケンスに対してチャネル符号化を行い、
   前記トランシーバーを介して、前記符号化された情報シーケンスを送信し、
   前記情報シーケンスは、データブロック０、パリティブロック０、データブロック１、パリティブロック１、…、データブロックＮ−１、パリティブロックＮ−１の順に、前記データに関連したデータブロック０〜Ｎ−１及びパリティブロック０〜Ｎ−１を含み、ここでＮは１より大きい整数であり、
   前記パリティブロック０〜Ｎ−１の各々のパリティブロックｎは、前記データブロック０〜Ｎ−１のうち、データブロック０〜ｎ−１に含まれたビット及びデータブロックｎに含まれたビットのみに基づいて生成され、
   前記パリティブロック０〜Ｎ−１の各々のパリティブロックｎは、単一のパリティビットであり、
   前記情報シーケンスは、さらに前記情報シーケンスの終わりにＣＲＣ（cyclic redundancy check）ブロックを含む、送信器。
4. 前記パリティブロック０〜Ｎ−１の各々のパリティブロックｎは、パリティブロック０〜ｎ−１、パリティブロックｎ＋１〜Ｎ−１及びデータブロックｎ＋１〜Ｎ−１に基づいて生成されたパリティビットを含まない、請求項３に記載の送信器。
5. 受信器でデータを受信する方法において、
   前記データに関連した符号化された情報シーケンスを受信するステップと、
   前記符号化された情報シーケンスを一つのチャネル符号に基づいてチャネル復号して情報シーケンスを取得するステップと、を含み、
   前記情報シーケンスは、データブロック０、パリティブロック０、データブロック１、パリティブロック１、…、データブロックＮ−１、パリティブロックＮ−１の順に、前記データに関連したデータブロック０〜Ｎ−１及びパリティブロック０〜Ｎ−１を含み、ここでＮは１より大きい整数であり、
   前記パリティブロック０〜Ｎ−１の各々のパリティブロックｎは、前記データブロック０〜Ｎ−１のうち、データブロック０〜ｎ−１に含まれたビット及びデータブロックｎに含まれたビットのみに関連し、
   前記パリティブロック０〜Ｎ−１の各々のパリティブロックｎは、単一のパリティビットであり、
   前記情報シーケンスは、さらに前記情報シーケンスの終わりにＣＲＣ（cyclic redundancy check）ブロックを含む、方法。
6. 前記パリティブロック０〜Ｎ−１の各々のパリティブロックｎは、パリティブロック０〜ｎ−１、パリティブロックｎ＋１〜Ｎ−１及びデータブロックｎ＋１〜Ｎ−１に関連したパリティビットを含まない、請求項５に記載の方法。
7. データを受信する受信器において、
   トランシーバーと、
   前記トランシーバーに動作可能に連結されたプロセッサと、を含み、
   前記プロセッサは、
   前記トランシーバーを介して、前記データに関連する符号化された情報シーケンスを受信し、
   前記符号化された情報シーケンスを一つのチャネル符号に基づいてチャネル復号して情報シーケンスを取得し、
   前記情報シーケンスは、データブロック０、パリティブロック０、データブロック１、パリティブロック１、…、データブロックＮ−１、パリティブロックＮ−１の順に、前記データに関連したデータブロック０〜Ｎ−１及びパリティブロック０〜Ｎ−１を含み、ここでＮは１より大きい整数であり、
   前記パリティブロック０〜Ｎ−１の各々のパリティブロックｎは、前記データブロック０〜Ｎ−１のうち、データブロック０〜ｎ−１に含まれたビット及びデータブロックｎに含まれたビットのみに関連し、
   前記パリティブロック０〜Ｎ−１の各々のパリティブロックｎは、単一のパリティビットであり、
   前記情報シーケンスは、さらに前記情報シーケンスの終わりにＣＲＣ（cyclic redundancy check）ブロックを含む、受信器。
8. 前記パリティブロック０〜Ｎ−１の各々のパリティブロックｎは、パリティブロック０〜ｎ−１、パリティブロックｎ＋１〜Ｎ−１及びデータブロックｎ＋１〜Ｎ−１に関連したパリティビットを含まない、請求項７に記載の受信器。

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