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JP6522521B2 - 半導体デバイスの電極及びその製造方法 - Google Patents

半導体デバイスの電極及びその製造方法 Download PDF

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JP6522521B2 JP2015558134A JP2015558134A JP6522521B2 JP 6522521 B2 JP6522521 B2 JP 6522521B2 JP 2015558134 A JP2015558134 A JP 2015558134A JP 2015558134 A JP2015558134 A JP 2015558134A JP 6522521 B2 JP6522521 B2 JP 6522521B2
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Description

関連出願への相互参照
本出願は、２０１３年２月１５日に出願された米国仮出願番号第６１／７６５，６３５号の優先権を主張する。基礎出願の開示内容は、本出願の開示内容の一部を構成し、引用によって本出願に援用される。
技術分野
本発明は、半導体電子デバイスに関し、詳しくは、フィールドプレートに接続される電極を有するデバイスに関する。
これまで、例えば、高電圧のＰ−Ｉ−Ｎダイオード、及びパワートランジスタ、例えば、パワーＭＯＳＦＥＴ及び絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistors：ＩＧＢＴ）等のパワー半導体ダイオードは、通常、シリコン（Ｓｉ）半導体材料から製造されている。より近年になって、炭化シリコン（ＳｉＣ）パワーデバイスも、その優れた特性のために研究されている。大電流を搬送し、高電圧をサポートし、極低レベルのオン抵抗、高電圧デバイス動作及び高速スイッチングを提供する魅力的な候補として、ＩＩＩ族窒化物（ＩＩＩ−Ｎ）半導体デバイスが注目されている。ここで使用するＩＩＩ−Ｎ又はＩＩＩ族窒化物材料、層、デバイス等の用語は、化学式ＢｗＡｌｘＩｎｙＧａｚＮで表される複合半導体材料を含む材料又はデバイスを意味し、ｗ＋ｘ＋ｙ＋ｚは、約１である。
従来のＩＩＩ−Ｎ高電子移動度トランジスタ（electron mobility transistor：ＨＥＭＴ）の実例を図１及び図２に示す。図１に示すＩＩＩ−Ｎ ＨＥＭＴは、基板１０と、例えば、基板上のＧａＮの層であるチャネル層１１と、例えば、チャネル層上のＡｌｘＧａ１−ｘＮの層であるバリア層１２とを含む。チャネル層１１とバリア層１２との間の界面の近傍のチャネル層１１内には、２次元電子ガス（two-dimensional electron gas：２ＤＥＧ）チャネル１９が誘起されている。ソース電極１４及びドレイン電極１５は、２ＤＥＧチャネルとオーミックコンタクトを形成する。ゲート１６は、ゲート領域内、すなわち、ゲート１６の直下の２ＤＥＧの一部を変調する。
ＩＩＩ−Ｎデバイスでは、一般的にフィールドプレートが使用され、これは、デバイスの高フィールド領域に電界を形成し、ピーク電界を減少させ、デバイス降伏電圧を高め、この結果、より高い電圧での動作を実現する。フィールドプレートが使用されている従来のＩＩＩ−Ｎ ＨＥＭＴの具体例を図２に示す。図２のデバイスは、図１のデバイスに含まれている層に加えて、ゲート１６に接続されたフィールドプレート１８と、フィールドプレート１８及びＩＩＩ−Ｎバリア層１２の間に形成されたＳｉＮ等の層である絶縁層１３とを含む。フィールドプレート１８は、ゲート１６と同じ材料を含んでもよく、同じ材料から形成してもよい。絶縁層１３は、表面パッシベーション層として機能でき、絶縁層１３に隣接するＩＩＩ−Ｎ材料の表面における電圧変動を防止又は抑制する。
傾斜フィールドプレート（slant field plate）は、ＩＩＩ−Ｎデバイスにおけるピーク電界を低減し、降伏電圧を高める点で特に有効であることが知られている。図３は、図２と同様のＩＩＩ−Ｎデバイスであって、傾斜フィールドプレート２４を有する従来のＩＩＩ−Ｎデバイスを示している。このデバイスでは、ゲート１６（すなわち、電極２９の垂直の破線の間の部分）及び傾斜フィールドプレート２４は、単一の電極２９によって形成されている。絶縁層２３は、ＳｉＮを材料としてもよく、電極２９の形状を少なくとも部分的に画定する凹部を含む。また、電極画定層２３は、電極画定層２３に隣接するＩＩＩ−Ｎ材料の表面における電圧変動を防止又は抑制する表面パッシベーション層としても機能できる。このデバイスのゲート１６及び傾斜フィールドプレート２４は、まず、ＩＩＩ−Ｎバリア層１２の表面全体上に電極画定層２３を堆積させ、ゲート１６を含む領域内で電極画定層２３を介して傾斜側壁２５を含む凹部をエッチングし、最後に少なくとも凹部内及び傾斜側壁２５上に電極２９を堆積させることによって形成できる。
例えば、図３のフィールドプレート２４等の傾斜フィールドプレートは、図３のフィールドプレート１８等の傾斜部分を含まない従来のフィールドプレートに比べて、より大きな体積に亘ってデバイス内の電界を広げる傾向がある。したがって、傾斜フィールドプレートは、基底にあるデバイスにおけるピーク電界を低減するためにより効果的であり、この結果、より大きい動作電圧及び降伏電圧を実現できる。
図３のデバイスが、オフ状態において、ソース１４に対してドレイン１５に印加される大きな電圧によってバイアスされると、半導体層１１、１２の電界は、フィールドプレート２４の水平方向の長さに亘って広がる。したがって、所与の厚さの電極画定層２３について、電界が広がる領域の水平方向の長さは、フィールドプレートが、基底にあるＩＩＩ−Ｎ材料構造の表面２８に対して形成する角度２６によって概ね決まる。角度２６が小さい程、電界がより広がり、これに応じて、デバイスの動作電圧及び降伏電圧がより大きくなる。例えば、厚さ約０．８５ミクロンの電極画定層２３を有するＩＩＩ−Ｎデバイスでは、信頼できる５０Ｖ又は１００Ｖ動作のためには、この角度を約４０度以下にする必要があり、信頼できる３００Ｖ又は６００Ｖ動作のためには、この角度を約１０度以下にする必要がある。しかしながら、角度２６を小さくすると、フィールドプレート２４がドレイン１５に向けてより長く拡張され、必然的に、ゲート１６とドレイン１５との間の間隔がより広くなる。更に、このような小さい角度２６では、傾斜フィールドプレート２４を再現可能に製造することが困難な場合がある。そこで、ピーク電界を適切に抑制でき、再現可能に製造できるフィールドプレート構造が望まれている。
第１の側面として、ＩＩＩ−Ｎトランジスタを開示する。このトランジスタは、ＩＩＩ−Ｎ材料構造と、ソース及びドレインと、厚さを有する電極画定層とを備える。電極画定層は、ＩＩＩ−Ｎ材料構造の表面上に形成され、ドレインに近接する第１の側壁と、ソースに近接する第２の側壁とを有する凹部を有し、第１及び第２の側壁がそれぞれ複数の段を含む。ＩＩＩ−Ｎ材料構造から遠い凹部の一部は、第１の幅を有し、ＩＩＩ−Ｎ材料構造に近い凹部の一部は、第２の幅を有し、第１の幅は、第２の幅より大きい。トランジスタは、更に、凹部内にあり、第１の側壁を少なくとも部分的に覆う拡張部分を含む電極を備える。第１の側壁は、ＩＩＩ−Ｎ材料構造の表面に対して第１の有効角を形成し、第２の側壁は、ＩＩＩ−Ｎ材料構造の表面に対して第２の有効角を形成し、第２の有効角は、第１の有効角より大きい。
第２の側面として、トランジスタを開示する。トランジスタは、チャネルを含む半導体材料構造と、チャネルにそれぞれ電気的に接触するソース及びドレインと、ソース及びドレインの間にある電極とを備える。電極は、ゲートと、ゲートからドレインに向かって延びる拡張部分とを含む電極とを備える。トランジスタのゲート−ドレイン間隔は、２０ミクロン未満であり、ゲートがソースに対してトランジスタの閾値電圧より低い電圧でバイアスされ、トランジスタのドレイン−ソース電圧が約６００Ｖ以上であるときのトランジスタの単位ゲート幅あたりのオフ状態ドレイン電流は、約１０−８Ａｍｐｓ／ｍｍ以下であり、２マイクロ秒以下の切換時間でトランジスタをオンに切り換える際のトランジスタの動的オン抵抗は、トランジスタのＤＣオン抵抗の１．１倍未満である。
第３の側面として、トランジスタを開示する。トランジスタは、チャネルを含む半導体材料構造と、チャネルにそれぞれ電気的に接触するソース及びドレインと、ソース及びドレインの間にある電極とを備える。電極は、ゲートと、ゲートからドレインに向かって延びる拡張部分とを含む電極とを備える。トランジスタのゲート−ドレイン間隔は、２０ミクロン未満であり、拡張部分は、複数の段を有し、拡張部分の長さ１ミクロンあたりの複数の段の数は０．４より大であり、ゲートがソースに対してトランジスタの閾値電圧より低い電圧でバイアスされ、トランジスタのドレイン−ソース電圧が約６００Ｖ以上であるときのトランジスタの単位ゲート幅あたりのオフ状態ドレイン電流は、約１０−８Ａｍｐｓ／ｍｍ以下である。
第４の側面として、半導体デバイスを製造する方法を開示する。方法は、半導体材料構造を準備する工程と、半導体材料構造の表面上に厚さを有する電極画定層を形成する工程と、電極画定層上に幅を有する開口を含むマスク層をパターン化する工程とを有する。方法は、更に、電極画定層をエッチングして凹部を形成する工程であって、凹部は、第１の側壁と、第１の側壁の反対側の第２の側壁とを有し、第１及び第２の側壁は、それぞれ複数の段を有し、第１の側壁は、半導体材料構造の表面に対して第１の有効角を形成し、第２の側壁は、半導体材料構造の表面に対して第２の有効角を形成し、半導体材料構造から遠い凹部の一部が第１の幅を有し、半導体材料構造に近接する凹部の一部が第２の幅を有し、第１の幅が第２の幅より大きい凹部を形成する工程とを有する。エッチングは、第１の手順及び第２の手順の実行を含み、第１の手順は、電極画定層の一部を除去することを含み、第２の手順は、マスク層を完全には除去することなく、マスク層の一部を除去することを含み、第２の手順によって、マスク層の開口の幅が増加する。更に、電極画定層のエッチングの結果、第２の有効角が第１の有効角より大きくなる。
第５の側面として、半導体デバイスを製造する方法を開示する。方法は、半導体材料構造を準備する工程と、半導体材料構造の表面上に厚さを有する電極画定層を形成する工程と、電極画定層上に、開口を有するマスク層をパターン化する工程とを有する。開口は、第１の幅を有する複数の領域と、第１の幅より狭い第２の幅を有する複数の領域とが交互に現れるパターンを形成する。方法は、更に、開口の下の電極画定層をエッチングし、凹部を形成する工程を有し、凹部は、第１の側壁及び第２の側壁を有し、第１の側壁は、それぞれが第１の幅を有する領域の１つに隣接する複数のセクションを有し、第２の側壁は、それぞれが第２の幅を有する領域の１つに隣接する複数のセクションを有する。更に、エッチングの結果、第２の側壁のセクションの平均傾斜が第１の側壁のセクションの平均傾斜より大きくなる。
ここに説明したデバイス及び方法のそれぞれは、以下の特徴又は工程の１つ以上を含むことができる。第２の有効角は、第１の有効角より実質的に大きくすることができる。第２の有効角は、第１の有効角より少なくとも１０度大きくすることができる。ＩＩＩ−Ｎ材料構造は、第１のＩＩＩ−Ｎ材料層と、第２のＩＩＩ−Ｎ材料層と、第１のＩＩＩ−Ｎ材料層及び第２のＩＩＩ−Ｎ材料層の間の組成の相違によって、第２のＩＩＩ−Ｎ材料層に隣接する第１のＩＩＩ−Ｎ材料層内に誘起された２ＤＥＧチャネルとを備えていてもよい。第１のＩＩＩ−Ｎ材料層は、ＧａＮを含んでいてもよく、第２のＩＩＩ−Ｎ材料層は、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ又はＢＡｌＩｎＧａＮを含んでいてもよい。第１のＩＩＩ−Ｎ材料層及び第２のＩＩＩ−Ｎ材料層は、第ＩＩＩ族面又は［０００１］配向、又は第ＩＩＩ族終端半極層であってもよく、第２のＩＩＩ−Ｎ材料層は、第１のＩＩＩ−Ｎ材料層と電極画定層との間にあってもよい。第１のＩＩＩ−Ｎ材料層及び第２のＩＩＩ−Ｎ材料層は、Ｎ面又は［０００−１］配向又は窒素終端半極層であってもよく、第１のＩＩＩ−Ｎ材料層は、第２のＩＩＩ−Ｎ材料層と電極画定層との間にあってもよい。凹部は、電極画定層の全体の厚さに亘って延びていてもよい。凹部は、ＩＩＩ−Ｎ材料構造内まで延びていてもよく、及び／又は２ＤＥＧチャネルを介して延びていてもよい。
電極画定層は、ＳｉＮｘを含んでいてもよいトランジスタは、ＩＩＩ−Ｎ材料構造と電極画定層との間に誘電性パッシベーション層を更に備えていてもよく、誘電性パッシベーション層は、電極に隣接するＩＩＩ−Ｎ材料の表面に直接的に接触する。誘電性パッシベーション層は、ＳｉＮｘを含んでいてもよい。誘電性パッシベーション層は、電極がＩＩＩ−Ｎ材料構造に直接的に接触しないように、電極とＩＩＩ−Ｎ材料構造との間に設けてもよい。トランジスタは、誘電性パッシベーション層と電極画定層との間に更なる絶縁層を更に備えていてもよい。更なる絶縁層は、ＡｌＮを含んでいてもよい。電極の拡張部分は、側壁に直接的に接触してもよい。
電極は、トランジスタのゲート領域内にゲートを備えていてもよく、第１及び第２の側壁の複数の段は、それぞれゲートに直接隣接する第１の段幅を有する第１の段と、第１の段に直接隣接する第２の段幅を有する第２の段と、第２の段に直接隣接する第３の段幅を有する第３の段とを含んでいてもよく、第１の側壁の複数の段における第１の段幅の第２の段幅に対する比率は、第２の側壁の複数の段における第１の段幅の第２の段幅に対する比率と実質的に同じである。第１の側壁の複数の段における第１の段幅の第３の段幅に対する比率は、第２の側壁の複数の段における第１の段幅の第３の段幅に対する比率と実質的に同じであってもよい。第１の側壁の第１の段幅、第２の段幅及び第３の段幅の合計は、第２の側壁の第１の段幅、第２の段幅及び第３の段幅の合計より大きくてもよい。
半導体材料構造は、ＩＩＩ−Ｎ材料を含んでいてもよく、チャネルは、ＩＩＩ−Ｎ材料内にあってもよい。トランジスタのＤＣオン抵抗は、１２Ωｍｍ未満であってもよい。フィールドプレート又は拡張部分の長さは、１２ミクロン以下であってもよい。
エッチングの結果、第２の有効角が第１の有効角より実質的に大きくなってもよい。エッチングの結果、第２の有効角が第１の有効角より少なくとも１０度大きくなってもよい。マスク層は、フォトレジストを含んでいてもよい。方法は、エッチング工程を実行する前にマスク層内でフォトレジストの再分布を引き起こす工程を更に有していてもよい。フォトレジストの再分布を引き起こす工程は、フォトレジストを熱アニール処理する工程を含んでいてもよい。フォトレジストの再分布を引き起こす工程によって、開口の一方の側に第１の傾斜側壁を有し、開口の他方の側に第２の傾斜側壁を有するマスク層が形成されてもよい。フォトレジストの再分布を引き起こす工程によって、第２の傾斜側壁の傾斜が第１の傾斜側壁の傾斜より大きくなってもよい。方法は、マスク層を除去し、凹部内に電極を形成する工程を更に有していてもよい。エッチングは、第２の手順を実行した後に第１の手順を再び実行し、第１の手順を再び実行した後に第２の手順を再び実行することを含んでいてもよい。エッチングの結果、電極画定層の厚さの全体に延びる凹部が形成されてもよい。半導体材料構造は、ＩＩＩ−Ｎ層を含んでいてもよい。エッチングでは、電極画定層の厚さの全体をエッチングしてもよく、全体のエッチングの間、マスク層をエッチングマスクとして使用する。エッチングでは、更に、電極画定層の直下にある層をエッチングしてもよい。
再現可能に製造できるＩＩＩ−Ｎデバイスは、ここに説明するように、低漏洩で高電圧をサポートでき、同時に、低いオン抵抗及び高い降伏電圧を実現することができる。デバイスを製造する方法も開示する。ここに開示するＩＩＩ−Ｎデバイスは、トランジスタであってもよく、高電圧用途に適する高電圧デバイスであってもよい。本発明の１つ以上の具体例の詳細は、添付の図面及び以下の詳細な説明に開示されている。この他の特徴及び本発明の利点は、以下の説明、図面及び特許請求の範囲から明らかとなる。
従来の技術のＩＩＩ−Ｎ ＨＥＭＴデバイスの断面図である。 従来の技術のＩＩＩ−Ｎ ＨＥＭＴデバイスの断面図である。 従来の技術のＩＩＩ−Ｎ ＨＥＭＴデバイスの断面図である。 ＩＩＩ−Ｎ ＨＥＭＴデバイスの具体例の断面図である。 ＩＩＩ−Ｎ ＨＥＭＴデバイスの具体例の断面図である。 図４及び図５のＩＩＩ−Ｎ ＨＥＭＴの平面図である。 図４のＩＩＩ−Ｎ ＨＥＭＴを形成する方法を説明する図である。 図４のＩＩＩ−Ｎ ＨＥＭＴを形成する方法を説明する図である。 図４のＩＩＩ−Ｎ ＨＥＭＴを形成する方法を説明する図である。 図４のＩＩＩ−Ｎ ＨＥＭＴを形成する方法を説明する図である。 図４のＩＩＩ−Ｎ ＨＥＭＴを形成する方法を説明する図である。 図４のＩＩＩ−Ｎ ＨＥＭＴを形成する方法を説明する図である。 図４のＩＩＩ−Ｎ ＨＥＭＴを形成する方法を説明する図である。 図４のＩＩＩ−Ｎ ＨＥＭＴを形成する方法を説明する図である。 図４のＩＩＩ−Ｎ ＨＥＭＴを形成する方法を説明する図である。 図４のＩＩＩ−Ｎ ＨＥＭＴを形成する方法を説明する図である。 図４のＩＩＩ−Ｎ ＨＥＭＴを形成する方法を説明する図である。 図４のＩＩＩ−Ｎ ＨＥＭＴを形成する方法を説明する図である。 図４のＩＩＩ−Ｎ ＨＥＭＴを形成する方法を説明する図である。 ＩＩＩ−Ｎ ＨＥＭＴデバイスの他の具体例の断面図である。
各図面において、同様の符号は、同様の要素を示している。
ＩＩＩ−Ｎヘテロ構造に基づくトランジスタを開示する。このデバイスの電極は、デバイスを再現可能に製造でき、低い漏洩で高い電圧をサポートでき、同時に低いオン抵抗及びゲートキャパシタンスを示すことができるように設計されている。また、このデバイスを製造する方法についても開示する。ここに説明するＩＩＩ−Ｎデバイスは、高電圧用途に適する高電圧デバイスであってもよい。このような高電圧トランジスタでは、トランジスタがオフにバイアスされると（すなわち、ソースに対するゲートの電圧がトランジスタ閾値電圧より低くなると）、トランジスタは、少なくとも、その用途において使用されている高電圧以下の全ての電圧をサポートし、この電圧は、例えば、１００Ｖ、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ又はこれ以上であってもよい。高電圧トランジスタのバイアスがオンになると（すなわち、ソースに対するゲートの電圧がトランジスタ閾値電圧より高くなると）、高電圧トランジスタは、低いオン電圧で実質的な電流を流すことができる。許容可能な最大のオン電圧は、トランジスタが使用されている用途においてサポートされている最大電圧である。
ここに説明するトランジスタは、それぞれ、図３のデバイスに匹敵する動作電圧及び降伏電圧を実現しながら、再現可能に製造することができるフィールドプレート構造を含む。更に、このフィールドプレート構成によって、所与の動作電圧のために設計されるトランジスタにおいて、ゲートとドレインとの間の距離を短くでき、これによって、デバイスオン抵抗を低減し、電気損失を最小にすることができる。
図４、図５及び図１７〜図１８は、ここに説明するデバイスを示している。ここに説明するＩＩＩ−Ｎトランジスタは、それぞれ、ＩＩＩ−Ｎ材料構造上に形成された電極画定層を含む。電極画定層は、凹部を含み、この凹部内に電極が設けられる。凹部の頂部の幅は、凹部の底部の幅より大きい。電極は、電極画定層の一部の上にあり、電極の相対する両側に設けられた第１及び第２の拡張部分を含む。ドレイン電極に向かって延びる第１の拡張部分は、フィールドプレートとして機能する。第２の拡張部分は、ソース電極に向かって延びる。電極は、電極画定領域内の凹部内にコンフォーマルに堆積され、拡張部分は、凹部の側壁上に設けられる。したがって、拡張部分のプロファイルは、少なくとも部分的に、側壁のプロファイルによって決定される。電極の拡張部分の下の凹部の側壁は、複数の段（steps）を含む。側壁は、それぞれ、基底にあるＩＩＩ−Ｎ材料構造の最上位の表面に対して、有効角（effective angle）を形成する。フィールドプレートの有効角を画定する（すなわち、この有効角と同じである）第１の拡張部分の下方側壁の有効角は、デバイスが使用される回路用途による要求に応じて、デバイスの高電圧動作が実現されるように十分小さくすることができる。第２の拡張部分の有効角を画定する（したがって、この有効角と同じである）第２の拡張部分の下の側壁の有効角は、第１の拡張部分の有効角より大きい。これにより、第１及び第２の拡張部分が実質的に同じ有効角を有するデバイスと比べて、ソースとゲートとの間の所与の水平線間距離によって、ゲート−ソースキャパシタンスを小さくすることができる。
図４に示すＩＩＩ−Ｎ ＨＥＭＴは、基板１０（但し、基板は、任意である）と、基板上の第１のＩＩＩ−Ｎ層１１と、第１のＩＩＩ−Ｎ層上の第２のＩＩＩ−Ｎ層１２とを備える。ＩＩＩ−Ｎ層１１、１２は、互いに異なる組成を有し、これらの組成は、第１のＩＩＩ−Ｎ層１１と第２のＩＩＩ−Ｎ層１２との間の界面近傍で、第１のＩＩＩ−Ｎ層１１内に（破線で示される）２次元電子ガス（two-dimensional electron gas：２ＤＥＧ）チャネル１９、すなわち、導電チャネルが誘起されるように選択される。第２のＩＩＩ−Ｎ層１２上には、電極画定層３３が形成され、この電極画定層３３は、電極画定層３３の全体の厚さに亘る凹部を有することができる。これに代えて、凹部１７は、電極画定層の一部のみに亘って広がっていてもよい（図示せず）。電極画定層３３の厚さは、通常、約０．１μｍ〜５μｍ、例えば、約０．８５μｍである。電極画定層３３は、全体に亘って実質的に均一な組成を有していてもよい。電極画定層３３は、ＳｉＮｘ等の絶縁体から形成される。
凹部には、ゲート５９が形成される。図４の具体例では、ゲート電極５９は、凹部内の露出表面の全体をコンフォーマルにカバーしているが、以下に更に説明するように、幾つかの具体例では、ゲート電極５９は、凹部内の露出表面の一部のみをカバーしていてもよい（図示せず）。ゲート領域５１のゲート電極５９の一部６１は、デバイスのゲート６１である。更に、ゲート電極５９は、ドレインアクセス領域５３の電極画定層の少なくとも一部の上にある第１の拡張部分５４と、ソースアクセス領域５２の電極画定層の少なくとも一部の上にある第２の拡張部分５５とを含む。第１の拡張部分５４は、フィールドプレートとして機能し、大きいドレイン−ソース電圧によってデバイスがオフ状態にバイアスされた（すなわち、ゲート−ソース電圧がデバイス閾値電圧より低い）場合、デバイスにおけるピーク電界を減少させる。第２の拡張部分５５は、デバイス製造の間にゲート電極５９の凹部に対するアラインメント誤差が生じた場合に、少なくともゲート領域５１のソース側エッジを超えてゲート電極５９がソースコンタクト１４に向かって延びることを確実にするために含まれている。ゲート電極５９は、電極画定領域の凹部にコンフォーマルに堆積されている。
第１の拡張部分５４は、凹部の側壁４３の上にあり、側壁４３は、点４４（すなわち、ゲート領域５１に最も近接する電極画定層３３の部分）からドレインの最も近くにある凹部の上端にある点４５までの全体に亘って延びている。第２の拡張部分５５は、凹部の側壁４６の上にあり、側壁４６は、点４７（すなわち、領域５１に最も近い電極画定層３３の部分）から、ソースの最も近くにある凹部の上端にある点４８までの全体に亘って延びている。したがって拡張部分５４、５５のプロファイルは、少なくとも部分的に、側壁４３、４６のプロファイルによって決定される。第２の拡張部分５５は、少なくとも点４８まで、側壁４６の全体に亘って延びているように示しているが、幾つかの具体例では、拡張部分５５は、側壁４６の一部のみに延びている（図示せず）。第２の拡張部分５５を側壁４６の一部のみを覆うように形成することによって、ゲートキャパシタンスを低減し、デバイス性能を向上させることができる。一方、幾つかの場合、第２の拡張部分５５を、少なくとも点４８まで、側壁４６の全体に亘って延ばすことによって、第２の拡張部分５５が側壁４６の一部のみを覆う同様のデバイスに比べてバラツキを低減することができる。
ソースコンタクト１４及びドレインコンタクト１５は、ゲート５９の相対する両端にあり、２ＤＥＧチャネル１９とオーミックコンタクトを形成する。また、ＩＩＩ−Ｎ ＨＥＭＴは、ゲート６１が堆積されたゲート領域５１と、ゲート領域５１を挟んで反対側に設けられたソースアクセス領域５２及びドレインアクセス領域５３とを備える。ソースコンタクト１４及びドレインコンタクト１５が堆積されたデバイス構造の領域５６は、デバイスオーミック領域と呼ばれる。ソースアクセス領域５２は、ソースコンタクト１４とゲート６１との間（すなわち、ゲート領域５１内のゲート電極５９の一部）にあり、ドレインアクセス領域５３は、ドレインコンタクト１５とゲート６１との間にある。また、ＩＩＩ−Ｎ ＨＥＭＴは、例えば、第１のＩＩＩ−Ｎ層１１と基板１０との間のＩＩＩ−Ｎバッファ層、又は第１のＩＩＩ−Ｎ層１１と第２のＩＩＩ−Ｎ層１２との間のＡｌＮ等のＩＩＩ−Ｎ層等の更なるＩＩＩ−Ｎ層（図示せず）を含むことができる。また、ＩＩＩ−Ｎ ＨＥＭＴは、オプションとして、少なくともアクセス領域内にＩＩＩ−Ｎ材料表面に接触するパッシベーション層２２を備えていてもよく、パッシベーション層２２と電極画定層３３との間に（これもオプションである）更なる誘電体層２１を備えていてもよい。なお、図４に示すように、電極画定層３３の凹部１７は、更なる誘電体層２１の全体の厚さに亘って延びていてもよいが、パッシベーション２２内には延びない。したがって、パッシベーション層２２は、ＩＩＩ−Ｎ材料と、ゲート領域５１内のゲート６１との間に存在し、これによって、ゲート絶縁体として機能する。ゲート絶縁体は、ＨＥＭＴにおけるゲート漏れ電流を防止することに役立つ。
バラツキ（dispersion）とは、デバイスがＲＦ又はスイッチング状態で動作した場合と、デバイスがＤＣ条件の下で動作する場合に観測される電流−電圧（Ｉ−Ｖ）特性の差を意味する。ＩＩＩ−Ｎデバイスでは、バラツキ等の作用は、多くの場合、デバイス動作の間の表面準位の電荷に起因するＩＩＩ−Ｎ材料層の最上位の表面における電圧フリッカによって引き起こされる。したがって、図４の層２２等のパッシベーション層は、最上位のＩＩＩ−Ｎ表面における電圧フリッカを防止又は抑圧することによってバラツキを防止又は抑圧する。
パッシベーション層２２を有する具体例では、電極画定層３３は、パッシベーション層２２と協働して、デバイスの最上位のＩＩＩ−Ｎ表面の有効なパッシベーションを維持する。パッシベーション層２２と電極画定層３３との間にＡｌＮ等の更なる誘電体層２１が設けられている場合、最上位のＩＩＩ−Ｎ表面の有効なパッシベーションを確実に維持するために、更なる誘電体層２１は、例えば、約２０ｎｍ未満、約１０ｎｍ未満又は約５ｎｍ未満等、十分薄く形成する必要がある場合がある。更なる誘電体層２１を、例えば約２０ｎｍ以上等、厚く形成しすぎると、パッシベーション層２２、３３の効果が劣化する場合がある。
図４のＩＩＩ−Ｎ ＨＥＭＴは、エンハンスメントモード（enhancement-mode）デバイス（すなわち、閾値電圧が０Ｖより大きい、通常、オフのデバイス）であってもよく、又はデプリーションモード（depletion-mode）デバイス（すなわち、閾値電圧が０Ｖより小さい、通常、オンのデバイス）であってもよい。また、図４のＩＩＩ−Ｎ ＨＥＭＴは、他の構成を有することもできる。例えば、一具体例においては、電極画定層３３の凹部１７は、電極画定層３３の厚さの全体ではなく、部分的に延びていてもよく、これによって、電極画定層３３の一部がＩＩＩ−Ｎ材料とゲートの一部６１との間に存在するようにしてもよい（図示せず）。この場合、電極画定層３３がゲート絶縁体として機能でき、パッシベーション層２２及び／又は更なる誘電体層２１を省略することができる。他の具体例では、電極画定層３３の凹部１７は、パッシベーション層２２の全体の厚さに亘って更に延びており、ゲート６１は、基底のＩＩＩ−Ｎと直接的に接触する（図示せず）。更に他の具体例として、図５に示すように、凹部１７をＩＩＩ−Ｎ材料内まで延ばしてもよい。
図５は、ゲート電極５９の堆積の前に、電極画定層３３の凹部１７を更にエッチングして、パッシベーション層２２を介してＩＩＩ−Ｎ材料構造（層１１、１２）内にまで延ばした点を除いて図４と同様のＩＩＩ−Ｎ ＨＥＭＴを示している。図５に示すように凹部１７は、２ＤＥＧ１９を介して延ばすことができる。凹部１７が２ＤＥＧ１９を介して延びている場合、ＨＥＭＴは、エンハンスメントモードデバイスであってもよい。
図４及び図５に示すように、電極画定層３３の側壁４３、４６は、それぞれが複数の段（steps）を含む（したがって、ゲート電極５９の拡張部分５４、５５も複数の段を含む）。側壁４３、４６は、それぞれ、破線６３、６６の傾斜に等しい有効傾斜を有し、破線６３は、点４４、４５を通過し、破線６６は、点４７、４８を通過する。したがって、側壁４３、４６は、それぞれ、基底にあるＩＩＩ−Ｎ材料構造の最上位の表面に対して有効角（effective angle）３６、３７を形成する。別の言い方をすれば、側壁４３、４６は、それぞれ有効傾斜を有し、この有効傾斜は、それぞれ破線６３、６６の傾斜に等しい。
図４及び図５に示すように、側壁４６の有効傾斜は、側壁４３の有効傾斜より大きく、多くの場合、実質的に大きい。これに応じて、ＩＩＩ−Ｎ材料構造の最上位の表面に対して側壁４６が形成する有効角３７は、ＩＩＩ−Ｎ材料構造の最上位の表面に対して側壁４３が形成する有効角３６より大きく、例えば、実質的に大きく、又は少なくとも１０度大きい。電界降伏又はデバイス内の大きな電界に関連する他の望ましくない作用をデバイスに生じさせることなく、より大きいオフ状態電圧を印加できるようにドレイン１５に隣接する側壁４３の有効角３６は、十分小さく維持される。すなわち、有効角３６を大きくすると、通常、デバイスがオフ状態（すなわち、デバイス閾値電圧より小さい電圧でゲートがソースに対してバイアスされている状態）にある場合の所与のドレイン−ソース電圧についてのデバイスのピーク電界も増加し、これによって、オフ状態動作電圧及び降伏電圧がより低くなる。一方、ソース１４とゲート６１との間の所与の間隔では、側壁４６の有効角３７を大きくすると、ゲート−ソースキャパシタンスが低下し、デバイス性能に有益である場合がある。図に示すように有効角３７を角度３６より大きくするのではなく、有効角３７を角度３６と実質的に同じに形成した場合、信頼できるデバイス製造を実現し、ゲート−ソースキャパシタンスが大きくなりすぎることを防ぐために、ソース１４及びゲート６１との間の間隔を広くする必要がある場合がある。
図６は、図４及び図５のデバイスの平面図（上面図）であり、交互に隣接するソースコンタクト１４及びドレインコンタクト１５の「フィンガ」を示しており、ソースコンタクト１４は、ソースコンタクトパッド６４に接続され、ドレインコンタクト１５は、ドレインコンタクトパッド６５に接続されている。破線６０は、図４及び図５に示す断面に対応する線を示している。図６に示すように、ゲート６１は、幅Ｓ１の領域と、幅Ｄ１の領域とが交互に現れる蛇行パターンに形成され、Ｄ１は、Ｓ１より実質的に大きい。ソースコンタクト１４のフィンガは、幅Ｓ１の領域にあり、ドレインコンタクト１５のフィンガは、幅Ｄ１の領域にある。また、ゲート６１は、ゲートコンタクトパッド（図示せず）に接続できる。図６は、３つのソースフィンガと３つのドレインフィンガとを示しているが、包括的に言えば、デバイスのソースフィンガ及びドレインフィンガは、これより多くても少なくてもよい。
側壁４３、４６がそれぞれ複数の段を含み、異なる有効傾斜を有する図４及び図５に示す形状内にゲート電極５９を含む凹部１７を再現可能に形成することは、従来の技術では困難である場合がある。図４〜図６のデバイスを製造する簡単で再現可能な方法を図７〜図１６に示す。この方法では、図６を参照して上述した幅Ｓ１及び幅Ｄ１の差を利用して、電極画定層３３内に、図４及び図５に示すプロファイルを有する、側壁４６の有効傾斜が側壁４３の有効傾斜より大きい凹部１７を形成する。この方法は、一回のみのリソグラフィステップで側壁４６の有効傾斜が側壁４３の有効傾斜より大きい（例えば、実質的に大きい）凹部１７のプロファイルを形成する。このようなプロファイルを達成するために用いることができる他のプロセスは、多くの場合、複数のリソグラフィステップを含み、したがって、図７〜図１６に示し、以下に説明する方法に比べて、より複雑で高価である。
図７に示すように、例えば、有機金属気相成長（metalorganic chemical vapor deposition：ＭＯＣＶＤ）又は分子線エピタキシー（molecular beam epitaxy：ＭＢＥ）によって、基板１０上にＩＩＩ−Ｎ材料層１１、１２を形成する。例えば、ＭＯＣＶＤ又はプラズマ化学気相成長（plasma enhanced chemical vapor deposition：ＰＥＣＶＤ）によって、ＩＩＩ−Ｎ材料層１１、１２の上にパッシベーション層２２を堆積させる。次に、図８Ａに示すように、ソースコンタクト１４及びドレインコンタクト１５を形成する。ソースコンタクト及びドレインコンタクトは、ＩＩＩ−Ｎ材料層内に誘起される２ＤＥＧ１９に電気的に接触する。ソースコンタクト１４及びドレインコンタクト１５は、様々な手法で形成できる。例えば、蒸着、スパッタリング又はＣＶＤによって、層１２の表面上のオーミックコンタクト領域５６（図４）内に金属又は金属の組合せを堆積させ、熱アニール処理を行い、この結果、堆積した金属が基底にある半導体材料と共に金属合金を形成してもよい。これに代えて、ｎ型ドーパントをオーミック領域５６にイオン打ち込みし、続いて、蒸着、スパッタリング又はＣＶＤによって、この領域の上に金属を堆積させてもよい。或いは、オーミックコンタクト領域５６内の材料をエッチング除去し、ＭＯＣＶＤ又はＭＢＥによってこの領域内でｎ型材料を再成長させ、続いて、この領域上に金属を堆積させてもよい。図８Ｂは、図８Ａのデバイスの平面図を示しており、破線８０は、断面図８Ａの断面を示している。図８Ｂに示すように交互に隣接するソースコンタクト１４とドレインコンタクト１５のフィンガは、デバイス全体に亘って隣接するソースフィンガ及びドレインフィンガの間の間隔が略々同じになるように堆積される。
次に、図９に示すように、例えば、ＰＥＣＶＤ法、スパッタリング又は蒸着によって、パッシベーション層２２上に更なる誘電体層２１及び電極画定層３３を堆積させる。そして、例えば、反応性イオンエッチング（reactive ion etching：ＲＩＥ）又は誘導結合プラズマ（inductively coupled plasma：ＩＣＰ）エッチングによって電極画定層をエッチングして凹部を形成する。凹部を形成するための手順を図１０〜図１６に示す。
図１０Ａに示すように、電極画定層３３上にフォトレジストマスク層７１をパターン化し、開口７２を設ける。パターン化は、標準的なリソグラフィ処理によって行うことができる。図１０Ｂは、図１０Ａのデバイスの平面図を示しており、破線９０は、図１０Ａの断面を示している。破線の長方形は、フォトレジストマスク層７１によって覆われたソースフィンガ１４及びドレインフィンガ１５を示している。図１０Ｂに示すように、フォトレジストマスク層７１の開口７２は、蛇行パターンに形成され、この蛇行パターンでは、幅Ｓ１’の領域が幅Ｄ１’の領域と交互に現れ、Ｓ１’は、図６の幅Ｓ１と略々同じであり、Ｄ１’は、図６の幅Ｄ１と略々同じである。隣接するソースフィンガ及びドレインフィンガの間にある開口７２の一部は、ドレインフィンガよりソースフィンガに実質的に近くなるように配置され、したがって、Ｄ１’は、Ｓ２’より実質的に大きい。したがって、幅Ｄ１’の領域のフォトレジストの体積及び表面積は、幅Ｓ１’の領域の体積及び表面積より実質的に大きくなる。
そして、例えば、構造を熱アニール処理することによってマスク層７１のフォトレジストを再分布させ（redistributed）、図１１に示すようなフォトレジストプロファイルを得る。アニール処理は、フォトレジスト層７１又は基底にある如何なる層も損なわない温度で実行される。図１１に示すように、フォトレジストの再分布の後、フォトレジストマスク層には、傾斜側壁７３、７４が形成される。側壁７３、７４の正確な傾斜及びプロファイルは、側壁に直接的に隣接するフォトレジストの部分の体積及び／又は表面積に少なくとも部分的に依存する。（幅Ｄ１’を有する）側壁７４に隣接するフォトレジストの部分は、（幅Ｓ１’を有する）側壁７３に隣接するフォトレジストの部分より実質的に大きい体積及び表面積を有し、この結果、開口７２における側壁プロファイルは、非対称になり、側壁７３が側壁７４より急峻になる。これにより得られるフォトレジスト層７１及び側壁７３、７４のプロファイルは、例えば、アニール時間、アニール温度、アニール処理が実行される雰囲気の化学的性質等のアニール条件を変更することによって制御できる。例えば、アニール時間を長くし、又はアニール温度を高くする程、側壁７３、７４の傾斜が小さくなるが、図１１に示し上述したような非対称性は維持される。
次に、図１２に示すように、層７１のフォトレジスト材料及び電極画定層３３の材料の両方をエッチングする化学エッチングを用いた第１のエッチングを実行することによって、電極画定層３３の凹部を部分的に形成する。例えば、電極画定層３３がＳｉＮｘである場合、第１のエッチングは、Ｏ２及びＳＦ６を含むエッチャントを用いる反応性イオンエッチング（ＲＩＥ）又は誘導結合プラズマ（ＩＣＰ）エッチングによって実行できる。幾つかの具体例では、第１のエッチングは、実質的に、異方性エッチングである。
次に、図１３に示すように、フォトレジストマスク層７１をエッチングするが、電極画定層３３を実質的にエッチングせず、この結果、開口７２の幅を広くする第２のエッチングを実行する。例えば、電極画定層３３がＳｉＮｘである場合、第２のエッチングは、Ｏ２のみを含むエッチャントを用いる反応性イオンエッチング（ＲＩＥ）又は誘導結合プラズマ（ＩＣＰ）エッチングによって実行できる。幾つかの具体例では、第２のエッチングは、実質的に等方性エッチングである。次に、層７１のフォトレジスト材料及び電極画定層３３の材料の両方をエッチングする化学エッチングを用いた第１のエッチングと同様の第３のエッチングを実行することによって、図１４に示すプロファイルを得る。図１４に示すように、電極画定層３３内の凹部のソース側に形成される側壁の水平幅７４は、凹部のソース側に形成される側壁の水平幅７３より大きい。そして、凹部１７が電極画定層３３を貫通し、段状の側壁を有するアパーチャが得られるまで、フォトレジストをエッチングする処理及びこれに続いて両方の層７１、３３をエッチングする処理を複数回繰り返す。そして、例えば、溶剤洗浄によってフォトレジストマスク層７１を除去し、図１５に示すプロファイルを得る。更なる誘電体層２１は、電極画定層３３に凹部をエッチングするために用いられるエッチング処理では実質的にエッチングされない材料から形成できる。このような場合、更なる誘電体層２１は、エッチング停止層として機能する。
次に、図１６に示すように、例えば、更なる誘電体層２１の材料をエッチングするが電極画定層３３又はパッシベーション層２２の材料をエッチングしないエッチングを実行することによって、電極画定層３３の凹部１７に隣接している更なる誘電体層２１の一部を除去する。例えば、層３３、２２が共にＳｉＮｘであり、層２１がＡｌＮである場合、電極画定層３３の凹部１７に隣接する層２１の一部は、フォトレジスト現像液等の基剤において化学エッチングすることができる。そして、例えば、蒸着、スパッタリング又はＣＶＤによって凹部内に電極５９をコンフォーマルに堆積させることによって、図４に示すトランジスタと同様な図１７に示すトランジスタが得られる。図５に示すトランジスタを形成する場合、電極５９を堆積させる前に、凹部１７がパッシベーション層２２を貫通してＩＩＩ−Ｎ材料構造内にまで延びるように追加的なエッチングを行う。
電極画定層３３内に凹部１７を形成する上述したエッチプロセスの性質のため、（図１７に符号を付す）側壁４３、４６は、同じ数の段を有する。相対する両側の側壁の段は、同時に形成され、実質的に同じ高さを有する。例えば、図１７のデバイスについて説明すると、段８１、９１は、同時に形成され、実質的に同じ高さを有する。同様に段８２、９２は、実質的に同じ高さを有し、段８３、９３は、実質的に同じ高さを有し、段８４、９４は、実質的に同じ高さを有する。更に、段８１〜８４のサイズ及び幅は、反対の側壁の対応する段のサイズ及び幅に実質的に比例する。すなわち段９１の幅に対する段８１の幅の比率、段９２の幅に対する段８２の幅の比率、段９３の幅に対する段８３の幅の比率及び段９４の幅に対する段８４の幅の比率は、全て略々同じ、すなわち、実質的に同じである。各段を個別のリソグラフィ処理で形成する他のプロセスでは、リソグラフィ処理に固有のアラインメント公差（例えば、アラインメント誤差）のために、上述したような対応する段の幅の比率の関係を維持することができない。
図４〜図６のデバイスは、上述した方法を僅かに変更したバージョンを用いて形成できる。例えば、ソースコンタクト１４及びドレインコンタクト１５は、電極画定層３３の凹部１７の形成の後に形成してもよい。更に、図６のデバイスでは、凹部１７をＩＩＩ−Ｎ材料構造まで延ばすための更なるエッチングステップは、以下のステップを含むことができる。凹部がパッシベーション層２２を介してＩＩＩ−Ｎ材料の最上位の表面まで延びた後、電極５９の堆積の前に、電極画定層３３及びパッシベーション層２２に用いられている材料より高いエッチングレートでＩＩＩ−Ｎ材料をエッチングする化学エッチングを用いて、構造をエッチングできる。例えば、電極画定層３３及びパッシベーション層２２が共にＳｉＮｘである場合、Ｃｌ２ＲＩＥ又はＩＣＰエッチングを実行して、ＩＩＩ−Ｎ材料構造内に延びる凹部を得ることができる。
再び図１７のデバイスを参照すると、段８１〜８４及び段９１〜９４のそれぞれは、２つの表面を有する（但し、各段は、更なる表面を有していてもよい）。一方の表面は、水平（すなわち、ＩＩＩ−Ｎ材料構造の最上位の表面に実質的に平行）であり、他方の第２の表面は、ＩＩＩ−Ｎ材料構造の最上位の表面に対してある角度を形成する傾斜表面である。各段の傾斜表面の傾斜角は、図１１に示すように、製造工程で用いたフォトレジストマスク層７１の傾斜側壁によって決まる。上述のように、フォトレジスト層の側壁の傾斜は、熱アニール等の再分布処理によって生じる。但し、段８１〜８４及び段９１〜９４の傾斜表面は、実質的に垂直な表面に置換してもよい。傾斜表面の代わりに実質的に垂直な表面が望まれる場合、フォトレジスト再分布処理を省略してもよく、この処理を変更することによって、フォトレジストプロファイルを変更してもよい。
図４及び図１７のデバイスにおいて、フィールドプレート５４の形状を画定する凹部１７の側壁４３については、他の全てのデバイスパラメータを変更することなく、段の数を多く／密度を高くすることによって、より高い電圧動作を確実に達成できることが見出された。また、予期していなかった結果として、段の数を多く／密度を高くした場合、（図１７においてＬＧＤの符号で示す）ゲート−ドレイン間隔が狭くなっても、このデバイスは、段の数が少ない／密度が低いデバイスと同様の信頼性で動作することができることが見出された。更に、予期していなかった結果として、段の数を多く／密度を高くした場合、（図１７においてＬＦＰの符号で示す）フィールドプレート長が短くなっても、このデバイスは、段の数が少ない／密度が低いデバイスと同様の信頼性で動作することができることが見出された。例えば、フィールドプレート長ＬＦＰ（ＬＦＰは、図１７に示すように、点４４からフィールドプレートの端部までの水平長さとして定義される。）が１１．５ミクロンであり、８個の段（例えば、フィールドプレート長の１ミクロンあたり０．４以上の段の密度）を有し、（図１７に示すように定義される）ゲート−ドレイン間隔ＬＧＤが１８ミクロン（又は、例えば、２０ミクロン未満）であるデバイスは、デバイスがオフ状態（すなわち、デバイス閾値電圧より低い電圧でゲートがソースに対してバイアスされている状態）において、少なくとも６００Ｖのドレイン−ソース電圧をサポートすることが見出された。これらのデバイスでは、ゲートがソースに対してデバイス閾値電圧より低い電圧でバイアスされている状態で、６００Ｖのドレイン−ソース電圧における単位ゲート幅あたりのオフ状態ドレイン電流は、１０−８Ａｍｐｓ／ｍｍより小さく、ＤＣオン抵抗は、１６Ωｍｍ未満であり、ここで、ＤＣオン抵抗は、ゲートがオンにバイアスされた際の低いドレイン−ソース電圧におけるデバイスのＤＣ電流−電圧曲線の傾斜として定義される。ソース及びドレインのオーミックコンタクトのために用いられる金属を厚くすることによって、ＤＣオン抵抗を約１２Ωｍｍ以下に更に低減できた。また、これらのデバイスのＤＣ−ＲＦのバラツキは、非常に小さく、スイッチング状態下のオン抵抗として定義されるデバイスの動的なオン抵抗は、２マイクロ秒のスイッチング期間（すなわち、スルーレート）のＤＣオン抵抗の１．１倍未満（又は、例えば、実質的に１．５倍未満）であった。これに対して、３段のみが形成されたフィールドプレートを有し、これ以外は上述と同様の構造を有するデバイスでは、デバイスがオフ状態の際に少なくとも６００Ｖのドレイン−ソース電圧を確実にサポートするためには、２２ミクロン（又は、例えば、２０ミクロン以上）のゲート−ドレイン間隔ＬＧＤが必要であった。更に、これらのデバイスでは、ゲート−ドレイン間隔が広くなったために、ＤＣオン抵抗及び動的オン抵抗が高くなった。
更に、段８１及びこれに最も近い段（段８２〜８４）の相対的寸法も高電圧動作の間のデバイスの信頼性に影響することが見出された。具体的には、図１７に示すように、段８２、及びオプションとして段８３を段８１より小さくし、これに続く段（８４）を大きくすると、高電圧動作の間のデバイスの信頼性が向上する。これも予期していなかった結果である。これは、このような段サイズのパターンによって、フィールドプレートの長さに沿った他の部分の電界の強さを維持しながら、固有のゲートのドレイン側エッジの近傍（すなわち、点４４の付近の）のピーク電界を減少させることができ、より低いピーク電界で大きな電圧をサポートできるためであると推測される。
上述したように、ＩＩＩ−Ｎ層１１、１２は、互いに異なる組成を有する。この組成は、第２のＩＩＩ−Ｎ層１２が第１のＩＩＩ−Ｎ層１１より大きいバンドギャップを有し、２ＤＥＧ１９の形成に寄与するように選択される。例えば、ＩＩＩ−Ｎ層１１は、ＧａＮであってもよく、ＩＩＩ−Ｎ層１２は、ＡｌＧａＮ、ＡｌＩｎＧａＮ又はＢＡｌＩｎＧａＮであってもよく、層１２には、ｎ形不純物をドーピングしてもよく、又は有意な濃度のドーピング不純物を含まなくてもよい。層１２がドーピングされない場合、２ＤＥＧは、層１１、１２間の分極場の差から誘起される。
ＩＩＩ−Ｎ層１１、１２が非極性（non-polar）配向又は半極性（semi-polar）配向に配向されたＩＩＩ−Ｎ材料から構成されている場合、２ＤＥＧ１９を誘起するために、第２の半導体層１２の全部又は一部にｎ型不純物をドーピングする必要がある場合がある。ＩＩＩ−Ｎ層１１、１２が［０００１］（すなわち、第ＩＩＩ族面）配向等の極性方向（polar direction）に配向されている場合、２ＤＥＧ１９は、何れのＩＩＩ−Ｎ層にもドーピングを行う必要なく、分極場によって誘起することができるが、第２のＩＩＩ−Ｎ層１２の全部又は一部にｎ型不純物をドーピングすることによって、２ＤＥＧシート電荷密度（sheet charge concentration）を高めることができる。２ＤＥＧシート電荷密度を高めることは、ダイオードのオン抵抗を低くする点で有益であるが、これによって、逆バイアス降伏電圧も低くなってしまうことがある。したがって、２ＤＥＧシート電荷密度は、ダイオードが使用される用途に適する値に最適化することが好ましい。
基板１０は、その上にＩＩＩ−Ｎ層１１、１２を形成できる適切な如何なる基板であってもよく、例えば、炭化シリコン（ＳｉＣ）、シリコン、サファイア、ＧａＮ、ＡｌＮ又は他のその上にＩＩＩ−Ｎデバイスを形成できる如何なる適切な基板であってもよい。幾つかの具体例では、層１１及び層１２における材料欠陥を最小化するために、基板１０と半導体層１１の間にＩＩＩ−Ｎバッファ層（図示せず）、例えば、ＡｌＧａＮ又はＡｌＮの層が設けられる。
図１８は、図４及び図１７のデバイスと同様であるが、Ｎ極［０００１ｂａｒ］方向に配向され又は窒素終端された半極材料（nitrogen-terminated semipolar material）であるＩＩＩ−Ｎ半導体材料上に形成されたＩＩＩ−Ｎ ＨＥＭＴトランジスタの断面図を示している。このデバイスは、Ｎ極又は半極性ＩＩＩ−Ｎ材料の成長に適する基板２００を含む。層２０１は、上位のＩＩＩ−Ｎ材料における欠陥密度を低減するＧａＮ又はＡｌＮ等のバッファ層である。幾つかの場合、層２０１を省略して、基板２００に直接的にＩＩＩ−Ｎ層２０４を成長させることもできる。ＩＩＩ−Ｎ層２０４、２０２の組成は、層２０２、２０４の間の界面の近傍の層２０２において２ＤＥＧ１９が誘起されるように選択される。例えば、層２０４は、ＡｌＧａＮ又はＡｌＩｎＧａＮであってもよく、層２０２は、ＧａＮであってもよい。ＩＩＩ−Ｎ層２０４、２０２の間にＡｌＮの層等の更なるＩＩＩ−Ｎ層（図示せず）を設けてもよい。ＩＩＩ−Ｎ層２０４とは反対側となるＩＩＩ−Ｎ層２０２の側にＡｌＩｎＧａＮ、ＡｌＩｎＮ又はＡｌＧａＮ等である更なるＩＩＩ−Ｎ層（図示せず）を設けてもよい。電極画定層３３は、これも凹部を含み、図４及び図１７の電極画定層３３と同様又は同じ構造を有する。ゲート５９は、凹部内に形成される。図４及び図１７と同様に、ゲート５９は、デバイスのゲート領域５１内のアクティブなゲート部分６１と、拡張部分５４、５５とを含む。ゲート５９は、電極画定領域の凹部にコンフォーマルに堆積され、拡張部分５４は、凹部の側壁４３上に堆積される。したがって、拡張部分５４のプロファイルは、少なくとも部分的に側壁４３のプロファイルによって画定される。ソースコンタクト１４及びドレインコンタクト１５は、それぞれゲート５９の相対する側に設けられ、２ＤＥＧチャネル１９に対してオーミックコンタクトを形成する。
図４及び図１７のＨＥＭＴと同様に、ＩＩＩ−Ｎ材料構造の最上位の表面上にパッシベーション層２２、例えば、ＳｉＮｘ層を設けてもよく、電極画定層３３とパッシベーション層２２との間に更なる誘電体層２１、例えばＡｌＮ層を設けてもよい。図１８に示すように、電極画定層３３の凹部は、更なる誘電体層２１の全体の厚さに亘って延びていてもよいが、パッシベーション２２内には延びず、これによって、パッシベーション層２２は、ゲート絶縁体として機能する。
図１８のＩＩＩ−Ｎ ＨＥＭＴは、エンハンスメントモード（enhancement-mode）デバイス（すなわち、閾値電圧が０Ｖより大きい、通常、オフのデバイス）であってもよく、又はデプリーションモード（depletion-mode）デバイス（すなわち、閾値電圧が０Ｖより小さい、通常、オンのデバイス）であってもよい。また、図１８のＩＩＩ−Ｎ ＨＥＭＴは、他の構成を有することもできる。例えば、一具体例においては、電極画定層３３の凹部は、電極画定層３３の厚さの全体ではなく、部分的に延びていてもよく、これによって、電極画定層３３の一部がＩＩＩ−Ｎ材料とゲートの一部６１との間に存在する（図示せず）。この場合、電極画定層３３がゲート絶縁体として機能でき、パッシベーション層２２及び／又は更なる誘電体層２１を省略することができる。他の具体例では、電極画定層３３の凹部は、パッシベーション層２２の全体の厚さに亘って更に延びており、ゲート５９は、基底のＩＩＩ−Ｎ材料と直接的に接触する（図示せず）。更に他の具体例では、凹部は、更にＩＩＩ−Ｎ材料内まで延び（図示せず）、例えば、図５のダイオードと同様に、２ＤＥＧ１９を越えて延びている。
図１８に示す基板上に形成されたＩＩＩ−Ｎ層が図４に示す基板上に形成されたＩＩＩ−Ｎ層とは異なる結晶方位を有する点を除いて、図１８のデバイスを形成するための手順は、図７〜図１６に示した、図４のデバイスを形成するための手順と同じである。
幾つかの具体例について説明した。但し、ここに開示した技術及びデバイスの思想及び範囲から逸脱することなく、様々な変更を加えることができることは明らかである。それぞれの具体例に示した特徴は、単独で若しくは互いに組み合わせて用いることができる。したがって、他の具体例も特許請求の範囲に含まれる。

Claims (41)

  1. ＩＩＩ−Ｎ材料構造と、
    ソース及びドレインと、
    前記ＩＩＩ−Ｎ材料構造の表面上に形成され、厚さを有する一層の電極画定層であって、前記一層の電極画定層内に前記ドレインに近接する第１の側壁と、前記ソースに近接する第２の側壁とを有する凹部を有し、前記第１及び第２の側壁がそれぞれ複数の段を含み、前記ＩＩＩ−Ｎ材料構造から遠い前記凹部の一部が第１の幅を有し、前記ＩＩＩ−Ｎ材料構造に近い前記凹部の一部が第２の幅を有し、前記第１の幅が前記第２の幅より大きい一層の電極画定層と、
    前記凹部内にあり、前記第１の側壁を少なくとも部分的に覆う拡張部分を含む電極とを備え、
    前記第１の側壁は、前記ＩＩＩ−Ｎ材料構造の表面に対して第１の有効角を形成し、前記第２の側壁は、前記ＩＩＩ−Ｎ材料構造の表面に対して第２の有効角を形成し、前記第２の有効角は、前記第１の有効角より大きく、
    前記電極は、前記トランジスタのゲート領域内にゲートを備え、
    前記第１及び第２の側壁の複数の段は、それぞれ前記ゲートに直接隣接する第１の段幅を有する第１の段と、前記第１の段に直接隣接する第２の段幅を有する第２の段と、前記第２の段に直接隣接する第３の段幅を有する第３の段と、前記第３の段に直接隣接する第４の段幅を有する第４の段と、を含み、
    前記第１の側壁の複数の段における前記第１の段幅の前記第２の段幅に対する比率は、前記第２の側壁の複数の段における前記第１の段幅の前記第２の段幅に対する比率と実質的に同じであり、 前記第１の側壁の第１の段幅、第２の段幅及び第３の段幅の合計は、前記第２の側壁の第１の段幅、第２の段幅及び第３の段幅の合計より大きく、前記第１の段幅と前記第４の段幅とは、前記第２の段幅よりも大きいＩＩＩ−Ｎトランジスタ。
  2. 前記第２の有効角は、前記第１の有効角より実質的に大きい請求項１記載のトランジスタ。
  3. 前記第２の有効角は、前記第１の有効角より少なくとも１０度大きい請求項１記載のトランジスタ。
  4. 前記ＩＩＩ−Ｎ材料構造は、第１のＩＩＩ−Ｎ材料層と、第２のＩＩＩ−Ｎ材料層と、前記第１のＩＩＩ−Ｎ材料層及び前記第２のＩＩＩ−Ｎ材料層の間の組成の相違によって、前記第２のＩＩＩ−Ｎ材料層に隣接する前記第１のＩＩＩ−Ｎ材料層内に誘起された２ＤＥＧチャネルとを備える請求項１記載のトランジスタ。
  5. 前記第１のＩＩＩ−Ｎ材料層は、ＧａＮを含み、前記第２のＩＩＩ−Ｎ材料層は、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＩｎＧａＮ又はＢＡｌＩｎＧａＮを含む請求項４記載のトランジスタ。
  6. 前記第１のＩＩＩ−Ｎ材料層及び前記第２のＩＩＩ−Ｎ材料層は、第ＩＩＩ族面又は［０００１］配向、又は第ＩＩＩ族終端半極層であり、前記第２のＩＩＩ−Ｎ材料層は、前記第１のＩＩＩ−Ｎ材料層と前記電極画定層との間にある請求項４記載のトランジスタ。
  7. 前記第１のＩＩＩ−Ｎ材料層及び前記第２のＩＩＩ−Ｎ材料層は、Ｎ面又は［０００−１］配向又は窒素終端半極層であり、前記第１のＩＩＩ−Ｎ材料層は、前記第２のＩＩＩ−Ｎ材料層と前記電極画定層との間にある請求項４記載のトランジスタ。
  8. 前記凹部は、前記電極画定層の全体の厚さに亘って延びている請求項４記載のトランジスタ。
  9. 前記凹部は、前記ＩＩＩ−Ｎ材料構造内まで延びている請求項８記載のトランジスタ。
  10. 前記凹部は、前記２ＤＥＧチャネルを介して延びている請求項９記載のトランジスタ。
  11. 前記電極画定層は、ＳｉＮｘを含む請求項１記載のトランジスタ。
  12. 前記電極画定層の厚さは、約０．１μｍ乃至５μｍである請求項１記載のトランジスタ。
  13. 前記ＩＩＩ−Ｎ材料構造と前記電極画定層との間に誘電性パッシベーション層を更に備え、前記誘電性パッシベーション層は、前記電極に隣接するＩＩＩ−Ｎ材料の表面に直接的に接触する請求項１記載のトランジスタ。
  14. 前記誘電性パッシベーション層は、ＳｉＮｘを含む請求項１３記載のトランジスタ。
  15. 前記誘電性パッシベーション層は、前記電極が前記ＩＩＩ−Ｎ材料構造に直接的に接触しないように、前記電極と前記ＩＩＩ−Ｎ材料構造との間に設けられている請求項１４記載のトランジスタ。
  16. 前記誘電性パッシベーション層と前記電極画定層との間に更なる絶縁層を更に備える請求項１４記載のトランジスタ。
  17. 前記更なる絶縁層は、ＡｌＮを含む請求項１６記載のトランジスタ。
  18. 前記電極の拡張部分は、前記側壁に直接的に接触する請求項１記載のトランジスタ。
  19. 前記第１の側壁の複数の段における前記第１の段幅の前記第３の段幅に対する比率は、前記第２の側壁の複数の段における前記第１の段幅の前記第３の段幅に対する比率と実質的に同じである請求項１記載のトランジスタ。
  20. 半導体デバイスを製造する方法であって、
    半導体材料構造を準備する工程と、
    前記半導体材料構造の表面上に厚さを有する一層の電極画定層を形成する工程と、
    前記一層の電極画定層上に幅を有する開口を含むマスク層をパターン化する工程と、
    前記一層の電極画定層をエッチングして凹部を形成する工程であって、前記凹部は、前記一層の電極画定層内に、第１の側壁と、前記第１の側壁の反対側の第２の側壁とを有し、前記第１及び第２の側壁は、それぞれ複数の段を有し、前記第１の側壁は、前記半導体材料構造の表面に対して第１の有効角を形成し、前記第２の側壁は、前記半導体材料構造の表面に対して第２の有効角を形成し、前記半導体材料構造から遠い凹部の一部が第１の幅を有し、前記半導体材料構造に近い凹部の一部が第２の幅を有し、前記第１の幅が前記第２の幅より大きい凹部を形成する工程とを有し、
    前記エッチングは、第１の手順及び第２の手順の実行を含み、前記第１の手順は、前記電極画定層の一部を除去することを含み、前記第２の手順は、前記マスク層を完全には除去することなく、前記マスク層の一部を除去することを含み、前記第２の手順によって、前記マスク層の開口の幅が増加し、
    前記エッチングの結果、前記第２の有効角が前記第１の有効角より大きくなり、
    前記電極は、前記トランジスタのゲート領域内にゲートを備え、
    前記第１及び第２の側壁の複数の段は、それぞれ前記ゲートに直接隣接する第１の段幅を有する第１の段と、前記第１の段に直接隣接する第２の段幅を有する第２の段と、前記第２の段に直接隣接する第３の段幅を有する第３の段と、前記第３の段に直接隣接する第４の段幅を有する第４の段と、を含み、
    前記第１の側壁の複数の段における前記第１の段幅の前記第２の段幅に対する比率は、前記第２の側壁の複数の段における前記第１の段幅の前記第２の段幅に対する比率と実質的に同じであり、
    前記第１の側壁の第１の段幅、第２の段幅及び第３の段幅の合計は、前記第２の側壁の第１の段幅、第２の段幅及び第３の段幅の合計より大きく、前記第１の段幅と前記第４の段幅とは、前記第２の段幅よりも大きくする方法。
  21. 前記エッチングの結果、前記第２の有効角が前記第１の有効角より実質的に大きくなる請求項２０記載の方法。
  22. 前記エッチングの結果、前記第２の有効角が前記第１の有効角より少なくとも１０度大きくなる請求項２０記載の方法。
  23. 前記マスク層は、フォトレジストを含む請求項２０記載の方法。
  24. 前記エッチング工程を実行する前に前記マスク層内で前記フォトレジストの再分布を引き起こす工程を更に有する請求項２３記載の方法。
  25. 前記フォトレジストの再分布を引き起こす工程は、前記フォトレジストを熱アニール処理する工程を含む請求項２４記載の方法。
  26. 前記フォトレジストの再分布を引き起こす工程によって、前記開口の一方の側に第１の傾斜側壁を有し、前記開口の他方の側に第２の傾斜側壁を有するマスク層が形成される請求項２４記載の方法。
  27. 前記フォトレジストの再分布を引き起こす工程によって、前記第２の傾斜側壁の傾斜が前記第１の傾斜側壁の傾斜より大きくなる請求項２６記載の方法。
  28. 前記マスク層を除去し、前記凹部内に電極を形成する工程を更に有する請求項２０記載の方法。
  29. 前記エッチングは、前記第２の手順を実行した後に前記第１の手順を再び実行し、前記第１の手順を再び実行した後に前記第２の手順を再び実行することを含む請求項２０記載の方法。
  30. 前記エッチングの結果、前記電極画定層の厚さの全体に延びる凹部が形成される請求項２０記載の方法。
  31. 前記半導体材料構造は、ＩＩＩ−Ｎ層を含む請求項２０記載の方法。
  32. 半導体デバイスを製造する方法において、
    半導体材料構造を準備する工程と、
    前記半導体材料構造の表面上に厚さを有する一層の電極画定層を形成する工程と、
    前記一層の電極画定層上に、第１の幅を有する複数の領域と、前記第１の幅より狭い第２の幅を有する複数の領域とが交互に現れるパターンを形成する開口を有するマスク層をパターン化する工程と、
    前記開口の下の前記一層の電極画定層をエッチングし、凹部を形成する工程とを有し、前記凹部は、第１の側壁及び第２の側壁を有し、前記第１の側壁は、それぞれが前記一層の電極画定層内に前記第１の幅を有する領域の１つに隣接する複数の側壁部（部分）を有し、前記第２の側壁は、それぞれが前記第２の幅を有する領域の１つに隣接する複数の側壁部を有し、
    前記エッチングの結果、前記第２の側壁の側壁部の平均傾斜が前記第１の側壁の側壁部の平均傾斜より大きくなり、
    前記電極は、前記トランジスタのゲート領域内にゲートを備え、
    前記第１及び第２の側壁の複数の段は、それぞれ前記ゲートに直接隣接する第１の段幅を有する第１の段と、前記第１の段に直接隣接する第２の段幅を有する第２の段と、前記第２の段に直接隣接する第３の段幅を有する第３の段と、前記第３の段に直接隣接する第４の段幅を有する第４の段と、を含み、
    前記第１の側壁の複数の段における前記第１の段幅の前記第２の段幅に対する比率は、前記第２の側壁の複数の段における前記第１の段幅の前記第２の段幅に対する比率と実質的に同じであり、
    前記第１の側壁の第１の段幅、第２の段幅及び第３の段幅の合計は、前記第２の側壁の第１の段幅、第２の段幅及び第３の段幅の合計より大きく、前記第１の段幅と前記第４の段幅とは、前記第２の段幅よりも大きくする方法。
  33. 前記エッチングは、前記一層の電極画定層の厚さの全体をエッチングし、前記全体のエッチングの間、前記マスク層をエッチングマスクとして使用する請求項３２記載の方法。
  34. 前記エッチングは、更に、前記一層の電極画定層の直下にある層をエッチングする請求項３３記載の方法。
  35. 前記半導体材料構造は、ＩＩＩ−Ｎ層を含む請求項３２記載の方法。
  36. チャネルを含む半導体材料構造と、
    前記チャネルにそれぞれ電気的に接触するソース及びドレインと、
    前記ソース及び前記ドレインの間にあり、ゲートと、前記ゲートからドレインに向かって延びる拡張部分とを含む電極とを備えるトランジスタであって、
    前記トランジスタのゲート−ドレイン間隔は、２０ミクロン未満であり、
    前記ゲートが前記ソースに対して前記トランジスタの閾値電圧より低い電圧でバイアスされ、前記トランジスタのドレイン−ソース電圧が約６００Ｖ以上であるときの前記トランジスタの単位ゲート幅あたりのオフ状態ドレイン電流は、約１０−８Ａｍｐｓ／ｍｍ以下であり、
    ２マイクロ秒以下の切換時間で前記トランジスタをオンに切り換える際の前記トランジスタの動的オン抵抗は、前記トランジスタのＤＣオン抵抗の１．１倍未満であるトランジスタ。
  37. 前記半導体材料構造は、ＩＩＩ−Ｎ材料を含み、前記チャネルは、前記ＩＩＩ−Ｎ材料内にある請求項３６記載のトランジスタ。
  38. 前記トランジスタのＤＣオン抵抗は、１２Ωｍｍ未満である請求項３６記載のトランジスタ。
  39. チャネルを含む半導体材料構造と、
    前記チャネルにそれぞれ電気的に接触するソース及びドレインと、
    前記ソース及び前記ドレインの間にあり、ゲートと、前記ゲートからドレインに向かって延びる拡張部分とを含む電極とを備えるトランジスタであって、
    前記トランジスタのゲート−ドレイン間隔は、２０ミクロン未満であり、
    前記拡張部分は、複数の段を有し、前記拡張部分の長さ１ミクロンあたりの前記複数の段の数は０．４より大であり、
    前記ゲートが前記ソースに対して前記トランジスタの閾値電圧より低い電圧でバイアスされ、前記トランジスタのドレイン−ソース電圧が約６００Ｖ以上であるときの前記トランジスタの単位ゲート幅あたりのオフ状態ドレイン電流は、約１０−８Ａｍｐｓ／ｍｍ以下であるトランジスタ。
  40. 前記拡張部分の長さは、１２ミクロン以下である請求項３９記載のトランジスタ。
  41. 前記トランジスタのＤＣオン抵抗は、１２Ωｍｍ未満である請求項３９記載のトランジスタ。
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