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JP6570825B2 - 電子機器 - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、情報処理装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。
発光素子を用いたアクティブマトリクス型の表示装置は、具体的に提案されている構成がメーカーによって異なるが、通常、少なくとも発光素子と、画素へのビデオ信号の入力を制御するトランジスタ（スイッチング用トランジスタ）と、該発光素子に供給する電流値を制御するトランジスタ（駆動用トランジスタ）とが、各画素に設けられている。
そして、画素に設ける上記トランジスタをすべて同じ極性とすることで、トランジスタの作製工程において、半導体膜に一導電性を付与する不純物元素の添加などの工程を、一部省略することができる。下記の特許文献１には、ｎチャネル型トランジスタのみで画素が構成されている発光素子型ディスプレイについて、記載されている。
特開２００３−１９５８１０号公報
ところで、発光装置では、駆動用トランジスタのドレイン電流が発光素子に供給されるため、画素間において駆動用トランジスタの閾値電圧にばらつきが生じると、発光素子の輝度にもそのばらつきが反映されてしまう。従って、閾値電圧のばらつきを見越して駆動用トランジスタの電流値を補正することができる画素構成の提案は、発光装置の画質向上を図る上で、重要な課題である。
上述したような技術的背景のもと、駆動用トランジスタの閾値電圧のばらつきによる画素間の輝度のばらつきが抑えられる、発光装置の提供を課題の一つとする。
なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様にかかる発光装置は、半導体膜を介して互いに重畳する第１のゲート及び第２のゲートを有するトランジスタと、上記トランジスタのソース及びドレインの一方と、上記第１のゲートとの間の電位差を保持する第１の容量素子と、上記トランジスタのソース及びドレインの一方と、上記第２のゲートとの間の電位差を保持する第２の容量素子と、上記トランジスタの第２のゲートと、配線との間の導通状態を制御するスイッチと、上記トランジスタのドレイン電流が供給される発光素子と、を備える。
本発明の一態様により、トランジスタの閾値電圧のばらつきによる画素間の輝度のばらつきが抑えられる、発光装置を提供することができる。
なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
画素の構成を示す図。 画素の構成を示す図。 画素の構成を示す図。 画素の構成を示す図。 画素の動作を示すタイミングチャート。 画素の動作を示す図。 画素の動作を示す図。 画素の動作を示すタイミングチャート。 ＶｂｇとＶｔｈの関係を示す図。 画素部の構成を示す図。 画素部と選択回路の構成を示す図。 モニター回路の回路図。 画素の構成を示す図。 画素の構成を示す図。 画素の構成を示す図。 画素の動作を示すタイミングチャート。 画素の構成を示す図。 画素の構成を示す図。 発光装置の作製方法を説明する断面図。 発光装置の作製方法を説明する断面図。 発光装置の作製方法を説明する断面図。 発光装置の断面図。 パネルの斜視図。 電子機器の図。 回路基板の外観を示す図。 発光装置を用いた情報処理装置の構成を示す図。 トランジスタの構造を示す上面図。 トランジスタの構造を示す断面図。 トランジスタの構造を示す上面図。 トランジスタの構造を示す断面図。 トランジスタの構造を示す上面図。 トランジスタの構造を示す断面図。 画素の構成を示す図。 トランジスタの構造を示す断面図。 画素の構成を示す図。 画素の構成を示す図。 画素の構成を示す図。 画素の構成を示す図。 画素の構成を示す図。 画素部の構成を示す図。 画素部の構成を示す図。 トランジスタの特性を示す図。 画素の構成および動作を示す図。 表示装置の構成を示す図。 表示装置の表示写真を示す図。 トランジスタの特性を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本明細書において発光装置とは、発光素子が各画素に形成されたパネルと、駆動回路またはコントローラを含むＩＣ等を当該パネルに実装した状態にあるモジュールとを、その範疇に含む。さらに、本発明の一態様に係る発光装置は、当該発光装置を作製する過程における、発光素子が完成する前の一形態に相当する素子基板をその範疇に含み、当該素子基板は、トランジスタと、トランジスタを介して電圧が供給される画素電極とを、複数の各画素に備える。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
〈画素の構成例〉
図１に、本発明の一態様に係る発光装置の、画素１０の構成を一例として示す。図１に示す画素１０は、トランジスタ１１と、スイッチ１６と、容量素子１３と、容量素子１８と、発光素子１４とを有する。
発光素子１４は、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの、電流または電圧によって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、陽極と、陰極とを少なくとも有している。ＥＬ層は陽極と陰極の間に設けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む発光層を少なくとも含んでいる。ＥＬ層は、陰極と陽極間の電位差が、発光素子１４の閾値電圧Ｖｔｈｅ以上になったときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
また、発光素子１４が有する陽極及び陰極は、いずれか一方が画素電極として機能し、他方が共通電極として機能する。図１では、発光素子１４の陽極を画素電極として用い、発光素子１４の陰極を共通電極として用いた画素１０の構成を例示している。
トランジスタ１１は、通常のゲート（第１のゲート）に加えて、半導体膜を間に介して上記第１のゲートと重畳する第２のゲートを有する。図１では、第１のゲートをＧ１として図示し、第２のゲートをＧ２として図示する。
また、トランジスタ１１の第１のゲートの電位は、配線ＳＬから供給される画像信号に従って制御される。スイッチ１６は、トランジスタ１１が有する第２のゲートへの、配線ＢＬの電位の供給を制御する機能を有する。
なお、スイッチ１６は、トランジスタを単数または複数用いて、それぞれ構成することができる。或いは、スイッチ１６は、単数または複数のトランジスタに加えて、容量素子を用いていても良い。
容量素子１３は、トランジスタ１１の第２のゲートと、トランジスタ１１のソース及びドレインの一方との間の電位差を、保持する機能を有する。容量素子１８は、トランジスタ１１の第１のゲートと、トランジスタ１１のソース及びドレインの一方との間の電位差を、保持する機能を有する。
図１では、トランジスタ１１がｎチャネル型である場合を例示しているが、この場合、トランジスタ１１のソース及びドレインの一方は、発光素子１４のアノードに電気的に接続されている。そして、トランジスタ１１のソース及びドレインの他方は、配線ＶＬに電気的に接続されており、発光素子１４のカソードは、配線ＣＬに電気的に接続されている。また、配線ＶＬの電位は、配線ＣＬの電位に発光素子１４の閾値電圧Ｖｔｈｅと、トランジスタ１１の閾値電圧Ｖｔｈとを加算した電位よりも、高いものとする。よって、画像信号に従ってトランジスタ１１のドレイン電流の値が定まると、上記ドレイン電流が発光素子１４に供給されることで、発光素子１４は発光の状態となる。
トランジスタ１１がｐチャネル型である場合は、図３５に示すように、トランジスタ１１のソース及びドレインの一方は、発光素子１４のカソードに電気的に接続されている。そして、トランジスタ１１のソース及びドレインの他方は配線ＶＬに電気的に接続されており、発光素子１４のアノードは、配線ＣＬに電気的に接続されている。また、配線ＣＬの電位は、配線ＶＬの電位に発光素子１４の閾値電圧Ｖｔｈｅと、トランジスタ１１の閾値電圧Ｖｔｈとを加算した電位よりも、高いものとする。そして、トランジスタ１１がｎチャネル型である場合と同様に、トランジスタ１１がｐチャネル型である場合も、画像信号に従ってトランジスタ１１のドレイン電流の値が定まると、上記ドレイン電流が発光素子１４に供給されることで、発光素子１４は発光の状態となる。
そして、本発明の一態様では、画像信号に従ってトランジスタ１１のドレイン電流の値を定める前に、トランジスタ１１のソース及びドレインの一方と、第２のゲートとの間の電圧Ｖｂｇを制御することで、トランジスタ１１の閾値電圧Ｖｔｈを補正し、画素１０間でトランジスタ１１の閾値電圧Ｖｔｈにばらつきが生じるのを防ぐ。
具体的には、スイッチ１６を介してトランジスタ１１の第２のゲートに配線ＢＬの電位を供給することで、トランジスタ１１をノーマリオンとする。例えば、トランジスタ１１がｎチャネル型である場合、電圧Ｖｂｇを高くすると閾値電圧Ｖｔｈはマイナス方向にシフトし、トランジスタ１１はノーマリオンとなる。また、トランジスタ１１がｐチャネル型である場合、電圧Ｖｂｇを低くすると閾値電圧Ｖｔｈはプラス方向にシフトし、トランジスタ１１はノーマリオンとなる。
図９に、トランジスタ１１がｎチャネル型である場合の、電圧Ｖｂｇと閾値電圧Ｖｔｈの関係を示す。電圧Ｖｂｇが０のときのトランジスタ１１の閾値電圧ＶｔｈをＶｔｈ０とする。そして、電圧Ｖｂｇを０からプラス方向にシフトさせてＶｂｇ１とすると、閾値電圧ＶｔｈはＶｔｈ０からマイナス方向にシフトし、Ｖｔｈ１（Ｖｔｈ１＜０）となる。
そして、トランジスタ１１がノーマリオンの状態で、トランジスタ１１の第１のゲートとソース及びドレインの一方との電位差であるゲート電圧Ｖｇｓを一定の値に保ち、なおかつ、トランジスタ１１のドレイン電流がトランジスタ１１の第２のゲート及び容量素子１３に流れる構成とする。
上記構成により、トランジスタ１１の第２のゲート及び容量素子１３に蓄積されている電荷が移動し、トランジスタ１１のソース及びドレインの一方の電位がシフトする。そして、トランジスタ１１のソース及びドレインの一方の電位がシフトするのに伴い、電圧Ｖｂｇが変化するため、トランジスタ１１の閾値電圧は、ノーマリオフとなる方向にシフトする。例えば、トランジスタ１１がｎチャネル型である場合、電圧Ｖｂｇがマイナス方向にシフトするため、閾値電圧Ｖｔｈはプラス方向にシフトする。また、トランジスタ１１がｐチャネル型である場合、電圧Ｖｂｇがプラス方向にシフトするため、閾値電圧Ｖｔｈはマイナス方向にシフトする。
そして、最終的に、トランジスタ１１の閾値電圧Ｖｔｈが、一定の値に保たれたゲート電圧Ｖｇｓに限りなく近づくと、ドレイン電流が０に収束し、トランジスタ１１はオフする。このときの、トランジスタ１１の閾値電圧ＶｔｈをＶｔｈ２とする。図９に示すように、電圧ＶｂｇがＶｂｇ２となると、ゲート電圧Ｖｇｓが一定の値に保たれたトランジスタ１１のドレイン電流が０に収束する。これにより、閾値電圧ＶｔｈがＶｔｈ２に補正されることとなる。上記電位差ΔＶ０は、容量素子１３に保持される。
本発明の一態様では、上記構成により、画素１０間において生じたトランジスタ１１の閾値電圧のばらつきが、トランジスタ１１のドレイン電流の値に影響を及ぼすのを防ぐことができる。その結果、画素間の輝度のばらつきを抑えることができる。
なお、図１では、トランジスタ１１のソース及びドレインの一方と、第２のゲートとの間の電圧Ｖｂｇを制御することで、トランジスタ１１の閾値電圧Ｖｔｈを補正することができる画素１０の構成について示したが、トランジスタ１１のソース及びドレインの一方と、第１のゲートとの間の電圧Ｖｇｓを制御することで、トランジスタ１１の閾値電圧Ｖｔｈを補正できるようにしても良い。
図３３に、電圧Ｖｇｓを制御することで、トランジスタ１１の閾値電圧Ｖｔｈを補正できる画素１０の構成を、一例として示す。図３３に示す画素１０では、トランジスタ１１の第２のゲートの電位は、配線ＳＬから供給される画像信号に従って制御される。スイッチ１６は、トランジスタ１１が有する第１のゲートへの、配線ＢＬの電位の供給を制御する機能を有する。容量素子１３は、トランジスタ１１の第１のゲートと、トランジスタ１１のソース及びドレインの一方との間の電位差を、保持する機能を有する。容量素子１８は、トランジスタ１１の第２のゲートと、トランジスタ１１のソース及びドレインの一方との間の電位差を、保持する機能を有する。本発明の一態様では、上記構成により、画像信号に従ってトランジスタ１１のドレイン電流の値を定める前に、トランジスタ１１のソース及びドレインの一方と、第１のゲートとの間の電圧Ｖｇｓを制御することで、トランジスタ１１の閾値電圧Ｖｔｈを補正し、画素１０間でトランジスタ１１の閾値電圧Ｖｔｈにばらつきが生じるのを防ぐことができる。
〈画素の具体的な構成例１〉
図２（Ａ）に、図１に示した画素１０の、具体的な構成を一例として示す。
図２（Ａ）に示す画素１０は、トランジスタ１１、スイッチ１２、容量素子１３、及び発光素子１４に加えて、スイッチ１５乃至スイッチ１７と、容量素子１８とを有する。
具体的に、図２（Ａ）に示す画素１０では、配線ＳＬは、スイッチ１５を介してトランジスタ１１の第１のゲートに電気的に接続されている。また、配線ＳＬは、スイッチ１５及びスイッチ１２を介して、発光素子１４が有する画素電極に電気的に接続されている。トランジスタ１１は、ソース及びドレインの一方が、発光素子１４の画素電極に電気的に接続されており、ソース及びドレインの他方が、配線ＶＬに電気的に接続されている。トランジスタ１１の第２のゲートは、スイッチ１６を介して配線ＢＬに電気的に接続されている。発光素子１４が有する画素電極は、スイッチ１７を介して配線ＩＬに電気的に接続されている。容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２のゲートに電気的に接続されており、他方が発光素子１４の画素電極に電気的に接続されている。容量素子１８が有する一対の電極は、一方がトランジスタ１１の第１のゲートに電気的に接続されており、他方が発光素子１４の画素電極に電気的に接続されている。発光素子１４の共通電極は、配線ＣＬに電気的に接続されている。
次いで、図２（Ｂ）に、図１に示した画素１０の、別の具体的な構成を一例として示す。
図２（Ｂ）に示す画素１０は、スイッチ１９をさらに有する点において、図２（Ａ）に示す画素１０と構成が異なる。
具体的に、図２（Ｂ）に示す画素１０では、配線ＳＬは、スイッチ１５を介してトランジスタ１１の第１のゲートに電気的に接続されている。また、配線ＳＬは、スイッチ１５、スイッチ１２、及びスイッチ１９を介して、発光素子１４が有する画素電極に電気的に接続されている。トランジスタ１１は、ソース及びドレインの一方が、スイッチ１９を介して発光素子１４の画素電極に電気的に接続されており、ソース及びドレインの他方が、配線ＶＬに電気的に接続されている。トランジスタ１１の第２のゲートは、スイッチ１６を介して配線ＢＬに電気的に接続されている。発光素子１４が有する画素電極は、スイッチ１７及びスイッチ１９を介して配線ＩＬに電気的に接続されている。容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２のゲートに電気的に接続されており、他方がスイッチ１９を介して発光素子１４の画素電極に電気的に接続されている。容量素子１８が有する一対の電極は、一方がトランジスタ１１の第１のゲートに電気的に接続されており、他方がスイッチ１９を介して発光素子１４の画素電極に電気的に接続されている。発光素子１４の共通電極は、配線ＣＬに電気的に接続されている。
次いで、図２（Ａ）に示す画素１０において、各スイッチにトランジスタを用いた場合の、画素の構成例について説明する。図２（Ａ）に示す画素１０の、スイッチ１２と、スイッチ１５乃至スイッチ１７としてそれぞれトランジスタを用いた場合の、画素１０の構成例を図３（Ａ）に示す。
図３（Ａ）に示す画素１０は、トランジスタ１１と、スイッチ１２としての機能を有するトランジスタ１２ｔと、スイッチ１５乃至スイッチ１７としての機能をそれぞれ有するトランジスタ１５ｔ乃至トランジスタ１７ｔと、容量素子１３、容量素子１８、及び発光素子１４とを有する。
具体的に、トランジスタ１５ｔは、ゲートが配線ＧＬａに、ソース及びドレインの一方が配線ＳＬに、ソース及びドレインの他方がトランジスタ１１の第１のゲートに、それぞれ電気的に接続されている。トランジスタ１２ｔは、ゲートが配線ＧＬｂに、ソース及びドレインの一方が発光素子１４の画素電極に、ソース及びドレインの他方がトランジスタ１１の第１のゲートに、それぞれ電気的に接続されている。トランジスタ１１は、ソース及びドレインの一方が発光素子１４の画素電極に、ソース及びドレインの他方が配線ＶＬに、それぞれ電気的に接続されている。トランジスタ１６ｔは、ゲートが配線ＧＬｂに、ソース及びドレインの一方が配線ＢＬに、ソース及びドレインの他方がトランジスタ１１の第２のゲートに、それぞれ電気的に接続されている。トランジスタ１７ｔは、ゲートが配線ＧＬｄに、ソース及びドレインの一方が配線ＩＬに、ソース及びドレインの他方が発光素子１４の画素電極に、それぞれ電気的に接続されている。
また、容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２のゲートに電気的に接続されており、他方が発光素子１４の画素電極に電気的に接続されている。容量素子１８が有する一対の電極は、一方がトランジスタ１１の第１のゲートに電気的に接続されており、他方が発光素子１４の画素電極に電気的に接続されている。発光素子１４の共通電極は、配線ＣＬに電気的に接続されている。
次いで、図２（Ｂ）に示す画素１０において、各スイッチにトランジスタを用いた場合の、画素の構成例について説明する。図２（Ｂ）に示す画素１０の、スイッチ１２と、スイッチ１５乃至スイッチ１７と、スイッチ１９として、それぞれトランジスタを用いた場合の、画素１０の構成例を図３（Ｂ）に示す。
図３（Ｂ）に示す画素１０は、トランジスタ１１と、スイッチ１２としての機能を有するトランジスタ１２ｔと、スイッチ１５乃至スイッチ１７としての機能をそれぞれ有するトランジスタ１５ｔ乃至トランジスタ１７ｔと、スイッチ１９としての機能を有するトランジスタ１９ｔと、容量素子１３、容量素子１８、及び発光素子１４とを有する。
具体的に、トランジスタ１５ｔは、ゲートが配線ＧＬａに、ソース及びドレインの一方が配線ＳＬに、ソース及びドレインの他方がトランジスタ１１の第１のゲートに、それぞれ電気的に接続されている。トランジスタ１２ｔは、ゲートが配線ＧＬｂに、ソース及びドレインの一方がトランジスタ１９ｔのソース及びドレインの一方に、ソース及びドレインの他方がトランジスタ１１の第１のゲートに、それぞれ電気的に接続されている。トランジスタ１１は、ソース及びドレインの一方がトランジスタ１９ｔのソース及びドレインの一方に、ソース及びドレインの他方が配線ＶＬに、それぞれ電気的に接続されている。トランジスタ１６ｔは、ゲートが配線ＧＬｂに、ソース及びドレインの一方が配線ＢＬに、ソース及びドレインの他方がトランジスタ１１の第２のゲートに、それぞれ電気的に接続されている。トランジスタ１７ｔは、ゲートが配線ＧＬｄに、ソース及びドレインの一方が配線ＩＬに、ソース及びドレインの他方がトランジスタ１９ｔのソース及びドレインの一方に、それぞれ電気的に接続されている。トランジスタ１９ｔは、ゲートが配線ＧＬｃに、ソース及びドレインの他方が発光素子１４の画素電極に、それぞれ電気的に接続されている。
また、容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２のゲートに電気的に接続されており、他方がトランジスタ１９ｔのソース及びドレインの一方に電気的に接続されている。容量素子１８が有する一対の電極は、一方がトランジスタ１１の第１のゲートに電気的に接続されており、他方がトランジスタ１９ｔのソース及びドレインの一方に電気的に接続されている。発光素子１４の共通電極は、配線ＣＬに電気的に接続されている。
次いで、図２（Ｂ）に示す画素１０の、スイッチ１２と、スイッチ１５乃至スイッチ１７としてそれぞれトランジスタを用いた場合の、画素１０の別の構成例を図４（Ａ）に示す。
図４（Ａ）に示す画素１０は、トランジスタ１６ｔのソース及びドレインの一方が、配線ＢＬではなく、配線ＶＬに電気的に接続されている点において、図３（Ｂ）に示す画素１０と構成が異なる。
次いで、図２（Ｂ）に示す画素１０の、スイッチ１２と、スイッチ１５乃至スイッチ１７と、スイッチ１９として、それぞれトランジスタを用いた場合の、画素１０の別の構成例を図４（Ｂ）に示す。
図４（Ｂ）に示す画素１０は、トランジスタ１７ｔのゲートが、配線ＧＬｄではなく、配線ＧＬａに電気的に接続されている点において、図３（Ｂ）に示す画素１０と構成が異なる。
〈画素の具体的な動作例１〉
次いで、図３（Ｂ）に示す画素１０を例に挙げて、本発明の一態様にかかる発光装置の画素の動作について説明する。
図５に、配線ＧＬａ乃至配線ＧＬｄに入力される電位のタイミングチャートと、配線ＳＬに入力される画像信号Ｖｄａｔａの、電位のタイミングチャートとを示す。なお、図５に示すタイミングチャートは、図３（Ｂ）に示す画素１０に含まれるトランジスタが全てｎチャネル型である場合を例示するものである。また、図６及び図７に、各期間における画素１０の動作を模式的に示す。ただし、図６及び図７では、画素１０の動作を分かりやすく示すために、トランジスタ１１以外のトランジスタを、スイッチとして図示する。
まず、期間ｔ１では、配線ＧＬａにローレベルの電位が与えられ、配線ＧＬｂにハイレベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにハイレベルの電位が与えられる。よって、図６（Ａ）に示すように、トランジスタ１２ｔ、トランジスタ１６ｔ、及びトランジスタ１７ｔがオンとなり、トランジスタ１５ｔ、及びトランジスタ１９ｔはオフとなる。
また、配線ＶＬには電位Ｖａｎｏが、配線ＢＬには電位Ｖ０が、配線ＩＬには電位Ｖ１が、発光素子１４の共通電極に電気的に接続された配線ＣＬには電位Ｖｃａｔが、それぞれ与えられている。よって、トランジスタ１１の第１のゲート（ノードＡと示す）には電位Ｖ１が与えられ、トランジスタ１１の第２のゲート（ノードＢと示す）には電位Ｖ０が与えられ、トランジスタ１１のソース及びドレインの一方（ノードＣと示す）には電位Ｖ１が与えられる。
電位Ｖａｎｏは、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅと、トランジスタ１１の閾値電圧Ｖｔｈとを加算した電位よりも、高くすることが望ましい。そして、電位Ｖ０は、トランジスタ１１の閾値電圧Ｖｔｈをマイナス方向にシフトさせる程度に、ノードＣに対して十分高い電位であることが望ましい。具体的には、図９に示すように、電圧Ｖｂｇが０であるときのトランジスタ１１の閾値電圧ＶｔｈがＶｔｈ０であるとし、ノードＢとノードＣの電位差に相当する電圧ＶｂｇをＶｂｇ１とする。これにより、期間ｔ１では、トランジスタ１１の閾値電圧ＶｔｈはＶｔｈ１となる。上記構成により、トランジスタ１１はノーマリオンとなるため、ノードＡとノードＣの電位差、すなわち、トランジスタ１１のゲート電圧が０であっても、トランジスタ１１をオンにすることができる。
なお、トランジスタ１１がｐチャネル型である場合、電位Ｖ０は、トランジスタ１１の閾値電圧Ｖｔｈをプラス方向にシフトさせる程度に、ノードＣに対して十分低い電位であることが望ましい。上記構成により、トランジスタ１１はノーマリオンとなるため、ノードＡとノードＣの電位差、すなわち、トランジスタ１１のゲート電圧が０であっても、トランジスタ１１をオンにすることができる。
次いで、期間ｔ２では、配線ＧＬａにローレベルの電位が与えられ、配線ＧＬｂにハイレベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにローレベルの電位が与えられる。よって、図６（Ｂ）に示すように、トランジスタ１２ｔ及びトランジスタ１６ｔがオンとなり、トランジスタ１５ｔ、トランジスタ１７ｔ、及びトランジスタ１９ｔはオフとなる。
また、配線ＶＬには電位Ｖａｎｏが、配線ＢＬには電位Ｖ０が、それぞれ与えられている。よって、ノードＢに電位Ｖ０が与えられた状態が維持されており、期間ｔ２の開始時にはトランジスタ１１の閾値電圧ＶｔｈはＶｔｈ１とマイナス方向にシフトしたままなので、トランジスタ１１はオンである。そして、期間ｔ２では、配線ＶＬと配線ＩＬの間の電流の経路は、スイッチ１７により遮断されるので、トランジスタ１１のドレイン電流によりノードＡ及びノードＣの電位は上昇を始める。ノードＣの電位が上昇すると、ノードＢとノードＣの電位差に相当する電圧Ｖｂｇが低くなり、トランジスタ１１の閾値電圧Ｖｔｈはプラス方向にシフトしていく。そして、最終的に、トランジスタ１１の閾値電圧Ｖｔｈが０に限りなく近づくと、トランジスタ１１はオフする。トランジスタ１１の閾値電圧Ｖｔｈが０であるときの、ノードＢとノードＣの電位差はＶ０−Ｖ２とする。
すなわち、トランジスタ１１は、ノードＢとノードＣの電位差がＶ０−Ｖ２であるときに、ゲート電圧０に対してドレイン電流が０に収束するように、その閾値電圧Ｖｔｈが０に補正されることとなる。ノードＢとノードＣの電位差Ｖ０−Ｖ２は、容量素子１３に印加される。
次いで、期間ｔ３では、配線ＧＬａにハイレベルの電位が与えられ、配線ＧＬｂにローレベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにハイレベルの電位が与えられる。よって、図７（Ａ）に示すように、トランジスタ１５ｔ及びトランジスタ１７ｔがオンとなり、トランジスタ１２ｔ、トランジスタ１６ｔ、及びトランジスタ１９ｔはオフとなる。
また、配線ＶＬには電位Ｖａｎｏが、配線ＳＬには、画像情報が含まれる電位Ｖｄａｔａが、配線ＩＬには電位Ｖ１がそれぞれ与えられている。そして、ノードＢはフローティングの状態にあるので、ノードＣが電位Ｖ２から電位Ｖ１に変化することで、容量素子１３によりノードＢは電位Ｖ０から電位Ｖ０＋Ｖ１−Ｖ２に変化する。そして、容量素子１３には電位差Ｖ０−Ｖ２が保持されているため、トランジスタ１１の閾値電圧Ｖｔｈは０に維持されている。また、ノードＡに電位Ｖｄａｔａが与えられ、トランジスタ１１のゲート電圧はＶｄａｔａ−Ｖ１となる。
次いで、期間ｔ４では、配線ＧＬａにローレベルの電位が与えられ、配線ＧＬｂにローレベルの電位が与えられ、配線ＧＬｃにハイレベルの電位が与えられ、配線ＧＬｄにローレベルの電位が与えられる。よって、図７（Ｂ）に示すように、トランジスタ１９ｔがオンとなり、トランジスタ１２ｔ、トランジスタ１５ｔ、トランジスタ１６ｔ、及びトランジスタ１７ｔはオフとなる。
また、配線ＶＬには電位Ｖａｎｏが、発光素子１４の共通電極に電気的に接続された配線ＣＬには電位Ｖｃａｔが、それぞれ与えられている。期間ｔ４では、トランジスタ１９ｔがオンになることで、ノードＣの電位が変動し、電位Ｖ３になると、ノードＡは電位Ｖｄａｔａ＋Ｖ３−Ｖ１、ノードＢは電位Ｖ０−Ｖ２＋Ｖ３となる。ノードＡ、ノードＢ、及びノードＣの電位が変化しても、容量素子１３には電位差Ｖ０−Ｖ２が保持されており、容量素子１８には電位差Ｖｄａｔａ−Ｖ１が保持されている。そして、配線ＶＬと配線ＣＬの間には、トランジスタ１１のゲート電圧に対応する値のドレイン電流が流れる。発光素子１４の輝度は、上記ドレイン電流の値に従って定まる。
なお、図３（Ｂ）に示した画素１０を有する発光装置では、トランジスタ１１のソース及びドレインの他方と、トランジスタ１１の第２のゲートとが電気的に分離しているので、それぞれの電位を個別に制御することができる。そのため、トランジスタ１１がノーマリオンである場合に、すなわちトランジスタ１１の元の閾値電圧Ｖｔｈ０がマイナスの値を有している場合に、期間ｔ２においてトランジスタ１１のソース及びドレインの一方の電位が第２のゲートの電位Ｖ０よりも高くなるまで、容量素子１３に電荷を蓄積することができる。よって、本発明の一態様に係る発光装置では、トランジスタ１１がノーマリオンであっても、期間ｔ２において、ゲート電圧０に対してドレイン電流が０に収束するように、その閾値電圧Ｖｔｈを０に補正することができる。
したがって、トランジスタ１１のソース及びドレインの他方と、トランジスタ１１の第２のゲートとが電気的に分離している、図３（Ａ）、図３（Ｂ）、図４（Ｂ）に示す画素１０を有する発光装置では、例えばトランジスタ１１の半導体膜に酸化物半導体を用いた場合などに、トランジスタ１１がノーマリオンとなっても、表示ムラを低減でき、高い画質の表示を行うことができる。
なお、回路構成の例として、図２（Ａ）、図２（Ｂ）などを示したが、本発明の一態様は、これに限定されない。例えば、スイッチは、様々な箇所に配置することができる。例えば、図６（Ａ）の場合には、図３６（Ａ）のような構成となっており、図６（Ｂ）の場合には、図３６（Ｂ）のような構成となっており、図７（Ａ）の場合には、図３７（Ａ）のような構成となっており、図７（Ｂ）の場合には、図３７（Ｂ）のような構成となっていればよい。それぞれの場合において、このような構成となるように、スイッチを適切な場所に配置すればよい。
以上が、画素１０内における閾値電圧の補正（以下、内部補正と呼ぶ）を含んだ、画素１０の動作例に相当する。次いで、内部補正に加えて、閾値電圧のばらつきに起因する画素１０間の輝度のばらつきを、画像信号の補正（以下、外部補正と呼ぶ）により抑える場合の、画素１０の動作について説明する。
図３（Ｂ）に示す画素１０を例に挙げて、内部補正に加えて外部補正を行う場合の、配線ＧＬａ乃至配線ＧＬｄに入力される電位のタイミングチャートと、配線ＳＬに入力される画像信号Ｖｄａｔａの、電位のタイミングチャートとを図８に示す。なお、図８に示すタイミングチャートは、図３（Ｂ）に示す画素１０に含まれるトランジスタが全てｎチャネル型である場合を例示するものである。
まず、期間ｔ１乃至期間ｔ４までは、図５に示すタイミングチャートと同様に、上述した説明に従って画素１０は動作する。
次いで、期間ｔ５では、配線ＧＬａにローレベルの電位が与えられ、配線ＧＬｂにローレベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにハイレベルの電位が与えられる。よって、トランジスタ１７ｔがオンとなり、トランジスタ１２ｔ、トランジスタ１５ｔ、トランジスタ１６ｔ、及びトランジスタ１９ｔはオフとなる。
また、配線ＶＬには電位Ｖａｎｏが、配線ＩＬには電位Ｖ１がそれぞれ与えられている。さらに、配線ＩＬは、モニター回路に電気的に接続される。
上記動作により、トランジスタ１１のドレイン電流は、トランジスタ１７ｔ及び配線ＩＬを介して、モニター回路に供給される。モニター回路は、配線ＩＬに流れたドレイン電流を用いて、当該ドレイン電流の値を情報として含む信号を生成する。そして、本発明の一態様にかかる発光装置では、上記信号を用いて、画素１０に供給される画像信号の電位Ｖｄａｔａの値を、補正することができる。
なお、期間ｔ５において行われる外部補正の動作は、期間ｔ４の後、常に行う必要はない。例えば、発光装置において、期間ｔ１乃至期間ｔ４の動作を複数回繰り返した後に、期間ｔ５の動作を行うようにしても良い。また、一行の画素１０において期間ｔ５の動作を行った後、最小の階調値０に対応する画像信号を、当該動作を行った一行の画素１０に書き込むことで、発光素子１４を非発光の状態にした後、次の行の画素１０において、期間ｔ５の動作を行うようにしても良い。
なお、内部補正を行わずに外部補正を行う場合でも、画素１０間に存在するトランジスタ１１の閾値電圧のばらつきのみならず、移動度など、閾値電圧以外のトランジスタ１１の電気的特性のばらつきをも補正することができる。ただし、外部補正に加えて内部補正も行う場合、閾値電圧のマイナスシフト或いはプラスシフトの補正は、内部補正によって行われる。よって、外部補正では、移動度などの、トランジスタ１１における閾値電圧以外の電気的特性のばらつきを補正すればよい。したがって、外部補正に加えて内部補正も行う場合、外部補正だけを行う場合にくらべて、補正後における画像信号の電位の振幅を、小さく抑えることができる。よって、画像信号の電位の振幅が大きすぎるために、階調値間における画像信号の電位差が大きくなり、画像内の輝度の変化をなめらかなグラデーションで表現することが難しくなる、という事態が生じるのを防ぐことができ、画質が低下するのを防ぐことができる。
なお、図３（Ａ）に示す画素１０の場合も、図５または図８に示す配線ＧＬａ、配線ＧＬｂ、配線ＧＬｄ、及び配線ＳＬに与えられる電位のタイミングチャートに従って、同様に動作させることができる。ただし、図３（Ａ）に示す画素１０の場合、期間ｔ２において、トランジスタ１１のドレイン電流が発光素子１４に流れないように、電位Ｖ０を、発光素子１４の閾値電圧Ｖｔｈｅ、及びトランジスタ１５ｔの閾値電圧Ｖｔｈを、電位Ｖｃａｔに加算した電位よりも低くすることが望ましい。
また、図４（Ａ）に示す画素１０の場合も、図５または図８に示す配線ＧＬａ、配線ＧＬｂ、配線ＧＬｃ、配線ＧＬｄ、及び配線ＳＬに与えられる電位のタイミングチャートに従って、同様に動作させることができる。
また、図４（Ｂ）に示す画素１０の場合も、図５または図８に示す配線ＧＬａ、配線ＧＬｂ、配線ＧＬｃ、及び配線ＳＬに与えられる電位のタイミングチャートに従って、同様に動作させることができる。
なお、例えば、外部補正を行わないような場合には、配線ＩＬは、配線ＣＬと接続してもよい。または、配線ＩＬと配線ＣＬとを１本にまとめることによって、配線ＩＬを省略してもよい。これにより、配線数を減らすことができる。一例として、図２（Ａ）において、配線ＩＬを省略した場合の例を、図３８（Ａ）に示す。同様に、図２（Ｂ）に適用した場合の例を、図３８（Ｂ）に示す。他の図面において、同様に適用することが出来る。
〈画素部と選択回路の構成例〉
次いで、図１０に、本発明の一態様に係る発光装置の、画素部の構成を一例として示す。図１０では、画素部４０が、マトリクス状に配列された複数の画素１０を有している。また、画素部４０は、配線ＧＬ、配線ＳＬ、配線ＶＬ、配線ＢＬ、配線ＩＬ、及び配線ＣＬ（図示しない）を少なくとも有する。複数の各画素１０は、配線ＧＬの少なくとも一つと、配線ＳＬの少なくとも一つと、配線ＶＬの少なくとも一つと、配線ＢＬの少なくとも一つと、配線ＩＬの少なくとも一つと、配線ＣＬとに、それぞれ電気的に接続されている。
なお、上記配線の種類及びその数は、画素１０の構成、数及び配置によって決めることができる。具体的に、図１０に示す画素部４０の場合、ｘ列×ｙ行の画素１０がマトリクス状に電気的に接続されている。そして、配線ＧＬ１乃至配線ＧＬｙで示す複数の配線ＧＬと、配線ＳＬ１乃至配線ＳＬｘで示す複数の配線ＳＬと、配線ＶＬ１乃至配線ＶＬｘで示す複数の配線ＶＬと、配線ＢＬ１乃至配線ＢＬｘで示す複数の配線ＢＬと、配線ＩＬ１乃至配線ＩＬｘで示す複数の配線ＩＬと、一の配線ＣＬとが、画素部４０内に配置されている場合を例示している。
そして、図１０に示す各配線ＧＬは、配線ＧＬａ、配線ＧＬｂ、配線ＧＬｃ、または配線ＧＬｄの全て、またはいずれか複数をそれぞれ含むものとする。
なお、図１０に示すように、画素１０がマトリクス状に接続されている場合、ある行において、例えば、図６（Ａ）、図６（Ｂ）、図７（Ｂ）などの動作が行われている場合、別の行において、例えば、図７（Ａ）の動作を行うことが出来る。したがって、図６（Ａ）や図６（Ｂ）などの動作を、十分に長い期間にわたって、実行することができる。そのため、精度よく補正することが出来る。
なお、図６（Ａ）、図６（Ｂ）などの動作と、図７（Ａ）などの動作とを、別の行で同時に行わない場合には、例えば、配線ＢＬは、配線ＳＬと接続してもよい。または、例えば、配線ＢＬと配線ＳＬとを１本にまとめることによって、配線ＢＬを省略してもよい。これにより、配線数を減らすことができる。一例として、図２（Ａ）において、配線ＢＬを省略した場合の例を、図３９（Ａ）に示す。同様に、図２（Ｂ）に適用した場合の例を、図３９（Ｂ）に示す。他の図面において、同様に適用することが出来る。
また、図７（Ａ）などにおいて、画像信号の電位Ｖｄａｔａを入力する期間において、図６（Ｂ）に示すような、ノードＢとノードＣの電位差Ｖ０−Ｖ２を容量素子１３に印加する動作を行わないため、図７（Ａ）などにおいて、画像信号の電位Ｖｄａｔａを、点順次で画素に入力させることができる。その場合の例を図４０に示す。スイッチ６０Ａ、スイッチ６０Ｂ、スイッチ６０Ｃなどが、回路６１によって制御されながら、順にオンしていく。その結果、点順次駆動を行うことが出来る。ここで、回路６１は、１個ずつシフトした波形を出力することが出来る機能を有している。例えば、回路６１は、シフトレジスタとしての機能を有している。したがって、スイッチ６０Ａ、スイッチ６０Ｂ、スイッチ６０Ｃ、回路６１は、ソース線駆動回路としての機能を有しているということもできる。
または、別の例として、配線ＳＬ１乃至配線ＳＬｘで示す複数の配線ＳＬにおいて、その中の複数の配線において、どれか一つの配線を選択して、画像信号の電位Ｖｄａｔａを入力していくようにしてもよい。例えば、配線ＳＬ１と配線ＳＬ２とを、スイッチ６２Ａとスイッチ６２Ｂとで選択し、配線ＳＬ３と配線ＳＬ４とを、スイッチ６２Ｃとスイッチ６２Ｄとで選択する場合の例を、図４１に示す。図４１では、配線６３Ａが選択されることによって、スイッチ６２Ａとスイッチ６２Ｃがオン状態になり、配線６３Ｂが選択されることによって、スイッチ６２Ｂとスイッチ６２Ｄなどがオン状態になる。ここでは、２本の配線ＳＬの中から１本を選択する場合の例を示したが、本発明の一態様は、これに限定されない。さらに多くの配線ＳＬの中から、１本を選択するようにしてもよい。
次いで、外部補正を行う機能を有する発光装置の、画素部４０と選択回路４１の、接続構成の一例を図１１に示す。選択回路４１は、電位Ｖ１が与えられる配線４２と、モニター回路との接続端子ＴＥＲのいずれか一方を選択する機能を有する。選択された配線４２及び接続端子ＴＥＲのいずれか一方と、配線ＩＬとの間を、導通状態にすることができる。
具体的に、図１１に示す選択回路４１は、配線４２の電位Ｖ１の、一の配線ＩＬへの供給を制御するスイッチ４３と、上記一の配線ＩＬと接続端子ＴＥＲとの間の導通状態を制御するスイッチ４４とを有する。
〈モニター回路の構成例〉
次いで、モニター回路４５の構成例を図１２に示す。図１２に示すモニター回路４５は、オペアンプ４６と、容量素子４７と、スイッチ４８とを有する。
容量素子４７が有する一対の電極の一方は、オペアンプ４６の反転入力端子（−）に接続され、容量素子４７が有する一対の電極の他方は、オペアンプ４６の出力端子に接続されている。スイッチ４８は、容量素子４７に蓄積されている電荷を放出させる機能を有しており、具体的には、容量素子４７が有する一対の電極間の電気的な導通状態を制御する機能を有する。オペアンプ４６の非反転入力端子（＋）は配線４９に接続されており、配線４９には電位Ｖ１が供給される。
本発明の一態様では、内部補正を行うために、画素１０の配線ＩＬに電位Ｖ１を供給する際には、モニター回路４５をボルテージフォロワとして機能させる。具体的には、スイッチ４８をオンにすることで、配線４９に供給される電位Ｖ１を、モニター回路４５を介して配線ＩＬに供給することができる。
また、外部補正を行うために、画素１０から配線ＩＬを介して電流を取り出す際には、まず、モニター回路４５をボルテージフォロワとして機能させることで、配線ＩＬに電位Ｖ１を供給した後、モニター回路４５を積分回路として機能させることで、画素１０から取り出した電流を電圧に変換する。具体的には、スイッチ４８をオンにすることで、配線４９に供給された電位Ｖ１を、モニター回路４５を介して配線ＩＬに供給した後、スイッチ４８をオフにする。スイッチ４８がオフの状態において、画素１０から取り出されたドレイン電流が配線ＴＥＲに供給されると、容量素子４７に電荷が蓄積され、容量素子４７が有する一対の電極間に電圧が生じる。上記電圧は、配線ＴＥＲに供給されたドレイン電流の総量に比例するので、オペアンプ４６の出力端子に接続された配線ＯＵＴには、所定の期間内におけるドレイン電流の総量に対応した電位が、与えられる。
〈画素の具体的な構成例２〉
図１３（Ａ）に、図１に示した画素１０の、具体的な構成を一例として示す。
図１３（Ａ）に示す画素１０は、トランジスタ１１、容量素子１３、及び発光素子１４に加えて、スイッチ１５乃至スイッチ１７と、容量素子１８とを有する。
具体的に、図１３（Ａ）に示す画素１０では、配線ＳＬは、スイッチ１５を介してトランジスタ１１の第１のゲートに電気的に接続されている。トランジスタ１１は、ソース及びドレインの一方が、発光素子１４の画素電極に電気的に接続されており、ソース及びドレインの他方が、配線ＶＬに電気的に接続されている。トランジスタ１１の第２のゲートは、スイッチ１６を介して配線ＢＬに電気的に接続されている。発光素子１４が有する画素電極は、スイッチ１７を介して配線ＩＬに電気的に接続されている。容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２のゲートに電気的に接続されており、他方が発光素子１４の画素電極に電気的に接続されている。容量素子１８が有する一対の電極は、一方がトランジスタ１１の第１のゲートに電気的に接続されており、他方が発光素子１４の画素電極に電気的に接続されている。発光素子１４の共通電極は、配線ＣＬに電気的に接続されている。
次いで、図１３（Ｂ）に、図１に示した画素１０の、別の具体的な構成を一例として示す。
図１３（Ｂ）に示す画素１０は、スイッチ１９をさらに有する点において、図１３（Ａ）に示す画素１０と構成が異なる。
具体的に、図１３（Ｂ）に示す画素１０では、配線ＳＬは、スイッチ１５を介してトランジスタ１１の第１のゲートに電気的に接続されている。トランジスタ１１は、ソース及びドレインの一方が、スイッチ１９を介して発光素子１４の画素電極に電気的に接続されており、ソース及びドレインの他方が、配線ＶＬに電気的に接続されている。トランジスタ１１の第２のゲートは、スイッチ１６を介して配線ＢＬに電気的に接続されている。発光素子１４が有する画素電極は、スイッチ１７及びスイッチ１９を介して配線ＩＬに電気的に接続されている。容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２のゲートに電気的に接続されており、他方がスイッチ１９を介して発光素子１４の画素電極に電気的に接続されている。容量素子１８が有する一対の電極は、一方がトランジスタ１１の第１のゲートに電気的に接続されており、他方がスイッチ１９を介して発光素子１４の画素電極に電気的に接続されている。発光素子１４の共通電極は、配線ＣＬに電気的に接続されている。
次いで、図１３（Ａ）に示す画素１０において、各スイッチにトランジスタを用いた場合の、画素の構成例について説明する。図１３（Ａ）に示す画素１０の、スイッチ１５乃至スイッチ１７としてそれぞれトランジスタを用いた場合の、画素１０の構成例を図１４（Ａ）に示す。
図１４（Ａ）に示す画素１０は、トランジスタ１１と、スイッチ１５乃至スイッチ１７としての機能をそれぞれ有するトランジスタ１５ｔ乃至トランジスタ１７ｔと、容量素子１３、容量素子１８、及び発光素子１４とを有する。
具体的に、トランジスタ１５ｔは、ゲートが配線ＧＬａに、ソース及びドレインの一方が配線ＳＬに、ソース及びドレインの他方がトランジスタ１１の第１のゲートに、それぞれ電気的に接続されている。トランジスタ１１は、ソース及びドレインの一方が発光素子１４の画素電極に、ソース及びドレインの他方が配線ＶＬに、それぞれ電気的に接続されている。トランジスタ１６ｔは、ゲートが配線ＧＬｂに、ソース及びドレインの一方が配線ＢＬに、ソース及びドレインの他方がトランジスタ１１の第２のゲートに、それぞれ電気的に接続されている。トランジスタ１７ｔは、ゲートが配線ＧＬｄに、ソース及びドレインの一方が配線ＩＬに、ソース及びドレインの他方が発光素子１４の画素電極に、それぞれ電気的に接続されている。
また、容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２のゲートに電気的に接続されており、他方が発光素子１４の画素電極に電気的に接続されている。容量素子１８が有する一対の電極は、一方がトランジスタ１１の第１のゲートに電気的に接続されており、他方が発光素子１４の画素電極に電気的に接続されている。発光素子１４の共通電極は、配線ＣＬに電気的に接続されている。
次いで、図１３（Ｂ）に示す画素１０において、各スイッチにトランジスタを用いた場合の、画素の構成例について説明する。図１３（Ｂ）に示す画素１０の、スイッチ１５乃至スイッチ１７と、スイッチ１９として、それぞれトランジスタを用いた場合の、画素１０の構成例を図１４（Ｂ）に示す。
図１４（Ｂ）に示す画素１０は、トランジスタ１１と、スイッチ１５乃至スイッチ１７としての機能をそれぞれ有するトランジスタ１５ｔ乃至トランジスタ１７ｔと、スイッチ１９としての機能を有するトランジスタ１９ｔと、容量素子１３、容量素子１８、及び発光素子１４とを有する。
具体的に、トランジスタ１５ｔは、ゲートが配線ＧＬａに、ソース及びドレインの一方が配線ＳＬに、ソース及びドレインの他方がトランジスタ１１の第１のゲートに、それぞれ電気的に接続されている。トランジスタ１１は、ソース及びドレインの一方がトランジスタ１９ｔのソース及びドレインの一方に、ソース及びドレインの他方が配線ＶＬに、それぞれ電気的に接続されている。トランジスタ１６ｔは、ゲートが配線ＧＬｂに、ソース及びドレインの一方が配線ＢＬに、ソース及びドレインの他方がトランジスタ１１の第２のゲートに、それぞれ電気的に接続されている。トランジスタ１７ｔは、ゲートが配線ＧＬｄに、ソース及びドレインの一方が配線ＩＬに、ソース及びドレインの他方がトランジスタ１９ｔのソース及びドレインの一方に、それぞれ電気的に接続されている。トランジスタ１９ｔは、ゲートが配線ＧＬｃに、ソース及びドレインの他方が発光素子１４の画素電極に、それぞれ電気的に接続されている。
また、容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２のゲートに電気的に接続されており、他方がトランジスタ１９ｔのソース及びドレインの一方に電気的に接続されている。容量素子１８が有する一対の電極は、一方がトランジスタ１１の第１のゲートに電気的に接続されており、他方がトランジスタ１９ｔのソース及びドレインの一方に電気的に接続されている。発光素子１４の共通電極は、配線ＣＬに電気的に接続されている。
次いで、図１３（Ｂ）に示す画素１０の、スイッチ１５乃至スイッチ１７としてそれぞれトランジスタを用いた場合の、画素１０の別の構成例を図１５（Ａ）に示す。
図１５（Ａ）に示す画素１０は、トランジスタ１６ｔのソース及びドレインの一方が、配線ＢＬではなく、配線ＶＬに電気的に接続されている点において、図１４（Ｂ）に示す画素１０と構成が異なる。
次いで、図１３（Ｂ）に示す画素１０の、スイッチ１５乃至スイッチ１７と、スイッチ１９として、それぞれトランジスタを用いた場合の、画素１０の別の構成例を図１５（Ｂ）に示す。
図１５（Ｂ）に示す画素１０は、トランジスタ１７ｔのゲートが、配線ＧＬｄではなく、配線ＧＬａに電気的に接続されている点において、図１４（Ｂ）に示す画素１０と構成が異なる。
〈画素の具体的な動作例２〉
次いで、図１４（Ｂ）に示す画素１０を例に挙げて、本発明の一態様にかかる発光装置の画素の動作について説明する。
図１６に、配線ＧＬａ乃至配線ＧＬｄに入力される電位のタイミングチャートと、配線ＳＬに入力される画像信号Ｖｄａｔａの、電位のタイミングチャートとを示す。なお、図１６に示すタイミングチャートは、図１４（Ｂ）に示す画素１０に含まれるトランジスタが全てｎチャネル型である場合を例示するものである。
まず、期間ｔ１では、配線ＧＬａにハイレベルの電位が与えられ、配線ＧＬｂにハイレベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにハイレベルの電位が与えられる。よって、トランジスタ１５ｔ、トランジスタ１６ｔ、及びトランジスタ１７ｔがオンとなり、トランジスタ１９ｔはオフとなる。
また、配線ＳＬには電位Ｖ４が、配線ＶＬには電位Ｖａｎｏが、配線ＢＬには電位Ｖ０が、配線ＩＬには電位Ｖ１が、発光素子１４の共通電極に電気的に接続された配線ＣＬには電位Ｖｃａｔが、それぞれ与えられている。よって、トランジスタ１１の第１のゲート（ノードＡと示す）には電位Ｖ４が与えられ、トランジスタ１１の第２のゲート（ノードＢと示す）には電位Ｖ０が与えられ、トランジスタ１１のソース及びドレインの一方（ノードＣと示す）には電位Ｖ１が与えられる。
電位Ｖａｎｏは、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅと、トランジスタ１１の閾値電圧Ｖｔｈとを加算した電位よりも、高くすることが望ましい。そして、電位Ｖ０は、トランジスタ１１の閾値電圧Ｖｔｈをマイナス方向にシフトさせる程度に、ノードＣに対して十分高い電位であることが望ましい。具体的には、図９に示すように、電圧Ｖｂｇが０であるときのトランジスタ１１の閾値電圧ＶｔｈがＶｔｈ０であるとすると、期間ｔ１では、ノードＢとノードＣの電位差に相当する電圧ＶｂｇをＶｂｇ１とし、それによって、トランジスタ１１の閾値電圧ＶｔｈをＶｔｈ１とする。上記構成により、トランジスタ１１はノーマリオンとなるため、ノードＡとノードＣの電位差、すなわち、トランジスタ１１のゲート電圧がＶ４−Ｖ１であっても、トランジスタ１１をオンにすることができる。
なお、トランジスタ１１がｐチャネル型である場合、電位Ｖ０は、トランジスタ１１の閾値電圧Ｖｔｈをプラス方向にシフトさせる程度に、ノードＣに対して十分低い電位であることが望ましい。上記構成により、トランジスタ１１はノーマリオンとなるため、ノードＡとノードＣの電位差、すなわち、トランジスタ１１のゲート電圧がＶ４−Ｖ１であっても、トランジスタ１１をオンにすることができる。
次いで、期間ｔ２では、配線ＧＬａにローレベルの電位が与えられ、配線ＧＬｂにハイレベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにローレベルの電位が与えられる。よって、トランジスタ１６ｔがオンとなり、トランジスタ１５ｔ、トランジスタ１７ｔ、及びトランジスタ１９ｔはオフとなる。
また、配線ＶＬには電位Ｖａｎｏが、配線ＢＬには電位Ｖ０が、それぞれ与えられている。よって、ノードＢに電位Ｖ０が与えられた状態が維持されており、期間ｔ２の開始時にはトランジスタ１１の閾値電圧ＶｔｈはＶｔｈ１とマイナス方向にシフトしたままなので、トランジスタ１１はオンである。そして、期間ｔ２では、配線ＶＬと配線ＩＬの間の電流の経路は、スイッチ１７により遮断されるので、トランジスタ１１のドレイン電流によりノードＡ及びノードＣの電位は上昇を始める。ノードＣの電位が上昇すると、ノードＢとノードＣの電位差に相当する電圧Ｖｂｇが低くなり、トランジスタ１１の閾値電圧Ｖｔｈはプラス方向にシフトしていく。そして、最終的に、トランジスタ１１の閾値電圧Ｖｔｈがトランジスタ１１のゲート電圧Ｖ４−Ｖ１に限りなく近づくと、トランジスタ１１はオフする。トランジスタ１１の閾値電圧ＶｔｈがＶ４−Ｖ１であるときの、ノードＢとノードＣの電位差はＶ０−Ｖ２とする。
すなわち、トランジスタ１１は、ノードＢとノードＣの電位差がＶ０−Ｖ２であるときに、ゲート電圧Ｖ４−Ｖ１に対してドレイン電流が０に収束するように、その閾値電圧ＶｔｈがＶ４−Ｖ１に補正されることとなる。ノードＢとノードＣの電位差Ｖ０−Ｖ２は、容量素子１３に印加される。
次いで、期間ｔ３では、配線ＧＬａにハイレベルの電位が与えられ、配線ＧＬｂにローレベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにハイレベルの電位が与えられる。よって、トランジスタ１５ｔ及びトランジスタ１７ｔがオンとなり、トランジスタ１６ｔ、及びトランジスタ１９ｔはオフとなる。
また、配線ＶＬには電位Ｖａｎｏが、配線ＳＬには、画像情報が含まれる電位Ｖｄａｔａが、配線ＩＬには電位Ｖ１がそれぞれ与えられている。そして、ノードＢはフローティングの状態にあるので、ノードＣが電位Ｖ２から電位Ｖ１に変化することで、容量素子１３によりノードＢは電位Ｖ０から電位Ｖ０＋Ｖ１−Ｖ２に変化する。そして、容量素子１３には電位差Ｖ０−Ｖ２が保持されているため、トランジスタ１１の閾値電圧ＶｔｈはＶ４−Ｖ１に維持されている。また、ノードＡに電位Ｖｄａｔａが与えられ、トランジスタ１１のゲート電圧はＶｄａｔａ−Ｖ１となる。
次いで、期間ｔ４では、配線ＧＬａにローレベルの電位が与えられ、配線ＧＬｂにローレベルの電位が与えられ、配線ＧＬｃにハイレベルの電位が与えられ、配線ＧＬｄにローレベルの電位が与えられる。よって、トランジスタ１９ｔがオンとなり、トランジスタ１５ｔ、トランジスタ１６ｔ、及びトランジスタ１７ｔはオフとなる。
また、配線ＶＬには電位Ｖａｎｏが、発光素子１４の共通電極に電気的に接続された配線ＣＬには電位Ｖｃａｔが、それぞれ与えられている。期間ｔ４では、トランジスタ１９ｔがオンになることで、ノードＣの電位が変動し、電位Ｖ３になると、ノードＡは電位Ｖｄａｔａ＋Ｖ３−Ｖ１、ノードＢは電位Ｖ０−Ｖ２＋Ｖ３となる。ノードＡ、ノードＢ、及びノードＣの電位が変化しても、容量素子１３には電位差Ｖ０−Ｖ２が保持されており、容量素子１８には電位差Ｖｄａｔａ−Ｖ１が保持されている。そして、配線ＶＬと配線ＣＬの間には、トランジスタ１１のゲート電圧に対応する値のドレイン電流が流れる。発光素子１４の輝度は、上記ドレイン電流の値に従って定まる。
なお、図１４（Ｂ）に示した画素１０を有する発光装置では、トランジスタ１１のソース及びドレインの他方と、トランジスタ１１の第２のゲートとが電気的に分離しているので、それぞれの電位を個別に制御することができる。そのため、トランジスタ１１がノーマリオンである場合に、すなわちトランジスタ１１の元の閾値電圧Ｖｔｈ０がマイナスの値を有している場合に、期間ｔ２においてトランジスタ１１のソース及びドレインの一方の電位が第２のゲートの電位Ｖ０よりも高くなるまで、容量素子１３に電荷を蓄積することができる。よって、本発明の一態様に係る発光装置では、トランジスタ１１がノーマリオンであっても、期間ｔ２において、ゲート電圧Ｖ４−Ｖ１に対してドレイン電流が０に収束するように、その閾値電圧ＶｔｈをＶ４−Ｖ１に補正することができる。
したがって、トランジスタ１１のソース及びドレインの他方と、トランジスタ１１の第２のゲートとが電気的に分離している、図１４（Ａ）、図１４（Ｂ）、図１５（Ｂ）に示す画素１０を有する発光装置では、例えばトランジスタ１１の半導体膜に酸化物半導体を用いた場合などに、トランジスタ１１がノーマリオンとなっても、表示ムラを低減でき、高い画質の表示を行うことができる。
以上が、内部補正を含んだ、画素１０の動作例に相当する。次いで、内部補正に加えて、閾値電圧のばらつきに起因する画素１０間の輝度のばらつきを、外部補正により抑える場合の、画素１０の動作について説明する。
図１４（Ｂ）に示す画素１０を例に挙げて、内部補正に加えて外部補正を行う場合、期間ｔ１乃至期間ｔ４までは、図１６に示すタイミングチャートと同様に、上述した説明に従って画素１０は動作する。
次いで、期間ｔ４後の期間ｔ５では、配線ＧＬａにローレベルの電位が与えられ、配線ＧＬｂにローレベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにハイレベルの電位が与えられる。よって、トランジスタ１７ｔがオンとなり、トランジスタ１５ｔ、トランジスタ１６ｔ、及びトランジスタ１９ｔはオフとなる。
また、配線ＶＬには電位Ｖａｎｏが、配線ＩＬには電位Ｖ１がそれぞれ与えられている。さらに、配線ＩＬは、モニター回路に電気的に接続される。
上記動作により、トランジスタ１１のドレイン電流は、トランジスタ１７ｔ及び配線ＩＬを介して、モニター回路に供給される。モニター回路は、配線ＩＬに流れたドレイン電流を用いて、当該ドレイン電流の値を情報として含む信号を生成する。そして、本発明の一態様にかかる発光装置では、上記信号を用いて、画素１０に供給される画像信号の電位Ｖｄａｔａの値を、補正することができる。
なお、期間ｔ５において行われる外部補正の動作は、期間ｔ４の後、常に行う必要はない。例えば、発光装置において、期間ｔ１乃至期間ｔ４の動作を複数回繰り返した後に、期間ｔ５の動作を行うようにしても良い。また、一行の画素１０において期間ｔ５の動作を行った後、最小の階調値０に対応する画像信号を、当該動作を行った一行の画素１０に書き込むことで、発光素子１４を非発光の状態にした後、次の行の画素１０において、期間ｔ５の動作を行うようにしても良い。
なお、図１４（Ａ）に示す画素１０の場合も、図１６に示す配線ＧＬａ、配線ＧＬｂ、配線ＧＬｄ、及び配線ＳＬに与えられる電位のタイミングチャートに従って、同様に動作させることができる。また、外部補正の動作も、図１４（Ｂ）に示す画素と同様に行うことができる。ただし、図１４（Ａ）に示す画素１０の場合、期間ｔ２において、トランジスタ１１のドレイン電流が発光素子１４に流れないように、電位Ｖ０を、発光素子１４の閾値電圧Ｖｔｈｅ、及びトランジスタ１５ｔの閾値電圧Ｖｔｈを、電位Ｖｃａｔに加算した電位よりも低くすることが望ましい。
また、図１５（Ａ）に示す画素１０の場合も、図１６に示す配線ＧＬａ、配線ＧＬｂ、配線ＧＬｃ、配線ＧＬｄ、及び配線ＳＬに与えられる電位のタイミングチャートに従って、同様に動作させることができる。また、外部補正の動作も、図１４（Ｂ）に示す画素と同様に行うことができる。
また、図１５（Ｂ）に示す画素１０の場合も、図１６に示す配線ＧＬａ、配線ＧＬｂ、配線ＧＬｃ、及び配線ＳＬに与えられる電位のタイミングチャートに従って、同様に動作させることができる。また、外部補正の動作も、図１４（Ｂ）に示す画素と同様に行うことができる。
〈トランジスタの構成例１〉
次いで、チャネル形成領域が酸化物半導体膜で形成されているトランジスタ（ＯＳトランジスタ）について説明する。
図２７（Ａ）、図２７（Ｂ）および図２７（Ｃ）に、デバイス構造の異なる３つのトランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）の上面図（レイアウト図）と、それぞれの回路記号を示す。図２８は、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）の断面図である。トランジスタＴＡ１のａ１−ａ２線およびｂ１−ｂ２線による断面図、トランジスタＴＡ２のａ３−ａ４線およびｂ３−ｂ４線による断面図、ならびにトランジスタＴＢ１のａ５−ａ６線、ｂ５−ｂ６線による断面図を、図２８（Ａ）、図２８（Ｂ）に示す。これらトランジスタのチャネル長方向の断面構造が、図２８（Ａ）に示され、同チャネル幅方向の断面構造が図２８（Ｂ）に示されている。
図２８（Ａ）、図２８（Ｂ）に示すように、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）は、同一絶縁表面上に集積されており、これらのトランジスタは、同一の作製工程で作成することが可能である。なお、ここでは、デバイス構造の明瞭化のため、各トランジスタのゲート（Ｇ）、ソース（Ｓ）、およびドレイン（Ｄ）への電位や電源の供給するための配線との電気的な接続は省略している。
トランジスタＴＡ１（図２７（Ａ））、トランジスタＴＡ２（図２７（Ｂ））は、ゲート（Ｇ）とバックゲート（ＢＧ）を有するトランジスタである。ゲート（Ｇ）及びバックゲート（ＢＧ）は、いずれか一方が第１のゲートに相当し、他方が第２のゲートに相当する。トランジスタＴＡ１、トランジスタＴＡ２はバックゲートをゲートに接続した構造としている。トランジスタＴＢ１（図２７（Ｃ））は、ＢＧを有さないトランジスタである。図２８に示すように、これらのトランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）は、基板３０に形成されている。以下、図２７、図２８を参照して、これらのトランジスタの構成を説明する。
（トランジスタＴＡ１）
トランジスタＴＡ１は、ゲート電極ＧＥ１、ソース電極ＳＥ１、ドレイン電極ＤＥ１、バックゲート電極ＢＧＥ１、および酸化物半導体膜ＯＳ１を有する。
以下の説明において、トランジスタＴＡ１をＴＡ１と呼ぶ、バックゲートをＢＧと呼ぶ、酸化物半導体膜ＯＳ１をＯＳ１や膜ＯＳ１と呼ぶなど、素子や素子の構成要素を省略して呼ぶ場合がある。また、信号、電位、回路などについても同様に省略する場合がある。
また、本実施の形態では、ＯＳトランジスタのチャネル長は、ソース電極とドレイン電極間の距離とする。また、ＯＳトランジスタのチャネル幅は、酸化物半導体膜とゲート電極が重なる領域でのソース電極またはドレイン電極の幅とする。トランジスタＴＡ１のチャネル長は、Ｌａ１であり、チャネル幅はＷａ１である。
膜ＯＳ１は、絶縁膜３４を介して電極ＧＥ１と重なっている。膜ＯＳ１の上面および側面に接して一対の電極（ＳＥ１、ＤＥ１）が形成されている。図２７（Ａ）に示すように、膜ＯＳ１は、電極ＧＥ１および一対の電極（ＳＥ１、ＤＥ１）と重ならない部分を有している。膜ＯＳ１は、チャネル長方向の長さがチャネル長Ｌａ１よりも長く、かつチャネル幅方向の長さがチャネル幅Ｗａ１よりも長い。
膜ＯＳ１、電極ＧＥ１、電極ＳＥ１および電極ＤＥ１を覆って、絶縁膜３５が形成されている。絶縁膜３５上に電極ＢＧＥ１が形成されている。電極ＢＧＥ１は、膜ＯＳ１および電極ＧＥ１と重なるように設けられている。ここでは、一例として、電極ＧＥ１と同じ形状で、同じ位置に配置されるように電極ＢＧＥ１を設けている。電極ＢＧＥ１は、絶縁膜３４絶縁膜３５および絶縁膜３６を貫通する開口ＣＧ１において、電極ＧＥ１に接している。この構造により、トランジスタＴＡ１のゲートとバックゲートが電気的に接続される。
バックゲート電極ＢＧＥ１をゲート電極ＧＥ１に接続することで、トランジスタＴＡ１のオン電流を増加させることができる。バックゲートＢＧＥ１を設けることで、トランジスタＴＡ１の強度を向上させることができる。基板３０の曲げ等の変形に対して、電極ＢＧＥ１が補強部材となってトランジスタＴＡ１を壊れにくくすることができる。
チャネル形成領域を含む膜ＯＳ１は多層構造であり、ここでは、一例として３つの酸化物半導体膜（３１、３２、３３）でなる３層構造としている。膜ＯＳ１を構成する酸化物半導体膜は、少なくとも１つ同じ金属元素を含む金属酸化物膜であることが好ましく、Ｉｎを含むことが特に好ましい。トランジスタの半導体膜を構成することが可能なＩｎを含む金属酸化物としては、Ｉｎ−Ｇａ酸化物膜、Ｉｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）が代表的である。また、このような金属酸化物膜に他の元素や材料を添加した膜を用いることもできる。
『３２』は、トランジスタＴＡ１のチャネル形成領域を構成する膜である。また、『３３』は、後述するトランジスタＴＡ２およびトランジスタＴＢ１のチャネル形成領域を構成する膜でもある。そのため、トランジスタＴＡ２およびトランジスタＴＢ１に要求される電気的特性（例えば、電界効果移動度、しきい値電圧など）に応じて、適切な組成の酸化物半導体膜を用いればよい。例えば、『３３』にチャネルが形成されるように、酸化物半導体膜３１−３２の主成分である金属元素の組成を調節することが好ましい。
トランジスタＴＡ１において、『３２』にチャネルが形成されるようにすることで、チャネル形成領域が絶縁膜３４、３５に接しないようにすることができる。また、酸化物半導体膜３１−３２を少なくとも１つ同じ金属元素を含む金属酸化物膜とすることで、『３２』と『３１』の界面、および『３２』と『３３』の界面において、界面散乱が起こりにくくすることができる。これにより、トランジスタＴＡ１の電界効果移動度をトランジスタＴＡ２やトランジスタＴＢ１よりも高くすることができる、また、オン状態でのドレイン電流（オン電流）を増加させることができる。
（トランジスタＴＡ２）
トランジスタＴＡ２は、ゲート電極ＧＥ２、ソース電極ＳＥ２、ドレイン電極ＤＥ２、バックゲート電極ＢＧＥ２、および酸化物半導体膜ＯＳ２を有する。電極ＢＧＥ２は、絶縁膜３４乃至絶縁膜３６を貫通する開口ＣＧ２において電極ＧＥ２に接している。トランジスタＴＡ２は、トランジスタＴＡ１の変形例であり、膜ＯＳ２が酸化物半導体膜３３でなる単層構造である点でトランジスタＴＡ１と異なり、その他については同様である。ここでは、トランジスタＴＡ２のチャネル長Ｌａ２、チャネル幅Ｗａ２は、トランジスタＴＡ１のチャネル長Ｌａ１、チャネル幅Ｗａ１と等しくなるようにしている。
（トランジスタＴＢ１）
トランジスタＴＢ１は、ゲート電極ＧＥ３、ソース電極ＳＥ３、ドレイン電極ＤＥ３および酸化物半導体膜ＯＳ３を有する。トランジスタＴＢ１は、トランジスタＴＡ２の変形例である。トランジスタＴＡ２と同様に、膜ＯＳ３が酸化物半導体膜３３でなる単層構造である。トランジスタＴＡ２とは、バックゲート電極を有していない点で異なる。また、膜ＯＳ３および電極（ＧＥ３、ＳＥ３、ＤＥ３）のレイアウトが異なる。図２７（Ｃ）に示すように、膜ＯＳ３は、電極ＧＥ３と重なっていない領域は、電極ＳＥ３または電極ＤＥ３の何れかと重なっている。そのため、トランジスタＴＢ１のチャネル幅Ｗｂ１は、膜ＯＳ３の幅で決定されている。チャネル長Ｌｂ１は、トランジスタＴＡ２と同様、電極ＳＥ３と電極ＤＥ３間の距離で決定され、ここでは、トランジスタＴＡ２のチャネル長Ｌａ２よりも長くしている。
［絶縁膜］
絶縁膜３４、絶縁膜３５および絶縁膜３６は、基板３０のトランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）が形成される領域全体に形成される膜である。絶縁膜３４、絶縁膜３５、及び絶縁膜３６は、単層あるいは複数層の絶縁膜で形成される。絶縁膜３４は、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）のゲート絶縁膜を構成する膜である。また、絶縁膜３５および絶縁膜３６は、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）のバックチャネル側のゲート絶縁膜を構成する膜である。また、最上面の絶縁膜３６は、基板３０に形成されるトランジスタの保護膜として機能するような材料で形成することが好ましい。絶縁膜３６は適宜設ければよい。３層目の電極ＢＧＥ１と２層目の電極（ＳＥ１、ＤＥ１）を絶縁するために、これらの間に少なくとも１層絶縁膜が存在していればよい。
絶縁膜３４乃至絶縁膜３６は、単層の絶縁膜で、または２層以上の多層の絶縁膜で形成することができる。これら絶縁膜３４乃至絶縁膜３６を構成する絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられる。また、これらの絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。
［酸化物半導体膜］
ここでは、ＯＳトランジスタの半導体膜を構成する酸化物半導体膜について説明する。膜ＯＳ１にように半導体膜を多層構造とする場合、これらを構成する酸化物半導体膜は、少なくとも１つ同じ金属元素を含む金属酸化物膜であることが好ましく、Ｉｎを含むことが好ましい。
例えば、『３１』がＩｎ−Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子数比よりも小さくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、Ｉｎの原子数比をＭの原子数比よりも小さくする。この場合、Ｚｎの原子数比が最も大きくなるようにすることができる。
例えば、『３２』がＩｎ−Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子数比よりも大きくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜の場合、Ｉｎの原子数比をＭの原子数比よりも大きくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜では、Ｉｎの原子数比がＭおよびＺｎの原子数比よりも大きくすることが好ましい。
例えば、『３３』がＩｎ−Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子数比と同じにする、または小さくする。Ｉｎ−Ｍ−Ｚｎ酸化物膜の場合、Ｉｎの原子数比をＭの原子数比と同じにする。この場合、Ｚｎの原子数比が、ＩｎおよびＭよりも大きくすることができる。ここでは、『３３』は、後述するトランジスタＴＡ２、トランジスタＴＢ１のチャネル形成領域を構成する膜でもある。
酸化物半導体膜３１乃至酸化物半導体膜３３の原子数比は、スパッタリング法で成膜する場合は、ターゲットの構成材料の原子数比等を調節することで可能である。また、ＣＶＤ法で成膜する場合は、原料ガスの流量比などを調節することで可能である。以下、酸化物半導体膜３１乃至酸化物半導体膜３３として、スパッタリング法でＩｎ−Ｍ−Ｚｎ酸化物膜を形成する場合を例に、成膜に使用されるターゲットについて述べる。これらの膜を成膜するために、Ｉｎ−Ｍ−Ｚｎ酸化物でなるターゲットが用いられる。
『３１』のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／６以上１未満であることが好ましい。また、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。
ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
『３２』のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２は、１より大きく６以下であることが好ましい。また、ｚ２／ｙ２は１より大きく６以下であることが好ましい。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝３：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：４等がある。
『３３』のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３とすると、ｘ３／ｙ３は、１／６以上１以下であることが好ましい。また、ｚ３／ｙ３は、１／３以上６以下、さらには１以上６以下であることが好ましい。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
Ｉｎ−Ｍ−Ｚｎ酸化物膜の成膜用ターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ：ｙ：ｚとした場合、１≦ｚ／ｙ≦６とすることで、Ｉｎ−Ｍ−Ｚｎ酸化物膜としてＣＡＡＣ−ＯＳ膜が形成されやすくなるため好ましい。なお、ＣＡＡＣ−ＯＳ膜については後述する。
酸化物半導体膜３１乃至酸化物半導体膜３３としては、キャリア密度の低い酸化物半導体膜を用いる。例えば、酸化物半導体膜３１乃至酸化物半導体膜３３として、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下の酸化物半導体膜を用いる。特に、酸化物半導体膜３１乃至酸化物半導体膜３３として、キャリア密度が、８×１０１１個／ｃｍ３未満、より好ましくは１×１０１１個／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、且つ、１×１０−９個／ｃｍ３以上の酸化物半導体膜を用いることが好ましい。
酸化物半導体膜３１乃至酸化物半導体膜３３として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気的特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気的特性（ノーマリオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気的特性の変動が小さく、信頼性の高いトランジスタとなる。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損が形成される。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリオン特性となりやすい。
このため、酸化物半導体膜３１乃至酸化物半導体膜３３は酸素欠損と共に、水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜３１乃至酸化物半導体膜３３において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体膜３１乃至酸化物半導体膜３３に第１４族元素の一つであるシリコンや炭素が含まれると、膜中の酸素欠損が増加し、これらの膜がｎ型化してしまう。このため、酸化物半導体膜３１乃至酸化物半導体膜３３におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜３１乃至酸化物半導体膜３３において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜３１乃至酸化物半導体膜３３のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
酸化物半導体膜３１乃至酸化物半導体膜３３に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。そのため窒素が含まれている酸化物半導体を用いたトランジスタはノーマリオン特性となりやすいので、酸化物半導体膜３１乃至酸化物半導体膜３３の窒素含有量はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法により得られる窒素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
以上、酸化物半導体膜３１乃至酸化物半導体膜３３について述べたが、これらに限られず、必要とするトランジスタの半導体特性及び電気的特性（電界効果移動度、しきい値電圧等）に応じて適切な組成の酸化物半導体膜を用いればよい。また、必要とするトランジスタの半導体特性及び電気的特性を得るために、酸化物半導体膜３１乃至酸化物半導体膜３３のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
トランジスタＴＡ１は、ＧａまたはＭ（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の原子数比よりもＩｎの原子数比が大きい酸化物半導体膜３２でチャネルが形成されるため、電界効果移動度を高くすることができる。代表的には、その電界効果移動度は、１０ｃｍ２／Ｖｓより大きく６０ｃｍ２／Ｖｓ未満、好ましくは１５ｃｍ２／Ｖｓ以上５０ｃｍ２／Ｖｓ未満である。そのため、アクティブマトリクス型表示装置の回路にトランジスタＴＡ１を用いる場合は、高速動作が要求される駆動回路に好適である。
また、トランジスタＴＡ１は、遮光された領域に、設けることが好ましい。また高い電界効果移動度を有するトランジスタＴＡ１を駆動回路に設けることで、駆動周波数を高くすることができるため、より高精細な表示装置を実現することができる。
チャネル形成領域が酸化物半導体膜３３で形成されるトランジスタＴＡ２、ＴＢ１は、トランジスタＴＡ１よりも電界効果移動度が低く、その大きさは、３ｃｍ２／Ｖｓ以上１０ｃｍ２／Ｖｓ以下程度である。トランジスタＴＡ２、ＴＢ１は、酸化物半導体膜３２を有していないため、トランジスタＴＡ１よりも光によって劣化しにくく、光照射によるオフ電流の増大量が少ない。そのため、チャネル形成領域が酸化物半導体膜３３で形成されるトランジスタＴＡ２、ＴＢ１は光が照射されるような画素部に好適である。
トランジスタＴＡ１は、酸化物半導体膜３２を有しないトランジスタＴＡ２と比較して、光が照射されるとオフ状態における電流が増大しやすい。トランジスタＴＡ１が画素部のように遮光が十分できない画素部よりも光の影響が少ない周辺駆動回路に適している理由の１つである。また、もちろん、トランジスタＴＡ２、ＴＢ１のような構成のトランジスタも、駆動回路に設けることが可能である。
以上、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）と酸化物半導体膜３１乃至酸化物半導体膜３３について述べたが、これらに限られず、必要とするトランジスタの半導体特性及び電気的特性に応じて、トランジスタの構成を変更すればよい。例えば、バックゲート電極の有無、酸化物半導体膜の積層構造、酸化物半導体膜、ゲート電極、ソース電極およびドレイン電極の形状や配置等を適宜変更することができる。
（酸化物半導体の構造）
次に、酸化物半導体の構造について説明する。
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。
［基板３０］
基板３０としては、様々な基板を用いることができ、特定のものに限定されることはない。基板３０の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）を形成する前に、基板３０上に下地絶縁膜を形成してもよい。下地絶縁膜としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、下地絶縁膜として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板３０から不純物（代表的にはアルカリ金属、水、水素等）が酸化物半導体膜（ＯＳ１−ＯＳ３）への拡散を抑制することができる。
［ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）］
ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）は、単層の導電膜、または２つ以上の導電膜が積層された多層構造の膜である。ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）として形成される導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。
例えば、ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）として、シリコンを含むアルミニウム膜を形成することができる。ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）を２層構造とする場合は、例えば、アルミニウム膜上にチタン膜を形成する、窒化チタン膜上にチタン膜を形成する、窒化チタン膜上にタングステン膜を形成する、窒化タンタル膜または窒化タングステン膜上にタングステン膜を形成すればよい。また、ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）を３層構造とする場合は、例えば、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成すればよい。
スパッタリング法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等によりゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）を形成する。
なお、タングステン膜はＡＬＤを利用する成膜装置により成膜することができる。この場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
ゲート電極ＧＥ１−ＧＥ３の形成は、上記形成方法の他に、電解メッキ法、印刷法、インクジェット法等で行うことが可能である。
［絶縁膜３４（ゲート絶縁膜）］
ゲート電極ＧＥ１−ＧＥ３を覆って、絶縁膜３４を形成する。絶縁膜３４は、単層の絶縁膜あるいは２層以上の多層構造の絶縁膜である。絶縁膜３４として形成される絶縁膜は、酸化物絶縁膜、窒化物絶縁膜、酸化窒化絶縁膜、および窒化酸化絶縁膜等が挙げられる。なお、本明細書において、酸化窒化物とは、窒素より酸素の含有量が多い材料であり、窒化酸化物とは酸素より窒素の含有量が多い材料とする。
絶縁膜３４として形成される絶縁膜としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物などでなる絶縁膜を形成することができる。また、このような絶縁膜として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料でなる膜を形成することができる。ｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
絶縁膜３４はゲート絶縁膜を構成する膜であるため、酸化物半導体膜（ＯＳ１、ＯＳ２、ＯＳ３）とゲート絶縁膜との界面特性を向上させるため、絶縁膜３４においてこれらの層（ＯＳ１、ＯＳ２、ＯＳ３）と接する領域は酸化物絶縁膜あるいは酸化窒化絶縁膜で形成することが好ましい。例えば、絶縁膜３４の最上層の膜は、酸化シリコン膜あるいは酸化窒化シリコン膜とすればよい。
絶縁膜３４の厚さは、例えば５ｎｍ以上４００ｎｍ以下とすればよい。その厚さは、好ましくは１０ｎｍ以上３００ｎｍ以下であり、より好ましくは５０ｎｍ以上２５０ｎｍ以下である。
スパッタリング法で酸化物半導体膜（ＯＳ１、ＯＳ２、ＯＳ３）を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜（ＯＳ１、ＯＳ２、ＯＳ３）の組成にあわせて、適宜選択すればよい。
なお、酸化物半導体膜（ＯＳ１、ＯＳ２、ＯＳ３）の形成にスパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下とすることで、酸化物半導体膜３１−３２として、ＣＡＡＣ−ＯＳ膜を形成することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上が好ましく、１００体積％がより好ましい。
酸化物半導体膜を加熱しながら成膜することで、あるいは酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜の水素濃度を２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
なお、加熱処理は、３５０℃より高く６５０℃以下、好ましくは４５０℃以上６００℃以下で行うことで、後述するＣＡＡＣ化率が、７０％以上１００％未満、好ましくは８０％以上１００％未満、好ましくは９０％以上１００％未満、より好ましくは９５％以上９８％以下である酸化物半導体膜を得ることができる。また、水素、水等の含有量が低減された酸化物半導体膜を得ることが可能である。すなわち、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を形成することができる。
ＡＬＤを利用する成膜装置により酸化物半導体膜を形成することができる。例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
酸化物半導体膜３２、および酸化物半導体膜３３は、トランジスタのチャネルが形成される膜であり、その膜厚を３ｎｍ以上２００ｎｍ以下とすることができる。それらの厚さは、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３０ｎｍ以上５０ｎｍ以下である。酸化物半導体膜３１の膜厚は例えば、３ｎｍ以上１００ｎｍ以下とすることができ、好ましくは３ｎｍ以上３０ｎｍ以下であり、より好ましくは３ｎｍ以上１５ｎｍ以下である。酸化物半導体膜３１は、酸化物半導体膜３２、酸化物半導体膜３３よりも薄く形成することが好ましい。
ここでは、酸化物半導体膜３１、３２、３３として、Ｉｎ−Ｇａ−Ｚｎ膜をスパッタリング法で成膜する。これらの成膜に用いられるターゲットの金属元素の原子数比（Ｉｎ：Ｇａ：Ｚｎ）は、例えば、酸化物半導体膜３１は１：３：６であり、酸化物半導体膜３２は３：１：２であり、酸化物半導体膜３３は、１：１：１．２または１：１：１とすることができる。また、酸化物半導体膜３１、３２、３３の厚さは、それぞれ、５ｎｍ、３５ｎｍ、３５ｎｍとすることができる。
［ソース電極、ドレイン電極］
電極（ＳＥ１、ＤＥ１、ＳＥ２、ＤＥ２、ＳＥ３、ＤＥ３）はゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）と同様に形成することができる。
例えば、厚さ５０ｎｍの銅−マンガン合金膜、厚さ４００ｎｍの銅膜、及び厚さ１００ｎｍの銅−マンガン合金膜の順に、これらの膜をスパッタリング法により積層することで、３層構造の電極（ＳＥ１、ＤＥ１、ＳＥ２、ＤＥ２、ＳＥ３、ＤＥ３）を形成することができる。
発光装置の駆動回路などに用いられるトランジスタのように、高速で動作させるトランジスタには、トランジスタ（ＴＡ１、ＴＡ２）、あるいはトランジスタ（ＴＡ３、ＴＡ４、ＴＣ１）のように、チャネル長を短くすることが好ましい。このようなトランジスタのチャネル長は、２．５μｍ未満とすることが好ましい。例えば、２．２μｍ以下とすればよい。本実施の形態のトランジスタでは、チャネル長はソース電極とドレイン電極間の距離で決定されるため、チャネル長の最小値は、電極（ＳＥ１、ＤＥ１、ＳＥ２、ＤＥ２、ＳＥ３、ＤＥ３）となる導電膜を加工する精度で制約される。本実施の形態のトランジスタでは、例えば、チャネル長は０．５μｍ以上、あるいは１．０μｍ以上とすることができる。
［絶縁膜３５、３６］
例えば、『３５』としては、２層構造の絶縁膜を形成することができる。ここでは、『３５』の１層目の膜を絶縁膜３５ａと呼び、２層目の膜を絶縁膜３５ｂと呼ぶことにする。
絶縁膜３５ａとしては、例えば酸化シリコンなどでなる酸化物絶縁膜、あるいは窒素を含み、且つ欠陥量の少ない酸化物絶縁膜を形成することができる。窒素を含み、且つ欠陥量の少ない酸化物絶縁膜の代表例としては、酸化窒化シリコン膜、酸化窒化アルミニウム膜等がある。
欠陥の少ない酸化物絶縁膜は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０以上２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
絶縁膜３５ａが、窒素酸化物の含有量が少ない膜であることで、絶縁膜３５ａと層（ＯＳ１、ＯＳ２、ＯＳ３）との界面におけるキャリアのトラップを低減することが可能である。この結果、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気的特性の変動を低減することができる。
また、トランジスタの信頼性向上のため、絶縁膜３５ａは、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される窒素濃度が６×１０２０／ｃｍ３以下であることが好ましい。それは、トランジスタの作製工程中に絶縁膜３５ａにおいて、窒素酸化物が生成されにくくなるからである。
絶縁膜３５ａとして、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜の一例として、ＣＶＤ法により酸化窒化シリコン膜を形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒素等がある。
また、堆積性気体に対する酸化性気体を２０倍より大きく１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下とするＣＶＤ法を用いることで、絶縁膜３５ａとして、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜を形成することができる。
絶縁膜３５ｂとして、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成することができる。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁膜３５ｂとしては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。絶縁膜３５ｂとして、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する場合、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜として酸化窒化シリコン膜をＣＶＤ法を用いて形成することができる。
絶縁膜３５ｂとして、酸化シリコン膜または酸化窒化シリコン膜を形成する場合、次のような条件で成膜を行うことができる。プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する。
絶縁膜３６としては、少なくとも、水素及び酸素のブロッキング効果を有する膜を用いる。さらに、好ましくは、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する。代表的には、窒化シリコンなどの窒化物絶縁膜を形成すればよい。窒化シリコン膜の他、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜等も用いることができる。
また、絶縁膜３６を構成する膜として酸素、水素、水等に対してブロッキング効果を有する酸化物絶縁膜を設けてもよい。このような酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
また、絶縁膜３６の厚さは５０ｎｍ以上３００ｎｍ以下とすればよく、好ましくは１００ｎｍ以上２００ｎｍ以下である。酸素、水素、水等に対してブロッキング効果を有する絶縁膜３６を形成することで、酸化物半導体膜３１乃至酸化物半導体膜３３から外部への酸素の拡散を防ぎ、また外部から酸化物半導体膜３１乃至酸化物半導体膜３３への水素、水等の侵入を防ぐことができる。
絶縁膜３６としてプラズマＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。これらの原料ガスを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。当該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。一方、原料ガスにおいて、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒素それぞれの分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５以上５０以下、好ましくは１０以上５０以下とすることが好ましい。
絶縁膜３５を形成した後、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。当該加熱処理により、絶縁膜３５の２層目を構成する酸化物絶縁膜に含まれる酸素を、酸化物半導体膜３１乃至酸化物半導体膜３３に移動させて、これらに含まれる酸素欠損を低減することができる。加熱処理は、例えば、窒素及び酸素を含む混合ガス雰囲気で、加熱温度３５０℃、加熱時間１時間とすればよい。
また、絶縁膜３６を形成した後、酸化物半導体膜３１乃至酸化物半導体膜３３から水素等を放出させることを目的として加熱処理を行ってもよい。この加熱処理は、例えば、窒素及び酸素を含む混合ガス雰囲気で、加熱温度３５０℃、加熱時間１時間とすればよい。
［バックゲート電極］
バックゲート電極（ＢＧＥ１、ＢＧＥ２）はゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）と同様に形成することができる。
以下、トランジスタのいくつかの他の構成例を示す。
（トランジスタＴＡ３、ＴＡ４）
図２９（Ａ）、図２９（Ｂ）に、それぞれ、トランジスタＴＡ３、トランジスタＴＡ４の上面図（レイアウト図）と、その回路記号を示す。図３０（Ａ）、図３０（Ｂ）に、トランジスタＴＡ３のａ７−ａ８線およびｂ７−ｂ８線による断面図、並びにトランジスタＴＡ４のａ９−ａ１０線およびｂ９−ｂ１０線による断面図を示す。
トランジスタＴＡ３は、ゲート電極ＧＥ４、酸化物半導体膜ＯＳ４、ソース電極ＳＥ４、ドレイン電極ＤＥ４、およびバックゲート電極ＢＧＥ４を有する。トランジスタＴＡ３は、トランジスタＴＡ１の変形例であり、電極ＢＧＥ４が、２つの開口ＣＧ４、ＣＧ５において、電極ＧＥ４と接している点がトランジスタＴＡ１と異なり、他はトランジスタＴＡ１と同様である。図３０（Ｂ）に示すように、チャネル幅方向で、膜ＯＳ４が電極ＧＥ４と電極ＢＧＥ４で囲まれており、トランジスタＴＡ３の強度をより向上させることができる。
トランジスタＴＡ４は、ゲート電極ＧＥ５、酸化物半導体膜ＯＳ５、ソース電極ＳＥ５、ドレイン電極ＤＥ５、およびバックゲート電極ＢＧＥ５を有する。トランジスタＴＡ４は、トランジスタＴＡ２の変形例であり、電極ＢＧＥ５を電極ＧＥ５と接続せず、電極ＢＧＥ５を電極ＧＥ５に異なる信号や電位を入力可能としている。例えば、電極ＧＥ５にトランジスタＴＡ４の導通状態を制御する信号を入力し、電極ＢＧＥ５にトランジスタＴＡ４のしきい値電圧を補正するような信号や電位を入力することが可能である。
（トランジスタＴＣ１、ＴＢ２、ＴＤ１）
図３１（Ａ）、図３１（Ｂ）、図３１（Ｃ）に、それぞれ、トランジスタＴＣ１、トランジスタＴＢ２、およびトランジスタＴＤ１の上面図（レイアウト図）と、その回路記号を示す。図３２（Ａ）、図３２（Ｂ）に、トランジスタＴＣ１のａ１１−ａ１２線およびｂ１１ｂ１２線による断面図、トランジスタＴＢ２のａ１３−ａ１４線およびｂ１３−ｂ１４線による断面図、並びにトランジスタＴＤ１のａ１５−ａ１６線およびｂ１５−ｂ１６線による断面図を示す。
トランジスタＴＣ１は、ゲート電極ＧＥ６、酸化物半導体膜ＯＳ６、ソース電極ＳＥ６、ドレイン電極ＤＥ６、およびバックゲート電極ＢＧＥ６を有する。電極ＢＧＥ６は開口ＣＧ６において電極ＧＥ６に接している。トランジスタＴＣ１は、トランジスタＴＡ１の変形例であり、膜ＯＳ６が２層構造としている。膜ＯＳ６は、『３２』と『３３』とでなる。トランジスタＴＣ１もトランジスタＴＡ１と同様に、チャネル形成領域が『３２』で構成されるトランジスタである。そのため、トランジスタＴＣ１も、トランジスタＴＡ１と同程度に高い電界効果移動のトランジスタであり、代表的には、電界効果移動度が１０ｃｍ２／Ｖｓより大きく６０ｃｍ２／Ｖｓ未満、好ましくは１５ｃｍ２／Ｖｓ以上５０ｃｍ２／Ｖｓ未満のトランジスタである。よって、トランジスタＴＣ１もトランジスタＴＡ１と同様に、駆動回路のような高速動作させるトランジスタに好適である。
トランジスタＴＢ２は、ゲート電極ＧＥ７、酸化物半導体膜ＯＳ７、ソース電極ＳＥ７、ドレイン電極ＤＥ７、およびバックゲート電極ＢＧＥ７を有する。電極ＢＧＥ７は開口ＣＧ７において電極ＧＥ７に接している。トランジスタＴＢ２は、トランジスタＴＢ１の変形例であり、電極ＢＧＥ７を有する点でトランジスタＴＢ２と異なる。トランジスタＴＢ２は、電極ＧＥ７と接続された電極ＢＧＥ７を有しているため、トランジスタＴＢ１よりもオン電流が高く、また機械的な強度が向上されている。
トランジスタＴＤ１は、ゲート電極ＧＥ８、酸化物半導体膜ＯＳ８、ソース電極ＳＥ８、およびドレイン電極ＤＥ８を有する。トランジスタＴＤ１は、トランジスタＴＢ１の変形例であり、膜ＯＳ８全体が電極ＧＥ８に重なっており、電極ＧＥ８の端部の外側にある部分を有していない。このように、トランジスタＴＤ１は、膜ＯＳ８がトランジスタＴＢ１よりも光に曝されにくい構造となっているため、画素部のトランジスタに好適である。
なお、トランジスタＴＡ１、トランジスタＴＡ２およびトランジスタＴＢ１を構成する膜（絶縁膜、酸化物半導体膜、金属酸化物膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブともよぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
〈画素の具体的な構成例３〉
図１７に、図１に示した画素１０の、具体的な構成を一例として示す。図１７に示す画素１０は、図４（Ａ）に示す画素１０と、トランジスタ１９ｔの位置が異なる。具体的に、図１７に示す画素１０では、トランジスタ１９ｔが配線ＶＬと、トランジスタ１１のソース及びドレインの他方、及びトランジスタ１６ｔのソース及びドレインの一方との間に接続されている点において、図４（Ａ）に示す画素１０と構成が異なる。
図１８に、図１に示した画素１０の、具体的な構成を一例として示す。図１８に示す画素１０は、図１５（Ａ）に示す画素１０と、トランジスタ１９ｔの位置が異なる。具体的に、図１８に示す画素１０では、トランジスタ１９ｔが配線ＶＬと、トランジスタ１１のソース及びドレインの他方、及びトランジスタ１６ｔのソース及びドレインの一方との間に接続されている点において、図１５（Ａ）に示す画素１０と構成が異なる。
なお、本発明の一態様にかかる発光装置の画素１０では、トランジスタ１１以外のトランジスタが、ゲートを半導体膜の片側において少なくとも有していれば良いが、半導体膜を間に介して当該ゲートと重畳するもう一つのゲートを、さらに有していても良い。トランジスタ１１以外のトランジスタが、一対のゲートを有している場合、一対のゲートの一方をバックゲートとすると、通常のゲート及びバックゲートに同じ高さの電位が与えられていても良いし、バックゲートにのみ接地電位などの固定の電位が与えられていても良い。バックゲートに与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。また、バックゲートを設けることで、チャネル形成領域が増え、ドレイン電流の増加を実現することができる。また、バックゲートを設けることで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
〈トランジスタの構成例２〉
本発明の一態様にかかる発光装置に用いられるトランジスタは、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。シリコンの薄膜を用いてトランジスタを形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
図３４に、本発明の一態様にかかる発光装置に用いることができる、薄膜のシリコン膜を用いたトランジスタの断面図を例示する。図３４では、ｎチャネル型のトランジスタ７０と、ｐチャネル型のトランジスタ７１とを示す。
トランジスタ７０は、絶縁表面を有する基板７２上に、ゲートとして機能する導電膜７３と、導電膜７３上の絶縁膜７４と、絶縁膜７４を間に介して導電膜７３と重畳する半導体膜７５と、半導体膜７５上の絶縁膜７６と、絶縁膜７６を間に介して半導体膜７５と重畳し、なおかつゲートとして機能する導電膜７７ａ及び導電膜７７ｂと、導電膜７７ａ及び導電膜７７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、絶縁膜７８及び絶縁膜７９に設けられた開口部において半導体膜７５に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜８０及び導電膜８１とを有する。
導電膜７７ｂは、チャネル長方向における幅が導電膜７７ａよりも短く、導電膜７７ａ及び導電膜７７ｂは、絶縁膜７６側から順に積層されている。また、半導体膜７５は、導電膜７７ｂと重畳する位置にチャネル形成領域８２と、チャネル形成領域８２を間に挟むように位置する一対のＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域８３と、チャネル形成領域８２、ＬＤＤ領域８３を間に挟むように位置する一対の不純物領域８４とを有する。一対の不純物領域８４はソース領域またはドレイン領域として機能する。また、ＬＤＤ領域８３、及び不純物領域８４は、ｎ型の導電型を半導体膜７５に付与する不純物元素、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等が添加されている。
また、トランジスタ７１は、絶縁表面を有する基板７２上に、ゲートとして機能する導電膜８５と、導電膜８５上の絶縁膜７４と、絶縁膜７４を間に介して導電膜８５と重畳する半導体膜８６と、半導体膜８６上の絶縁膜７６と、絶縁膜７６を間に介して半導体膜８６と重畳し、なおかつゲートとして機能する導電膜８７ａ及び導電膜８７ｂと、導電膜８７ａ及び導電膜８７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、絶縁膜７８及び絶縁膜７９に設けられた開口部において半導体膜８６に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜８８及び導電膜８９とを有する。
導電膜８７ｂは、チャネル長方向における幅が導電膜８７ａよりも短く、導電膜８７ａ及び導電膜８７ｂは、絶縁膜７６側から順に積層されている。また、半導体膜７５は、導電膜８７ｂと重畳する位置にチャネル形成領域９０と、チャネル形成領域９０を間に挟むように位置する一対の不純物領域９１とを有する。一対の不純物領域９１はソース領域またはドレイン領域として機能する。また、不純物領域９１は、ｐ型の導電型を半導体膜８６に付与する不純物元素、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が添加されている。
なお、半導体膜７５または半導体膜８６は、様々な技術により結晶化しても良い。様々な結晶化方法として、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、基板７２として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニールを組み合わせた結晶化法を用いても良い。
〈発光装置の作製方法１〉
次いで、本発明の一態様にかかる発光装置４００の作製方法について、図１９及び図２０を用いて説明する。
まず、基板４６２上に絶縁膜４２０を形成し、絶縁膜４２０上に第１の素子層４１０を形成する（図１９（Ａ）参照）。第１の素子層４１０には、半導体素子が設けられている。或いは、第１の素子層４１０には、半導体素子に加え、表示素子、または画素電極などの表示素子の一部が設けられていても良い。
基板４６２としては、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板４６２として用いてもよい。
基板４６２にガラス基板を用いる場合、基板４６２と絶縁膜４２０との間に、酸化シリコン膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化シリコン膜等の絶縁膜を形成すると、ガラス基板からの汚染を防止でき、好ましい。
絶縁膜４２０には、例えば、エポキシ樹脂、アラミド樹脂、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂等の有機樹脂膜を用いることができる。中でもポリイミド樹脂を用いると耐熱性が高いため好ましい。絶縁膜４２０として、例えば、ポリイミド樹脂を用いる場合、該ポリイミド樹脂の膜厚は、３ｎｍ以上２０μｍ以下、好ましくは５００ｎｍ以上２μｍ以下である。絶縁膜４２０として、ポリイミド樹脂を用いる場合、スピンコート法、ディップコート法、ドクターブレード法等により形成することができる。例えば、絶縁膜４２０としてポリイミド樹脂を用いる場合、ドクターブレード法により、当該ポリイミド樹脂を用いた膜の一部を除去することで、所望の厚さを有する絶縁膜４２０を得ることができる。
なお、第１の素子層４１０は、その作製工程における温度が室温以上３００℃以下であると好ましい。例えば、第１の素子層４１０に含まれる、無機材料を用いた絶縁膜または導電膜は、成膜温度が１５０℃以上３００℃以下、さらには２００℃以上２７０℃以下で形成されることが好ましい。また、第１の素子層４１０に含まれる、有機樹脂材料を用いた絶縁膜等は、成膜温度が室温以上１００℃以下で形成されると好ましい。
また、第１の素子層４１０に含まれるトランジスタの酸化物半導体膜には、前述したＣＡＡＣ−ＯＳを用いることが好ましい。当該トランジスタの酸化物半導体膜にＣＡＡＣ−ＯＳを用いると、例えば、発光装置４００を折り曲げる際に、チャネル形成領域にクラック等が入りづらく、曲げに対する耐性を高めることが可能となる。
また、第１の素子層４１０に含まれる導電膜として、酸化シリコンを添加したインジウム錫酸化物を用いると、発光装置４００を折り曲げる際に、当該導電膜にクラック等が入りづらくなるため、好ましい。
次に、第１の素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着し、基板４６２から絶縁膜４２０と第１の素子層４１０を剥離する。これにより、絶縁膜４２０と第１の素子層４１０は、仮支持基板４６６側に設けられる（図１９（Ｂ）参照）。
仮支持基板４６６としては、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いてもよい。
剥離用接着剤４６４としては、水や溶媒に可溶なものや、紫外線などの照射により可塑化させることが可能であるもののように、必要時に仮支持基板４６６と素子層４１０とを化学的もしくは物理的に分離することが可能な接着剤を用いる。
なお、仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば、基板４６２の絶縁膜４２０が形成されていない側、すなわち図１９（Ｂ）に示す下方側より絶縁膜４２０にレーザ光４６８を照射することで、絶縁膜４２０を脆弱化させることで基板４６２と絶縁膜４２０を剥離することができる。また、上記レーザ光４６８の照射エネルギー密度を調整することで、基板４６２と絶縁膜４２０の密着性が高い領域と、基板４６２と絶縁膜４２０の密着性が低い領域を作り分けてから剥離してもよい。
なお、本実施の形態においては、基板４６２と絶縁膜４２０の界面で剥離する方法について例示したが、これに限定されない。例えば、絶縁膜４２０と第１の素子層４１０との界面で剥離してもよい。
また、基板４６２と絶縁膜４２０との界面に液体を浸透させて基板４６２から絶縁膜４２０を剥離してもよい。または、絶縁膜４２０と第１の素子層４１０との界面に液体を浸透させて絶縁膜４２０から第１の素子層４１０を剥離してもよい。上記液体としては、例えば、水、極性溶媒等を用いることができる。絶縁膜４２０を剥離する界面、具体的には基板４６２と絶縁膜４２０との界面または絶縁膜４２０と第１の素子層４１０との界面に液体を浸透させることによって、第１の素子層４１０に与えられる剥離に伴い発生する静電気等の影響を抑制することができる。
次に、接着層４１８を用いて、絶縁膜４２０に第１の基板４０１を接着させる（図１９（Ｃ）参照）。
次に、剥離用接着剤４６４を溶解または可塑化させて、第１の素子層４１０から剥離用接着剤４６４及び仮支持基板４６６を取り外す（図１９（Ｄ）参照）。
なお、第１の素子層４１０の表面が露出するように剥離用接着剤４６４を水や溶媒などで除去すると好ましい。
以上により、第１の基板４０１上に第１の素子層４１０を作製することができる。
次に、図１９（Ａ）乃至図１９（Ｄ）に示す工程と同様の形成方法により、第２の基板４０５と、第２の基板４０５上の接着層４１２と、接着層４１２上の絶縁膜４４０と、第２の素子層４１１と、を形成する（図２０（Ａ）参照）。
第２の素子層４１１が有する絶縁膜４４０としては、絶縁膜４２０と同様の材料、ここでは有機樹脂を用いて形成することができる。
次に、第１の素子層４１０と第２の素子層４１１の間に、封止層４３２を充填し、第１の素子層４１０と第２の素子層４１１と、を貼り合わせる（図２０（Ｂ）参照）。
封止層４３２により、例えば、固体封止させることができる。ただし、封止層４３２としては、可撓性を有する構成が好ましい。封止層４３２としては、例えば、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。
以上により、発光装置４００を作製することができる。
〈発光装置の作製方法２〉
次いで、本発明の一態様にかかる発光装置４００の別の作製方法について、図２１を用いて説明する。なお、図２１では、絶縁膜４２０及び絶縁膜４４０として無機絶縁膜を用いる構成について説明する。
まず、基板４６２上に剥離層４６３を形成する。次に、剥離層４６３上に絶縁膜４２０を形成し、絶縁膜４２０上に第１の素子層４１０を形成する（図２１（Ａ）参照）。
剥離層４６３としては、例えば、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、シリコンから選択された元素、該元素を含む合金材料、または該元素を含む化合物材料を含み、単層または積層された構造を用いることができる。また、シリコンを含む層の場合、該シリコンを含む層の結晶構造としては、非晶質、微結晶、多結晶、単結晶のいずれでもよい。
剥離層４６３は、スパッタリング法、ＰＥＣＶＤ法、塗布法、印刷法等により形成できる。なお、塗布法は、スピンコーティング法、液滴吐出法、ディスペンス法を含む。
剥離層４６３が単層構造の場合、タングステン、モリブデン、またはタングステンとモリブデンの混合物を含む層を形成することが好ましい。また、タングステンの酸化物もしくは酸化窒化物を含む層、モリブデンの酸化物もしくは酸化窒化物を含む層、またはタングステンとモリブデンの混合物の酸化物もしくは酸化窒化物を含む層を形成してもよい。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。
また、剥離層４６３として、タングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。また、タングステンを含む層の表面を、熱酸化処理、酸素プラズマ処理、亜酸化窒素（Ｎ２Ｏ）プラズマ処理、オゾン水等の酸化力の強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。またプラズマ処理や加熱処理は、酸素、窒素、亜酸化窒素単独、あるいは該ガスとその他のガスとの混合気体雰囲気下で行ってもよい。上記プラズマ処理や加熱処理により、剥離層４６３の表面状態を変えることにより、剥離層４６３と後に形成される絶縁膜４２０との密着性を制御することが可能である。
絶縁膜４２０には、例えば、酸化シリコン膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化シリコン膜、酸化アルミニウム膜などの透湿性の低い無機絶縁膜を用いることができる。上記無機絶縁膜は、例えば、スパッタリング法、ＰＥＣＶＤ法等を用いて形成することができる。
次に、第１の素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着し、剥離層４６３から絶縁膜４２０と第１の素子層４１０を剥離する。これにより、絶縁膜４２０と第１の素子層４１０は、仮支持基板４６６側に設けられる（図２１（Ｂ）参照）。
なお、仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば、剥離層４６３と絶縁膜４２０との界面に金属酸化膜を含む層を形成した場合は、該金属酸化膜を結晶化により脆弱化して、剥離層４６３から絶縁膜４２０を剥離することができる。また、剥離層４６３をタングステン膜で形成した場合は、アンモニア水と過酸化水素水の混合溶液によりタングステン膜をエッチングしながら剥離を行ってもよい。
また、剥離層４６３と絶縁膜４２０との界面に液体を浸透させて剥離層４６３から絶縁膜４２０を剥離してもよい。上記液体としては、例えば、水、極性溶媒等を用いることができる。絶縁膜４２０を剥離する界面、具体的には剥離層４６３と絶縁膜４２０との界面に液体を浸透させることによって、第１の素子層４１０に与えられる剥離に伴い発生する静電気等の影響を抑制することができる。
次に、絶縁膜４２０に接着層４１８を用いて第１の基板４０１を接着する（図２１（Ｃ）参照）。
次に、剥離用接着剤４６４を溶解または可塑化させて、第１の素子層４１０から剥離用接着剤４６４と仮支持基板４６６を取り除く（図２１（Ｄ）参照）。
なお、第１の素子層４１０の表面が露出するように剥離用接着剤４６４を水や溶媒などで除去すると好ましい。
以上により、第１の基板４０１上に第１の素子層４１０を作製することができる。
次に、図２１（Ａ）乃至図２１（Ｄ）に示す工程と同様の形成方法により、第２の基板４０５と、第２の基板４０５上の接着層４１２と、接着層４１２上の絶縁膜４４０と、第２の素子層４１１と、を形成する。その後、第１の素子層４１０と第２の素子層４１１の間に、封止層４３２を充填し、第１の素子層４１０と第２の素子層４１１と、を貼り合わせる。
最後に、接続電極３６０に異方性導電膜３８０とＦＰＣ４０８を貼り付ける。必要があればＩＣチップなどを実装させてもよい。
以上により、発光装置４００を作製することができる。
〈発光装置の断面構造〉
図２２に、本発明の一態様に係る発光装置の、画素部の断面構造を一例として示す。なお、図２２では、図３（Ａ）に示す画素１０が有する、トランジスタ１１、容量素子１８、及び発光素子１４の、断面構造を例示している。
具体的に、図２２に示す発光装置は、基板５００上にトランジスタ１１と、容量素子１８とを有する。トランジスタ１１は、第１のゲートとして機能する導電膜５０１と、導電膜５０１上の絶縁膜５０２と、絶縁膜５０２を間に介して導電膜５０１と重畳する半導体膜５０３と、半導体膜５０３に電気的に接続されたソースまたはドレインとして機能する導電膜５０４及び導電膜５０５と、半導体膜５０３、導電膜５０４及び導電膜５０５上の絶縁膜５５０と、絶縁膜５５０を間に介して導電膜５０１と重畳し、第２のゲートとして機能する導電膜５５１と、を有する。
容量素子１８は、電極として機能する導電膜５０１と、導電膜５０１上の絶縁膜５０２と、絶縁膜５０２を間に挟んで導電膜５０１と重なり、なおかつ電極として機能する導電膜５０４とを有する。
絶縁膜５０２としては、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を、単層で、または積層させて用いればよい。なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
また、半導体膜５０３、導電膜５０４、及び導電膜５０５上には絶縁膜５１１が設けられている。半導体膜５０３として酸化物半導体を用いる場合、絶縁膜５１１は、半導体膜５０３に酸素を供給させることが可能な材料を用いることが望ましい。上記材料を絶縁膜５１１に用いることで、絶縁膜５１１に含まれる酸素を半導体膜５０３に移動させることが可能であり、半導体膜５０３の酸素欠損量を低減することができる。絶縁膜５１１に含まれる酸素の半導体膜５０３への移動は、絶縁膜５１１を形成した後に、加熱処理を行うことで効率的に行うことができる。
絶縁膜５１１上には絶縁膜５２０が設けられており、絶縁膜５２０上には導電膜５２４が設けられている。導電膜５２４は、絶縁膜５１１及び絶縁膜５２０に設けられた開口部において、導電膜５０４に接続されている。
絶縁膜５２０及び導電膜５２４上には絶縁膜５２５が設けられている。絶縁膜５２５は、導電膜５２４と重なる位置に開口部を有する。また、絶縁膜５２５上において、絶縁膜５２５の開口部とは異なる位置に、絶縁膜５２６が設けられている。そして、絶縁膜５２５及び絶縁膜５２６上には、ＥＬ層５２７及び導電膜５２８が、順に積層するように設けられている。導電膜５２４及び導電膜５２８が、ＥＬ層５２７を間に挟んで重なり合う部分が、発光素子１４として機能する。そして、導電膜５２４及び導電膜５２８は、一方が陽極、他方が陰極として機能する。
また、発光装置は、発光素子１４を間に挟んで基板５００と対峙する、基板５３０を有する。基板５３０上、すなわち、基板５３０の発光素子１４に近い側の面上には、光を遮蔽する機能を有する遮蔽膜５３１が設けられている。そして、遮蔽膜５３１は、発光素子１４と重なる領域に開口部を有している。発光素子１４に重なる開口部において、基板５３０上には特定の波長範囲の可視光を透過する着色層５３２が設けられている。
〈発光装置の外観〉
図２３（Ａ）は、本発明の一態様に係る発光装置の外観の一例を示す、斜視図である。図２３（Ａ）に示す発光装置は、パネル１６０１と、コントローラ、電源回路、画像処理回路、画像メモリ、ＣＰＵなどが設けられた回路基板１６０２と、接続部１６０３とを有している。パネル１６０１は、画素が複数設けられた画素部１６０４と、複数の画素を行ごとに選択する駆動回路１６０５と、選択された行内の画素への画像信号Ｓｉｇの入力を制御する駆動回路１６０６とを有する。
回路基板１６０２から、接続部１６０３を介して、各種信号と、電源の電位とが、パネル１６０１に入力される。接続部１６０３には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを用いることができる。ＦＰＣにチップを実装したものをＣＯＦテープと呼び、ＣＯＦテープを用いると、より小さい面積でより高密度の実装を行うことができる。また、接続部１６０３にＣＯＦテープを用いる場合、回路基板１６０２内の一部の回路、或いはパネル１６０１が有する駆動回路１６０５や駆動回路１６０６の一部などを別途用意したチップに形成しておき、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて当該チップをＣＯＦテープに接続しておいても良い。
また、ＣＯＦテープ１６０７を用いた発光装置の外観の一例を示す斜視図を図２３（Ｂ）に示す。
チップ１６０８は、バンプなどの端子を表面に有する半導体ベアチップ（ＩＣ、ＬＳＩなど）である。さらに、ＣＯＦテープ１６０７に、ＣＲ部品も実装でき、回路基板１６０２の面積縮小も図れる。フレキシブル基板の配線パターンは、実装するチップの端子に対応して複数形成される。チップ１６０８は、ボンダー装置などにより、配線パターンを有するフレキシブル基板上に位置決めして配置し、熱圧着することによって実装される。
図２３（Ｂ）には一つのチップ１６０８を実装した一つのＣＯＦテープ１６０７の例を示したが特に限定されない。１つのＣＯＦテープ１６０７の片面または両面に複数列のチップを実装することができるが、コスト削減のためには、実装するチップ数を少なくするため一列とすることが好ましく、さらに好ましくは１個とすることが望ましい。
〈回路基板の構成例〉
図２５に、回路基板２００３の外観図を示す。回路基板２００３は、スリット２２１１を有するＦＰＣ２２０１上に、Ｂｌｕｅｔｏｏｔｈ（登録商標。ＩＥＥＥ８０２．１５．１に同じ。）規格の通信装置２１０１、マイコン２１０２、記憶装置２１０３、ＦＰＧＡ２１０４、ＤＡコンバータ２１０５、充電制御ＩＣ２１０６、レベルシフタ２１０７を設けた構成を有する。また、回路基板２００３は、入出力コネクタ２１０８を介して本発明の一態様にかかる発光装置と電気的に接続する。また、ＦＰＣ２２０１にスリット２２１１を設けることにより、ＦＰＣ２２０１を用いた回路基板２００３の可撓性を高めている。
本発明の一態様にかかる発光装置に可撓性を有する基板を用いることで、回路基板２００３と共に発光装置も湾曲させることができる。よって、可撓性を有する基板を用いた発光装置と、回路基板２００３とは、装着部位の形状に合わせて繰り返し変形することができるので、腕や足などの身体に装着可能な電子機器に利用するのに適している。
〈情報処理装置の構成例〉
図２６（Ａ）は本発明の一態様の情報処理装置１０００の外観を説明する模式図であり、図２６（Ｂ）は、図２６（Ａ）に示す切断線Ｘ１−Ｘ２における断面の構造を説明する断面図である。また、図２６（Ｃ）および図２６（Ｄ）は本発明の一態様の情報処理装置１０００の外観を説明する模式図であり、図２６（Ｅ）は、図２６（Ｃ）および図２６（Ｄ）に示す切断線Ｘ３−Ｘ４における断面の構造を説明する断面図である。図２６（Ｃ）は情報処理装置１０００の正面を説明する模式図であり。図２６（Ｄ）は情報処理装置１０００の背面を説明する模式図である。
図２６（Ｃ）、図２６（Ｄ）に示すように、位置入力部１００１または表示部１００２は、情報処理装置１０００の正面だけでなく、側面や背面にも設けられていてもよい。また、位置入力部１００１または表示部１００２は、情報処理装置１０００の上面に設けられていてもよい。また、位置入力部１００１または表示部１００２は、情報処理装置１０００の底面に設けられていてもよい。
なお、筐体１００３の表面には位置入力部１００１のほか、ハードウェアボタンや外部接続端子等を有していてもよい。
このような構成とすることで、従来の情報処理装置のように筐体１００３の正面に平行な面にのみ表示するのではなく、筐体１００３の側面にも表示を行うことが可能となる。特に、筐体１００３の２以上の側面に沿って表示領域を設けると、表示の多様性がより高まるため好ましい。
情報処理装置の正面に沿って配置される表示領域と、側面に沿って配置された各表示領域は、それぞれ独立な表示領域として用いて異なる画像等を表示してもよいし、いずれか２つ以上の表示領域にわたって一つの画像等を表示してもよい。例えば、情報処理装置の正面に沿って配置された表示領域に表示する画像を、情報処理装置の側面に沿って設けられる表示領域などに連続して表示してもよい。
また、演算装置１００５は、筐体１００３の内部に設けられている。図２６（Ｂ）では、演算装置１００５が表示部１００２と離隔した位置に設けられている。図２６（Ｅ）では、演算装置１００５が表示部１００２と重なる位置に設けられている。
位置入力部１００１は、一例としては、第１の領域１００１（１）と、第１の領域１００１（１）に対向する第２の領域１００１（２）と、第１の領域１００１（１）および第２の領域１００１（２）の間に第３の領域１００１（３）と、が形成されるように折り曲げることができる可撓性を有する（図２６（Ｂ）参照）。また、他の一例として、第１の領域１００１（１）と、第３の領域１００１（３）と、第３の領域１００１（３）に対向する第４の領域１００１（４）と、が形成されるように折り曲げることができる可撓性を有する（図２６（Ｅ）参照）。
また、他の一例として、第３の領域１００１（３）と、第５の領域１００１（５）と、第３の領域１００１（３）に対向する第４の領域１００１（４）と、が形成されるように折り曲げることができる可撓性を有していても良い。
なお、第１の領域１００１（１）に対向する第２の領域１００１（２）の配置は、第１の領域１００１（１）に正対する配置に限られず、第１の領域１００１（１）に傾きを持って向き合う配置も含むものとする。また、第３の領域１００１（３）に対向する第４の領域１００１（４）の配置は、第３の領域１００１（３）に正対する配置に限られず、第３の領域１００１（３）に傾きを持って向き合う配置も含むものとする。
表示部１００２は、少なくとも第１の領域１００１（１）、第２の領域１００１（２）、第３の領域１００１（３）、または第４の領域１００１（４）の一部と重なるように配置される。
情報処理装置１０００は、近接または接触するものを検知する可撓性の位置入力部１００１を含んで構成される。そして、位置入力部１００１は、例えば、第１の領域１００１（１）と、第１の領域に対向する第２の領域１００１（２）と、第１の領域１００１（１）および第２の領域１００１（２）の間に表示部１００２と重なる第３の領域１００１（３）と、が形成されるように折り曲げることができる。これにより、例えば掌もしくは手の指の何れかが、第１の領域１００１（１）または第２の領域１００１（２）などの何れかに近接したのかを知ることができる。その結果、操作性に優れたヒューマンインターフェイスを提供できる。または、操作性に優れた新規な情報処理装置を提供できる。
表示部１００２に用いられる基板としては、可撓性を有する程度の厚さの樹脂が適用できる。樹脂としては、例えばポリエステル、ポリオレフィン、ポリアミド、ポリイミド、アラミド、エポキシ、ポリカーボネート若しくはアクリル樹脂等を挙げることができる。また、可撓性を有さないような通常の基板としては、ガラス基板、石英基板、半導体基板などを用いることが出来る。
〈電子機器の構成例〉
本発明の一態様に係る発光装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る発光装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２４に示す。
図２４（Ａ）は表示装置であり、筐体５００１、表示部５００２、支持台５００３等を有する。本発明の一態様に係る発光装置は、表示部５００２に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図２４（Ｂ）は携帯情報端末であり、筐体５１０１、表示部５１０２、操作キー５１０３等を有する。本発明の一態様に係る発光装置は、表示部５１０２に用いることができる。
図２４（Ｃ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する。本発明の一態様に係る発光装置に可撓性を有する基板を用いることで、曲面を有する筐体５７０１に支持された表示部５７０２に、当該発光装置を用いることができ、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。
図２４（Ｄ）は携帯型ゲーム機であり、筐体５３０１、筐体５３０２、表示部５３０３、表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、スタイラス５３０８等を有する。本発明の一態様に係る発光装置は、表示部５３０３または表示部５３０４に用いることができる。表示部５３０３または表示部５３０４に本発明の一態様に係る発光装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供することができる。なお、図２４（Ｄ）に示した携帯型ゲーム機は、２つの表示部５３０３と表示部５３０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２４（Ｅ）は電子書籍であり、筐体５６０１、表示部５６０２等を有する。本発明の一態様に係る発光装置は、表示部５６０２に用いることができる。そして、可撓性を有する基板を用いることで、発光装置に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することができる。
図２４（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。表示部５９０２に、本発明の一態様に係る発光装置を用いることできる。また、本発明の一態様に係る発光装置を、可撓性を有する基板に形成した場合、図２４（Ｆ）に示すような曲面を有する表示部５９０２に当該発光装置を適用することが可能である。
〈実施例〉
本実施例では、上記の実施の形態に示す画素を用いて作製した表示装置について説明する。
まず、画素に用いるトランジスタの特性を測定した。画素に用いるトランジスタは、ＣＡＡＣ−ＯＳ膜を用いて形成したＯＳトランジスタとし、ＣＡＡＣ−ＯＳ膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いて形成した。
図４２（Ａ）に、ＯＳトランジスタのＩ−Ｖ特性の測定結果を示す。ここでは、ソース−ドレイン間の電圧（Ｖｄｓ）を０．１Ｖとした場合と１０Ｖとした場合の測定結果を示している。なお、ＯＳトランジスタのチャネル長Ｌは６μｍ、チャネル幅Ｗは６μｍとした。また、ＯＳトランジスタにはバックゲートを設けており、バックゲート−ソース間の電圧（Ｖｂｇｓ）が０Ｖの状態で測定を行った。
測定は、同一基板内の２０点において行った。測定によって得られたＯＳトランジスタの閾値電圧の中央値は４．３８Ｖであり、閾値電圧のばらつきは３σ＝０．８８Ｖであった。
なお、バックゲートを設けることにより、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）効果が減少する。バックゲートを用いないシングルゲート構造の場合、チャネル長変調係数が約０．０５Ｖ−１であったのに対し、バックゲートを用いた場合は約０．００９Ｖ−１となっており、飽和性が向上していた。
次に、ＯＳトランジスタの閾値電圧ＶｔｈのＶｂｇｓ依存性の測定結果を、図４２（Ｂ）に示す。図４２（Ｂ）は、ＯＳトランジスタのソース電位を固定した状態で、Ｖｂｇｓを変化させてＩ−Ｖ特性を測定し、その測定結果から閾値電圧を算出してプロットしたグラフである。なお、図４２（Ｂ）は、Ｖｄｓ＝１０Ｖの場合の測定結果である。
Ｖｂｇｓがプラス側に変化すると閾値電圧はマイナス側にシフトし、Ｖｂｇｓがマイナス側に変化すると閾値電圧はプラス側にシフトしていることがわかる。さらに、ＶｔｈはＶｂｇｓに対して線形にシフトしていることがわかる。なお、閾値電圧のシフト量は、チャネル部とバックゲート部の間の層間膜の膜厚および層間膜の誘電率にも依存する。層間膜の膜厚が厚いほど、また、誘電率が低いほど、Ｖｂｇｓが閾値電圧に与える影響は小さくなる。
上記のＯＳトランジスタを用いて、画素を構成した。図４３（Ａ）に、画素の回路構成を示す。なお、図４３（Ａ）に示す画素は、図３（Ｂ）、図４（Ｂ）に示す画素１０に対応する。そして、図４３（Ａ）に示す画素を図４３（Ｂ）に示すタイミングチャートに従って駆動することにより、閾値電圧の補正を行った。閾値電圧の補正の動作は、上記の実施の形態の記載を参酌することができる。なお、期間Ｉにおいて、Ｇ３はハイレベルであり、Ｔｒ４はオン状態であり、駆動トランジスタＤｒＴｒのソース電位はＣＡＴＨＯＤＥ電位にＯＬＥＤの閾値ＶｔｈＯＬＥＤを足した電位となる。
上記の画素を用いて作製した表示装置の仕様を、表１に示す。表示装置の解像度は３０２ｐｐｉであり、開口率は６１％であった。また、スキャンドライバはガラス上に内蔵し、ソースドライバにはＣＯＦを用いている。
表示装置は、白色ＥＬ素子とカラーフィルター（ＣＦ）を用いたトップエミッション型とした。表示装置の構造を、図４４（Ａ）に示す。
また、白色ＥＬ素子は、図４４（Ｂ）に示すような積層構造とした。白色ＥＬ素子は、青色の蛍光材料による発光ユニットと、緑色と赤色の燐光材料による発光ユニットを直列に接続した２層のタンデム素子構造とした。
図４５に、実際に作製した表示装置の表示写真を示す。表示写真に表示ムラなどはなく、正常に表示できていることがわかる。
図４６に、図４３（Ａ）に示す駆動トランジスタＤｒＴｒの閾値電圧を変化させた時の計算結果を示す。ここで、グラフの横軸であるΔＶｔｈは、閾値電圧の補正によるＶｔｈのシフト量である。また、グラフの縦軸であるＶｇｓ−Ｖｔｈは、図４３（Ｂ）の期間ＩＶの発光期間における駆動トランジスタＤｒＴｒのＶｇｓから、閾値電圧の補正後の駆動トランジスタＤｒＴｒの閾値電圧を引いた値である。閾値電圧の補正が正常に行われていれば、Ｖｇｓ−Ｖｔｈの値は閾値電圧に依存しないため、グラフの傾きは０となる。
図４６に示す計算結果より、ΔＶｔｈが−１．５Ｖから＋１．５Ｖの範囲におけるＶｇｓ−Ｖｔｈの値のばらつきが、ΔＶｔｈ＝０におけるＶｇｓ−Ｖｔｈの値の１０％程度に抑えられていることがわかる。
なお、図４３（Ａ）に示す画素において、ＯＬＥＤの閾値をＶｔｈＯＬＥＤとすると、駆動トランジスタＤｒＴｒの閾値電圧Ｖｔｈがプラス値である場合は、Ｖｔｈ＝０からＶ０−（Ｃａｔｈｏｄｅ＋ＶｔｈＯＬＥＤ）の電位だけプラス側にシフトした範囲までを補正することができ、駆動トランジスタＤｒＴｒの閾値電圧がマイナス値である場合は、Ｖｔｈ＝０からＡｎｏｄｅ−Ｖ０の電位だけマイナス側にシフトした範囲までの閾値電圧のばらつきを補正することができる。また、駆動トランジスタＤｒＴｒの閾値電圧のばらつきがプラス値の範囲におさまる場合には、Ｖ０の電源をＡｎｏｄｅとすることができる。この場合、画素内の電源線Ｖ０を１つ減らすことができる。
以上のように、本発明を用いることにより、閾値電圧を補正し、表示ムラを低減した表示装置を作製することができる。
１０ 画素
１１ トランジスタ
１２ スイッチ
１２ｔ トランジスタ
１３ 容量素子
１４ 発光素子
１５ スイッチ
１５ｔ トランジスタ
１６ スイッチ
１６ｔ トランジスタ
１７ スイッチ
１７ｔ トランジスタ
１８ 容量素子
１９ スイッチ
１９ｔ トランジスタ
３０ 基板
３１ 酸化物半導体膜
３１−３２ 酸化物半導体膜
３２ 酸化物半導体膜
３３ 酸化物半導体膜
３４ 絶縁膜
３５ 絶縁膜
３５ａ 絶縁膜
３５ｂ 絶縁膜
３６ 絶縁膜
４０ 画素部
４１ 選択回路
４２ 配線
４３ スイッチ
４４ スイッチ
４５ モニター回路
４６ オペアンプ
４７ 容量素子
４８ スイッチ
４９ 配線
６０Ａ スイッチ
６０Ｂ スイッチ
６０Ｃ スイッチ
６１ 回路
６２Ａ スイッチ
６２Ｂ スイッチ
６２Ｃ スイッチ
６３Ａ 配線
６３Ｂ 配線
７０ トランジスタ
７１ トランジスタ
７２ 基板
７３ 導電膜
７４ 絶縁膜
７５ 半導体膜
７６ 絶縁膜
７７ａ 導電膜
７７ｂ 導電膜
７８ 絶縁膜
７９ 絶縁膜
８０ 導電膜
８１ 導電膜
８２ チャネル形成領域
８３ ＬＤＤ領域
８４ 不純物領域
８５ 導電膜
８６ 半導体膜
８７ａ 導電膜
８７ｂ 導電膜
８８ 導電膜
８９ 導電膜
９０ チャネル形成領域
９１ 不純物領域
３６０ 接続電極
３８０ 異方性導電膜
４００ 発光装置
４０１ 基板
４０５ 基板
４０８ ＦＰＣ
４１０ 素子層
４１１ 素子層
４１２ 接着層
４１８ 接着層
４２０ 絶縁膜
４３２ 封止層
４４０ 絶縁膜
４６２ 基板
４６３ 剥離層
４６４ 剥離用接着剤
４６６ 仮支持基板
４６８ レーザ光
５００ 基板
５０１ 導電膜
５０２ 絶縁膜
５０３ 半導体膜
５０４ 導電膜
５０５ 導電膜
５１１ 絶縁膜
５２０ 絶縁膜
５２４ 導電膜
５２５ 絶縁膜
５２６ 絶縁膜
５２７ ＥＬ層
５２８ 導電膜
５３０ 基板
５３１ 遮蔽膜
５３２ 着色層
５５０ 絶縁膜
５５１ 導電膜
８０２ ＩＥＥＥ
１０００ 情報処理装置
１００１ 位置入力部
１００１（１） 第１の領域
１００１（２） 第２の領域
１００１（３） 第３の領域
１００１（４） 第４の領域
１００２ 表示部
１００３ 筐体
１００５ 演算装置
１６０１ パネル
１６０２ 回路基板
１６０３ 接続部
１６０４ 画素部
１６０５ 駆動回路
１６０６ 駆動回路
１６０７ ＣＯＦテープ
１６０８ チップ
２００３ 回路基板
２１０１ 通信装置
２１０２ マイコン
２１０３ 記憶装置
２１０４ ＦＰＧＡ
２１０５ ＤＡコンバータ
２１０６ 充電制御ＩＣ
２１０７ レベルシフタ
２１０８ 入出力コネクタ
２２０１ ＦＰＣ
２２１１ スリット
５００１ 筐体
５００２ 表示部
５００３ 支持台
５１０１ 筐体
５１０２ 表示部
５１０３ 操作キー
５３０１ 筐体
５３０２ 筐体
５３０３ 表示部
５３０４ 表示部
５３０５ マイクロホン
５３０６ スピーカー
５３０７ 操作キー
５３０８ スタイラス
５６０１ 筐体
５６０２ 表示部
５７０１ 筐体
５７０２ 表示部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク

Claims (2)

  1. トランジスタと、第１乃至第４のスイッチと、第１の容量素子と、第２の容量素子と、を有し、
    前記トランジスタの第１のゲートは前記第１のスイッチを介して第１の配線と電気的に接続され、
    前記トランジスタの第１のゲートは前記第２のスイッチを介して前記トランジスタのソース又はドレインの一方と電気的に接続され、
    前記トランジスタのソース又はドレインの他方は第２の配線と電気的に接続され、
    前記トランジスタの第２のゲートは前記第３のスイッチを介して第３の配線と電気的に接続され、
    前記トランジスタのソース又はドレインの一方は前記第４のスイッチを介して第４の配線と電気的に接続され、
    前記第１の容量素子は前記トランジスタの前記第１のゲートと前記トランジスタのソース又はドレインの一方との間の電位差を保持する機能を有し、
    前記第１の容量素子の第１の電極は前記第２のスイッチを介して、かつ、前記トランジスタを介さずに、前記第１の容量素子の第２の電極に電気的に接続されることが可能であり、
    前記第２の容量素子は前記トランジスタの前記第２のゲートと前記トランジスタのソース又はドレインの一方との間の電位差を保持する機能を有し、
    前記トランジスタのソース又はドレインの一方は発光素子と電気的に接続される電子機器。
  2. トランジスタと、第１乃至第４のスイッチと、第１の容量素子と、第２の容量素子と、を有し、
    前記トランジスタの第１のゲートは前記第１のスイッチを介して第１の配線と電気的に接続され、
    前記トランジスタの第１のゲートは前記第２のスイッチを介して前記トランジスタのソース又はドレインの一方と電気的に接続され、
    前記トランジスタのソース又はドレインの他方は第２の配線と電気的に接続され、
    前記トランジスタの第２のゲートは前記第３のスイッチを介して前記第２の配線と電気的に接続され、
    前記トランジスタのソース又はドレインの一方は前記第４のスイッチを介して第３の配線と電気的に接続され、
    前記第１の容量素子は前記トランジスタの前記第１のゲートと前記トランジスタのソース又はドレインの一方との間の電位差を保持する機能を有し、
    前記第１の容量素子の第１の電極は前記第２のスイッチを介して、かつ、前記トランジスタを介さずに、前記第１の容量素子の第２の電極に電気的に接続されることが可能であり、
    前記第２の容量素子は前記トランジスタの前記第２のゲートと前記トランジスタのソース又はドレインの一方との間の電位差を保持する機能を有し、
    前記トランジスタのソース又はドレインの一方は発光素子と電気的に接続される電子機器。
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