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JP6558977B2 - スイッチング電源装置 - Google Patents

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Description

本発明は、スイッチング電源装置に関する。
従来より、様々なアプリケーションの電源として、ＰＷＭ［pulse width modulation］駆動方式のスイッチング電源装置が広く一般的に利用されている。
ＰＷＭ駆動方式のスイッチング電源装置は、その電圧帰還ループを形成する回路要素として、一般に、出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するエラーアンプと、スロープ電圧を生成するスロープ電圧生成回路と、誤差電圧とスロープ電圧とを比較して出力トランジスタのオフタイミングを決定するＰＷＭコンパレータと、を有する。
また、従来のスイッチング電源装置には、軽負荷時におけるインダクタ電流の逆流を検出して同期整流トランジスタを強制的にオフさせる機能（いわゆる逆流遮断機能）を備えたものもある。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特許第４７２１９０５号明細書
しかしながら、逆流遮断機能を備えたスイッチング電源装置では、軽負荷時の効率を高めることができる反面、負荷急増時における誤差電圧の変動幅が大きく負荷応答性が悪い（出力電圧が目標値から大きく低下する）という課題があった。
本明細書中に開示されている発明は、本願の発明者によって見出された上記の課題に鑑み、負荷応答性の高いスイッチング電源装置を提供することを目的とする。
本明細書中に開示されているスイッチング電源装置は、出力トランジスタと同期整流トランジスタをオン／オフさせて出力インダクタを駆動することにより入力電圧から出力電圧を生成するスイッチング出力回路と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するエラーアンプと、スロープ電圧を生成するスロープ電圧生成回路と、前記誤差電圧と前記スロープ電圧を比較して比較信号を生成するＰＷＭコンパレータと、前記比較信号の入力を受けてパルス幅変調信号を生成する論理回路と、前記パルス幅変調信号の入力を受けて前記スイッチング出力回路の駆動信号を生成するスイッチ駆動回路と、前記出力インダクタに流れるインダクタ電流の逆流を検出して前記同期整流トランジスタを強制的にオフさせる逆流検出回路と、を有し、前記スロープ電圧生成回路は、前記出力トランジスタのオン期間中には前記スロープ電圧をリセットレベルから前記入力電圧に応じた傾きで上昇させ、前記出力トランジスタのオフ期間中には少なくともその一部の期間において前記スロープ電圧を前記リセットレベルではなく前記出力電圧に応じたオフセットレベルに維持する構成（第１の構成）とされている。
なお、第１の構成から成るスイッチング電源装置において、前記スロープ電圧生成回路は、前記入力電圧に応じた第１電流をキャパシタに流して前記スロープ電圧を生成する充放電部と、前記出力電圧に応じた第２電流を抵抗に流して前記スロープ電圧にオフセットを与えるオフセット部と、を含む構成（第２の構成）にするとよい。
また、第２の構成から成るスイッチング電源装置において、前記充放電部は、電源端と前記スロープ電圧の出力端との間に接続されて前記入力電圧に応じた第１電流を生成する第１電流源と、第１端が前記スロープ電圧の出力端に接続されたキャパシタと、前記電源端と前記第１電流源との間に接続された第１スイッチと、前記キャパシタの両端間に接続された第２スイッチとを含み、前記オフセット部は、第１端が前記キャパシタの第２端に接続されて第２端がバイアス電圧の印加端に接続された抵抗と、前記電源端と前記抵抗の第１端との間に接続されて前記出力電圧に応じた第２電流を生成する第２電流源と、前記抵抗の両端間に接続された第３スイッチとを含む構成（第３の構成）にするとよい。
また、第３の構成から成るスイッチング電源装置において、前記第１スイッチは、前記出力トランジスタのオン期間中にオンされて前記出力トランジスタのオフ期間中にオフされ、前記第２スイッチは、前記出力トランジスタのオン期間中にオフされて前記出力トランジスタのオフ期間中にオンされる構成（第４の構成）にするとよい。
また、第３または第４の構成から成るスイッチング電源装置において、前記第３スイッチは、前記逆流検出回路の検出結果を受けて、前記インダクタ電流の逆流が検出されていないときにオンされて前記インダクタ電流の逆流が検出されているときにオフされる構成（第５の構成）にするとよい。
また、第３または第４の構成から成るスイッチング電源装置において、前記オフセット部は、前記抵抗の第１端と接地端との間に接続されて前記第２電流よりも小さい第３電流を生成する第３電流源をさらに含み、前記第３スイッチは、前記逆流検出回路の検出結果を受けることなく、前記出力トランジスタのオン期間中にオンされて前記出力トランジスタのオフ期間中にオフされる構成（第６の構成）にするとよい。
また、第６の構成から成るスイッチング電源装置において、前記エラーアンプ、前記スロープ電圧生成回路、前記ＰＷＭコンパレータ、及び、前記論理回路は、いずれも第１半導体装置に集積化されており、前記スイッチング出力回路、前記スイッチ駆動回路、及び前記逆流検出回路は、いずれも第２半導体装置に集積化されている構成（第７の構成）にするとよい。
また、第１〜第７いずれかの構成から成るスイッチング電源装置において、前記スイッチング出力回路は、降圧型、昇圧型、昇降圧型、若しくは、反転型である構成（第８の構成）にするとよい。
また、本明細書中に開示されている電子機器は、第１〜第８いずれかの構成から成るスイッチング電源装置と、前記スイッチング電源装置から出力電圧の供給を受けて動作する負荷と、を有する構成（第９の構成）とされている。
なお、第９の構成から成る電子機器において、前記負荷はＣＰＵ［central processing unit］である構成（第１０の構成）にするとよい。
本明細書中に開示されているスイッチング電源装置によれば、負荷応答性を高めることができるので、負荷急増時であっても出力電圧を目標値に維持することが可能となる。
スイッチング電源装置の一構成例を示すブロック図 パルス幅変調制御の一例を示すタイミングチャート 逆流遮断動作の一例を示すタイミングチャート 負荷急増時における出力変動の第１例を示すタイミングチャート オフセット機能を備えたスロープ電圧生成回路の入出力例を示すブロック図 スロープ電圧生成回路の第１構成例を示す回路図 負荷急増時における出力変動の第２例を示すタイミングチャート スロープ電圧生成回路の第２構成例を示す回路図 半導体装置の分割バリエーションを示すテーブル スロープ電圧生成回路の第３構成例を示す回路図 負荷急増時における出力変動の第３例を示すタイミングチャート 動作原理説明用のタイミングチャート（軽負荷時：オフセットなし） 動作原理説明用のタイミングチャート（軽負荷時：オフセットあり） スイッチング電源装置を搭載したデスクトップパソコンの外観図
＜スイッチング電源装置＞
図１は、スイッチング電源装置の一構成例を示すブロック図である。本構成例のスイッチング電源装置１００は、入力電圧Ｖｉから所望の出力電圧Ｖｏを生成して不図示の負荷（ＣＰＵなど）に供給するＰＷＭ駆動方式のＤＣ／ＤＣコンバータであり、スイッチング出力回路１１０と、帰還電圧生成回路１２０と、エラーアンプ１３０と、位相補償フィルタ１４０と、クロック信号生成回路１５０と、スロープ電圧生成回路１６０と、ＰＷＭコンパレータ１７０と、論理回路１８０と、スイッチ駆動回路１９０と、逆流検出回路Ｙとを有する。なお、スイッチング電源装置１００には、上記した回路要素のほか、その他の保護回路（低入力誤動作防止回路や温度保護回路など）を適宜組み込んでも構わない。
スイッチング出力回路１１０は、入力電圧Ｖｉを降圧して所望の出力電圧Ｖｏを生成する降圧型のスイッチング出力段であり、出力トランジスタ１１１と、同期整流トランジスタ１１２と、出力インダクタ１１３と、出力キャパシタ１１４と、を含む。
出力トランジスタ１１１は、スイッチング出力段の上側スイッチとして機能するＰＭＯＳＦＥＴ［P channel type metal oxide semiconductor field effect transistor］である。出力トランジスタ１１１のソースは、入力電圧Ｖｉの印加端に接続されている。出力トランジスタ１１１のドレインは、出力インダクタ１１３の第１端に接続されている。出力トランジスタ１１１のゲートは、上側ゲート信号Ｇ１の印加端に接続されている。出力トランジスタ１１１は、上側ゲート信号Ｇ１がハイレベルであるときにオフし、上側ゲート信号Ｇ１がローレベルであるときにオンする。
同期整流トランジスタ１１２は、スイッチング出力段の下側スイッチとして機能するＮＭＯＳＦＥＴ［N channel type MOSFET］である。同期整流トランジスタ１１２のソースは、接地端（接地電圧ＧＮＤの印加端）に接続されている。同期整流トランジスタ１１２のドレインは、出力インダクタ１１３の第１端に接続されている。同期整流トランジスタ１１２のゲートは、下側ゲート信号Ｇ２の印加端に接続されている。同期整流トランジスタ１１２は、下側ゲート信号Ｇ２がハイレベルであるときにオンし、下側ゲート信号Ｇ２がローレベルであるときにオフする。
出力トランジスタ１１１と同期整流トランジスタ１１２は、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２に応じて相補的にオン／オフされる。このようなオン／オフ動作により、出力インダクタ１１３の第１端には、入力電圧Ｖｉと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。なお、上記した「相補的」という文言は、出力トランジスタ１１１と同期整流トランジスタ１１２のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。
出力インダクタ１１３と出力キャパシタ１１４は、スイッチ電圧Ｖｓｗを整流ないし平滑して出力電圧Ｖｏを生成するＬＣフィルタを形成する。出力インダクタ１１３の第１端は、スイッチ電圧Ｖｓｗの印加端に接続されている。出力インダクタ１１３の第２端と出力キャパシタ１１４の第１端は、いずれも出力電圧Ｖｏの印加端に接続されている。出力キャパシタ１１４の第２端は、接地端に接続されている。
なお、スイッチング出力回路１１０の出力形式については、上記の降圧型に限らず、昇圧型、昇降圧型、並びに、反転型のいずれであっても構わない。また、スイッチング出力回路１１０の整流方式についても、上記の同期整流方式に限らず、同期整流トランジスタ１１２に代えて整流ダイオードを用いたダイオード整流方式を採用してもよい。
また、スイッチング出力回路１１０に対して高電圧が印加される場合には、出力トランジスタ１１１や同期整流トランジスタ１１２として、それぞれ、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated gate bipolar transistor］、及び、ＳｉＣトランジスタなどの高耐圧素子を用いるとよい。
帰還電圧生成回路１２０は、出力電圧Ｖｏの印加端と接地端との間に直列接続された抵抗１２１及び１２２を含み、両抵抗間の接続ノードから出力電圧Ｖｏに応じた帰還電圧Ｖｆｂ（出力電圧Ｖｏの分圧電圧）を出力する。なお、出力電圧Ｖｏがエラーアンプ１３０の入力ダイナミックレンジ内に収まっている場合には、帰還電圧生成回路１２０を省略して出力電圧Ｖｏをエラーアンプ１３０に直接入力しても構わない。
エラーアンプ１３０は、反転入力端（−）に印加される帰還電圧Ｖｆｂと非反転入力端（＋）に印加される基準電圧Ｖｒｅｆとの差分に応じた誤差電圧Ｖ１を生成する。誤差電圧Ｖ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに低下する。
位相補償フィルタ１４０は、誤差電圧Ｖ１の印加端と接地端との間に直列接続された抵抗１４１とキャパシタ１４２を含み、誤差電圧Ｖ１の位相を補償してエラーアンプ１３０の発振を防止する。
クロック信号生成回路１５０は、所定のスイッチング周波数ｆｓｗ（＝１／Ｔ）でパルス駆動されるクロック信号Ｓ１を生成する。
スロープ電圧生成回路１６０は、クロック信号Ｓ１と比較信号Ｓ２の入力を受けて三角波状、鋸波状、若しくは、ｎ次スロープ波状（例えばｎ＝２）のスロープ電圧Ｖ２を生成する。スロープ電圧Ｖ２は、例えば、クロック信号Ｓ１の立下りエッジをトリガとして上昇を開始し、比較信号Ｓ２の立上りエッジをトリガとしてリセットレベル（バイアス電圧Ｖｂ）に立ち下げられる。
ＰＷＭコンパレータ１７０は、反転入力端（−）に印加される誤差電圧Ｖ１と非反転入力端（＋）に印加されるスロープ電圧Ｖ２とを比較して比較信号Ｓ２を生成する。比較信号Ｓ２は、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも低いときにローレベルとなり、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも高いときにハイレベルとなる。
論理回路１８０は、セット端（Ｓ）に入力されるクロック信号Ｓ１とリセット端（Ｒ）に入力される比較信号Ｓ２に応じてパルス幅変調信号Ｓ３（以下ＰＷＭ信号Ｓ３と呼ぶ）を生成するＲＳフリップフロップである。ＰＷＭ信号Ｓ３は、例えば、クロック信号Ｓ１の立下りエッジでハイレベルにセットされ、比較信号Ｓ２の立上りエッジでローレベルにリセットされる。
スイッチ駆動回路１９０は、ＰＷＭ信号Ｓ３の入力を受けて上側ゲート信号Ｇ１と下側ゲート信号Ｇ２（スイッチング出力回路１１０の駆動信号に相当）を生成する。上側ゲート信号Ｇ１と下側ゲート信号Ｇ２は、基本的に、ＰＷＭ信号Ｓ３がハイレベルであるときにローレベルとなり、ＰＷＭ信号Ｓ３がローレベルであるときにハイレベルとなる。
逆流検出回路Ｙは、インダクタ電流ＩＬの逆流（出力インダクタ１１３から同期整流トランジスタ１１２を介して接地端に流れるインダクタ電流ＩＬ）を監視して逆流検出信号Ｓ４を生成する。逆流検出信号Ｓ４は、インダクタ電流ＩＬの逆流が検出された時点でハイレベル（逆流検出時の論理レベル）にラッチされ、次周期における上側ゲート信号Ｇ１の立上りエッジでローレベル（逆流未検出時の論理レベル）にリセットされる。なお、インダクタ電流ＩＬの逆流を監視する手法としては、例えば、同期整流トランジスタ１１２のオン期間中にスイッチ電圧Ｖｓｗが負から正に切り替わるゼロクロスポイントを検出すればよい。スイッチ駆動回路１９０は、逆流検出信号Ｓ４がハイレベルであるときには、ＰＷＭ信号Ｓ３に依ることなく同期整流トランジスタ１１２を強制的にオフするように下側ゲート信号Ｇ２を生成する。
＜パルス幅変調制御＞
図２は、パルス幅変調制御の一例を示すタイミングチャートであり、上から順に、クロック信号Ｓ１、誤差電圧Ｖ１及びスロープ電圧Ｖ２、比較信号Ｓ２、並びに、ＰＷＭ信号Ｓ３が描写されている。なお、本図では、ＰＷＭコンパレータ１７０に何ら内部遅延のない理想状態での挙動が描写されている。
時刻ｔ１１において、クロック信号Ｓ１がローレベルに立ち下げられると、ＰＷＭ信号Ｓ３がハイレベルにセットされる。その結果、スイッチング出力回路１１０の出力トランジスタ１１１がオンとなり、同期整流トランジスタ１１２がオフとなる。また、時刻ｔ１１において、クロック信号Ｓ１がローレベルに立ち下げられると、スロープ電圧Ｖ２が所定の傾きを持って上昇し始める。
時刻ｔ１２において、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも高くなり、比較信号Ｓ２がハイレベルに立ち上げられると、ＰＷＭ信号Ｓ３がローレベルにリセットされる。その結果、スイッチング出力回路１１０の出力トランジスタ１１１がオフとなり、同期整流トランジスタ１１２がオンとなる。また、時刻ｔ１２において比較信号Ｓ２がハイレベルに立ち上げられると、スロープ電圧Ｖ２が速やかに放電される。
上記のパルス幅変調制御により、ＰＷＭ信号Ｓ３のハイレベル期間Ｔｏｎ１（出力トランジスタ１１１のオン期間）は、誤差電圧Ｖ１が高いほど長くなり、誤差電圧Ｖ１が低いほど短くなる。すなわち、ＰＷＭ信号Ｓ３のデューティＤ（＝Ｔｏｎ／Ｔ）は、誤差電圧Ｖ１が高いほど大きくなり、誤差電圧Ｖ１が低いほど小さくなる。
なお、クロック信号Ｓ１が再びハイレベルに立ち上げられる時刻ｔ１３以降も、上記と同様のパルス幅変調制御が繰り返されることにより、スイッチング出力回路１１０の出力トランジスタ１１１と同期整流トランジスタ１１２が周期的にオン／オフされて出力インダクタ１１３が駆動されることにより所望の出力電圧Ｖｏが生成される。
＜逆流遮断動作＞
図３は、逆流検出回路Ｙによる軽負荷時の省電力動作（逆流遮断動作）を説明するためのタイミングチャートであり、上から順に、上側ゲート信号Ｇ１、下側ゲート信号Ｇ２、逆流検出信号Ｓ４、インダクタ電流ＩＬ、及び、スイッチ電圧Ｖｓｗが描写されている。
時刻ｔ２１〜ｔ２２では、上側ゲート信号Ｇ１がハイレベルとされており、下側ゲート信号Ｇ２がローレベルとされているので、出力トランジスタ１１１がオンとなり、同期整流トランジスタ１１２がオフとなる。従って、時刻ｔ２１〜ｔ２２では、スイッチ電圧Ｖｓｗがほぼ入力電圧Ｖｉまで上昇し、インダクタ電流ＩＬが増大していく。
時刻ｔ２２において、上側ゲート信号Ｇ１がローレベルに立ち下げられ、下側ゲート信号Ｇ２がハイレベルに立ち上げられると、出力トランジスタ１１１がオフとなり、同期整流トランジスタ１１２がオンとなる。従って、スイッチ電圧Ｖｓｗが負電圧（＝ＧＮＤ−ＩＬ×ＲＯＮ（＝同期整流トランジスタ１１２のオン抵抗値））まで低下し、インダクタ電流ＩＬが減少に転じる。
ここで、負荷に流れる出力電流Ｉｏが十分に大きい重負荷時には、出力インダクタ１１３に蓄えられているエネルギが大きいので、上側ゲート信号Ｇ１が再びハイレベルに立ち上げられる時刻ｔ２４まで、インダクタ電流ＩＬはゼロ値を下回ることなく負荷に向けて流れ続け、スイッチ電圧Ｖｓｗは負電圧に維持される。一方、負荷に流れる出力電流Ｉｏが小さい軽負荷時には、出力インダクタ１１３に蓄えられているエネルギが少ないので、時刻ｔ２３において、インダクタ電流ＩＬがゼロ値を下回り、同期整流トランジスタ１１２への逆流が発生してスイッチ電圧Ｖｓｗの極性が負から正に切り替わる。このような状態では、出力キャパシタ１１４に蓄えられた電荷を接地端に捨てていることになるので、軽負荷時における効率低下の原因となる。
そこで、スイッチング電源装置１００は、逆流検出回路Ｙを用いてインダクタ電流ＩＬの逆流（スイッチ電圧Ｖｓｗの極性反転）を検出し、逆流検出信号Ｓ４のハイレベル期間（時刻ｔ２３〜ｔ２４）に同期整流トランジスタ１１２を強制的にオフさせる構成とされている。このような構成とすることにより、インダクタ電流ＩＬの逆流を速やかに遮断することができるので、軽負荷時における効率低下を解消することが可能となる。
しかしながら、上記の逆流遮断機能を備えたスイッチング電源装置１００では、負荷急増時における出力電圧Ｖｏの低下量が大きくなる。以下では、逆流検出回路Ｙの導入に伴う負荷応答性の悪化原因について説明を行い、次いで、これを解消することのできるスロープ電圧生成回路１６０の構成及び動作について詳細に説明する。
＜負荷応答性の悪化原因＞
図４は、負荷急増時における出力変動の第１例（スロープ電圧生成回路１６０が後述のオフセット機能を備えていない場合の挙動）を示すタイミングチャートであり、上から順に、クロック信号Ｓ１、誤差電圧Ｖ１（実線）及びスロープ電圧Ｖ２（一点鎖線）、比較信号Ｓ２、ＰＷＭ信号Ｓ３、出力電流Ｉｏ、インダクタ電流ＩＬ、逆流検出信号Ｓ４、スイッチ電圧Ｖｓｗ、及び、出力電圧Ｖｏが描写されている。
時刻ｔ３１〜ｔ３２、ないし、時刻ｔ３２〜ｔ３３のスイッチング周期では、図３の時刻ｔ２１〜ｔ２４と同じく、出力電流Ｉｏが小さい軽負荷時の出力挙動が示されている。これらの各スイッチング周期では、同期整流トランジスタ１１２のオン期間（ＰＷＭ信号Ｓ３のローレベル期間）にインダクタ電流ＩＬがゼロ値を下回るので、逆流検出信号Ｓ４がハイレベルに立ち上がり、先述の逆流遮断動作が行われる。
なお、本図の第１例では、スロープ電圧生成回路１６０に後述のオフセット機能が具備されていないので、出力トランジスタ１１１のオフ期間（ＰＷＭ信号Ｓ３のローレベル期間）に亘り、スロープ電圧Ｖ２がリセットレベル（＝バイアス電圧Ｖｂ）に維持されている。また、軽負荷時には出力トランジスタ１１１をオフさせても出力電圧Ｖｏがなかなか目標値を下回らなくなるので、誤差電圧Ｖ１が非常に低い電圧レベル（スロープ電圧Ｖ２のリセットレベル近傍）で変動している。
時刻ｔ３３〜ｔ３４のスイッチング周期では、逆流遮断動作中の時刻ｔｘにおいて、出力電流Ｉｏの急峻な増大（軽負荷から重負荷への遷移）が生じている。このとき、出力トランジスタ１１１と同期整流トランジスタ１１２はいずれもオフ状態とされている。従って、時刻ｔｘ以降、次のスイッチング周期が到来するまでの間、出力電流Ｉｏの供給は、出力キャパシタ１１４に蓄えられた電荷のみで賄われる。その結果、時刻ｔｘ以降、出力電圧Ｖｏないしはスイッチ電圧Ｖｓｗが時間の経過と共に低下していく。また、出力電圧Ｖｏの低下を反映して、誤差電圧Ｖ１は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分に応じた電圧レベルまで上昇し始める。
時刻ｔ３４〜ｔ３５のスイッチング周期では、クロック信号Ｓ１の立下りエッジをトリガとしてＰＷＭ信号Ｓ３がハイレベルに立ち上がり、出力トランジスタ１１１がオンされるので、出力電圧Ｖｏが上昇に転じる。ただし、この時点では、誤差電圧Ｖ１が本来の電圧レベル（＝帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分に応じた電圧レベル）に達していない。従って、スロープ電圧Ｖ２は、その上昇開始直後に誤差電圧Ｖ１を上回ってしまい、比較信号Ｓ２がハイレベルに立ち上がる。その結果、出力トランジスタ１１１のオン期間が本来よりも短くなるので、出力電圧Ｖｏを十分に引き上げることができなくなる。
時刻ｔ３５〜ｔ３６、ないし、時刻ｔ３６〜ｔ３７のスイッチング周期においても、誤差電圧Ｖ１が本来の電圧レベルに達していないので、出力トランジスタ１１１のオン期間を十分に確保することができておらず、出力電圧Ｖｏの引き上げが不十分となっている。
このように、逆流遮断機能を備えたスイッチング電源装置１００では、軽負荷時に誤差電圧Ｖ１がスロープ電圧Ｖ２のリセットレベル近傍まで低下してしまうので、負荷急増時における誤差電圧Ｖ１の変動幅が大きくなり、延いては、負荷応答性が悪くなる。
以下では、負荷応答性を改善するための手段として、オフセット機能を備えたスロープ電圧生成回路１６０を提案する。
＜スロープ電圧生成回路＞
図５は、オフセット機能を備えたスロープ電圧生成回路１６０の入出力例を示すブロック図である。本図で示したように、オフセット機能を備えたスロープ電圧生成回路１６０は、クロック信号Ｓ１と比較信号Ｓ２のほかに、逆流検出信号Ｓ４と入力電圧Ｖｉ及び出力電圧Ｖｏの入力を受け付けて、スロープ電圧Ｖ２を生成する。
より具体的に述べると、オフセット機能を備えたスロープ電圧生成回路１６０は、出力トランジスタ１１１のオン期間中にはスロープ電圧Ｖ２をリセットレベル（＝バイアス電圧Ｖｂ）から入力電圧Ｖｉに応じた傾きで上昇させ、出力トランジスタ１１１のオフ期間中には少なくともその一部の期間においてスロープ電圧Ｖ２をリセットレベルではなく出力電圧Ｖｏに応じたオフセットレベルに維持するように、スロープ電圧Ｖ２を生成する。
なお、クロック信号Ｓ１と比較信号Ｓ２に代えてＰＷＭ信号Ｓ３を入力したり、逆流検出信号Ｓ４の入力を省略したりすることも可能である。以下では、スロープ電圧生成回路１６０の構成及び動作について、具体例を挙げながら詳細に説明する。
＜第１構成例＞
図６は、スロープ電圧生成回路１６０の第１構成例を示す回路図である。第１構成例のスロープ電圧生成回路１６０は、充放電部１６０Ａとオフセット部１６０Ｂを含む。充放電部１６０Ａは、電流源Ａ１と、キャパシタＡ２と、スイッチＡ３及びＡ４と、論理回路Ａ５とを含む。オフセット部１６０Ｂは、電流源Ｂ１と、抵抗Ｂ２と、スイッチＢ３と、インバータＢ４とを含む。
電流源Ａ１は、電源端とスロープ電圧Ｖ２の出力端との間に接続されており、入力電圧Ｖｉに応じた電流Ｉ１を生成する。電流Ｉ１は、入力電圧Ｖｉが高いほど大きくなり、入力電圧Ｖｉが低いほど小さくなる。
キャパシタＡ２は、第１端がスロープ電圧Ｖ２の出力端に接続されている。スイッチＡ３がオンされてスイッチＡ４がオフされているときには、キャパシタＡ２が電流Ｉ１を用いて充電されるので、スロープ電圧Ｖ２が入力電圧Ｖｉに応じた傾きで上昇する。一方、スイッチＡ３がオフされてスイッチＡ４がオンされているときには、キャパシタＡ２の両端間がショートされるので、キャパシタＡ２に蓄えられていた電荷が放電される。
スイッチＡ３は、電源端と電流源Ａ１との間に接続されており、ゲート信号Ｇ１１に応じてオン／オフされるＰＭＯＳＦＥＴである。スイッチＡ３は、ゲート信号Ｇ１１のローレベル期間中（出力トランジスタ１１１のオン期間中）にオンされて、ゲート信号Ｇ１１のハイレベル期間中（出力トランジスタ１１１のオフ期間中）にオフされる。
スイッチＡ４は、キャパシタＡ２の両端間に接続されており、ゲート信号Ｇ１２（本図の例ではゲート信号Ｇ１１と同一）に応じてオン／オフされるＮＭＯＳＦＥＴである。スイッチＡ４は、ゲート信号Ｇ１２のローレベル期間中（出力トランジスタ１１１のオン期間中）にオフされて、ゲート信号Ｇ１２のハイレベル期間中（出力トランジスタ１１１のオフ期間中）にオンされる。
論理回路Ａ５は、セット端（Ｓ）に入力されるクロック信号Ｓ１とリセット端（Ｒ）に入力される比較信号Ｓ２に応じて、その反転出力端（ＱＢ）からゲート信号Ｇ１１及びＧ１２に相当する論理信号を出力するＲＳフリップフロップである。ゲート信号Ｇ１１及びＧ１２は、例えば、クロック信号Ｓ１の立下りエッジでローレベルにセットされ、比較信号Ｓ２の立上りエッジでハイレベルにリセットされる。
電流源Ｂ１は、電源端と抵抗Ｂ２の第１端との間に接続されており、出力電圧Ｖｏに応じた電流Ｉ２を生成する。電流Ｉ２は、出力電圧Ｖｏが高いほど大きくなり、出力電圧Ｖｏが低いほど小さくなる。
抵抗Ｂ２（抵抗値Ｒ）は、第１端がキャパシタＡ２の第２端に接続されており、第２端がバイアス電圧Ｖｂ（スロープ電圧Ｖ２のリセットレベル）の印加端に接続されている。スイッチＢ３がオフされているときには、電流源Ｂ１から抵抗Ｂ２を介してバイアス電圧Ｖｂの印加端に至る経路で電流Ｉ２が流れる。従って、キャパシタＡ２の第２端には、バイアス電圧Ｖｂに抵抗Ｂ２の両端間電圧（＝Ｉ２×Ｒ）を足し合わせた電圧（＝Ｖｂ＋Ｉ２×Ｒ）が印加される。一方、スイッチＢ３がオンされているときには、抵抗Ｂ２の両端間がショートされるので、キャパシタＡ２の第２端にはバイアス電圧Ｖｂが印加される。
スイッチＢ３は、抵抗Ｂ２の両端間に接続されており、ゲート信号Ｇ１３（本図の例では逆流検出信号Ｓ４の論理反転信号）に応じてオン／オフされるＮＭＯＳＦＥＴである。スイッチＢ３は、ゲート信号Ｇ１３のハイレベル期間中（インダクタ電流ＩＬの逆流が検出されていないとき）にオンされて、ゲート信号Ｇ１３のローレベル期間中（インダクタ電流ＩＬの逆流が検出されているとき）にオフされる。
インバータＢ４は、逆流検出信号Ｓ４を論理反転させてゲート信号Ｇ１３を生成する。
なお、上記構成から成る充放電部１６０Ａは、入力電圧Ｖｉに応じた電流Ｉ１をキャパシタＡ２に流してスロープ電圧Ｖ２を生成する。また、上記構成から成るオフセット部１６０Ｂは、出力電圧Ｖｏに応じた電流Ｉ２を抵抗Ｂ２に流してスロープ電圧Ｖ２にオフセット（＝Ｉ２×Ｒ）を与える。
図７は、負荷急増時における出力変動の第２例（第１構成例のスロープ電圧生成回路１６０を採用した場合の挙動）を示すタイミングチャートであり、上から順に、クロック信号Ｓ１、誤差電圧Ｖ１（実線）及びスロープ電圧Ｖ２（一点鎖線）、比較信号Ｓ２、ＰＷＭ信号Ｓ３、出力電流Ｉｏ、インダクタ電流ＩＬ、逆流検出信号Ｓ４、スイッチ電圧Ｖｓｗ、及び、出力電圧Ｖｏが描写されている。
時刻ｔ４１〜ｔ４２、ないし、時刻ｔ４２〜ｔ４３のスイッチング周期では、図３の時刻ｔ２１〜ｔ２４と同じく、出力電流Ｉｏが小さい軽負荷時の出力挙動が示されている。これらの各スイッチング周期では、同期整流トランジスタ１１２のオン期間（ＰＷＭ信号Ｓ３のローレベル期間）にインダクタ電流ＩＬがゼロ値を下回るので、逆流検出信号Ｓ４がハイレベルに立ち上がり、先述の逆流遮断動作が行われる。
なお、各スイッチング周期において、スロープ電圧Ｖ２は、クロック信号Ｓ１の立下りエッジをトリガとしてリセットレベル（＝バイアス電圧Ｖｂ）から入力電圧Ｖｉに応じた傾きで上昇された後、比較信号Ｓ２の立上りエッジをトリガとして再びリセットレベルに引き下げられる。
また、本図の第２例では、スロープ電圧生成回路１６０に先述のオフセット機能が具備されている。より具体的に述べると、スロープ電圧Ｖ２は、出力トランジスタ１１１のオフ期間（ＰＷＭ信号Ｓ３のローレベル期間）のうち、インダクタ電流ＩＬの逆流検出期間（逆流検出信号Ｓ４のハイレベル期間）に亘り、出力電圧Ｖｏに応じたオフセットレベルまで引き上げられる。
なお、スロープ電圧Ｖ２の傾きは入力電圧Ｖｉに依存しており、スロープ電圧Ｖ２のオフセットレベルは出力電圧Ｖｏに依存している。従って、スロープ電圧Ｖ２が誤差電圧Ｖ１と交わる電圧レベル（スロープ高さ）と、スロープ電圧Ｖ２のオフセットレベルとを互いに一致させることができる。
このようなオフセット動作により、誤差電圧Ｖ１を意図的に引き上げることができるので、軽負荷時においても誤差電圧Ｖ１がスロープ電圧Ｖ２のリセットレベル近傍まで低下しなくなる。
時刻ｔ４３〜ｔ４４のスイッチング周期では、逆流遮断動作中の時刻ｔｙにおいて、出力電流Ｉｏの急峻な増大（軽負荷から重負荷への遷移）が生じている。このとき、出力トランジスタ１１１と同期整流トランジスタ１１２はいずれもオフ状態とされている。従って、時刻ｔｙ以降、次のスイッチング周期が到来するまでの間、出力電流Ｉｏの供給は、出力キャパシタ１１４に蓄えられた電荷のみで賄われる。その結果、時刻ｔｙ以降、出力電圧Ｖｏないしはスイッチ電圧Ｖｓｗが時間の経過と共に低下していく。また、出力電圧Ｖｏの低下を反映して、誤差電圧Ｖ１は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分に応じた電圧レベルまで上昇し始める。
時刻ｔ４４〜ｔ４５のスイッチング周期では、クロック信号Ｓ１の立下りエッジをトリガとしてＰＷＭ信号Ｓ３がハイレベルに立ち上がり、出力トランジスタ１１１がオンされるので、出力電圧Ｖｏが上昇に転じる。また、この時点では、すでに誤差電圧Ｖ１が本来の電圧レベル（＝帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分に応じた電圧レベル）に達している。従って、出力トランジスタ１１１のオン期間を十分に稼ぐことができるので、出力電圧Ｖｏをその目標値まで速やかに引き上げることが可能となる。
時刻ｔ４５〜ｔ４６、ないし、時刻ｔ４６〜ｔ４７のスイッチング周期においても、誤差電圧Ｖ１はすでに本来の電圧レベルに達しているので、先のスイッチング周期に引き続いて、出力電圧Ｖｏを速やかに引き上げることが可能となる。
このように、オフセット機能を備えたスロープ電圧生成回路１６０を導入することにより、軽負荷時には誤差電圧Ｖ１を意図的に引き上げておくことができるので、負荷急増時における誤差電圧Ｖ１の変動幅が小さくなり、延いては、負荷応答性が改善される。
＜第２構成例＞
図８は、スロープ電圧生成回路１６０の第２構成例を示す回路図である。本図の第２構成例は、先出の第１構成例（図６）とほぼ同様の構成であるが、クロック信号Ｓ１と比較信号Ｓ２の入力を受けてゲート信号Ｇ１１及びＧ１２を生成する論理回路Ａ５に代えて、ＰＷＭ信号Ｓ３を論理反転させてゲート信号Ｇ１１及びＧ１２を生成するインバータＡ６を含む点に特徴を有する。このような構成を採用することにより、スロープ電圧生成回路１６０の回路規模を縮小することが可能となる。
また、論理回路１８０の出力端（Ｑ）からＰＷＭ信号Ｓ３の入力を受け付けるのではなく、反転出力端（ＱＢ）から反転ＰＷＭ信号Ｓ３Ｂ（ＰＷＭ信号Ｓ３の論理反転信号）の入力を受け付けてもよい。このような構成を採用すれば、インバータＡ６も不要となるので、さらなる回路規模の縮小を図ることが可能となる。
＜半導体装置の分割バリエーション＞
図９は、半導体装置の分割バリエーションを示すテーブルである。（ａ）欄で示すように、スイッチング電源装置１００を形成する回路ブロックがいずれも単一の半導体装置Ｚに集積化されている場合には、逆流検出回路Ｙからスロープ電圧生成回路１６０に対して半導体装置Ｚの内部で逆流検出信号Ｓ４を伝達することが可能である。従って、第１構成例（図６）や第２構成例（図８）のスロープ電圧生成回路１６０を採用するに当たり、半導体装置Ｚに外部端子を増設する必要はない。
一方、スイッチング電源装置１００が搭載されるアプリケーションによっては、（ｂ）欄や（ｃ）欄で示すように、スロープ電圧生成回路１６０、ＰＷＭコンパレータ１７０、及び、論理回路１８０などを集積化した制御用の半導体装置Ｚ１（いわゆるコントローラＩＣ）と、スイッチング出力回路１１０、スイッチ駆動回路１９０、及び、逆流検出回路Ｙなどを集積化した駆動用の半導体装置Ｚ２（いわゆるドライバＩＣ）とが分離されている場合もあり得る。
このような場合、第１構成例（図６）や第２構成例（図８）のスロープ電圧生成回路１６０を採用しようとすると、（ｂ）欄で示したように、半導体装置Ｚ２側の逆流検出回路Ｙから半導体装置Ｚ１側のスロープ電圧生成回路１６０に対して逆流検出信号Ｓ４を伝達するために、半導体装置Ｚ１及びＺ２の双方に外部端子を増設する必要が生じる。
また、（ｃ）欄で示したように、半導体装置Ｚ２側の逆流検出回路Ｙとは別に、半導体装置Ｚ１側にも同様の逆流検出回路Ｙ’を別途設け、逆流検出回路Ｙ’からスロープ電圧生成回路１６０に対して半導体装置Ｚ１の内部で逆流検出信号Ｓ４’を伝達する構成も考えられる。ただし、このような構成を採用した場合であっても、半導体装置Ｚ１には、スイッチ電圧Ｖｓｗの入力を受け付けるための外部端子を増設しなければならない。
上記を鑑みると、制御用の半導体装置Ｚ１と駆動用の半導体装置Ｚ２とが分離されているスイッチング電源装置１００では、第１構成例（図６）や第２構成例（図８）のスロープ電圧生成回路１６０を採用することが難しい場合（外部端子の増設が許容されない場合など）も想定される。
そこで、次の第３構成例では、逆流検出信号Ｓ４を用いることなく、先述のオフセット機能を実現することのできるスロープ電圧生成回路１６０の構成について提案する。
＜第３構成例＞
図１０は、スロープ電圧生成回路１６０の第３構成例を示す回路図である。第３構成例は、先出の第２構成例（図８）とほぼ同様の構成であるが、逆流検出信号Ｓ４の入力を受け付けるインバータＢ４が省略されておりＰＷＭ信号Ｓ３がゲート信号Ｇ１３としてスイッチＢ３に入力されている点、及び、電流源Ｂ５が追加されている点に特徴を有する。
スイッチＢ３は、そのゲート信号Ｇ１３として、逆流検出信号Ｓ４（逆流検出回路Ｙの検出結果）の入力を受け付けるのではなく、ＰＷＭ信号Ｓ３の入力を受け付けている。従って、スイッチＢ３は、出力トランジスタ１１１のオン期間中にオンされて、出力トランジスタ１１１のオフ期間中にオフされる。すなわち、出力トランジスタ１１１のオフ期間中には、その全部に亘ってスロープ電圧Ｖ２にオフセットが付与される。
電流源Ｂ５は、抵抗Ｂ２の第１端と接地端との間に接続されており、電流Ｉ２よりも小さい電流Ｉ３を生成する。従って、スイッチＢ３がオフされているときには、電流Ｉ２から電流Ｉ３を差し引いた差分電流（＝Ｉ２−Ｉ３）が抵抗Ｂ２に流れる。その結果、抵抗Ｂ２には、上記の差分電流に応じた両端間電圧（＝（Ｉ２−Ｉ３）×Ｒ）が生じ、この両端間電圧がスロープ電圧Ｖ２に与えられるオフセットとなる。
すなわち、第３構成例のオフセット（＝（Ｉ２−Ｉ３）×Ｒ）は、第１構成例や第２構成例のオフセット（＝Ｉ２×Ｒ）と比較して、抵抗Ｂ２に流れる電流の減少分（＝Ｉ３×Ｒ）だけ引き下げられる。
なお、図１０では、第２構成例（図８）をベースとした例を挙げたが、第１構成例（図６）をベースとしても構わない。その場合には、逆流検出信号Ｓ４の入力を受け付けるインバータＢ４を省略した上で、論理回路Ａ５の出力端（Ｑ）から出力される信号（ゲート信号Ｇ１１及びＧ１２の論理反転信号に相当）をゲート信号Ｇ１３としてスイッチＢ３に入力するか、或いは、インバータＢ４を省略することなく、逆流検出信号Ｓ４に代えて、論理回路Ａ５の反転出力端（ＱＢ）から出力される信号（ゲート信号Ｇ１１及びＧ１２に相当）をインバータＢ４に入力すればよい。
図１１は、負荷急増時における出力変動の第３例（第３構成例のスロープ電圧生成回路１６０を採用した場合の挙動）を示すタイミングチャートであり、上から順に、クロック信号Ｓ１、誤差電圧Ｖ１（実線）及びスロープ電圧Ｖ２（一点鎖線）、比較信号Ｓ２、ＰＷＭ信号Ｓ３、出力電流Ｉｏ、インダクタ電流ＩＬ、逆流検出信号Ｓ４、スイッチ電圧Ｖｓｗ、及び、出力電圧Ｖｏが描写されている。
時刻ｔ５１〜ｔ５２、ないし、時刻ｔ５２〜ｔ５３のスイッチング周期では、図３の時刻ｔ２１〜ｔ２４と同じく、出力電流Ｉｏが小さい軽負荷時の出力挙動が示されている。これらの各スイッチング周期では、同期整流トランジスタ１１２のオン期間（ＰＷＭ信号Ｓ３のローレベル期間）にインダクタ電流ＩＬがゼロ値を下回るので、逆流検出信号Ｓ４がハイレベルに立ち上がり、先述の逆流遮断動作が行われる。
なお、各スイッチング周期において、スロープ電圧Ｖ２は、ＰＷＭ信号Ｓ３の立上りエッジ（或いはクロック信号Ｓ１の立下りエッジ）をトリガとして一旦リセットレベル（＝バイアス電圧Ｖｂ）に引き下げられた上で、入力電圧Ｖｉに応じた傾きで上昇され、その後、ＰＷＭ信号Ｓ３の立下りエッジ（或いは比較信号Ｓ２の立上りエッジ）をトリガとして出力電圧Ｖｏに応じたバイアスレベルに維持される。
なお、スロープ電圧Ｖ２の傾きは入力電圧Ｖｉに依存しており、スロープ電圧Ｖ２のオフセットレベルは出力電圧Ｖｏに依存している。従って、スロープ電圧Ｖ２が誤差電圧Ｖ１と交わる電圧レベル（スロープ高さ）と、スロープ電圧Ｖ２のオフセットレベルとを互いに一致させることができる。
このようなオフセット動作により、誤差電圧Ｖ１を意図的に引き上げることができるので、軽負荷時においても誤差電圧Ｖ１がスロープ電圧Ｖ２のリセットレベル近傍まで低下しなくなる。
時刻ｔ５３〜ｔ５４のスイッチング周期では、逆流遮断動作中の時刻ｔｚにおいて、出力電流Ｉｏの急峻な増大（軽負荷から重負荷への遷移）が生じている。このとき、出力トランジスタ１１１と同期整流トランジスタ１１２はいずれもオフ状態とされている。従って、時刻ｔｚ以降、次のスイッチング周期が到来するまでの間、出力電流Ｉｏの供給は、出力キャパシタ１１４に蓄えられた電荷のみで賄われる。その結果、時刻ｔｚ以降、出力電圧Ｖｏないしはスイッチ電圧Ｖｓｗが時間の経過と共に低下していく。また、出力電圧Ｖｏの低下を反映して、誤差電圧Ｖ１は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分に応じた電圧レベルまで上昇し始める。
時刻ｔ５４〜ｔ５５のスイッチング周期では、クロック信号Ｓ１の立下りエッジをトリガとしてＰＷＭ信号Ｓ３がハイレベルに立ち上がり、出力トランジスタ１１１がオンされるので、出力電圧Ｖｏが上昇に転じる。また、この時点では、誤差電圧Ｖ１がほぼ本来の電圧レベル（＝帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分に応じた電圧レベル）に達している。従って、出力トランジスタ１１１のオン期間を十分に稼ぐことができるので、出力電圧Ｖｏをその目標値まで速やかに引き上げることが可能となる。
時刻ｔ５５〜ｔ５６、ないし、時刻ｔ５６〜ｔ５７のスイッチング周期においては、誤差電圧Ｖ１がすでに本来の電圧レベルに達しているので、先のスイッチング周期に引き続いて、出力電圧Ｖｏを速やかに引き上げることが可能となる。
このように、第３構成例のスロープ電圧生成回路１６０を採用すれば、先の第１構成例や第２構成例と同じく、軽負荷時には誤差電圧Ｖ１を意図的に引き上げておくことができるので、負荷急増時における誤差電圧Ｖ１の変動幅が小さくなり、延いては、負荷応答性が改善される。
また、第３構成例のスロープ電圧生成回路１６０を採用すれば、逆流検出信号Ｓ４を用いることなく第１構成例や第２構成例と同等のオフセット機能を実現することができる。従って、制御用の半導体装置Ｚ１と駆動用の半導体装置Ｚ２とが分離されているスイッチング電源装置１００（図９の（ｂ）欄ないし（ｃ）欄を参照）についても、外部端子の不要な増設を招くことなく、その負荷応答性を高めることが可能となる。
＜動作原理に関する補足説明＞
図１２及び図１３は、それぞれ、動作原理に関する補足説明を行うためのタイミングチャートであり、上から順番に、クロック信号Ｓ１、誤差電圧Ｖ１及びスロープ電圧Ｖ２、スイッチ電圧Ｖｓｗ、並びに、出力電圧Ｖｏが描写されている。なお、図１２は軽負荷時（オフセットなし）の挙動であり、図１３は軽負荷時（オフセットあり）の挙動である。
出力電圧Ｖｏが目標値よりも高くなると誤差電圧Ｖ１が下がり、逆に、出力電圧Ｖｏが目標値よりも低くなると誤差電圧Ｖ１が上がる。
また、クロック信号ＣＬＫのパルスエッジでスイッチ電圧Ｖｓｗがローレベルからハイレベルに立ち上がり、誤差電圧Ｖ１とスロープ電圧Ｖ２が交差すると、スイッチ電圧Ｖｓｗがハイレベルからローレベルに立ち下がる。ただし、誤差電圧Ｖ１がスロープ電圧Ｖ２よりも低い場合には、クロック信号ＣＬＫのパルスエッジが到来しても、スイッチ電圧Ｖｓｗがローレベルからハイレベルに立ち上がることはない。
図１２に即して具体的に説明する。時刻ｔ６１〜ｔ６２、及び、時刻ｔ６４〜ｔ６５では、スイッチ電圧Ｖｓｗがハイレベルとなり、出力電圧Ｖｏが上昇している。このとき、出力電圧Ｖｏが目標値よりも高くなると、誤差電圧Ｖ１が低下に転じる。なお、スロープ電圧Ｖ２にはオフセットが与えられていないので、スイッチ電圧Ｖｓｗのパルス幅（ハイレベル期間）は細い。また、スロープ電圧Ｖ２自体も重負荷時のそれと比べて低くなる。
時刻ｔ６３では、誤差電圧Ｖ１がスロープ電圧Ｖ２よりも低いので、クロック信号Ｓ１のパルスエッジが無視されている。その結果、出力電圧Ｖｏが目標値よりも低くなると、誤差電圧Ｖ１が上昇に転じる。
次に、図１３に即して具体的に説明する。時刻ｔ７１〜ｔ７２、及び、時刻ｔ７５〜ｔ７６では、スイッチ電圧Ｖｓｗがハイレベルとなり、出力電圧Ｖｏが上昇している。このとき、出力電圧Ｖｏが目標値よりも高くなると、誤差電圧Ｖ１が低下に転じる。なお、スロープ電圧Ｖ２にはオフセットが与えられているので、図１２と比べて、スイッチ電圧Ｖｓｗのパルス幅（ハイレベル期間）が広がっていることが分かる。
時刻ｔ７３、ｔ７４では、誤差電圧Ｖ１がスロープ電圧Ｖ２よりも低いので、クロック信号Ｓ１のパルスエッジが無視されている。その結果、出力電圧Ｖｏが目標値よりも低くなると、誤差電圧Ｖ１が上昇に転じる。
＜パソコンへの適用＞
図１４は、スイッチング電源装置１００を搭載したパソコンの外観図である。本構成例のパソコン２００は、本体ケース２１０と、液晶モニタ２２０と、キーボード２３０と、マウス２４０と、を有する。
本体ケース２１０には、ＣＰＵ２１１、メモリ２１２、光学ドライブ２１３、及び、ハードディスクドライブ２１４のほか、スイッチング電源装置１００が収納されている。
ＣＰＵ２１１は、ハードディスクドライブ２１４に格納されたオペレーティングシステムや各種のアプリケーションプログラムを実行することにより、パソコン２００の動作を統括的に制御する。
メモリ２１２は、ＣＰＵ２１１の作業領域（例えばプログラムの実行に際してタスクデータを格納する領域）として利用される。
光学ドライブ２１３は、光ディスクのリード／ライトを行う。光ディスクとしては、ＣＤ［compact disc］、ＤＶＤ［digital versatile disc］、及び、ＢＤ［Blu-ray（登録商標） disc］などを挙げることができる。
ハードディスクドライブ２１４は、筐体内に密閉された磁気ディスクを用いてプログラムやデータを不揮発的に格納する大容量補助記憶装置の一つである。
液晶モニタ２２０は、ＣＰＵ２１１からの指示に基づいて映像を出力する。
キーボード２３０及びマウス２４０は、ユーザの操作を受け付けるヒューマンインタフェイスデバイスの一つである。
上記構成から成るパソコン２００の電源手段として、先のスイッチング電源装置１００を用いれば、例えば、ＣＰＵ２１１がスリープ状態（軽負荷状態）から通常状態（重負荷状態）に復帰する場合であっても、出力電圧Ｖｏを所望値に維持することが可能となる。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている発明は、スイッチング電源装置全般（例えば、高い負荷応答性が求められるＣＰＵ用電源）に利用することが可能である。
１００ スイッチング電源装置
１１０ スイッチング出力回路
１１１ 出力トランジスタ
１１２ 同期整流トランジスタ
１１３ 出力インダクタ
１１４ 出力キャパシタ
１２０ 帰還電圧生成回路
１２１、１２２ 抵抗
１３０ エラーアンプ
１４０ 位相補償フィルタ
１４１ 抵抗
１４２ キャパシタ
１５０ クロック信号生成回路
１６０ スロープ電圧生成回路
１６０Ａ 充放電部
１６０Ｂ オフセット部
１７０ ＰＷＭコンパレータ
１８０ 論理回路（ＲＳフリップフロップ）
１９０ スイッチ駆動回路
２００ パソコン
２１０ 本体ケース
２１１ 中央演算処理装置
２１２ メモリ
２１３ 光学ドライブ
２１４ ハードディスクドライブ
２２０ 液晶モニタ
２３０ キーボード
２４０ マウス
Ａ１ 電流源
Ａ２ キャパシタ
Ａ３、Ａ４ スイッチ
Ａ５ 論理回路（ＲＳフリップフロップ）
Ａ６ インバータ
Ｂ１、Ｂ５ 電流源
Ｂ２ 抵抗
Ｂ３ スイッチ
Ｂ４ インバータ
Ｙ、Ｙ’ 逆流検出回路
Ｚ、Ｚ１、Ｚ２ 半導体装置

Claims (10)

  1. 出力トランジスタと同期整流トランジスタをオン／オフさせて出力インダクタを駆動することにより入力電圧から出力電圧を生成するスイッチング出力回路と、
    前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するエラーアンプと、
    スロープ電圧を生成するスロープ電圧生成回路と、
    前記誤差電圧と前記スロープ電圧を比較して比較信号を生成するＰＷＭ［pulse width modulation］コンパレータと、
    前記比較信号の入力を受けてパルス幅変調信号を生成する論理回路と、
    前記パルス幅変調信号の入力を受けて前記スイッチング出力回路の駆動信号を生成するスイッチ駆動回路と、
    前記出力インダクタに流れるインダクタ電流の逆流を検出して前記同期整流トランジスタを強制的にオフさせる逆流検出回路と、
    を有し、
    前記スロープ電圧生成回路は、前記出力トランジスタのオン期間中には前記スロープ電圧をリセットレベルから前記入力電圧に応じた傾きで上昇させ、前記出力トランジスタのオフ期間中には少なくともその一部の期間において前記スロープ電圧を前記リセットレベルではなく前記出力電圧に応じたオフセットレベルに維持することを特徴とするスイッチング電源装置。
  2. 前記スロープ電圧生成回路は、
    前記入力電圧に応じた第１電流をキャパシタに流して前記スロープ電圧を生成する充放電部と、
    前記出力電圧に応じた第２電流を抵抗に流して前記スロープ電圧にオフセットを与えるオフセット部と、
    を含むことを特徴とする請求項１に記載のスイッチング電源装置。
  3. 前記充放電部は、
    電源端と前記スロープ電圧の出力端との間に接続されて前記入力電圧に応じた第１電流を生成する第１電流源と、
    第１端が前記スロープ電圧の出力端に接続されたキャパシタと、
    前記電源端と前記第１電流源との間に接続された第１スイッチと、
    前記キャパシタの両端間に接続された第２スイッチと、
    を含み、
    前記オフセット部は、
    第１端が前記キャパシタの第２端に接続されて第２端がバイアス電圧の印加端に接続された抵抗と、
    前記電源端と前記抵抗の第１端との間に接続されて前記出力電圧に応じた第２電流を生成する第２電流源と、
    前記抵抗の両端間に接続された第３スイッチと、
    を含むことを特徴とする請求項２に記載のスイッチング電源装置。
  4. 前記第１スイッチは、前記出力トランジスタのオン期間中にオンされて前記出力トランジスタのオフ期間中にオフされ、前記第２スイッチは、前記出力トランジスタのオン期間中にオフされて前記出力トランジスタのオフ期間中にオンされることを特徴とする請求項３に記載のスイッチング電源装置。
  5. 前記第３スイッチは、前記逆流検出回路の検出結果を受けて、前記インダクタ電流の逆流が検出されていないときにオンされて前記インダクタ電流の逆流が検出されているときにオフされることを特徴とする請求項３または請求項４に記載のスイッチング電源装置。
  6. 前記オフセット部は、前記抵抗の第１端と接地端との間に接続されて前記第２電流よりも小さい第３電流を生成する第３電流源をさらに含み、
    前記第３スイッチは、前記逆流検出回路の検出結果を受けることなく、前記出力トランジスタのオン期間中にオンされて前記出力トランジスタのオフ期間中にオフされることを特徴とする請求項３または請求項４に記載のスイッチング電源装置。
  7. 前記エラーアンプ、前記スロープ電圧生成回路、前記ＰＷＭコンパレータ、及び、前記論理回路は、いずれも第１半導体装置に集積化されており、前記スイッチング出力回路、前記スイッチ駆動回路、及び、前記逆流検出回路は、いずれも第２半導体装置に集積化されていることを特徴とする請求項６に記載のスイッチング電源装置。
  8. 前記スイッチング出力回路は、降圧型、昇圧型、昇降圧型、若しくは、反転型であることを特徴とする請求項１〜請求項７のいずれか一項に記載のスイッチング電源装置。
  9. 請求項１〜請求項８のいずれか一項に記載のスイッチング電源装置と、
    前記スイッチング電源装置から出力電圧の供給を受けて動作する負荷と、
    を有することを特徴とする電子機器。
  10. 前記負荷は、ＣＰＵ［central processing unit］であることを特徴とする請求項９に記載の電子機器。
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