JP6497761B2 - 静電チャック用薄膜電極 - Google Patents

Description

関連出願の相互参照
この特許文献は、発明者Ｅｄｗａｒｄ Ｇｒａｔｒｉｘらの名義で２０１５年２月２３日出願の米国仮特許出願第６２／１１９，７７３号明細書、発明の名称「Ｆｉｌｍ ｅｌｅｃｔｒｏｓｔａｔｉｃ ｃｈｕｃｋ」の利益を主張する。許可されれば、この仮特許出願の内容の全てを、本明細書中に引用して組み込む。

米国連邦政府による資金提供を受けた研究の記載事項
なし。

本発明は、処理中に半導体ウェハ等の製品を支持し、正確に位置決めするための静電チャックに関する。本発明は、また、かかる静電チャックにおいて用いられる電極にも関する。

半導体製造において、チャックは、以下の様々な半導体処理ステップ中にシリコンウェハを保持するために用いられる装置である。
・リソグラフィ（現在は空気中、将来的には真空中）
・物理気相成長法（ＰＶＤ）（真空中）
・化学気相成長法（ＣＶＤ）（真空中）
・イオン注入（真空中）
・試験及び測定（空気中では光学的／真空中ではＳＥＭ）

周囲圧力真空で実施されるプロセスに対して、ウェハをチャック上に「吸い込み」、保持するために用いることができる。異なるプロセスステップは、ウェハ及びチャックの異なる平坦度を必要とする。リソグラフィステップは、ムーアの法則及び表１に示すように発展したハーフピッチ（ＨＰ）ノードに対応するよう、ますます細かい線を印刷する必要性のため、最も要求が厳しい。

ムーアの法則が半導体フィーチャの大きさをより小型化するにつれて、高精密なウェハ取扱部品に対するニーズが増加している。要求される精度を達成することの困難さも増加している。例えば、マイクロプロセッサチップがその上に製造されることになっているシリコンウェハは、処理機械において精確に載置されなければならない。ウェハは通常、真空取扱設備によって取り扱われる。ウェハは、それらの自重によりほんの少し湾曲する。ウェハチャックへ下降される場合、自重湾曲しているウェハは、水平にする「必要がある」が、ウェハとチャックとの間の摩擦によってそれを行うことが妨げられる恐れがある。これは、多くの場合「粘着性」問題と称される。

この問題を解決、又は、少なくとも改善しようとする取り組みの中で、ウェハとチャックとの間の接触面積を最小化することが行われてきた。この特定の技術的な解決法は、均一な高さで、通常、規則的な間隔の複数の「プラトー」をウェハ内へ設計する形を取ってもよい。これらのプラトーは、「ピン」又は「メサ」と呼ばれ、ピンは、半導体ウェハがその上に載置されてもよい極めて平坦な支持面を画成している。ピンは、ウェハが、ピン上に静置される時に水平になる際に、メサを横断して横方向に移動できるように、摩擦を低減することを助ける。

ピン付表面は、また、裏面汚染を防ぐことを助け、平坦度偏差の原因となる粒子がチャックとウェハとの間に入る可能性も低減する。これらは、リソグラフィプロセスによって、ナノメートルスケールの特徴の製作を可能にするよう、１０ｎｍ未満のダイ位置平坦度に仕上げられてもよい。より詳細には、これは、半導体ダイ位置の長さ、例えば、２８ｍｍにわたって、若しくは、その間に、平坦度が１０ｎｍ以内に維持される必要があるかもしれないことを意味している。

熱は、多くのウェハ処理ステップに関連するか、伴うか、又はその副産物である。熱を加えることによる材料の膨張（熱膨張）は、位置決め／整列エラーの潜在的な源である。従って、ウェハチャック等のウェハ取扱機器は、内部冷却（例えば、冷却チャネル）等の熱管理機能及び低い熱膨張係数（ＣＴＥ）を有することが望まれる。

これを念頭に置いて、ウェハ取扱部品に対する他の主に所望される特徴は、高い機械的安定性（高剛性及び低密度）、高い熱伝導性、低い金属汚染、高い耐性に対する機械加工性、低い摩耗（精度を維持するための）、低い摩擦（ウェハ固着を防ぐための）、及び最大４５０ｍｍの大きさに対して製造される機能である。

炭化ケイ素（ＳｉＣ）は、３つ例を挙げると、低密度、低熱膨張係数、及び高い熱伝導率といったウェハチャックとして用いるための望ましい特性を有している。

炭化ケイ素ベース体は、反応溶浸技法によってネット形状に近づくよう作成されてもよく、かかるものは何十年にもわたって行われてきた。一般に、かかる反応溶浸プロセスは、真空又は不活性大気環境において、溶融シリコン（Ｓｉ）を炭化ケイ素に加えて炭素を含有する多孔性マスに接触させることを必要とする。湿潤条件が作成され、その結果、溶融シリコンは毛管現象によってマス内に引き込まれ、ここで、それは炭素と反応して追加の炭化ケイ素を形成する。このｉｎ−ｓｉｔｕ炭化ケイ素は、通常、相互に連結される。濃密体は、通常、プロセスが過剰シリコンの存在において普通に生じるように求められている。結果として生じる複合体は、従って、主に炭化ケイ素を含んでいるが、いくつかの未反応シリコンも含んでおり（それらも相互に連結される）、略語でＳｉ／ＳｉＣと称されてもよい。かかる複合体を生成するために用いられるプロセスは、「反応形成」、「反応結合」、「反応溶浸」、又は「自己接合」として区別なく称される。最新技術において、更なる柔軟性のために、ＳｉＣ以外の１つ以上の材料が、多孔性マス内のＳｉＣのいくつか又は全てに置換されてもよい。例えば、このＳｉＣのうちのいくつかをダイヤモンド粒子で置き換えることにより、結果として、ダイヤモンド／ＳｉＣ複合材、例えば、１〜６０体積％のダイヤモンドを含有するものを生じることができる。

ウェハがチャックの支持面に対して平坦に置かれることが重要である。そうでなければ、ウェハ上に投影される回路パターン画像は、焦点が合わなくなる恐れがある。更に、ウェハリソグラフィは、露光の間にウェハの再配置を伴う多数の露光を要する恐れがある。従って、後続の露光がウェハ上の正しい位置で行われるように、その第１の位置決めに対して、ウェハをチャック上で精確に再調整する方法が存在することが、重要である。

ウェハ汚染及びウェハ装着
そもそも、なぜウェハは平坦ではないのか？ウェハが処理される場合、及び、製造の固有の限界によって、それらは平坦ではない。往々にして、前工程半導体ラインにおいて実行される処理は、ウェハに薄膜を添加し、その結果、幾分湾曲したウェハを生じる。この湾曲は、いずれかの方向、上向き、又は下向きであってもよい。平坦からの逸脱の大部分は湾曲においてであり、変形は球及び又は円筒形状のようなものである。

加えて、ウェハチャックは決して完全に平坦にはならず、多くの場合、ランダムに僅かな曲率と、上向き（ボウル）又は下向き（ドーム）形状にあるウェハのそれと同様の配向とを有する。

通常のプロセスに起因する曲率を捉えたウェハが、ウェハチャック上に位置する場合、それらは、平坦に静置することによって元のクランプ位置に戻ることを必要とする。ウェハは、主に径方向である方法で緩和されることを必要とする。

周囲圧力真空で実施されるプロセスに対して、ウェハをチャック上に「吸い込み」、保持するために用いることができる。

反応結合ＳｉＣ（ＲＢＳＣ）又はＳｉ／ＳｉＣ材料は、チャック用途のためのＳｉウェハのそれと一致する高剛性、高熱伝導率、高耐摩耗性、及び低ＣＴＥを提供する（表２参照）。加えて、内部冷却チャネル１３が、正確な温度制御のために作製されてもよい（図１）。

真空中で実施されるプロセスに対して、真空チャックは、処理ステップ中にウェハを保持するために用いることができない。従って、静電引力が、チャック上でウェハを押さえ付けるために用いられる。このチャックは、静電チャック（又は「Ｅ−チャック」）と呼ばれる。図２は、静電チャックの略図を示している。

従来のＥ−チャックは、一般に、様々な特性を持つ様々な材料の層の集合体から成る（図２）。基層２１は、一般に、アルミニウム等の高熱伝導率材料である。次層は、電気的分離を提供するための絶縁体２３（例えば、酸化アルミニウム−Ａｌ_２Ｏ_３、ガラス、石英）である。この後に、薄い金属電極２５（例えば、Ａｌ、Ｍｏ、厚さ約１μｍ）が続く。最後に、薄い誘電体層２７（高絶縁耐力を有する、厚さ１００〜２００マイクロメートル）が、Ｓｉウェハ２９を電気絶縁するよう、頂部に載置される（例えば、酸化アルミニウム−Ａｌ_２Ｏ_３、ガラス、石英、窒化アルミニウム−ＡｌＮ、ポリイミド等のポリマー、ビスベンゾシクロブテン）。高電圧（約１０００ボルト）が、電気フィードスルーを介してメタライゼーションに印加される。静電引力が、Ｓｉウェハとチャックとの間に生成され、それをチャック上に確実に押さえ付ける。同様のアプローチが、液晶ディスプレイ（ＬＣＤ）リソグラフィのための他の半導体ウェハ（ＳｉＣ、ＧａＡｓ）及びガラスウェハ／板に対して用いられてもよい。見て取れるように、従来のＥ−チャックは、極限の平坦度、最低限のウェハ側面裏面接触（ピン付表面）、貫流冷却、高熱伝導率の基板、及び低熱膨張の基板の観点から見て洗練されていない。

極紫外（ＥＵＶ）及び電子ビーム等の次世代のリソグラフィプロセスは、真空中で行われるであろう。従って、Ｅ−チャックが、真空チャックの代わりに用いられなければならない。反応結合ＳｉＣ真空チャックにおける高度な性能の全て（Ｓｉウェハ、ピン付表面、貫流冷却のものと一致するｎｍ平坦度、高熱伝導率、低ＣＴＥ）は、Ｅ−チャックの設計に持ち込まなければならない。

これを達成するための従来の方法は、図２におけるような多層アプローチを用い、様々な構成部品を結合することであった。加えて、ＡｌＮ（高熱伝導率）等の高価なセラミック誘電体を用いなければならなかった。要求される誘電体層の薄さ（１００〜２００マイクロメートル）及びピン付寸法形状に起因して、かかる独立セラミック層は、極めて高価で、作製することが難しく、ウェハサイズが３００ｍｍから４５０ｍｍに移行する際にはそれ以上になる。

本発明の態様に従って、静電力を提供する電極が有孔薄膜の形態である静電チャックが設計され、工作された。この有孔薄膜電極は、ピン式静電チャックのためであり、それが谷部又はピン同士の間の間隙内で、ピンの上面の高度の下に位置し、チャックの本体に取り付けられるように、位置するか、位置決めされる。有孔薄膜電極アセンブリは、電気絶縁材料の薄板間に挟持される薄膜電極を特徴とする。有孔薄膜電極アセンブリの頂部、外側、又は曝露面は、３ミクロン以内に維持される平坦度を有している。すなわち、ピンの頂部と有孔薄膜ユニットの上面との間の距離又は高度は、±３ミクロン以内に維持される。電気絶縁材料の頂部及び底部板又は層の均一な高度を作製するための治具も、また、教示される。

静電クランプ力は、誘電体厚さ及び誘電体とチャックされるウェハとの間の間隙の逆二乗に比例する。本発明の第２の態様において、出願人は、間隙を正確に制御するための治具及び技法を開発した。実施は、多層薄膜の第１の層を形成するポリマーの厚さを正確に制御することを必要とし、その層は、メタライゼーション層をチャックの基部に結合する。より詳細には、極めて平坦な頂部、又は基準面を有するシリカ含有板の形態の治具が作製される。極めて浅い（深さ数ミクロン）凹部がシリカにエッチングされる。深さはエッチ速度によって制御され、また、チャックのピンに対応するよう大きさ（直径）にされ、位置決めされる複数の凹部間で極めて均一である。過剰量のポリマー樹脂が、チャックのピン付表面上に載置される。治具は上下逆にされ、ピンに対して載置され、ピン同士が治具内の凹部と一列に並ぶように位置決めされる。治具は、次いで、ポリマーが出てくるまでそれに押し付けられる。ポリマーを硬化させた後、治具は取り除かれ、ピンの頂部の下で均一な深さを有するピンの間に硬化したポリマーを残す。

図１は、貫流冷却チャネル１３を有する真空チャック１１の断面の斜視図である。 図２は、従来技術の静電チャックの断面略図である。 図３は、静電チャック用の有孔薄膜電極の正面又は前面図である。 図４は、ピン式静電チャック基板に取り付けられ、ピンが薄膜内の穿孔に対応するように整列される図４の有孔薄膜電極の正面又は前面図である。 図５は、Ｅ−チャック基板及び有孔電極薄膜の結合アセンブリの断面略図である。 図６は、図面として描写され、試作Ｅ−チャックが数千ボルトＤＣの印加静電電圧により上下逆さまにシリコンウェハを保持できることを示している写真である。 図７Ａ及び７Ｂは、クロムで被覆され、クロム層における孔がＥ−チャック上のピン位置に対応している石英治具の、それぞれ、等角図及び断面側面図である。 図７Ｃは、曝露された石英の制御されたエッチング後のＣｒ被覆石英治具の断面側面図である。 図７Ｄは、残りのクロムが除去された後の石英治具の断面側面図である。 図７Ｅは、Ｅ−チャックのピン付表面を覆って載置される過剰ポリマー接着剤及び未硬化ポリマーに押し付けられる寸前の石英治具を示す断面側面図である。 図７Ｆは、未硬化ポリマーに押し付けられており、石英治具内の凹部がＥ−チャック基板上のピンに対応するように整列されている石英治具を示す断面側面図である。 図７Ｇは、石英治具の除去後のピン式Ｅ−チャック基板の断面側面図である。 図８は、図５と同様であるが、実施例２の手順を用いて作製される断面側面図である。

静電チャッキング用の挟持薄膜を有するピン式Ｅ−チャック
出願人は、ピン式Ｓｉ／ＳｉＣ基板の頂部に絶縁体−メタライゼーション−誘電体層を構築する革新的なアプローチを開発した。図３は、この方法で構築されたＥ−チャックの略図を示している。以下の実施例１は、この革新的なアプローチにおけるステップを実例で説明する。

実施例１：有孔多層電極を有するＥ−チャックの製作
直径３５０ｍｍ及び厚さ６ｍｍという測定値であるＥ−チャックＳｉ／ＳＩＣ基板が最初に作製される。それは、当該技術において公知である反応結合プロセスによって製作される。Ｓｉ／ＳｉＣ基板は、次いで、高い平坦度まで研削及び機械加工される。次に、ピンが、ピンではない領域、すなわち、ピン間の領域内の極めて平坦なウェハ支持面を機械加工又は腐食することによって製作される。腐食は、放電加工（ＥＤＭ）によって行われてもよい。ピン直径は１０００マイクロメータであり、ピン高さは１４０マイクロメータである。ピン間隔は５ｍｍであり、ピン同士は三角形パターンとなっている。ピン高さは、その後結合される積層に対応するよう選択される。次いで、ピン式基板はラップ仕上げされる。このピン式基板は、高い平坦度（ダイ位置でｎｍスケール）、高い熱伝導率、貫流冷却、及びＳｉウェハとの一致ＣＴＥを提供する。

多層薄膜電極の構築
構築は、市販の誘電体膜３１（例えば、ユーピレックスポリイミド（宇部興産、東京、日本）、厚さ２ミル（厚さ５０μｍ）を、メタライゼーション３２（０．３μｍ Ａｌ）と共に得ることによって開始する。次に、各半分が、電気接続のために３５０ｍｍＳｉ／ＳｉＣ基板を超えて延在してもよい領域３７、３９を有しつつ、２つの半円３３、３５（直径３２５ｍｍ）が、金属化ユーピレックス薄膜から切り取られる。次いで、２つの半円ユーピレックス金属化薄膜半体が、直径３３５ｍｍの３ミル（厚さ７５μｍ）ＰＹＲＡＬＵＸ ＬＦ（ＤｕＰｏｎｔ Ｃｏｍｐａｎｙ，Ｗｉｌｍｉｎｇｔｏｎ，ＤＥ）薄膜３４上に結合される。この薄膜は、Ｂステージ化改質アクリルシート両面接着である。このステップの後、この薄膜積層内の孔３０が、ピンを収容するよう機械加工される。機械加工は、レーザアブレーション、リソグラフィ等の様々な技術のうちの１つの形態を取ってもよい。図３は、この方法で作製された穿孔を有する薄膜スタックを示している。最後に、この薄膜はピン式基板４１の頂部の所定位置に結合される。図４を参照。ピン４３は多層薄膜電極３１の孔３０の中央に置かれることに留意されたい。

図５は、Ｅ−チャック基板及び有孔電極薄膜の結合アセンブリの断面略図である。この図は正確な縮尺ではないが、ピンは、幅約１０００ミクロンであり、基板本体の床、基部、又は谷部の上で約１４０ミクロンである。全薄膜高さは、０．３ミクロンであるメタライゼーション（金属層）の厚さと共に約１２５ミクロンである。薄膜の各縁部とピンの壁部との間には約１５０ミクロンの間隙が存在する。

多層薄膜電極を有するＥ−チャックの試験
金属化薄膜拡張部３７、３９が、ピン式基板４１のピンの頂部に載置されたＳｉウェハ５３上に静電引力を生成するよう、高電圧電源供給５１に接続された。図６を参照。数千ボルトが、リード線５５、５７及びワニ口クリップ５２、５４を介して電極薄膜３１の半体３３、３５に印加された。Ｓｉウェハ５３は、落下することなく上下反対に吊り下げられてもよい。

４つのかかるＥ−チャックが用意され、ピンの頂部と誘電体膜の上面との間の距離の測定が行われて、この距離がどのようにして再現可能であり、均一であるかを判断した。ピン頂部と誘電体の上面との間のこの距離ギャップは、１１から１９ミクロンに及んだ。更に、ピン高さは、平均で、Ｅ−チャック支持面の谷部すなわち基部から約１４０ミクロンであった。積層された電極薄膜の高度又はスタック高さは１２７±８ミクロンであった。

現在の最先端技術に勝るかかるＥ−チャックの利点は、以下を含んでいる。
・製作の容易さ
・高いダイ位置平坦度
・高い熱伝導率
・極端な温度制御に対する貫流性能
・Ｓｉウェハのものに対する一致ＣＴＥ

ウェハ距離に対する極端に制御されたメタライゼーションと共に静電チャッキング用の挟持薄膜を有するピン式Ｅ−チャック
本発明の別の態様において、出願人は、上で説明した概念のための更なる高度化を開発した。現在のＥＤＭプロセスは、ある程度良好なピン高さを制御できる（例えば、±１０μｍ）。しかし、ピン頂部とピン同士の間の谷部領域との間の距離は、１０ミクロンを超えて変化する。誘電体挟持薄膜層がピン式基板に結合される場合、誘電体膜の頂部とＳｉウェハとの間の間隙ｇは、著しく変化する。結果として、以下の数式によって制御されるチャッキング力は、場所毎に変化する。結果として、ウェハは、ｎｍスケールリソグラフィを達成するよう十分平坦に保持できない。

・チャッキング力は以下によって与えられる。

ε_０＝真空の絶対誘電率
ｋ＝誘電率
Ａ＝導体の面積
Ｖ＝印加電圧
Ｄ＝誘電体の厚さ
ｇ＝誘電体と基板との間の間隙

この問題を克服するための出願人の革新的な解決法は、フォトリソグラフィにより作製された原型及び複製プロセスを用いてピン頭部とピン同士間の谷部との間の距離を正確に制御することを必要とする。ここで、ピン頂部は、ピン同士の間の谷部の代わりに、基準面として用いられる。このプロセスは、図７Ａ乃至７Ｇに略図として示されている。

以下の実施例２は、この革新的な複製を実施する方法を示している。

実施例２
この実施例は、ピン頂部と絶縁層の上面との間の高さ又は距離が慎重に制御されるように、絶縁体層の塗布を実例で説明している。それを図７Ａ乃至７Ｇを参照して行う。

最初に、石英治具が作製される。治具は、直径３００ｍｍであり、治具の接触又は作業面（表面）が光学的に平坦（例えば、１／１０波長、又は約６３ｎｍ）であるようにラップ仕上げされる。この平坦面は、次いで、クロム７１で被覆される。フォトレジスト層が、次いで、クロム層の頂部に塗布される。パターンがＥ−チャック基板上のピンの位置と対応しながら、ドットの（又は逆の）パターンが、次いで、フォトレジスト層上に投影される。曝露されていないフォトレジストは、次いで、溶解して、曝露されたクロムを残してもよい。曝露されたクロムは、順に、エッチャントを用いて除去されてもよく、それによって、石英７５の円形領域７３を曝露させる。石英のこれらの曝露範囲は、次いで、極めて制御された深さの石英内の凹部７７を作成するためにフッ化水素酸（ＨＦ）を用いてエッチングされてもよい。残りのクロム層は、次いで、除去されて、高度に制御された深さの断続的で間隔の空いた凹部を有する石英治具７９を残す。この表面は、次いで、ＴＥＦＬＯＮ(登録商標)スプレー（ＤｕＰｏｎｔ，Ｗｉｌｍｉｎｇｔｏｎ，ＤＥ）等の離型剤で被覆される。

絶縁層の製作
ピン４３を特徴とするピン式静電チャック基板４１の表面は、熱又は紫外線で硬化できる電気絶縁ポリマー７２で被覆される。ここで、用いられたポリマーは、Ｄｏｗ Ｃｈｅｍｉｃａｌ Ｃｏｍｐａｎｙ，Ｍｉｄｌａｎｄ，ＭＩからのビスベンゾシクロブテン（ＢＣＢ）であった。ポリマーは、過剰量で、且つ、それが空隙又はポケット無くピン同士間の全ての谷部を充填するように施される。次いで、石英治具７９は、凹部７７がピン４３と一列に並びつつ静電チャックのピン付表面の上に位置決めされ、次いで、ピンに対して慎重に押し下げられて、過剰ＢＣＢポリマー７２を側面から押し出す。ポリマーを硬化させた後、石英治具は、静電チャック基板から分離され、ピン頂部のいずれの残留ポリマーもラップ仕上げにより除去される。電気絶縁ポリマーは、ここで、図７Ｇの寸法矢印によって示唆されるように、ピン頂部に対して極めて正確な高度を持っている。

電極層の仕上
電極アセンブリは、実施例１で説明した有孔金属化ユーピレックス薄膜等の有孔金属化ポリマー薄膜を静電チャック基板のピン付表面に結合することによって仕上げられる。特に、薄膜は、穿孔がチャック基板上のピンと一列に並ぶように、且つ、金属層がＢＣＢポリマー絶縁層とユーピレックスポリマー誘電体層との間に載置（挟持）されながら位置決めされる。

代替として、メタライゼーションは、ピン同士の間のシャドーマスクを介して堆積されてもよい。更なる代替として、メタライゼーションの後には、何の誘電体又は絶縁層も施されない。

このアプローチの利点には、以下を含む。
・薄膜間隙が、０．１ｕｍよりも良好なエッチングの均一性によって設定される。
・薄膜層の平坦度が治具の品質によって決定される。
・薄い石英治具は、ウェハテーブルのいたる箇所に適合して正確な基準面間隙を作成する。
・結果として、Ｅ−チャッキング力を極めて良好に制御できる。

同じ効果を達成するための代替のアプローチを、以下の実施例３において説明する。ここで、実施例２のように石英板をエッチングする代わりに、制御された厚さのフォトレジスト層の１層が堆積され、フォトリソグラフィによりエッチングされて、原型を作製する。その上、それぞれ深さ５ミクロン及び１０ミクロンの孔を有する２つの石英板治具が作製される。深さ１０ミクロンの凹部を有する治具は、制御された高さの絶縁ポリマー層を成形するために用いられ、深さ５ミクロンの凹部を有する治具は、制御された高さの誘電体ポリマー層を成形するために用いられる。

実施例３
ガラス上のクロムのドット配列が、標準のフォトリソグラフィを用いて２つの石英板のそれぞれの光学的に平坦な表面の裏面にパターン化されて、ピン位置に対応する大型の（ピン直径に対して）不透明なドットを残す。

ＳＵ−８フォトレジストは、石英板のうちの一方の光学的に平坦な表面上で厚さ１０μｍにスピンコートされ、他方の石英板の光学的に平坦な表面上で厚さ５μｍにスピンコートされる。フォトレジストは、次いで、石英板の裏面を介して到来する放射に選択的に曝露され、そのため、ドットがレジストに転写され、発達し、ピンが成形中に接触する領域を除いていたる所にＳＵ−８を残す。従って、２つの原型治具が作成される。

ＮＯＲＬＡＮＤ６３光学接着剤８１（Ｎｏｒｌａｎｄ Ｐｒｏｄｕｃｔｓ，Ｉｎｃ．，Ｃｒａｎｂｕｒｙ，ＮＪ）が、ピン同士４３の間でＳｉＣチャック基板４１に施され、厚さ１０μｍのＳＵ−８／ガラス原型が、光学接着剤を流し込み、ＵＶ硬化させるよう、実施例２におけるその使用と類似して用いられる。これはポリマー絶縁層を作成し、この層の頂部又は曝露面をピン頂部に対して水平にする。

ピンは、発達し／イソプロピルアルコールを用いて未硬化光学接着剤が洗浄される。

チャックの表面全体は、次いで、アルミニウム８３により薄膜金属化され、その後、レーザアブレーションが、チャックの半円ダイポールを作成するために用いられ、回路を分割し、それによって、異なる電位がダイポールの２つの極に印加されることを可能にしている。

誘電体層８５は、次いで、第２の石英治具が用いられること（ＳＡ−８フォトレジストにおいて深さ５ミクロンの凹部を有するもの）を除いて、絶縁ポリマー層で行ったもの（同じＮＯＲＬＡＮＤ６３光学接着剤を用いて）と略同じ方法で作製される。

ピン頂部は、次いで、第２の成形プロセス後、曝露されたままであるアルミニウムを除去するよう化学的にエッチングされる（同様に、ピン頂部を洗浄する）。図８は、結果として生じるＥ−チャックの略図を示している。

実施例３に対する第１の代替は、反対面の代わりに、ＳＡ−８フォトレジストが施されているものと同じ表面上にクロムのドットをパターン化することである。クロム層の厚さが小さい場合（１又は２ミクロン未満）、それは、治具内の凹部の深さをそれ程変えない。実施例３に対する第２の代替は、背後から石英基板を介してではなく、前面からフォトレジスト層をパターン化することである。従って、フォトレジスト層は、石英又はガラス等の透明基板に施される必要は無いが、炭化ケイ素等の不透明だが剛体の基板上に堆積されてもよい。更に、クロム層の適用を省いてもよい。

本静電チャック設計は、電極ユニット又はアセンブリがチャック基板のピンの頂部の水平面の下に位置しており、それによって、処理される製品、例えば、半導体ウェハとチャックの最小限の接触を確実にしているため、幾つかの理由の中でも有用性を見出している。同時に、電極ユニットは、容易にアクセス可能であり、必要に応じて、保守又は交換のために容易に取り外すことができる。更に、ピンの頂部とメタライゼーション層及び／又は誘電体層との間の距離は、例えば、３ミクロン以下で変化するよう慎重に制御することができ、それによって、均一な静電チャッキング力を備える。

この静電チャック及びその製造方法の適用は、以下を含む。
・半導体及び液晶ディスプレイ製造
・エッチング
・リソグラフィ
・物理気相成長法
・化学気相成長法
・試験及び測定

当業者は、様々な変形が、添付の特許請求の範囲において定義するような未発明の適用範囲及び精神から逸脱することなく、本明細書中で説明した発明に対して行われてもよいことを正しく理解するであろう。

Claims (17)

1. 静電チャックを作成することに用いられる方法であって、
   （ａ）ピン式ウェハチャック基板、及び、前記ピン式ウェハチャック基板に管理された厚さのポリマー層を形成するための治具を提供することと、
   （ｂ）前記ピン式ウェハチャック基板のピンの高度を１ミクロン以内であるよう工作することと、
   （ｃ）電気絶縁ポリマー材料を未硬化形態で前記ピン付表面に過剰量で施すことと、
   （ｄ）前記治具が前記チャック基板と接触される場合、前記ピンの側面が前記治具に接触することなく、前記ピンの頂部が前記治具内の凹部の底部に接触するように、前記チャック基板を覆って前記治具を位置決めすることと、更に、
   （ｅ）前記ピンが前記治具内の前記凹部に接触するまで、前記治具を前記ピン付表面及び未硬化ポリマーに対して押し付け、それによって過剰未硬化ポリマーを押し出すことと、
   （ｆ）前記電気絶縁ポリマー材料を硬化させることと、
   （ｇ）前記治具を取り外すことと、を含み、
   前記治具は、シリカ含有板を備え、
   （Ｉ）前記シリカ含有板は、
   （ｉ）１ミクロン未満の平坦度偏差を有する表面又は基準面と、
   （ｉｉ）前記シリカ含有板の前記基準面内の複数の前記凹部と、
   を備え、
   前記凹部は、前記チャック基板上の前記ピンの位置に対応するよう位置決めされ、それぞれの前記凹部は、前記ピンの前記側面が前記シリカ含有板と接触することなく、前記ピンの前記頂部が前記凹部の底部と接触しながら、前記チャック基板の上方で前記シリカ含有板が位置決めされるように、十分な直径を有し、更に、前記凹部の深さの差は、３ミクロン以内である、
   方法。
2. 前記治具の前記チャック基板との接触面は、その上に被覆される離型剤を特徴とする、請求項１に記載の方法。
3. 更に、前記チャック基板のピンの前記頂部から硬化したポリマー材料を除去することを含む、請求項１に記載の方法。
4. 更に、前記治具の除去の後に、前記ピン付表面上にメタライゼーション層を堆積することを含む、請求項１に記載の方法。
5. 更に、前記メタライゼーション層上に誘電体層を堆積することを含む、請求項４に記載の方法。
6. 更に、
   （ｈ）前記チャック基板上のピンの位置に対応する穿孔を備える金属化誘電体膜と、金属化層と、誘電体層とを提供することと、
   （ｉ）前記ピンが前記金属化誘電体膜内の前記穿孔と整列され、且つ、前記金属化層が前記誘電体層と前記電気絶縁ポリマー材料の電気絶縁層との間に位置しながら、前記チャック基板を覆って前記金属化誘電体膜を位置決めすることと、
   （ｊ）前記金属化誘電体膜を前記電気絶縁層に結合させることと、を含む、
   請求項１に記載の方法。
7. 前記結合することは、前記電気絶縁ポリマー材料が硬化した後に生じる、請求項６に記載の方法。
8. 前記金属化誘電体膜の前記位置決めは、前記電気絶縁ポリマー材料が硬化する前、及び、前記治具が前記ピン付表面及び未硬化ポリマーに対して押し付けられる前に生じる、請求項６に記載の方法。
9. 管理された厚さのポリマー層を形成するための治具において、
   （ａ）剛体基板であって、
   （ｉ）１ミクロン未満の平坦度偏差を有する表面又は基準面と、
   （ｉｉ）前記基準面に接触し、結合するフォトレジスト材料のコーティングであって、少なくとも約５ミクロンの厚さを有し、３ミクロン以内で厚さが均一なコーティングとを備える剛体基板と、
   （ｂ）フォトレジスト材料が除去された前記コーティング内の複数の領域であって、前記領域のそれぞれは直径が少なくとも１００ミクロンである、複数の領域と、を備え、
   前記領域は、ピン式ウェハチャック基板上のピンの位置に対応するよう位置決めされ、各領域は、前記ピンの側面が前記治具と接触することなく、前記ピンの頂部が前記領域の底部と接触しながら、前記チャック基板の上方で前記治具が位置決めされるように、十分な直径を有する、
   治具。
10. 前記複数の領域は幾何学的パターンをしている、請求項９に記載の治具。
11. 前記複数の領域は三角形パターンをしている、請求項９に記載の治具。
12. 前記複数の領域は５ｍｍ間隔を空けて離間される、請求項９に記載の治具。
13. 前記剛体基板はＳｉＣを備える、請求項９に記載の治具。
14. 前記領域は、前記剛体基板の前記基準面の凹部に相当し、更に、前記基準面からの前記凹部の深さの差は、３ミクロン以内である、請求項９に記載の治具。
15. 前記凹部は、５ミクロンと７５ミクロンとの間の範囲にある深さを有する、請求項１４に記載の治具。
16. 前記剛体基板は、シリカを含有する、請求項１４に記載の治具。
17. 更に、前記基準面上にクロムのコーティングを備え、前記フォトレジスト材料の層が前記クロムのコーティング上に位置している、前記請求項１６に記載の治具。

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