JP6483099B2 - チャージポンプの電力を低減する装置 - Google Patents

Description

位相ロックループ（ＰＬＬ；Phase Locked Loop）に基づくＲＦ（radio-frequency）発振器（例えば、シンセサイザ）及びクロック発生器は、ラップトップ、タブレット、スマートフォンなどのような、如何なるバッテリ（又は非バッテリ）駆動の計算及び通信デバイスの基本構成要素でもある。通常、そのようなデバイスが低電力モードに入るとき、それらのデバイスのＰＬＬは動作し続け、そして電力を消費し続ける。ＰＬＬを動作し続ける理由の１つは、ＰＬＬがオフされる場合に、長いＰＬＬロック時間（標準的に、２５０μｓである。）に起因してデバイスのウェイクアップ時間が増大するためである。ＰＬＬがオフされ得ず、チップ内のＰＬＬの数が増大しつつある（例えば、マルチコアチップにおいて１０以上のＰＬＬ）ことを考えると、電力消費は無視され得ない。

本開示の実施形態は、以下で与えられている詳細な説明から、及び本開示の様々な実施形態の添付の図面から、より完全に理解されるであろう。なお、それらは、本開示を具体的な実施形態に制限すると見なされるべきではなく、説明及び理解のために過ぎない。

チャージポンプ及びバイアス生成器を備えた位相ロックループ（ＰＬＬ）を表す。

本開示の一実施形態に従って、チャージポンプの電力を低減するために位相周波数検出器（ＰＦＤ）の出力に従って無効にするよう動作可能なバイアス生成器を備えたＰＬＬを表す。

本開示の一実施形態に従って、チャージポンプのバイアス生成器を有効又は無効にするよう動作可能なＰＦＤを表す。

本開示の一実施形態に従って、図３のＰＦＤの信号のタイミング図を表す。

本開示の他の実施形態に従って、チャージポンプのバイアス生成器を有効又は無効にするよう動作可能なＰＦＤを表す。

本開示の一実施形態に従って、図５のＰＦＤの信号のタイミング図を表す。

本開示の一実施形態に従って、バイアス生成器及びチャージポンプを備えた回路を表す。

本開示の一実施形態に従って、チャージポンプのバイアス生成器を有効又は無効にするよう動作可能なＰＦＤを備えたスマートデバイス又はコンピュータシステム又はＳｏＣ（system-on-chip）である。

図１は、位相周波数検出器（ＰＦＤ；Phase Frequency Detector）１０１、バイアス生成器１０２、チャージポンプ１０３、ループフィルタ１０４、電圧制御発振器（ＶＣＯ；Voltage Controlled Oscillator）１０５、及びフィードバック分割器１０６を有する位相ロックループ（ＰＬＬ）１００を表す。ＰＦＤ１０１は、基準クロック（ＲｅｆＣｌｋ）の位相及び周波数をフィードバッククロック（ＦｂＣｌｋ）のそれらと比較し、アップ（Ｕｐ）及びダウン（Ｄｏｗｎ）信号（又はパルス）を生成する。アップ及びダウン信号は、ＦｂＣｌｋがＲｅｆＣｌｋに対して加速又は減速される必要があるのかどうかを示す。

チャージポンプ１０３は、制御電圧の電圧レベルを調整するために、電流をキャパシタＣ２（及びＣ１）に供給するか又はキャパシタＣ２（及びＣ１）から汲み上げる電流源を有する。チャージポンプ１０３の２つのポンプ（又は電流源）は、ポンプアップ及びポンプダウンとされる。チャージポンプ１０３及びバイアス生成器１０２は、ＤＣ電流で動作するアナログ回路であることから、相当量の電力を消費する（例えば、ＰＬＬ電力の最大約７０％）。ここで、“バイアス”電圧は、ポンプアップ及びポンプダウンのためにバイアス生成器１０２によって供給される。バイアス生成器１０２は、バイアスにおける如何なるノイズにもフィルタをかけるようバイアスフィルタリングキャパシタを更に使用してよい。チャージポンプ１０３の幾つかの実施形態では、バイアス生成器１０２は２つの異なるバイアス電圧を供給してよい。１つのポンプアップ用であり、もう１つはポンプダウン用である。チャージポンプ１０３の幾つかの実施形態では、バイアス生成器１０２は基準電流を供給してよい。

アップ及びダウン信号は、“制御電圧”と称されるノードでの電流をポンプアップ又はポンプダウンするようチャージポンプ１０３に指示するパルスである。ここで、信号及びノードの名称は同義的に使用される。例えば、“バイアス”は、文脈に応じてバイアスノード又はバイアス信号を示すために使用される。アップパルスがハイであるとき、チャージポンプ１０３は、電流をキャパシタＣ２（及びＣ１）に供給する。ダウンパルスがハイであるとき、チャージポンプ１０３は、電流をキャパシタＣ２（及びＣ１）からシンクする。

ループフィルタ１０４は、ＰＬＬ１００の制御ループに安定性を提供する。それはＲＣ（resistor-capacitor）ネットワークを含む。この例では、ループフィルタ１０４は、直列にキャパシタＣ１へ結合された抵抗Ｒと、キャパシタＣ２とを有する。制御電圧は、ＶＣＯ１０５の発振周波数を制御するために使用される。ＶＣＯ１０５の出力は、下流ロジックによって使用される出力クロック（ＯｕｔＣｌｋ）である。ＯｕｔＣｌｋは、フィードバック分割器１０６によっても受け取られる。フィードバック分割器１０６は、ＦｂＣｌｋを生成するようＯｕｔＣｌｋの周波数を分割する。

バイアス生成器１０２は、通常は、２つ以上の閉ループシステムを含み得る複雑な回路である。例えば、１つの閉ループシステムは、アップ及びダウン電流源の電流を安定させバランスをとるためのものであり、もう１つの閉ループシステムは、ループフィルタ１０４への寄生電荷注入を除去するためのものである。バイアス生成器１０２は、特に、ＰＬＬ１００がペリフェラル・コンポーネント・インターネット・エクスプレス（ＰＣＩｅ；Peripheral Component Interface Express）、ユニバーサル・シリアル・バス３（ＵＳＢ３：Universal Serial Bus 3）のような高速インターフェイス用のクロックを生成している場合に、通常は、ＰＬＬ１００内の主たる電力要因の１つである。

本来なら、ＰＬＬ１００は、ロックされると、ロックした状態のままである。この状態において、制御電圧はほぼ一定となり、ＰＦＤ１０１は非常に短い同時のアップ及びダウンパルスを生成する。ロック状態におけるそれらのアップ及びダウンパルスの存続期間は、通常は、ＲｅｆＣｌｋの周期存続期間の約１％であり、最小パルス幅（例えば、５０〜９０ｐｓ）及び定常位相誤差（例えば、最大１０ｐｓ）を含む。この場合に、全体の時間の約９９％の間、バイアス生成器１０２は、チャージポンプ１０３のためのバイアス電圧を生成するための一定の電力を消費するが、チャージポンプ１０３は、制御電圧ノードとの間で電流をやり取りする必要がないので、バイアス電圧を使用しない。

実施形態は、チャージポンプ電流がＰＬＬ１００によって必要とされない場合にバイアス生成器１０２をオフする方法及び装置を提供することによって、ＰＬＬ電力を大いに低減する。実施形態において、ＰＦＤ１０１、バイアス生成器１０２、及びチャージポンプ１０３は、バイアス生成器１０２が必要とされるときにオンされ、必要とされないときにオフされるように、設計される。

実施形態はＰＬＬを参照して記載されるが、それらは、ＲｅｆＣｌｋが他のクロックと比較されている如何なる閉ループシステムにも適用可能である。例えば、実施形態は、遅延ロックループ（ＤＬＬ；delay locked loop）にも適用可能である。

以下の記載で、多数の詳細は、本開示の実施形態のより完全な説明を提供するために議論される。しかし、当業者に明らかなように、本開示の実施形態は、それらの具体的な詳細によらずに実施されてよい。他の事例では、よく知られている構造及びデバイスは、本開示の実施形態を不明りょうにしないように、詳細にではなくブロック図形式で示される。

実施形態の対応する図面において、信号は線により表されている点に留意されたい。幾つかの線は、より要素たる信号経路を示すよう、より太く、且つ／あるいは、主たる情報フロー方向を示すよう、１つ以上の端部で矢印を有してよい。そのような表示は、制限的であるよう意図されない。むしろ、線は、回路又は論理ユニットのより容易な理解を助けるよう、１つ以上の例となる実施形態に関して使用される。如何なる表されている信号も、設計ニーズ又は好みによって決定づけられるように、いずれか一方の方向において移動し得る１つ以上の信号を実際に有してよく、如何なる適切なタイプの信号スキームによっても実施されてよい。

明細書の全体を通して、そして特許請求の範囲において、語「接続される（connected）」は、如何なる中間デバイスもなしで接続されているモノどうしの間の直接的な電気接続を意味する。語「結合される（coupled）」は、接続されているモノどうしの間の直接的な電気接続、又は１つ以上の受動的又は能動的中間デバイスを通じた間接的な接続のいずれかを意味する。語「回路（circuit）」は、所望の機能を提供するために互いと協働するよう構成されている１つ以上の受動的及び／又は能動的な部品を意味する。語「信号（signal）」は、少なくとも１つの電流信号、電圧信号又はデータ／クロック信号を意味する。要素の単称形（不定冠詞“a”又は“an”）及び「前記（the）」の意味は、複数個の言及を含む。「〜における／において（in）」の意味は、中（in）及び上（on）を含む。

語「スケーリング（scaling）」は、一般に、１つのプロセステクノロジから他のプロセステクノロジへ設計（回路図及びレイアウト）を変換することを言う。また、語「スケーリング」は、一般に、同じテクノロジノード内でレイアウト及びデバイスをダウンサイジングすることを言う。また、語「スケーリング」は、他のパラメータ（例えば、電源レベル）に対する信号周波数の調整を言う。語「略（substantially）」、「〜に近い（close）」、「おおよそ（approximately）」、「〜の近く（near）」、及び「約（about）」は、一般に、目標値の±２０％であることを言う。

特段示されない限り、共通のオブジェクトを記述するための序数形容詞「第１」、「第２」及び「第３」等の使用は、同じオブジェクトの異なるインスタンスが参照されていることを単に示し、そのように記述されているオブジェクトが時間的に、空間的に、序列において、又は何らかの他の方法において、所与の順序になければならないことを示すよう意図されない。

実施形態のために、トランジスタは、ドレイン、ソース、ゲート及びバルク端子を含む金属酸化膜半導体（ＭＯＳ；metal oxide semiconductor）である。トランジスタには、Ｔｒｉ−Ｇａｔｅ及びＦｉｎＦＥＴトランジスタ、Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ円筒型トランジスタ、又はカーボンナノチューブ若しくはスピントロニクスデバイスのようなトランジスタ機能性を実装する他のデバイスが更に含まれる。ソース及びドレイン端子は、同じ端子であってよく、ここでは同義的に使用される。当業者に明らかなように、他のトランジスタ、例えば、バイポーラ接合トランジスタ、ＢＪＴ ＰＮＰ／ＮＰＮ、ＢｉＣＭＯＳ、ＣＭＯＳ、ｅＦＥＴ等は、本開示の適用範囲から逸脱することなしに使用されてよい。語「ＭＮ」は、ｎ型トランジスタ（例えば、ＮＭＯＳ、ＮＰＮ ＢＪＴ、等）を示す、語「ＭＰ」は、ｐ型トランジスタ（例えば、ＰＭＯＳ、ＰＮＰ ＢＪＴ、等）を示す。

図２は、本開示の一実施形態に従って、チャージポンプの電力を低減するよう位相周波数検出器（ＰＦＤ）の出力に従って無効にするよう動作可能なバイアス生成器を備えたＰＬＬ２００を表す。いずれかの他の図の要素と同じ参照符号（又は名称）を持った図２の要素は、記載されているのと同様にして動作又は機能することができるが、そのように制限されないことが指摘される。図２は、図１を参照して記載される。故に、実施形態を不明りょうにしないように、先に論じられた回路及びブロックは、再度詳細には議論されない。

一実施形態において、ＰＬＬ２００は、上述された構成要素とともにＰＦＤ２０１及びバイアス生成器２０２を有する。一実施形態において、ＰＦＤ２０１は、チャージポンプ１０３を作動させるために必要とされるかどうかに応じてバイアス生成器２０２を有効又は無効にするイネーブル信号を生成するロジックを有する。ＰＬＬ２００がロックされる場合に、定常位相誤差は数ピコ秒（ｐｓ）程度である。ロックされた状態で、アップ及びダウンパルスは非常に短い（例えば、１００ＭＨｚでＲｅｆＣｌｋの１％、すなわち、１００ｐｓに満たない。）。一実施形態において、バイアス生成器２０２は、アップ及びダウンパルスがオンである前のある期間（例えば、４００ｐｓ）に安定することができ、次いで、アップ及びダウンパルスが消えた後にオフされる。この例では、バイアス生成器２０２は、全部で約５００ｐｓの間オンされ、約９．５ｎｓの間オフされて、９５％の電力節約が実現される。

図３は、本開示の一実施形態に従って、チャージポンプ１０３のバイアス生成器２０２を有効又は無効にするよう動作可能なＰＦＤ３００を表す。いずれかの他の図の要素と同じ参照符号（又は名称）を持った図３の要素は、記載されているのと同様にして動作又は機能することができるが、そのように制限されないことが指摘される。

一実施形態において、ＰＦＤ３００は、第１シーケンシャルユニットＦＦ１、第２シーケンシャルユニットＦＦ２、第３シーケンシャルユニットＦＦ３、第１ロジックユニット（例えば、ＯＲゲート）、第２ロジックユニット（例えば、ＡＮＤゲート及び第１遅延セル）、第２遅延セル、並びに第３遅延セルを有する。一実施形態において、ＰＦＤ３００はＲｅｆＣｌｋ及びＦｂＣｌｋを受け、アップ、ダウン及びイネーブル信号を生成する。一実施形態において、イネーブル信号はバイアス生成器２０２によって受け取られる。イネーブル信号の論理レベルに応じて、バイアス生成器２０２は、一実施形態に従って、有効又は無効にされる。

一実施形態において、遅延セル２及び遅延セル３は、ＲｅｆＣｌｋ及びＦｂＣｌｋを夫々受ける。一実施形態において、遅延セル２及び遅延セル３は、遅延されたＲｅｆＣｌｋ及び遅延されたＦｂＣｌｋを夫々生成する。一実施形態において、遅延されたＲｅｆＣｌｋ及び遅延されたＦｂＣｌｋは、ＦＦ１及びＦＦ２のためのクロック入力として夫々受け取られる。一実施形態において、遅延セル２及び遅延セル３は、インバータのチェーンである。他の実施形態では、遅延セルの他の実施が使用されてよい。一実施形態において、遅延セル２及び遅延セル３は、プログラム可能な遅延セルである（すなわち、ハードウェア又はソフトウェアによってプログラム可能である。）。一実施形態において、遅延セル２及び遅延セル３は、略同じ遅延、すなわち、一致した遅延を有する。

一実施形態において、ＦＦ１、ＦＦ２及びＦＦ３のデータ入力は、電源（例えば、Ｖｃｃ）へ結合される。一実施形態において、ＦＦ１の出力はアップ信号（又はアップパルス）である。一実施形態において、ＦＦ２の出力はダウン信号（又はダウンパルス）である。一実施形態において、第２ロジックはＡＮＤゲート及び遅延セル１を有する。一実施形態において、ＡＮＤゲートは、ダウン及びアップパルスを入力として受けて、ＰＦＤリセットを生成する。一実施形態において、ＰＦＤリセットは、遅延されたＰＦＤリセット信号を生成するよう、遅延セル１の遅延によって遅延される。一実施形態において、遅延セル１の遅延は、遅延セル２の遅延及び遅延セル３の遅延とは異なる。一実施形態において、遅延セル１の遅延は（ソフトウェア又はハードウェアによって）プログラム可能である。一実施形態において、遅延されたＰＦＤリセット信号は、ＦＦ１、ＦＦ２及びＦＦ３のリセット又はクリア（ＣＬＲ）入力部によって受け取られる。

一実施形態において、第１ロジックユニットはＯＲゲート（又はＮＯＲゲート）である。第１及び第２ロジックユニットは、如何なるタイプのロジックゲートによっても実施可能であり、ＯＲ，ＮＯＲ及びＮＡＮＤゲートに制限されない。一実施形態において、ＯＲゲートは、ＲｅｆＣｌｋ及びＦｂＣｌｋを受けて、ウェイクアップ信号を生成する。一実施形態において、ウェイクアップ信号は、ＦＦ３によってクロック入力として受け取られる。一実施形態において、ＦＦ３の出力はイネーブル信号である。この実施形態では、イネーブル信号は、バイアス生成器２０２を有効又は無効にするために使用される。一実施形態において、第１ロジックユニットはエッジ検出器である。

図４は、本開示の一実施形態に従って、図３のＰＦＤの信号のタイミング図４００を表す。いずれかの他の図と同じ参照符号（又は名称）を持った図４の要素は、記載されているのと同様にして動作又は機能することができるが、そのように制限されないことが指摘される。

タイミング図４００における信号は、基準クロックと、基準クロックに対してアライメントされた位相及び周波数（すなわち、ＰＬＬが安定したロック状態にある場合）であるフィードバッククロックとを含む。信号は、基準クロック及びフィードバッククロックの夫々遅延されたバージョンである遅延された基準クロック及び遅延されたフィードバッククロックを更に含む。それらの信号は、遅延セル２及び遅延セル３の遅延によって夫々遅延されている。タイミング図４００における信号は、ＡＮＤゲートの出力であるＰＦＤリセットと、遅延セル１の出力である遅延されたＰＦＤリセットとを更に含む。タイミング図４００の残りの信号は、アップ、ダウン、ウェイクアップ及びイネーブル信号である。アップ及びダウン信号は、従来のＰＦＤ信号であり、ウェイクアップ及びイネーブル信号は、バイアス生成器２０２を制御するために生成される。

一実施形態において、基準及びフィードバッククロックへ直接に結合されているＯＲゲートは、それらのクロック信号のいずれかが立ち上がるたびに立ち上がるウェイクアップ信号を生成する。一実施形態において、ウェイクアップ信号の立ち上がりは、ＦＦ３のＤ入力からその出力Ｑへハイ（すなわち、電源）レベルを伝える。そのような実施形態では、イネーブル信号も立ち上がっている。一実施形態において、立ち上がっているイネーブル信号はバイアス生成器２０２をオンする。この実施形態では、遅延セル２及び遅延セル３のために、ＰＦＤ３００のリセットは、直ぐにはその動作を開始せず、故に、アップ及びダウン信号は論理的にローのままである。

一実施形態において、遅延セル２及び遅延セル３によって生成される遅延は、バイアス電圧の安定化のために時間において略等しい（すなわち、同じである）ように選択される。例えば、バイアス生成器２０２が、安定したバイアス電圧を供給するのに約４００ｐｓを要する場合には、正常なＰＦＤ機能は、バイアス電圧が安定した後に開始する。

一実施形態において、ＰＬＬ２００は、バイアスノードにおいて大きいフィルタリングキャパシタを有する。このキャパシタは電荷を蓄え、バイアス生成器２０２がＰＦＤ２０１のイネーブル信号によって無効にされている時間中に電荷がバイアスノードから直ちに放電することを防ぐ。一実施形態において、遅延セル２及び遅延セル３によって挿入される遅延は、バイアス電圧をリフレッシュするために使用される。例えば、遅延セル２及び遅延セル３の遅延は、バイアスフィルタリングキャパシタが、バイアス電圧レベルにおける大した低下を伴わずに、その時間の間バイアス電圧レベルを保持することができるので、約数ピコ秒である。

ＰＦＤ２０１の動作は、ＰＦＤ２０１が遅延されたＰＦＤリセットを生成する場合に基準クロックの１周期において完了する。遅延されたＰＦＤリセット信号は、ＰＦＤのＤフリップ・フロップ（ＦＦ１及びＦＦ２）をリセットし、アップ及びダウンポンプ（又は電流）源を無効にすることによってチャージポンプ１０３によって生成される電流をオフする。アップ及びダウンポンプは、それらへのバイアスが無効にされるので、無効にされる。一実施形態において、遅延されたＰＦＤリセット信号は、ＦＦ３のリセット入力部によっても受け取られ、それをリセットさせる。一実施形態において、ＦＦ３がリセットされる場合に、イネーブル信号（ＦＦ３のＱ出力部から伝来する。）は論理ローレベルへ戻り、チャージポンプバイアス信号を無効にする。一実施形態において、ＰＬＬ２００が低電力モードに入る場合に、このモードではＶＣＯ１０５が主に電力を消費し、バイアス生成器２０２は、その入力クロックのいずれかの次の立ち上がりまでオフのままである（よって、チャージポンプ１０３はオフのままである。）。

図２乃至３の実施形態は、ＰＬＬ（又はＤＬＬ）における有意な電力節約をもたらす。例えば、ＶＣＯの発振周波数が５ＧＨｚであるＰＣＩｅ（Peripheral Component Interconnect Express）ｇｅｎ２（すなわち、第２世代）ＬＣＰＬＬでは、ＰＦＤ２０２は、チャージポンプ１０３の電力を約９５％低減し、そしてＰＬＬ全体の電力を約２０％低減する。より低い周波数で発振するＶＣＯを備えたＰＬＬに関し、全体の更なる電力節約が実施形態によって実現される。

図５は、本開示の他の実施形態に従って、チャージポンプのバイアス生成器を有効又は無効にするよう動作可能なＰＦＤ５００を表す。いずれかの他の図の要素と同じ参照符号（又は名称）を持った図５の要素は、記載されているのと同様にして動作又は機能することができるが、そのように制限されないことが指摘される。

図５の実施形態は、図３を参照して記載される。ＰＦＤ３００と比較して、ＰＦＤ５００は、第１ロジックユニットと、入力経路遅延セル、すなわち、遅延セル２及び遅延セル３とを有さない。この実施形態では、遅延されたＰＦＤリセット信号は、ＦＦ３のクロック入力部によって（反転して）受信される。この実施形態では、イネーブル信号（ＰＦＤ３００のイネーブル信号と同じ機能を有する。）は、ＦＦ３の反転出力部によって生成される。この実施形態では、基準クロックの反転されたバージョンは、ＦＦ３をリセット（又はクリア）するために使用される。

幾つかの具体的な適用又は実施は、基準クロック経路及びフィードバッククロック経路への遅延セルの挿入を許さなくてよい。そのような及び他の設計ケースについて、ＰＦＤ５００の実施形態が使用されてよい。一実施形態において、ＰＦＤ５００は、入力経路において遅延セルがなく、チャージポンプ１０３へのバイアスが図３の実施形態よりも短い期間の間オフされることを可能にする。例えば、チャージポンプ１０３へのバイアスは、ＰＬＬの全体の動作時間の約４０％の間オフされる。

一実施形態において、基準クロックは、ＦＦ３の反転リセット入力部（すなわち、“ｒｅｓｅｔｂ”又は“ｃｌｅａｒｂ”）へ直接に結合される。ここで、“ｃｌｅａｒｂ”は、図中“ＣＬＲ”と符号を付された“クリア（ｃｌｅａｒ）”の反転である。一実施形態において、イネーブル信号は、ＦＦ３の反転出力部によって生成される。この実施形態において、チャージポンプバイアスは、このようなＰＦＤの動作範囲の開始である基準クロックの各立ち下がりにおいてオンされる。

図３の実施形態と比較して、図５の実施形態は、バイアス生成器２０２（及び／又はチャージポンプ１０３）のバイアス電圧を、遅延されたＰＦＤリセットパルスの立ち下がりの間オフさせる。この実施形態では、バイアス生成器２０２（及び／又はチャージポンプ１０３）は、アップ及びダウン信号の立ち下がりと同時にオフされなくてよく、遅延されたＰＦＤリセットパルスのパルス幅を待った後にオフされる。一実施形態において、このパルス幅は、セル１の遅延と略等しい。一実施形態において、ＦＦ３は、アクティブロー・クロック入力によりアクティブにされる。図５の実施形態は、アップ／ダウンパルスとイネーブル信号との間の如何な競り合いも機能上無視する。そのような実施形態では、チャージポンプ電流は、アップ及びダウンパルスによって有効に停止され、バイアス生成器２０２によっては停止されない。

図６は、本開示の一実施形態に従って、図５のＰＦＤの信号のタイミング図６００を表す。いずれかの他の図と同じ参照符号（又は名称）を持った図６の要素は、記載されているのと同様にして動作又は機能することができるが、そのように制限されないことが指摘される。

タイミング図６００はＰＦＤ５００の信号を含む。それらの信号は、基準クロック、フィードバッククロック、ＰＦＤリセット、遅延されたＰＦＤリセット、アップ、ダウン、及びイネーブル信号を含む。ここで、基準クロック、フィードバッククロック、ＰＦＤリセット、遅延されたＰＦＤリセット、アップ、及びダウン信号は、図４を参照して図示及び記載されたのと同じように動作する。

この実施形態では、遅延されたＰＦＤリセットは、ＦＦ３の反転クロック入力部へ結合され、一方、その‘Ｄ’入力部はハイレベル（すなわち、電源）へ結合される。この実施形態では、イネーブル信号はローになり、チャージポンプバイアスは、ＰＦＤ２０１がその動作を完了した後にオフされる。この実施形態では、バイアス生成器２０２は、図３の実施形態と比べて、より短い期間の間オフされる。この実施形態では、バイアス生成器２０２は、基準クロックの立ち下がりを用いてオンされ、遅延されたＰＦＤリセットがデアサートされるまでオンされたままである。

図７は、本開示の一実施形態に従って、バイアス生成器７０１（例えば、２０２）及びチャージポンプ（ＣＰ）７０２（例えば、１０３）を備えた回路７００を表す。いずれかの他の図と同じ参照符号（又は名称）を持った図７の要素は、記載されているのと同様にして動作又は機能することができるが、そのように制限されないことが指摘される。

図７の実施形態は、ＰＦＤ２０１からのイネーブル信号がＣＰ７０２及びバイアス生成器７０１の電力を低減するために如何にして使用されるのかを表す。一実施形態において、バイアス生成器７０１は、電力節約ロジック７０３、増幅器７０４、Ｎバイアス生成器７０５、ｐ型トランジスタＭＰ１及びＭＰ２、並びにｎ型トランジスタＭＮ１及びＭＮ２を有する。一実施形態において、Ｎバイアス生成器７０５はｎバイアス信号を生成し、一方、増幅器７０４はｐバイアス信号を生成する。一実施形態において、ｎバイアス及びｐバイアス信号は、ＣＰ７０２のトランジスタにバイアスをかけるために使用される。

一実施形態において、電力節約ロジック７０３は、ＰＦＤ２０１からイネーブル信号を受信し、“ｅｎ”、“ｐｅｇｂ”及び“ｐｗｇ”を含む内部制御信号を生成する。なお、“ｐｗｇｂ”は“ｐｗｇ”の反転である。一実施形態において、イネーブル信号“ｅｎ”は、アップ及びダウンパルスがアサート又はデアサートした後に、すなわち、図４及び図６の電力節約時間の間、増幅器７０４をオフする。図７を参照し直すと、図４及び図６の電力節約時間の間、電力節約ロジック７０３は更に“ｐｗｇｂ”信号を介してＭＰ１をオフするとともに、“ｐｗｇ”信号を介してＭＮ１をオフする。図７を参照し直すと、図４及び図６の電力節約時間の間、電力節約ロジック７０３はＮバイアス生成器をオフしてよい。

一実施形態において、ＣＰ７０２は、ｐ型トランジスタＭＰｃ１及びＭＰｃ２並びにｎ型トランジスタＭＮｃ１及びＭＮｃ２を有する。実施形態は、ＣＰ７０２においてあるものとしてｐバイアス補償キャパシタＣｐｂｉａｓを表すが、それはバイアス生成器７０１において存在することができる。一実施形態において、ＭＰｃ１は、ＰＦＤ２０１からのＵｐｂ（すなわち、アップ信号の反転）によって制御される。一実施形態において、ＭＮｃ１は、ＰＦＤ２０１からのダウン信号によって制御される。一実施形態において、ＭＰｃ２はｐバイアスによってバイアスをかけられ、一方、ＭＮｃ２はｎバイアスによってバイアスをかけられる。

図８は、本開示の一実施形態に従って、チャージポンプのバイアス生成器を有効又は無効にするよう動作可能なＰＦＤを備えたスマートデバイス又はコンピュータシステム又はＳｏＣ（system-on-chip）１６００である。いずれかの他の図の要素と同じ参照符号（又は名称）を持った図８の要素は、記載されているのと同様にして動作又は機能することができるが、そのように制限されないことが指摘される。

図８は、フラットサーフェス・インターフェイスコネクタが使用され得るモバイルデバイスの実施形態のブロック図を表す。一実施形態において、コンピュータデバイス１６００は、例えば、コンピュータタブレット、携帯電話機若しくはスマートフォン、無線対応電子リーダー、又は他の無線モバイルデバイスのような、モバイルコンピュータデバイスに相当する。特定のコンポーネントが一般的に示されており、そのようなデバイスの全てのコンポーネントがコンピュータデバイス１６００において示されているわけでないことが理解されるであろう。

一実施形態において、コンピュータデバイス１６００は、論じられている実施形態を参照して記載されるチャージポンプのバイアス生成器を有効又は無効にするよう動作可能なＰＦＤを備えた第１プロセッサ１６１０を有する。コンピュータデバイス１６００の他のブロックは、実施形態を参照して記載されるチャージポンプのバイアス生成器を有効又は無効にするよう動作可能なＰＦＤを更に有してよい。本開示の様々な実施形態は、システムの実施形態が無線デバイス、例えば、携帯電話機若しくはパーソナルデジタルアシスタント又は装用性のデバイスに組み込まれ得るように、無線インターフェイスのような１６７０内のネットワークインターフェイスを更に有してよい。

一実施形態において、プロセッサ１６１０（及び／又はプロセッサ１６９０）は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブル論理デバイス、又は他のプロセッシング手段のような、１つ以上の物理デバイスを有することができる。プロセッサ１６９０は任意であってよい。実施形態は２つのプロセッサを示すが、単一の又は２つよりも多いプロセッサが使用されてよい。プロセッサ１６１０によって実行されるプロセッシング動作は、アプリケーション及び／又はデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。プロセッシング動作は、人間のユーザによる若しくは他のデバイスによるＩ／Ｏ（入力／出力）に関連した動作、電力管理に関連した動作、及び／又はコンピュータデバイス１６００を他のデバイスへ接続することに関連した動作を含む。プロセッシング動作は、オーディオＩ／Ｏ及び／又はディスプレイＩ／Ｏに関連した動作を更に含んでよい。

一実施形態において、コンピュータデバイス１６００は、コンピュータデバイスへオーディオ機能を提供することに関連したハードウェア（例えば、オーディオハードウェア及びオーディオ回路）及びソフトウェア（例えば、ドライバ、コーデック）コンポーネントに相当するオーディオサブシステム１６２０を有する。オーディオ機能は、マイクロホン入力とともに、スピーカ及び／又はヘッドホン出力を含むことができる。そのような機能のためのデバイスは、コンピュータデバイス１６００に組み込まれるか、又はコンピュータデバイス１６００へ接続され得る。一実施形態において、ユーザは、プロセッサ１６１０によって受け取られて処理されるオーディオコマンドを供給することによって、コンピュータデバイス１６００と対話する。

ディスプレイサブシステム１６３０は、ユーザがコンピュータデバイス１６００と対話するよう視覚的及び／又は触覚的表示を提供するハードウェア（例えば、ディスプレイデバイス）及びソフトウェア（例えば、ドライバ）コンポーネントに相当する。ディスプレイサブシステム１６３０は、ユーザに表示を提供するために使用される特定のスクリーン又はハードウェアデバイスを含むディスプレイインターフェイス１６３２を有する。一実施形態において、ディスプレイインターフェイス１６３２は、表示関連した少なくとも何らかのプロセッシングを実行するようプロセッサ１６１０とは別個のロジックを有する。一実施形態において、ディスプレイサブシステム１６３０は、出力及び入力の両方をユーザに提供するタッチスクリーン（又はタッチパッド）デバイスを有する。

Ｉ／Ｏコントローラ１６４０は、ユーザとのインタラクションに関連したハードウェアデバイス及びソフトウェアコンポーネントに相当する。Ｉ／Ｏコントローラ１６４０は、オーディオサブシステム１６２０及び／又はディスプレイサブシステム１６３０の部分であるハードウェアを管理するよう動作可能である。加えて、Ｉ／Ｏコントローラ１６４０は、コンピュータデバイス１６００へ接続する更なるデバイスのための接続ポイントを表し、それを通じてユーザはシステムと対話してよい。例えば、コンピュータデバイス１６００に取り付けられ得るデバイスは、マイクロホンデバイス、スピーカ若しくはステレオシステム、ビデオシステム若しくは他のディスプレイデバイス、キーボード若しくはキーパッドデバイス、又は特定のアプリケーション（例えば、カードリーダー又は他のデバイス）とともに使用される他のＩ／Ｏデバイスを含んでよい。

上述されたように、Ｉ／Ｏコントローラ１６４０は、オーディオサブシステム１６２０及び／又はディスプレイサブシステム１６３０と相互作用することができる。例えば、マイクロホン又は他のオーディオデバイスを通じた入力は、コンピュータデバイス１６００の１つ以上のアプリケーション又は機能のための入力又はコマンドを与えることができる。加えて、オーディオ入力は、ディスプレイ出力の代わりに、又はそれに加えて、与えられ得る。他の例では、ディスプレイサブシステム１６３０がタッチスクリーンを有する場合には、ディスプレイデバイスは入力デバイスとしても動作し、Ｉ／Ｏコントローラ１６４０によって少なくとも部分的に管理され得る。Ｉ／Ｏコントローラ１６４０によって管理されるＩ／Ｏ機能を提供するためにコンピュータデバイス１６００には追加のボタン又はスイッチも存在することができる。

一実施形態において、Ｉ／Ｏコントローラ１６４０は、加速度計、カメラ、光センサ、若しくは他の環境センサのようなデバイス、又はコンピュータデバイス１６００に含まれ得る他のハードウェアを管理する。入力は、システムの動作（例えば、ノイズのフィルタ処理、輝度検出のためのディスプレイの調整、カメラのフラッシュの適用、又は他の機能）に作用するようシステムへ環境入力を供給するとともに、直接的なユーザインタラクションの部分であることができる。

一実施形態において、コンピュータデバイス１６００は、バッテリ電力使用量、バッテリの充電、及び電力節約動作に関連した特性を管理する電力管理部１６５０を有する。メモリサブシステム１６６０は、コンピュータデバイス１６００において情報を記憶するためのメモリデバイスを有する。メモリは、不揮発性（メモリデバイスへの電力が中断される場合に状態が変化しない。）及び／又は揮発性（メモリデバイスへの電力が中断される場合に状態が不定である。）のメモリデバイスを含むことができる。メモリサブシステム１６６０は、アプリケーションデータ、ユーザデータ、写真、文書、又は他のデータとともに、コンピュータデバイス１６００のアプリケーション及び機能の実行に関連したシステムデータ（長期又は一時のいずれに関わらず。）を記憶することができる。

実施形態の例は、コンピュータ実行可能命令（例えば、ここで論じられている如何なる他のプロセスも実施するための命令）を記憶する機械読み出し可能な媒体（例えば、メモリ）としても提供される。機械読み出し可能な媒体（例えば、メモリ１６６０）には、フラッシュメモリ、光ディスク、ＣＤ−ＲＯＭ、ＤＶＤ ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光カード、相変化メモリ（ＰＣＭ；phase change memory）、又は電子若しくはコンピュータ実行可能命令を記憶するのに適した他のタイプの機械読み出し可能な媒体が含まれてよいが、それらに限られない。例えば、本開示の実施形態は、通信リンク（例えば、モデム又はネットワーク接続）を介してデータ信号によって遠隔のコンピュータ（例えば、サーバ）から要求元のコンピュータ（例えば、クライアント）へ転送され得るコンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされてよい。

接続１６７０は、コンピュータデバイス１６００が外部のデバイスと通信することを可能にするハードウェアデバイス（例えば、無線及び／又は有線コネクタ並びに通信ハードウェア）及びソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。コンピュータデバイス１６００は、他のコンピュータデバイス、無線アクセスポイント又は基地局のような別個のデバイスであるとともに、ヘッドセット、プリンタ又は他のデバイスのような周辺機器であってよい。

接続１６７０は、多種多様なタイプの接続を含むことができる。一般化するよう、コンピュータデバイス１６００は、セルラー接続１６７０及び無線接続１６７４を有して表されている。セルラー接続１６７２は、一般に、ＧＳＭ（global system for mobile communications）又は変形物若しくは派生物、ＣＤＭＡ（code division multiple access）又は変形物若しくは派生物、ＴＤＭ（time division multiplexing）又は変形物若しくは派生物、あるいは、他のセルラーサービス標準を介して提供されるような、無線キャリアによって提供されるセルラーネットワーク接続を言う。無線接続（又は無線インターフェイス）１６７４は、セルラーでない無線接続を言い、パーソナルエリアネットワーク（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）、近距離、等）、ローカルエリアネットワーク（例えば、Ｗｉ−Ｆｉ（登録商標））、及び／又はワイドエリアネットワーク（例えば、ＷｉＭａｘ（登録商標））、あるいは、他の無線通信を含むことができる。

周辺接続１６８０は、周辺接続を行うためのハードウェアインターフェイス及びコネクタ並びにソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。コンピュータデバイス１６００は、他のコンピュータデバイスへの周辺機器（“ｔｏ”１６８２）であるとともに、自身へ接続されている周辺機器（“ｆｒｏｍ”１６８４）を有してよい。コンピュータデバイス１６００は、一般に、コンピュータデバイス１６００でコンテンツを管理すること（例えば、ダウンロード及び／又はアップロード、変更、同期化）のような目的のために、他のコンピュータデバイスへ接続する“ドッキング”コネクタを備える。加えて、ドッキングコネクタは、コンピュータデバイス１６００が。例えば、オーディオビジュアル又は他のシステムへのコンテンツ出力を制御することを可能にする特定の周辺機器へコンピュータデバイス１６００が接続することを可能にすることができる。

独自仕様のドッキングコネクタ又は他の独自仕様の接続ハードウェアに加えて、コンピュータデバイス１６００は、一般的な又は標準規格に基づくコネクタを介して周辺接続１６８０を確立することができる。一般的なタイプには、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（多数の異なったハードウェアデバイスのいずれかを含むことができる。）、ミニディスプレイポート（ＭＤＰ；MiniDisplayPort）を含むディスプレイポート、高精細マルチメディアインターフェイス（ＨＤＭＩ；High Definition Multimedia Interface）、ファイアワイア、又は他のタイプが含まれ得る。

「実施形態」、「一実施形態」、「幾つかの実施形態」又は「他の実施形態」との明細書中の言及は、実施形態に関して記載されている特定の機能、構造又は特性が少なくとも１つの実施形態に含まれるが必ずしも全ての実施形態に含まれるわけではないことを意味する。「実施形態」、「一実施形態」又は「幾つかの実施形態」の様々な出現は、必ずしも全てが同じ実施形態に言及しているわけではない。コンポーネント、機能、構造又は特性が「含まれてよい」、「含まれることがある」又は「含まれ得る」と明細書中で記載される場合に、その特定のコンポーネント、機能、構造又は特性は含まれる必要はない。明細書又は特許請求の範囲において単称の要素が現れる場合に（不定冠詞a又はanの使用）、それは、要素がただ１つしかないことを意味するわけではない。明細書又は特許請求の範囲において「追加の」要素が現れる場合に、それは、その追加の要素が１つよりも多く存在することを除外しない。

更に、特定の特徴、構造、機能又は特性は、１つ以上の実施形態において如何なる適切な方法によっても組み合わされてよい。例えば、２つの実施形態に関連した特定の特徴、構造、機能又は特性が相互排他的でないならばいつでも、第１の実施形態は第２の実施形態と組み合わされてよい。

本開示は、その具体的な実施形態に関連して記載されてきたが、そのような実施形態の多くの代替、変更及び変形は、上記の説明を鑑みて当業者に明らかである。例えば、他のメモリアーキテクチャ、例えば、動的ＲＡＭ（ＤＲＡＭ）は、論じられている実施形態を使用してよい。本開示の実施形態は、添付の特許請求の範囲の広範な適用範囲内にあるように全てのそのような代替、変更及び変形を包含するよう意図される。

加えて、集積回路（ＩＣ）チップ及び他のコンポーネントへのよく知られている電源／接地接続は、説明及び議論の簡単のために、更には本開示を不明りょうにしないように、提示されている図において示されていてもいなくてもよい。更に、配置は、本開示を不明りょうにしないために、更には、そのようなブロック図配置の実施に対する仕様が、本開示が実施されるべきプラットフォームに大いに依存するという事実を鑑みて（すなわち、そのような仕様は、十分に当業者の視野内にあるべきである。）、ブロック図形式で示されてよい。具体的な詳細（例えば、回路）が本開示の例となる実施形態を記載するために示されている場合に、当業者には当然ながら、本開示は、そのような具体的な詳細によらずに、又はその変形例を用いて、実施され得る。このように、記載は、制限ではなく例示として見なされるべきである。

以下の例は、更なる実施形態に関係がある。例における詳細は、１つ以上の実施形態においてどこでも使用されてよい。ここで記載される装置の全ての任意の特徴は、方法又はプロセスに関しても実施されてよい。

例えば、一実施形態において、装置は、基準クロックを受け、遅延された基準クロックを第１シーケンシャルユニットへ供給する第１遅延ユニットと、フィードバッククロックを受け、遅延されたフィードバッククロックを第２シーケンシャルユニットへ供給する第２遅延ユニットと、前記基準クロック及び前記フィードバッククロックを受け、該受け取られた基準クロック及びフィードバッククロックに対して論理ＯＲ演算を実行し、第３シーケンシャルユニットのためのトリガ信号を生成する第１ロジックユニットと、前記第１シーケンシャルユニット及び前記第２シーケンシャルユニットの出力を受け、前記第３シーケンシャルユニットへ結合される出力を生成する第２ロジックユニットとを有する。

一実施形態において、前記第２ロジックユニットは、前記第１シーケンシャルユニットの出力へ結合される第１入力と、前記第２シーケンシャルユニットの出力へ結合される第２入力とを有するＡＮＤゲートを有する。一実施形態において、前記第２ロジックユニットは、前記ＡＮＤゲートの出力を受け、出力を生成する第３遅延ユニットを更に有する。一実施形態において、前記第３遅延ユニットの出力は、前記第１シーケンシャルユニット、前記第２シーケンシャルユニット及び前記第３シーケンシャルユニットの入力をリセット又はクリアするよう結合される。一実施形態において、前記第１遅延ユニット及び前記第２遅延ユニットは、略等しい遅延を有する。一実施形態において、前記第１遅延ユニット及び前記第２遅延ユニットは、プログラム可能な遅延を有する。

一実施形態において、前記第１シーケンシャルユニットは、チャージポンプのためのアップ出力を生成し、前記第２シーケンシャルユニットは、前記チャージポンプのためのダウン出力を生成し、前記第３シーケンシャルユニットは、イネーブル信号を生成する。一実施形態において、当該装置は、前記チャージポンプのためのバイアスを生成するバイアス生成回路を更に有する。一実施形態において、前記第３シーケンシャルユニットの出力は、前記バイアス生成回路を有効又は無効にする。一実施形態において、前記第３シーケンシャルユニットは、前記アップ出力及び前記ダウン出力の遷移が完了した後に前記バイアス生成回路を無効にする。一実施形態において、前記第３シーケンシャルユニットは、前記アップ出力及び前記ダウン出力が生成される前に前記バイアス生成回路を有効にする。

他の例では、基準クロックを受ける第１シーケンシャルユニットと、フィードバッククロックを受ける第２シーケンシャルユニットと、前記第１シーケンシャルユニット及び前記第２シーケンシャルユニットの出力を受けて、出力を生成するロジックユニットと、前記基準クロック及び前記ロジックユニットの出力を受ける第３シーケンシャルユニットとを有する装置が提供される。一実施形態において、前記ロジックユニットは、前記第１シーケンシャルユニットの出力へ結合される第１入力と、前記第２シーケンシャルユニットの出力へ結合される第２入力とを有するＡＮＤゲートを有する。一実施形態において、前記ロジックユニットは、前記ＡＮＤゲートの出力を受け、当該ロジックユニットの出力を生成する遅延ユニットを更に有する。一実施形態において、前記遅延ユニットの出力は、前記第１シーケンシャルユニット、前記第２シーケンシャルユニット及び前記第３シーケンシャルユニットの入力をリセット又はクリアするよう結合される。一実施形態において、当該装置は、前記第３シーケンシャルユニットの出力を受けるバイアス生成回路を更に有する。

一実施形態において、当該装置は、前記バイアス生成回路からバイアスを受けるチャージポンプを更に有する。一実施形態において、前記第３シーケンシャルユニットは、前記第１シーケンシャルユニット及び前記第２シーケンシャルユニットの出力がそれらの遷移を完了した後に、前記バイアス生成回路を無効にする。一実施形態において、前記第３シーケンシャルユニットは、前記基準クロックが遷移するときに前記バイアス生成回路を有効にする。

他の例では、メモリユニットと、該メモリユニットへ結合され、上記の装置に従う位相ロックループを備えるプロセッサと、前記プロセッサが他のドライブと通信することを可能にする無線インターフェイスとを有するシステムが提供される。

要約は、技術的な開示の本質及び主旨を読者が確定することを可能にするために与えられている。要約は、特許請求の範囲の適用範囲又は意義を制限するために使用されないとの理解の下で提示される。特許請求の範囲は、これによって詳細な説明に組み込まれ、各請求項は別個の実施形態として自立する。

Claims (7)

1. 基準クロックを受け、チャージポンプのためのアップ出力を生成する第１シーケンシャルユニットと、
   フィードバッククロックを受け、前記チャージポンプのためのダウン出力を生成する第２シーケンシャルユニットと、
   前記第１シーケンシャルユニット及び前記第２シーケンシャルユニットの出力を受けて、出力を生成するロジックユニットと、
   前記基準クロック及び前記ロジックユニットの出力を受ける第３シーケンシャルユニットと、
   前記チャージポンプのためのバイアスを生成するバイアス生成回路と
   を有し、
   前記第３シーケンシャルユニットは、前記バイアス生成回路を有効又は無効にするイネーブル信号を生成する、装置。
2. 前記ロジックユニットは、
   前記第１シーケンシャルユニットの出力へ結合される第１入力と、前記第２シーケンシャルユニットの出力へ結合される第２入力とを有するＡＮＤゲート
   を有する、請求項１に記載の装置。
3. 前記ロジックユニットは、前記ＡＮＤゲートの出力を受け、当該ロジックユニットの出力を生成する遅延ユニットを更に有する、
   請求項２に記載の装置。
4. 前記遅延ユニットの出力は、前記第１シーケンシャルユニット、前記第２シーケンシャルユニット及び前記第３シーケンシャルユニットの入力をリセット又はクリアするよう結合される、
   請求項３に記載の装置。
5. 前記第３シーケンシャルユニットは、前記第１シーケンシャルユニット及び前記第２シーケンシャルユニットの出力がそれらの遷移を完了した後に、前記バイアス生成回路を無効にする、
   請求項１に記載の装置。
6. 前記第３シーケンシャルユニットは、前記基準クロックが遷移するときに前記バイアス生成回路を有効にする、
   請求項１に記載の装置。
7. メモリユニットと、
   前記メモリユニットへ結合され、請求項１乃至６のうちいずれか一項に記載の装置に従う位相ロックループを備えるプロセッサと、
   前記プロセッサが他のドライブと通信することを可能にする無線インターフェイスと
   を有するシステム。

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