JP6462001B2

JP6462001B2 - 放送信号送信装置、放送信号受信装置、放送信号送信方法及び放送信号受信方法

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Publication number: JP6462001B2
Application number: JP2016564207A
Authority: JP
Inventors: ヨンハクス; サンチュルムン; チョンウンシン; ウースクコ; スンリョンホン
Original assignee: LG Electronics Inc
Current assignee: LG Electronics Inc
Priority date: 2014-12-08
Filing date: 2015-08-25
Publication date: 2019-01-30
Anticipated expiration: 2035-08-25
Also published as: CN106063175A; US9641288B2; US20160164637A1; EP3232672A4; US20170201407A1; CN111263194B; US20170257187A1; KR20160102500A; WO2016093467A1; US9692558B2; WO2016093468A1; US10237108B2; US10367673B2; EP3249913A4; CN106105068A; JP2017518676A; CN106105068B; EP3232672A1; US9866420B2; US20180083821A1

Description

本発明は、放送信号送信装置、放送信号受信装置、及び放送信号送受信方法に関する。

アナログ放送信号の送信が終了すると共に、デジタル放送信号を送受信するための多様な技術が開発されている。デジタル放送信号は、アナログ放送信号に比べてより多量のビデオ／オーディオデータを含むことができ、ビデオ／オーディオデータのみならず、多様な種類の付加データをさらに含むことができる。

すなわち、デジタル放送システムは、ＨＤ（High Definition）イメージ、多チャネル（マルチチャンネル）（multi-channel）オーディオ及び多様な付加サービスを提供することができる。しかし、デジタル放送のためには、多量のデータ伝送に対するデータ伝送効率、送受信ネットワークのロバスト性（robustness）及びモバイル受信装置を考慮したネットワーク柔軟性が向上しなければならない。

上述した目的及び他の利点を達成するために、本発明の一実施例に係る放送信号送信方法は、複数の物理パス（通信路）（物理的経路）（physical path）に対応するサービスデータをエンコードするステップと、各物理パス内のエンコードされたサービスデータをビットインターリーブするステップと、ビットインターリーブされたサービスデータを有する少なくとも一つの信号フレームを生成するステップと、生成された少なくとも一つの信号フレーム内のデータを直交周波数分割多重（Orthogonal Frequency Division Multiplex；ＯＦＤＭ）方式で変調するステップと、変調されたデータを有する各放送信号を送信するステップと、を有することができる。

本発明は、サービス特性に応じてデータを処理し、各サービス又はサービスコンポーネントに対するＱｏＳ（Quality of Services）を制御することによって、多様な放送サービスを提供することができる。

本発明は、同一のＲＦ（Radio Frequency）信号帯域幅を通じて多様な放送サービスを伝送することによって、伝送柔軟性を達成することができる。

本発明は、ＭＩＭＯ（Multiple-Input Multiple-Output）システムを用いてデータ伝送効率及び放送信号の送受信のロバスト性を向上させることができる。

本発明によると、モバイル受信装置を使用したり、室内環境にあるとしても、誤り（エラー）（error）なくデジタル放送信号を受信可能な放送信号送信及び受信方法、及びその装置を提供することができる。

本発明の一実施例に係る次世代の放送サービスに関する放送信号送信装置の構造を示す図である。本発明の一実施例に係る入力フォーマットブロックを示す図である。本発明の他の一実施例に係る入力フォーマットブロックを示す図である。本発明の他の一実施例に係る入力フォーマットブロックを示す図である。本発明の一実施例に係るＢＩＣＭ（Bit Interleaved Coding & Modulation）ブロックを示す図である。本発明の他の一実施例に係るＢＩＣＭブロックを示す図である。本発明の一実施例に係るフレーム生成ブロックを示す図である。本発明の一実施例に係るＯＦＤＭ生成ブロックを示す図である。本発明の一実施例に係る次世代の放送サービスに関する放送信号受信装置の構造を示す図である。本発明の一実施例に係るフレーム構造を示す図である。本発明の一実施例に係るフレームのシグナリング（signaling）層の構造を示す図である。本発明の一実施例に係るプリアンブルシグナリングデータを示す図である。本発明の一実施例に係るＰＬＳ１データを示す図である。本発明の一実施例に係るＰＬＳ２データを示す図である。本発明の他の一実施例に係るＰＬＳ２データを示す図である。本発明の一実施例に係るフレームの論理構造を示す図である。本発明の一実施例に係るＰＬＳ（Physical Layer Signaling）マッピングを示す図である。本発明の一実施例に係るＥＡＣ（Emergency Alert Channel）マッピングを示す図である。本発明の一実施例に係るＦＩＣ（Fast Information Channel）マッピングを示す図である。本発明の一実施例に係るＤＰ（Data Pipe）のタイプを示す図である。本発明の一実施例に係るＤＰマッピングを示す図である。本発明の一実施例に係る前方誤り訂正（Forward Error Correction；ＦＥＣ）の構造を示す図である。本発明の一実施例に係るビットインターリーブ（インタリービング）（interleaving）を示す図である。本発明の一実施例に係るセル−ワード（cell-word）の逆多重化（デマルチプレキシング）（demultiplexing）を示す図である。本発明の一実施例に係る時間インターリーブ（Time Interleaving；ＴＩ）を示す図である。本発明の一実施例に係るツイスト行−列ブロックインターリーバの基本動作を示す図である。本発明の他の一実施例に係るツイスト行−列ブロックインターリーバの動作を示す図である。本発明の一実施例に係るツイスト行−列ブロックインターリーバの対角線方向の読み取りパターンを示す図である。本発明の一実施例に係る各インターリーブアレイ（配列）（array）からインターリーブされたＸＦＥＣＢＬＯＣＫを示す図である。本発明の一実施例に係るビットインターリーバを示すブロック図である。本発明の一実施例に係るＱＣＢインターリーブとブロックインターリーブとの関係を示したブロック図である。本発明の一実施例に係るブロックインターリーブパラメータを示したテーブルである。本発明の一実施例に係るブロックインターリーブの書き込み動作を示す図である。本発明の一実施例に係るブロックインターリーブの読み取り動作を示す図である。本発明の一実施例に係るビットデインターリーバを示す図である。本発明の他の実施例に係るビットインターリーバを示す図である。本発明の一実施例に係るブロックインターリーバの動作を示す図である。本発明の他の実施例に係るブロックインターリーバの書き込み動作を示した図である。本発明の他の実施例に係るブロックインターリーブの読み取り動作を示す図である。本発明の一実施例に係るパーミュテーションオーダ（並べ替え順序）（permutation order）を示した図である。本発明の他の実施例に係るインナーグループ（内部グループ、グループ内）（inner-group）インターリーブパラメータを示したテーブルである。本発明の一実施例に係るＮＵＣ−２５６である場合のインナーグループインターリーブの書き込み動作を示した図である。本発明の一実施例に係るブロックインターリーブの読み取り動作を示す図である。本発明の一実施例に係る残りの（残された、余りの）（remaining）ＱＣブロックを示した図である。本発明の一実施例に係る残りの各ＱＣブロックを書き込む動作を示す図である。本発明の一実施例に係る残りの各ＱＣブロックを読み取る動作を示す図である。ブロックインターリーブの書き込み動作の方向が異なる場合のメモリ使用量の差を示した図である。本発明の一実施例に係るビットインターリーバのメモリ構造を示す図である。本発明の他の実施例に係るパーミュテーションオーダを示した図である。本発明の一実施例に係る放送信号送信方法のフローチャートである。ＬＤＰＣコードワードの長さが１６２００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの実施例を示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルを示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルを示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルを示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルを示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプＮＵＣ２５６及びＮＵＱ１Ｋによる各コードレート別のパーミュテーションオーダテーブルを示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプＮＵＣ２５６及びＮＵＱ１Ｋによる各コードレート別のパーミュテーションオーダテーブルを示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプＮＵＣ２５６及びＮＵＱ１Ｋによる各コードレート別のパーミュテーションオーダテーブルを示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプＮＵＣ２５６及びＮＵＱ１Ｋによる各コードレート別のパーミュテーションオーダテーブルを示す図である。ＬＤＰＣコードワードの長さが１６２００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す図である。ＬＤＰＣコードワードの長さが１６２００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの更に他の実施例を示す図である。ＬＤＰＣコードワードの長さが１６２００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの更に他の実施例を示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す図である。ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す図である。

本発明に対してさらに理解するために含まれ、本出願に含まれ、その一部を構成する添付の図面は、本発明の原理を説明する詳細な説明と共に、本発明の実施例を示す。

本発明の好ましい実施例に関して具体的に説明し、その例は添付の図面に示す。添付の図面を参照した以下の詳細な説明は、本発明の実施例によって具現可能な実施例のみを示すよりは、本発明の好ましい実施例を説明するためのものである。次の詳細な説明は、本発明に対する徹底的な理解を提供するために細部事項を含む。しかし、本発明が、このような細部事項がなくても実行可能であることは当業者にとって自明である。

本発明で使用されるほとんどの用語は、該当分野で広く使用されるものから選択されるが、一部の用語は、出願人によって任意に選択され、その意味は、必要に応じて次の説明で詳細に述べる。よって、本発明は、用語の単純な名称や意味ではなく、用語の意図された意味に基づいて理解しなければならない。

本発明は、次世代の放送サービスに関する放送信号送信、放送信号受信装置、放送信号受信方法及び放送信号送信方法を提供する。本発明の一実施例に係る次世代の放送サービスは、地上波放送サービス、モバイル放送サービス、ＵＨＤＴＶサービスなどを含む。本発明は、一実施例により、非ＭＩＭＯ（non-Multiple Input Multiple Output）又はＭＩＭＯ方式を通じて次世代の放送サービスに関する放送信号を処理することができる。本発明の一実施例に係る非ＭＩＭＯ方式は、ＭＩＳＯ（Multiple Input Single Output）方式、ＳＩＳＯ（Single Input Single Output）方式などを含むことができる。

以下では、説明の便宜上、ＭＩＳＯ又はＭＩＭＯ方式は２個のアンテナを使用するが、本発明は、２個以上のアンテナを用いるシステムに適用することができる。本発明は、特定の用途に要求される性能を達成しながら、受信器の複雑度を最小化するために最適化された３個の物理プロファイル（PHY profile）（ベース、ハンドヘルド、アドバンスドプロファイル）を定義することができる。物理プロファイルは、該当の受信器が具現しなければならない全ての構造のサブセット（部分集合）（subsets）である。

３個の物理プロファイルは、ほとんどの機能ブロックを共有するが、特定のブロック及び／又はパラメータにおいて少し異なる。以下で、物理プロファイルをさらに定義することができる。システムの発展のために、フューチャプロファイルは、ＦＥＦ（Future Extension Frame）を通じて単一ＲＦチャネル内に存在するプロファイルと多重化（マルチプレクス）され（multiplexed）てもよい。各物理プロファイルに対する詳細な内容は後で説明する。

１．ベースプロファイル
ベースプロファイルは、主に、ルーフトップ（roof-top）アンテナと接続（連結）される（connected to）固定された（fixed）受信装置の主な用途を示す。ベースプロファイルは、いずれかの場所に移動可能であるが、比較的（相対的に）（relatively）停止（静止）した（stationary）受信範疇に属する携帯用装置も含むことができる。ベースプロファイルの用途は、少しの改善された実行によってハンドヘルド装置又は車両用に拡張可能であるが、このような使用用途は、ベースプロファイル受信器の動作では期待されない。

受信のターゲット（対象とする）（target）信号対雑音比の範囲は略１０ｄＢ〜２０ｄＢであるが、これは、既存の放送システム（例えば、ＡＴＳＣＡ／５３）の１５ｄＢ信号対雑音比の受信能力を含む。受信器の複雑度及び消費電力は、ハンドヘルドプロファイルを使用するバッテリで駆動されるハンドヘルド装置の場合のように重要ではない。ベースプロファイルに関する重要なシステムパラメータが下記の表１に記載されている。

２．ハンドヘルドプロファイル
ハンドヘルドプロファイルは、バッテリ電源で駆動されるハンドヘルド及び車両用装置での使用のために設計される。該当装置は、歩行者又は車両の速度で移動することができる。受信器の複雑度のみならず、消費電力はハンドヘルドプロファイルの装置の具現のために非常に重要である。ハンドヘルドプロファイルのターゲット信号対雑音比の範囲は略０ｄＢ〜１０ｄＢであるが、より低い室内（の奥での）受信（deeper indoor reception）のために意図された場合、０ｄＢ以下に達するように設定することができる。

低い信号対雑音比の能力のみならず、受信器の移動性によって表れたドップラ効果に対する復元力は、ハンドヘルドプロファイルの最も重要な性能属性である。ハンドヘルドプロファイルに関する重要なシステムパラメータが下記の表２に記載されている。

３．アドバンスドプロファイル
アドバンスドプロファイルは、より大きい実行複雑度に対する代価として、より高いチャネル能力を提供する。該当プロファイルは、ＭＩＭＯ送信及び受信を使用することを要求し、ＵＨＤＴＶサービスはターゲット用途であり、このために、該当プロファイルが特別に設計される。向上した能力は、所与の（与えられた）（given）帯域幅におけるサービス数の増加、例えば、複数のＳＤＴＶ又はＨＤＴＶサービスを許容する（可能にする）（allow）のにも使用することができる。

アドバンスドプロファイルのターゲット信号対雑音比の範囲は、略２０ｄＢ〜３０ｄＢである。ＭＩＭＯ伝送は、初期には既存の楕円分極（elliptically-polarized）伝送機器（装備）（equipment）を使用し、後で全出力交差分極（cross-polarized）伝送に拡張することができる。アドバンスドプロファイルに関する重要なシステムパラメータが下記の表３に記載されている。

この場合、ベースプロファイルは、地上波放送サービス及びモバイル放送サービスの全てに対するプロファイルとして使用することができる。すなわち、ベースプロファイルは、モバイルプロファイルを含むプロファイルの概念を定義するために使用することができる。また、アドバンスドプロファイルは、ＭＩＭＯを有するベースプロファイルに対するアドバンスドプロファイルと、ＭＩＭＯを有するハンドヘルドプロファイルに対するアドバンスドプロファイルと、に区分することができる。そして、該当の３個のプロファイルは、設計者の意図によって変更可能である。

次の用語及び定義を本発明に適用することができる。次の用語及び定義は、設計によって変更可能である。

補助ストリーム：将来の拡張（future extension）又は放送事業者やネットワーク運営者によって要求されることによって使用可能な、未だ定義されていない変調及びコーディングのデータを伝達するセルのシーケンス

ベースデータパイプ：サービスシグナリング（信号）（signaling）データを伝達するデータパイプ

ベースバンドフレーム（又はＢＢＦＲＡＭＥ）：一つのＦＥＣエンコーディング処理（過程）（process）（ＢＣＨ（Bose-Chaudhuri-Hocquenghem）及びＬＤＰＣ（Low Density Parity Check）エンコーディング）に対する入力を形成するＫｂｃｈビットの集合（セット）（set）

セル：ＯＦＤＭ伝送の一つのキャリア（carrier）によって伝達される変調値

コーディングブロック：ＰＬＳ１データのＬＤＰＣエンコードされたブロック及びＰＬＳ２データのＬＤＰＣエンコードされたブロックのうちの一つ

データパイプ：一つ又は複数（多数）の（multiple）サービス又はサービスコンポーネントを伝達できるサービスデータ又は関連するメタデータを伝達する物理層での論理チャネル

データパイプユニット（ＤＰＵ）：データセルをフレームでのデータパイプに割り当てることができる基本ユニット

データシンボル：プリアンブルシンボルではなく、フレームでのＯＦＤＭシンボル（フレームシグナリングシンボル及びフレームエッジシンボルはデータシンボルに含まれる。）

ＤＰ＿ＩＤ：該当８ビットフィールドは、ＳＹＳＴＥＭ＿ＩＤによって識別されたシステム内でデータパイプを一意（唯一）に（uniquely）識別する。

ダミーセル：ＰＬＳ（Physical Layer Signaling）、データパイプ、又は補助ストリームのために使用されていない残っている容量を埋める（充填する）（fill）のに使用される擬似ランダム値を伝達するセル

ＦＡＣ（Emergency Alert Channel、非常警報チャネル）：ＥＡＳ情報データを伝達するフレームの一部

フレーム：プリアンブルから開始し、フレームエッジシンボルで終了する物理層時間スロット

フレーム反復単位：スーパフレーム（super-frame）で８回繰り返されるＦＥＦを含む同一の又は異なる物理プロファイルに属するフレームの集合

ＦＩＣ（Fast Information Channel、高速情報チャネル）：サービスと対応する（該当）（corresponding）ベースデータパイプとの間でのマッピング情報を伝達するフレームでの論理チャネル

ＦＥＣＢＬＯＣＫ：データパイプデータのＬＤＰＣエンコードされたビットの集合

ＦＦＴ（Fast Fourier Transform）サイズ：基本周期Ｔのサイクルで表現されたアクティブ（active）シンボル周期Ｔｓと同一の特定のモードに使用される名目上のＦＦＴ（Fast Fourier Transform）サイズ

フレームシグナリングシンボル：ＰＬＳデータの一部を伝達する、ＦＦＴサイズ、保護区間（guard interval）及び分散型パイロットパターンの特定の組合せにおいて、フレームの開始で使用されるより高いパイロット密度を有するＯＦＤＭシンボル

フレームエッジシンボル：ＦＦＴサイズ、保護区間及び分散型パイロットパターンの特定の組合せにおいて、フレームの終了で使用されるより高いパイロット密度を有するＯＦＤＭシンボル

フレームグループ：スーパフレームで同一の物理プロファイルタイプを有する全てのフレームの集合

将来拡張フレーム：プリアンブルから開始する、将来の拡張に使用可能なスーパフレーム内での物理層時間スロット

フューチャキャスト（futurecast）ＵＴＢ（United Television Broadcasting）システム：入力が一つ又は複数のＭＰＥＧ２−ＴＳ又はＩＰ（Internet Protocol）又は一般ストリームであって、出力がＲＦ信号である提案された物理層放送システム

入力ストリーム：システムによってエンド（最終）ユーザ（end users）に伝達されるサービスの調和（集合）（ensemble）のためのデータのストリーム

ノーマル（正常）（normal）データシンボル：フレームシグナリングシンボル及びフレームエッジシンボルを除いたデータシンボル

物理プロファイル（PHY profile）：該当受信器が具現しなければならない全ての構造のサブセット

ＰＬＳ：ＰＬＳ１及びＰＬＳ２で構成された物理層シグナリングデータ

ＰＬＳ１：ＰＬＳ２をデコードするのに必要なパラメータのみならず、システムに関する基本情報を伝達する固定されたサイズ、コーディング及び変調を有するＦＳＳ（Frame Signaling Symbol）で伝達されるＰＬＳデータの第１集合

注（note）：ＰＬＳ１データは、フレームグループのデュレーション（存続期間、区間）（duration）の間で一定である。

ＰＬＳ２：データパイプ及びシステムに関するより詳細なＰＬＳデータを伝達するＦＳＳで伝送されるＰＬＳデータの第２集合

ＰＬＳ２動的データ：フレームごとに動的に変化するＰＬＳ２データ

ＰＬＳ２静的データ：フレームグループのデュレーションの間で静的なＰＬＳ２データ

プリアンブルシグナリングデータ：プリアンブルシンボルによって伝達され、システムの基本モードを確認するのに使用されるシグナリングデータ

プリアンブルシンボル：基本ＰＬＳデータを伝達し、フレームの開始に位置する固定長のパイロットシンボル

注：プリアンブルシンボルは、システム信号、そのタイミング、周波数オフセット及びＦＦＴサイズを検出するために高速初期帯域スキャン（fast initial band scan）に主に使用される。

将来の使用のためにリザーブ（予約）（reserved）：現在の文書で定義されないが、将来的に定義可能である。

スーパフレーム：８個のフレーム反復単位の集合（セット）（set）

時間インターリーブブロック（TI block）：時間インターリーバメモリの一つの用途に対応（該当）する時間インターリーブが実行されるセルの集合

時間インターリーブグループ（TI group）：整数、動的に変化するＸＦＥＣＢＬＯＣＫの数で構成された、特定のデータパイプに対する動的容量割り当てが実行される単位

注：時間インターリーブグループは、一つのフレームに直接マッピングされたり、複数のフレームにマッピングされ得る。時間インターリーブグループは、一つ又は複数の時間インターリーブブロックを含むことができる。

タイプ１のデータパイプ（Type 1 DP）：全てのデータパイプがフレームにＴＤＭ（time division multiplexing）方式でマッピングされるフレームのデータパイプ

タイプ２のデータパイプ（Type 2 DP）：全てのデータパイプがフレームにＦＤＭ（Frequency Division Multiplexing）方式でマッピングされるフレームのデータパイプ

ＸＦＥＣＢＬＯＣＫ：一つのＬＤＰＣＦＥＣＢＬＯＣＫの全てのビットを伝達するＮ_cells個のセルの集合

図１は、本発明の一実施例に係る次世代の放送サービスに関する放送信号送信装置の構造を示す図である。

本発明の一実施例に係る次世代の放送サービスに関する放送信号送信装置は、入力フォーマット（input formatting）ブロック１０００、ＢＩＣＭ（Bit Interleaved Coding & Modulation）ブロック１０１０、フレーム生成（構築）（building）ブロック（ビルダ）１０２０、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）生成（generation）ブロック１０３０、及びシグナリング生成ブロック１０４０を含むことができる。以下では、放送信号送信装置の各ブロックの動作に関して説明する。

ＩＰストリーム／パケット及びＭＰＥＧ２−ＴＳ（Transport Stream）は主要な入力フォーマットで、他のストリームタイプは一般ストリームとして取り扱われる。これらのデータ入力に加えて、管理情報が入力され、各入力ストリームに対応する（対する該当）帯域幅のスケジューリング及び割り当てを制御する。一つ又は複数のＴＳストリーム、ＩＰストリーム及び／又は一般ストリームの入力が同時に許容される。

入力フォーマットブロック１０００は、それぞれの入力ストリームを、独立したコーディング及び変調が適用される一つ又は複数のデータパイプに逆多重化することができる。データパイプは、ロバスト性制御のための基本単位であって、これは、ＱｏＳ（Quality of Service）に影響を及ぼす。一つ又は複数のサービス又はサービスコンポーネントが一つのデータパイプによって伝達され得る。入力フォーマットブロック１０００の詳細な動作については後で説明する。

データパイプは、一つ又は複数のサービス又はサービスコンポーネントを伝達できるサービスデータ又は関連メタデータを伝達する物理層での論理チャネルである。

また、データパイプユニットは、一つのフレームでデータセルをデータパイプに割り当てるための基本ユニットである。

入力フォーマットブロック１０００において、パリティデータは誤り訂正のために追加され、エンコードされたビットストリームは複素数値のコンステレーション（星状）シンボル（complex-value constellation symbols）にマッピングされる。該当シンボルは、対応する（該当）データパイプに使用される特定のインターリーブの深さにわたってインターリーブされる。アドバンスドプロファイルにおいて、ＢＩＣＭブロック１０１０でＭＩＭＯエンコーディングが実行され、追加のデータパス（経路）（path）がＭＩＭＯ伝送のために出力に追加される。ＢＩＣＭブロック１０１０の詳細な動作については後で説明する。

フレーム生成ブロック１０２０は、一つのフレーム内で入力データパイプのデータセルをフレーム内のＯＦＤＭシンボルにマッピングすることができる。マッピングした後、周波数領域ダイバーシチのために、特に、周波数選択フェージングチャネル（frequency-selective fading channels）を防止するために周波数インターリーブが用いられる。フレーム生成ブロック１０２０の詳細な動作については後で説明する。

プリアンブルを各フレームの先頭（開始）（beginning）に挿入した後、ＯＦＤＭ生成ブロック１０３０は、サイクリックプリフィックス（cyclic prefix）を保護区間として有する既存のＯＦＤＭ変調を適用することができる。アンテナ空間ダイバーシチのために、分散型ＭＩＳＯ方式が各送信器（across the transmitters）にわたって適用される。また、ＰＡＰＲ（Peak-to-Average Power Ratio）方式が時間領域で実行される。柔軟なネットワーク方式のために、本（該当）提案は、多様なＦＦＴサイズ、保護区間の長さ及び対応する（該当）パイロットパターンの集合を提供する。ＯＦＤＭ生成ブロック１０３０の詳細な動作については後で説明する。

シグナリング生成ブロック１０４０は、各機能ブロックの動作に使用される物理層シグナリング情報を生成することができる。また、該当シグナリング情報は、関心のあるサービスが受信器側で適切に復元（復旧）される（recovered）ように伝送される。シグナリング生成ブロック１０４０の詳細な動作については後で説明する。

図２、図３及び図４は、本発明の実施例に係る入力フォーマットブロック１０００を示す。以下では、各図面に関して説明する。

図２は、本発明の一実施例に係る入力フォーマットブロックを示す図である。図２は、入力信号が単一入力ストリームであるときの入力フォーマットブロックを示す。

図２に示した入力フォーマットブロックは、図１を参照して説明した入力フォーマットブロック１０００の一実施例に対応（該当）する。

物理層への入力は、一つ又は複数のデータストリームで構成することができる。それぞれのデータストリームは一つのデータパイプによって伝達される。モード適応モジュールは、入力されるデータストリームをＢＢＦ（BaseBand Frame）のデータフィールドにスライスする。該当システムは、３つの種類の入力データストリーム、すなわち、ＭＰＥＧ２−ＴＳ、ＩＰ及びＧＳ（一般）（Generic Stream）をサポートする。ＭＰＥＧ２−ＴＳは、第１バイトが同期バイト（０ｘ４７）である固定長（１８８バイト）のパケットであることを特徴とする。ＩＰストリームは、ＩＰパケットヘッダ内でシグナリングされる（signaled）可変長のＩＰデータグラムパケットで構成される。該当システムは、ＩＰストリームに対してＩＰｖ４及びＩＰｖ６を全てサポートする。ＧＳは、カプセル化パケットヘッダ内でシグナリングされる可変長パケット又は固定長パケットで構成することができる。

（ａ）は、信号データパイプに対するモード適応ブロック２０００及びストリーム適応ブロック２０１０を示し、（ｂ）は、ＰＬＳデータを生成及び処理するための物理層シグナリング（Physical Layer Signaling；ＰＬＳ）生成ブロック２０２０及びＰＬＳスクランブラ２０３０を示す。以下では、各ブロックの動作について説明する。

入力ストリームスプリッタは、入力されたＴＳ、ＩＰ、ＧＳストリームを複数のサービス又はサービスコンポーネント（オーディオ、ビデオなど）ストリームに分割する。モード適応モジュール２０１０は、ＣＲＣエンコーダ、ＢＢ（BaseBand）フレームスライサ及びＢＢフレームヘッダ挿入ブロックで構成される。

ＣＲＣエンコーダは、ユーザパケット（ＵＰ）レベルでの誤り検出のための３つの種類のＣＲＣエンコーディング、すなわち、ＣＲＣ−８、ＣＲＣ−１６及びＣＲＣ−３２を提供する。算出されたＣＲＣバイトはＵＰの後に付加（アペンド、添付）される（appended）。ＣＲＣ−８はＴＳストリームに使用され、ＣＲＣ−３２はＩＰストリームに使用される。ＧＳストリームがＣＲＣエンコーディングを提供しない場合、提案されたＣＲＣエンコーディングが適用されなければならない。

ＢＢフレームスライサは、入力を内部論理ビットフォーマット（internal logical-bit format）にマッピングする。最初の受信ビットはＭＳＢとして定義する。ＢＢフレームスライサは、使用可能な（可用）（available）データフィールド容量と同一の数の入力ビットを割り当てる。ＢＢＦペイロードと同一の数の入力ビットを割り当てるために、ＵＰストリームがＢＢＦのデータフィールドに合わせてスライスされる。

ＢＢフレームヘッダ挿入ブロックは、２バイトの固定長のＢＢＦヘッダをＢＢフレームの前に挿入することができる。ＢＢＦヘッダは、ＳＴＵＦＦＩ（１ビット）、ＳＹＮＣＤ（１３ビット）及びＲＦＵ（２ビット）で構成される。固定された２バイトＢＢＦヘッダだけでなく、ＢＢＦは、２バイトＢＢＦヘッダの終わり（端）（end）に拡張フィールド（１バイト又は３バイト）を有することができる。

ストリーム適応ブロック２０１０は、スタッフィング（stuffing）挿入ブロック及びＢＢスクランブラで構成される。スタッフィング挿入ブロックは、スタッフィングフィールドをＢＢフレームのペイロードに挿入することができる。ストリーム適応に対する入力データがＢＢフレームを埋めるのに十分である場合、ＳＴＵＦＦＩは「０」に設定され、ＢＢＦはスタッフィングフィールドを有さない。そうでない場合、ＳＴＵＦＦＩは「１」に設定され、スタッフィングフィールドはＢＢＦヘッダの直後に挿入される。スタッフィングフィールドは、２バイトのスタッフィングフィールドヘッダ及び可変サイズのスタッフィングデータを含む。

ＢＢスクランブラは、エネルギ分散のために完全な（complete）ＢＢＦをスクランブルする。スクランブルシーケンス（scrambling sequence）はＢＢＦと同期化される。スクランブルシーケンスは、フィードバックシフトレジスタによって生成される。

ＰＬＳ生成ブロック２０２０は、ＰＬＳデータを生成することができる。ＰＬＳは、受信器で物理層データパイプにアクセスできる手段を提供する。ＰＬＳデータは、ＰＬＳ１データ及びＰＬＳ２データで構成される。

ＰＬＳ１データは、ＰＬＳ２データをデコードするのに必要なパラメータのみならず、システムに関する基本情報を伝達する固定サイズ（fixed size）、コーディング及び変調を有するフレームにおいてＦＳＳで伝達されるＰＬＳデータの第１集合である。ＰＬＳ１データは、ＰＬＳ２データの受信及びデコードを可能にするのに要求されるパラメータを含む基本送信パラメータを提供する。また、ＰＬＳ１データは、フレームグループのデュレーションの間において一定である。

ＰＬＳ２データは、データパイプ及びシステムに関するより詳細なＰＬＳデータを伝達するＦＳＳで伝送されるＰＬＳデータの第２集合である。ＰＬＳ２は、受信器が所望のデータパイプをデコードするのに十分な情報を提供するパラメータを含む。ＰＬＳ２シグナリングは、ＰＬＳ２静的データ（ＰＬＳ２−ＳＴＡＴデータ）及びＰＬＳ２動的データ（ＰＬＳ２−ＤＹＮデータ）の二つの種類のパラメータでさらに構成される。ＰＬＳ２静的データは、フレームグループのデュレーションの間において静的であるＰＬＳ２データであり、ＰＬＳ２動的データは、フレームごとに動的に変化するＰＬＳ２データである。

ＰＬＳデータについての詳細な内容は後で説明する。

ＰＬＳスクランブラ２０３０は、エネルギ分散のために生成されたＰＬＳデータをスクランブルすることができる。

上述したブロックは、省略したり、類似又は同一の機能を有するブロックに置き替える（replaced）ことができる。

図３は、本発明の他の一実施例に係る入力フォーマットブロックを示す図である。

図３に示した入力フォーマットブロックは、図１を参照して説明した入力フォーマットブロック１０００の一実施例に対応（該当）する。

図３は、入力信号が複数の入力ストリームに対応（該当）する場合の入力フォーマットブロックのモード適応ブロックを示す。

複数の入力ストリームを処理するための入力フォーマットブロックのモード適応ブロックは、複数の入力ストリームを独立して処理することができる。

図３を参照すると、複数の入力ストリームをそれぞれ処理するためのモード適応ブロックは、入力ストリームスプリッタ３０００、入力ストリーム同期化器（シンクロナイザ、同期装置）（synchronizer）３０１０、補償遅延（compensating delay）ブロック３０２０、ヌル（null）パケット削除ブロック３０３０、ヘッダ圧縮ブロック３０４０、ＣＲＣエンコーダ３０５０、ＢＢフレームスライサ３０６０及びＢＢヘッダ挿入ブロック３０７０を含むことができる。以下では、モード適応ブロックの各ブロックについて説明する。

ＣＲＣエンコーダ３０５０、ＢＢフレームスライサ３０６０及びＢＢヘッダ挿入ブロック３０７０の動作は、図２を参照して説明したＣＲＣエンコーダ、ＢＢフレームスライサ及びＢＢヘッダ挿入ブロックの動作に該当するので、これらに関する説明は省略する。

入力ストリームスプリッタ３０００は、入力されたＴＳ、ＩＰＧＳストリームを複数のサービス又はサービスコンポーネント（オーディオ、ビデオなど）ストリームに分割する。

入力ストリーム同期化器（Input Stream SYnchronizer）３０１０はＩＳＳＹと称することができる。ＩＳＳＹは、如何なる入力データフォーマットに対してもＣＢＲ（Constant Bit Rate）及び一定の終端間伝送（end-to-end transmission）遅延を保証する適切な手段を提供することができる。ＩＳＳＹは、ＴＳを伝達する複数のデータパイプの場合に常に用いられ、ＧＳストリームを伝達する複数のデータパイプに選択的に用いられる。

補償遅延ブロック３０２０は、受信器で追加のメモリを必要とせずにＴＳパケット再結合（packet recombining）メカニズムを許容するために、ＩＳＳＹ情報の挿入の後に来る分割されたＴＳパケットストリームを遅延させることができる。

ヌルパケット削除ブロック３０３０は、ＴＳ入力ストリームの場合にのみ使用される。一部のＴＳ入力ストリーム又は分割されたＴＳストリームは、ＶＢＲ（Variable Bit-Rate）サービスをＣＢＲＴＳストリームに収容するために存在する複数のヌルパケットを有することができる。この場合、不要な伝送オーバーヘッドを避けるために、ヌルパケットは識別（確認）され（identified）て伝送されない場合がある。受信器において、除去されたヌルパケットは、伝送時に挿入されたＤＮＰ（Deleted Null-Packet）カウンタを参照し、元々存在していた正確な場所に再挿入され得るので、ＣＢＲが保証され、タイムスタンプ（ＰＣＲ）更新の必要がなくなる。

ヘッダ圧縮ブロック３０４０は、ＴＳ又はＩＰ入力ストリームに関する伝送効率を増加させるためにパケットヘッダ圧縮を提供することができる。受信器がヘッダの特定部分に関する先験的（a priori）情報を有し得るので、この既知の情報（known information）は送信器で削除され得る。

ＴＳに関して、受信器は、同期バイト構成（０ｘ４７）及びパケットの長さ（１８８バイト）に関する先験的情報を有することができる。入力されたＴＳが一つのＰＩＤのみを有するコンテンツを伝達すると、すなわち、一つのサービスコンポーネント（ビデオ、オーディオなど）又はサービスサブコンポーネント（ＳＶＣベース層、ＳＶＣエンハンスメント層、ＭＶＣベースビュー又はＭＶＣ依存ビュー）に対してのみ、ＴＳパケットヘッダ圧縮をＴＳに（選択的に）適用することができる。ＴＳパケットヘッダ圧縮は、入力ストリームがＩＰストリームである場合に選択的に使用される。上記ブロックは、省略したり、類似又は同一の機能を有するブロックに置き替えることができる。

図４は、本発明の他の実施例に係る入力フォーマットブロックを示す図である。

図４に示した入力フォーマットブロックは、図１を参照して説明した入力フォーマットブロック１０００の一実施例に対応（該当）する。

図４は、入力信号が複数の入力ストリームに対応（該当）する場合の入力フォーマットブロックのストリーム適応ブロックを示す。

図４を参照すると、複数の入力ストリームをそれぞれ処理するためのモード適応ブロックは、スケジューラ４０００、１フレーム遅延ブロック４０１０、スタッフィング挿入ブロック４０２０、帯域内（インバンド）（in-band）シグナリング（信号）signalingブロック４０３０、ＢＢフレームスクランブラ４０４０、ＰＬＳ生成ブロック４０５０及びＰＬＳスクランブラ４０６０を含むことができる。以下では、ストリーム適応ブロックの各ブロックについて説明する。

スタッフィング挿入ブロック４０２０、ＢＢフレームスクランブラ４０４０、ＰＬＳ生成ブロック４０５０及びＰＬＳスクランブラ４０６０の動作は、図２を参照して説明したスタッフィング挿入ブロック、ＢＢスクランブラ、ＰＬＳ生成ブロック及びＰＬＳスクランブラ４０６０の動作に対応（該当）するので、これらに関する説明は省略する。

スケジューラ４０００は、各データパイプのＦＥＣＢＬＯＣＫの量から全体のフレームにわたって全体のセル割り当てを決定することができる。ＰＬＳ、ＥＡＣ及びＦＩＣに対する割り当てを含めて、スケジューラは、フレームのＦＳＳのＰＬＳセル又は帯域内シグナリングとして伝送されるＰＬＳ２−ＤＹＮデータの値を生成する。ＦＥＣＢＬＯＣＫ、ＥＡＣ及びＦＩＣの詳細な内容については後で説明する。

１フレーム遅延ブロック４０１０は、次のフレームに関するスケジューリング情報が、データパイプに挿入される帯域内シグナリング情報に関する現フレームを通じて伝送されるように（such that scheduling information about the next frame can be transmitted through the current frame for in-band signaling information to be inserted into the DPs）、入力データを１伝送フレームだけ遅延させることができる。

帯域内シグナリングブロック４０３０は、ＰＬＳ２データの遅延されていない部分をフレームのデータパイプに挿入することができる。

上述したブロックは、省略したり、類似又は同一の機能を有するブロックに置き替えることができる。

図５は、本発明の一実施例に係るＢＩＣＭブロックを示す図である。

図５に示したＢＩＣＭブロックは、図１を参照して説明したＢＩＣＭブロック１０１０の一実施例に該当する。

上述したように、本発明の一実施例に係る次世代の放送サービスに関する放送信号送信装置は、地上波放送サービス、モバイル放送サービス、ＵＨＤＴＶサービスなどを提供することができる。

ＱｏＳは、本発明の一実施例に係る次世代の放送サービスに関する放送信号送信装置によって提供されるサービスの特性に依存するので、それぞれのサービスに該当するデータは、別個の方式を通じて処理されなければならない。よって、本発明の一実施例に係るＢＩＣＭブロックは、ＳＩＳＯ、ＭＩＳＯ及びＭＩＭＯ方式をそれぞれのデータパスに対応（該当）するデータパイプに独立して適用することによって、各データパイプを独立して処理することができる。結果的に、本発明の一実施例に係る次世代の放送サービスに関する放送信号送信装置は、それぞれのデータパイプを介して伝送される各サービス又はサービスコンポーネントに関するＱｏＳを調節することができる。

（ａ）は、ベースプロファイル及びハンドヘルドプロファイルによって共有されるＢＩＣＭブロックを示し、（ｂ）は、アドバンスドプロファイルのＢＩＣＭブロックを示す。

ベースプロファイル及びハンドヘルドプロファイルによって共有されるＢＩＣＭブロック及びアドバンスドプロファイルのＢＩＣＭブロックは、それぞれのデータパイプを処理するための複数の処理ブロックを含むことができる。

以下では、ベースプロファイル及びハンドヘルドプロファイルに関するＢＩＣＭブロック、及びアドバンスドプロファイルに関するＢＩＣＭブロックのそれぞれの処理ブロックについて説明する。

ベースプロファイル及びハンドヘルドプロファイルに関するＢＩＣＭブロックの処理ブロック５０００は、データＦＥＣエンコーダ５０１０、ビットインターリーバ５０２０、コンステレーションマッパ５０３０、ＳＳＤ（Signal Space Diversity）エンコーディングブロック５０４０及び時間インターリーバ５０５０を含むことができる。

データＦＥＣエンコーダ５０１０は、外部コーディング（ＢＣＨ）及び内部コーディング（ＬＤＰＣ）を用いてＦＥＣＢＬＯＣＫ手続を生成するために、入力ＢＢＦに対してＦＥＣエンコーディングを実行する。外部コーディング（ＢＣＨ）は選択的なコーディング方法である。データＦＥＣエンコーダ５０１０の具体的な動作については後で説明する。

ビットインターリーバ５０２０は、効率的に実現可能な構造を提供しながらデータＦＥＣエンコーダ５０１０の出力をインターリーブし、ＬＤＰＣコード及び変調方式の組合せで最適化された性能を達成することができる。ビットインターリーバ５０２０の具体的な動作については後で説明する。

コンステレーションマッパ５０３０は、ＱＰＳＫ、ＱＡＭ（Quadrature Amplitude Modulation）−１６、不均一（non-uniform）ＱＡＭ（ＮＵＱ−６４、ＮＵＱ−２５６、ＮＵＱ−１０２４）又は不均一コンステレーション（ＮＵＣ−１６、ＮＵＣ−６４、ＮＵＣ−２５６、ＮＵＣ−１０２４）を用いて、ベースプロファイル及びハンドヘルドプロファイルでビットインターリーバ５０２０からのそれぞれのセルワードを変調したり、アドバンスドプロファイルでセル−ワード（cell-word）デマルチプレクサ５０１０−１からのセルワードを変調し、電力が正規化されたコンステレーションポイントｅ₁を提供することができる。この（該当）（this）コンステレーションマッピングは、データパイプに対してのみ適用される。ＮＵＱが任意の形状を有する一方、ＱＡＭ−１６及びＮＵＱは四角形の形状を有することが観察される。それぞれのコンステレーションが９０度の倍数だけ回転すると、回転したコンステレーションは元のものと正確に重ねられる。回転対称特性により、実数及び虚数成分の容量及び平均電力が互いに同一になる。ＮＵＱ及びＮＵＣは、いずれも各コードレートに対して特別に定義され、使用される特定の一つは、ＰＬＳ２データに保管されたパラメータ（ＤＰ＿ＭＯＤ）によってシグナリングされる。

ＳＳＤエンコーディングブロック５０４０は、２次元、３次元及び４次元でセルをプリコードし、難しい（困難な）（difficult）フェージング条件で受信ロバスト性を増加させることができる。

時間インターリーバ５０５０はデータパイプレベルで動作し得る。時間インターリーブのパラメータは、それぞれのデータパイプに対して異なって（differently）設定することができる。時間インターリーバ５０５０の具体的な動作については後で説明する。

アドバンスドプロファイルに対するＢＩＣＭブロックの処理ブロック５０００−１は、データＦＥＣエンコーダ、ビットインターリーバ、コンステレーションマッパ及び時間インターリーバを含むことができる。但し、処理ブロック５０００−１は、セル−ワードデマルチプレクサ５０１０−１及びＭＩＭＯエンコーディングブロック５０２０−１をさらに含むという点で処理ブロック５０００と区別される。

また、処理ブロック５０００−１におけるデータＦＥＣエンコーダ、ビットインターリーバ、コンステレーションマッパ及び時間インターリーバの動作は、上述したデータＦＥＣエンコーダ５０１０、ビットインターリーバ５０２０、コンステレーションマッパ５０３０及び時間インターリーバ５０５０の動作に対応（該当）するので、これらに関する説明は省略する。

セル−ワードデマルチプレクサ５０１０−１は、アドバンスドプロファイルのデータパイプがＭＩＭＯ処理のために単一セル−ワードストリームを二重（dual）セル−ワードストリームに分離するのに使用される。セル−ワードデマルチプレクサ５０１０−１の具体的な動作については後で説明する。

ＭＩＭＯエンコーディングブロック５０２０−１は、ＭＩＭＯエンコーディング方式を用いてセル−ワードデマルチプレクサ５０１０−１の出力を処理することができる。ＭＩＭＯエンコーディング方式は、放送信号の送信のために最適化された。ＭＩＭＯ技術は、容量増加を得るための有望な方式であるが、チャネル特性に依存する。特に、放送に対して、互いに異なる信号伝播特性による２個のアンテナ間の受信信号電力の差又はチャネルの強いＬＯＳ成分は、ＭＩＭＯから容量利得を得ることを困難にする。提案されたＭＩＭＯエンコーディング方式は、ＭＩＭＯ出力信号のうちの一つの位相ランダム化及び回転ベースのプリコーディングを用いてこの問題を克服する。

ＭＩＭＯエンコーディングは、送信器及び受信器の全てで少なくとも２個のアンテナを必要とする２ｘ２ＭＩＭＯシステムのために意図される。２個のＭＩＭＯエンコーディングモードは、本提案であるＦＲ−ＳＭ（Full-Rate Spatial Multiplexing）及びＦＲＦＤ−ＳＭ（Full-Rate Full-Diversity Spatial Multiplexing）で定義される。ＦＲ−ＳＭエンコーディングは、受信器側での比較的小さい複雑度の増加で容量の増加を提供する一方、ＦＲＦＤ−ＳＭエンコーディングは、受信器側での大きな複雑度の増加で容量の増加及び追加のダイバーシチ利得を提供する。提案されたＭＩＭＯエンコーディング方式は、アンテナ極性配置を制限しない。

ＭＩＭＯ処理は、アドバンスドプロファイルフレームに必要とされる（required）が、これは、アドバンスドプロファイルフレームでの全てのデータパイプがＭＩＭＯエンコーダによって処理されることを意味する。ＭＩＭＯ処理はデータパイプレベルで適用される。コンステレーションマッパ出力のペアであるＮＵＱ（ｅ_1,i及びｅ_2,i）は、ＭＩＭＯエンコーダの入力へ供給される。ＭＩＭＯエンコーダ出力のペア（ｇ_1,i及びｇ_2,i）は、それぞれの送信アンテナの同一のキャリアｋ及びＯＦＤＭシンボル１によって伝送される。

図６は、本発明の他の実施例に係るＢＩＣＭブロックを示す図である。

図６に示したＢＩＣＭブロックは、図１を参照して説明したＢＩＣＭブロック１０１０の一実施例に対応（該当）する。

図６は、ＰＬＳ、ＥＡＣ及びＦＩＣの保護のためのＢＩＣＭブロックを示す。ＥＡＣは、ＥＡＳ情報データを伝達するフレームの一部であって、ＦＩＣは、サービスと対応する（該当）ベースデータパイプとの間でマッピング情報を伝達するフレームにおける論理チャネルである。ＥＡＣ及びＦＩＣについては後で詳細に説明する。

図６を参照すると、ＰＬＳ、ＥＡＣ及びＦＩＣの保護のためのＢＩＣＭブロックは、ＰＬＳＦＥＣエンコーダ６０００、ビットインターリーバ６０１０、及びコンステレーションマッパ６０２０を含むことができる。

また、ＰＬＳＦＥＣエンコーダ６０００は、スクランブラ、ＢＣＨエンコーディング／ゼロ挿入ブロック、ＬＤＰＣエンコーディングブロック及びＬＤＰＣパリティパンクチャリングブロックを含むことができる。以下では、ＢＩＣＭブロックの各ブロックについて説明する。

ＰＬＳＦＥＣエンコーダ６０００は、スクランブルされたＰＬＳ１／２データ、ＥＡＣ及びＦＩＣセクションをエンコードすることができる。

スクランブラは、ＢＣＨエンコーディング及び短縮及びパンクチャされたＬＤＰＣエンコーディングの前にＰＬＳ１データ及びＰＬＳ２データをスクランブルすることができる。

ＢＣＨエンコーディング／ゼロ挿入ブロックは、ＰＬＳ保護のために短縮された（shortened）ＢＣＨコードを用いてスクランブルされたＰＬＳ１／２データに対して外部エンコーディングを行い、ＢＣＨエンコーディング後にゼロビットを挿入することができる。ＰＬＳ１データに対してのみ、ゼロ挿入の出力ビットがＬＤＰＣエンコーディングの前に並べ替えられ（パーミュートされ）（permuted）得る。

ＬＤＰＣエンコーディングブロックは、ＬＤＰＣコードを用いてＢＣＨエンコーディング／ゼロ挿入ブロックの出力をエンコードすることができる。完全なコーディングブロックを生成するために、Ｃ_ldpc及びパリティビット（Ｐ_ldpc）は、それぞれのゼロが挿入されたＰＬＳ情報ブロック（Ｉ_ldpc）からシステマティック（組織的）にエンコードされ、その後に付加される（完全なコーディングブロック（Ｃ_ldpc）を生成するために、パリティビット（Ｐ_ldpc）は、ゼロが挿入されたそれぞれのＰＬＳ情報ブロック（Ｉ_ldpc）からシステマティックにエンコードされて、その後に付加（アペンド）される）（To generate a complete coded block, C_ldpc, parity bits, P_ldpc are encoded systematically from each zero-inserted PLS information block, I_ldpc and appended after it）。

ＰＬＳ１及びＰＬＳ２に対するＬＤＰＣコードパラメータは、次の表４の通りである。

ＬＤＰＣパリティパンクチャリングブロックは、ＰＬＳ１データ及びＰＬＳ２データに対してパンクチャリングを行うことができる。

短縮（shortening）がＰＬＳ１データ保護に適用されると、一部のＬＤＰＣパリティビットは、ＬＤＰＣエンコーディング後にパンクチャされる。また、ＰＬＳ２データの保護のために、ＰＬＳ２のＬＤＰＣパリティビットがＬＤＰＣエンコーディング後にパンクチャされる。これらのパンクチャされたビットは伝送されない。

ビットインターリーバ６０１０は、それぞれの短縮及びパンクチャされたＰＬＳ１データ及びＰＬＳ２データをインターリーブすることができる。

コンステレーションマッパ６０２０は、ビットインターリーブされたＰＬＳ１データ及びＰＬＳ２データをコンステレーションにマッピングすることができる。

図７は、本発明の一実施例に係るフレーム生成ブロックを示す図である。

図７に示したフレーム生成ブロックは、図１を参照して説明したフレーム生成ブロック１０２０の一実施例に対応（該当）する。

図７を参照すると、フレーム生成ブロックは、遅延補償ブロック７０００、セルマッパ７０１０及び周波数インターリーバ７０２０を含むことができる。以下では、フレーム生成ブロックの各ブロックについて説明する。

遅延補償ブロック７０００は、データパイプと対応する（該当）ＰＬＳデータとの間のタイミングを調節し、送信器側で（これらの）データパイプとＰＬＳデータとの間の同時性（co-time）を保証することができる。入力フォーマットブロック及びＢＩＣＭブロックによるデータパイプの遅延を取り扱うことによって、ＰＬＳデータはデータパイプ（と同じ時間）だけ（by the same amount as）遅延される。ＢＩＣＭブロックの遅延は、主に時間インターリーバ５０５０によるものである。帯域内シグナリングデータは、次の時間インターリーブグループの情報を、シグナリングされるデータパイプより一つのフレームだけ先に伝達することができる。遅延補償ブロックは、それに合わせて帯域内シグナリングデータを遅延させる。

セルマッパ７０１０は、ＰＬＳ、ＥＡＣ、ＦＩＣ、データパイプ、補助ストリーム及びダミーセルをフレーム内でＯＦＤＭシンボルのアクティブキャリアにマッピングすることができる。セルマッパ７０１０の基本機能は、それぞれのデータパイプ、ＰＬＳセル及びＥＡＣ／ＦＩＣセルに対する時間インターリーブによって生成されたデータセルを、もしあれば、一つのフレーム内でそれぞれのＯＦＤＭシンボルに対応（該当）するアクティブＯＦＤＭセルのアレイにマッピングすることである。（ＰＳＩ（Program Specific Information）／ＳＩなどの）サービスシグナリングデータは、別々（個別的）に（separately）収集されてデータパイプによって送られる。セルマッパは、フレーム構造の構成及びスケジューラによって生成された動的情報によって動作する。フレームに関する詳細な内容については後で説明する。

周波数インターリーバ７０２０は、セルマッパ７０１０から受信されたデータセルをランダムにインターリーブし、周波数ダイバーシチを提供することができる。また、周波数インターリーバ７０２０は、単一フレームで最大のインターリーブ利得を得るために、異なるインターリーブシード（seed）順序（interleaving-seed order）を用いて２個の連続する（順次的な）（sequential）ＯＦＤＭシンボルで構成されるＯＦＤＭシンボルペアで動作し得る。

図８は、本発明の一実施例に係るＯＦＤＭ生成ブロックを示す図である。

図８に示したＯＦＤＭ生成ブロックは、図１を参照して説明したＯＦＤＭ生成ブロック１０３０の一実施例に対応（該当）する。

ＯＦＤＭ生成ブロックは、フレーム生成ブロックによって生成されたセルによってＯＦＤＭキャリアを変調し、パイロットを挿入し、伝送のための時間領域信号を生成する。また、該当ブロックは、保護区間を順次挿入し、ＰＡＰＲ減少処理を適用して最終ＲＦ信号を生成する。

図８を参照すると、ＯＦＤＭ生成ブロックは、パイロット及びリザーブトーン挿入ブロック８０００、２Ｄ−ｅＳＦＮエンコーディングブロック８０１０、ＩＦＦＴ（Inverse Fast Fourier Transform）ブロック８０２０、ＰＡＰＲ減少ブロック８０３０、保護区間挿入ブロック８０４０、プリアンブル挿入ブロック８０５０、他のシステム挿入ブロック８０６０及びＤＡＣブロック８０７０を含むことができる。以下では、ＯＦＤＭ生成ブロックの各ブロックについて説明する。

パイロット及びリザーブトーン挿入ブロック８０００は、パイロット及びリザーブトーンを挿入することができる。

ＯＦＤＭシンボル内の多様なセルは、受信器で先験的に知られた伝送された値を有するパイロットとして知られた基準（参照、リファレンス）（reference）情報で変調される。パイロットセルの情報は、分散パイロット、連続パイロット、エッジパイロット、ＦＳＳ（Frame Signaling Symbol）パイロット及びＦＥＳ（Frame Edge Symbol）パイロットで構成される。各パイロットは、パイロットタイプ及びパイロットパターンによって特定の増加電力レベル（boosted power level）で伝送される。パイロット情報の値は、所与のシンボルで一つがそれぞれの伝送キャリア（それぞれの値が所与のシンボル上で送信されるそれぞれのキャリア）に対するものである一連の値に該当する参照シーケンス（a reference sequence, which is a series of values, one for each transmitted carrier on any given symbol）から誘導される。パイロットは、フレーム同期化、周波数同期化、時間同期化、チャネル推定及び伝送モード識別のために使用することができ、また、位相雑音を追跡する（follow）ために使用することができる。

参照シーケンスから取得された参照情報は、フレームのプリアンブル、ＦＳＳ及びＦＥＳを除いた全てのシンボルで分散パイロットセルで伝送される。連続パイロットは、フレームの全てのシンボルに挿入される。連続パイロットの数及び位置は、ＦＦＴサイズ及び分散パイロットパターンに全て依存する。各エッジキャリアは、プリアンブルシンボルを除いた全てのシンボル内のエッジパイロットと同一である。これらのエッジキャリアは、スペクトルのエッジまで周波数補間を許容するために挿入される。各ＦＳＳパイロットはＦＳＳに挿入され、各ＦＥＳパイロットはＦＥＳに挿入される。これらのＦＳＳパイロット及びＦＥＳパイロットは、フレームのエッジまで時間補間を許容するために挿入される。

本発明の一実施例に係るシステムは、非常にロバストな伝送モードをサポートするために分散型ＭＩＳＯ方式が選択的に使用されるＳＦＮをサポートする。２Ｄ−ｅＳＦＮは、複数の送信アンテナを使用する分散型ＭＩＳＯ方式であって、各アンテナはＳＦＮネットワークにおけるそれぞれ異なる送信器（サイト）（transmitter site）に位置し得る。

２Ｄ−ｅＳＦＮエンコーディングブロック８０１０は、ＳＦＮ構成で時間及び周波数ダイバーシチを生成するために２Ｄ−ｅＳＦＮ処理を行い、複数の送信器から伝送された信号の位相を歪曲させる（distorts）ことができる。そのため、長時間の間の低い平面フェージング（low flat fading）又は深いフェージング（deep-fading）によるバーストエラーが軽減し得る。

ＩＦＦＴブロック８０２０は、ＯＦＤＭ変調方式を用いて２Ｄ−ｅＳＦＮエンコーディングブロック８０１０からの出力を変調することができる。パイロット（又はリザーブトーン）として指定されていないデータシンボルにおける全てのセルは、周波数インターリーバからのデータセルのうちの一つを伝達する。各セルはＯＦＤＭキャリアにマッピングされる。

ＰＡＰＲ減少ブロック８０３０は、時間領域で多様なＰＡＰＲ減少アルゴリズムを用いて入力信号に対するＰＡＰＲ減少を実行する。

保護区間挿入ブロック８０４０は保護区間を挿入することができ、プリアンブル挿入ブロック８０５０は信号の前にプリアンブルを挿入することができる。プリアンブルの構造についての詳細な内容は後で説明する。

他のシステム挿入ブロック８０６０は、放送サービスを提供する２個以上の互いに異なる放送送信／受信システムのデータが同一のＲＦ信号帯域幅で同時に伝送されるように、時間領域で複数の放送送信／受信システムの信号を多重化することができる。この場合、２個以上の互いに異なる放送送信／受信システムは、互いに異なる放送サービスを提供するシステムを称する。互いに異なる放送サービスは、地上波放送サービス、モバイル放送サービスなどを意味し得る。それぞれの放送サービスと関連するデータは、互いに異なるフレームを通じて伝送され得る。

ＤＡＣブロック８０７０は、入力されたデジタル信号をアナログ信号に変換して出力することができる。ＤＡＣブロック８０７０から出力された信号は、物理層プロファイルによって複数の出力アンテナを介して伝送され得る。本発明の一実施例に係る送信アンテナは、垂直又は水平極性を有することができる。

上述したブロックは、設計によって、省略したり、類似又は同一の機能を有するブロックに置き替えることができる。

図９は、本発明の一実施例に係る次世代の放送サービスに関する放送信号受信装置の構造を示す図である。

本発明の一実施例に係る次世代の放送サービスに関する放送信号受信装置は、図１を参照して説明した次世代の放送サービスに関する放送信号送信装置に対応し得る。

本発明の一実施例に係る次世代の放送サービスに関する放送信号受信装置は、同期及び復調モジュール９０００、フレームパージングモジュール９０１０、デマッピング（demapping）及びデコードモジュール９０２０、出力プロセッサ９０３０及びシグナリングデコードモジュール９０４０を含むことができる。以下では、放送信号受信装置の各モジュールの動作について説明する。

同期及び復調モジュール９０００は、ｍ個の受信アンテナを介して入力信号を受信し、放送信号受信装置に対応するシステムに対して信号検出及び同期化を実行し、放送信号送信装置によって実行される手続の逆の手順（過程）（procedure）に対応する復調を実行することができる。

フレームパージングモジュール９０１０は、入力信号フレームをパージングし、ユーザによって選択されたサービスが伝送されるデータを抽出することができる。放送信号送信装置がインターリーブを実行すると、フレームパージングモジュール９０１０は、インターリーブの逆の手順に対応するデインターリーブを実行することができる。この場合、抽出されなければならない信号及びデータの位置は、シグナリングデコードモジュール９０４０から出力されたデータをデコードすることによって獲得され、放送信号送信装置によって生成されたスケジューリング情報が復元され得る。

デマッピング及びデコードモジュール９０２０は、入力信号をビット領域データに変換した後、必要に応じて各ビット領域データをデインターリーブすることができる。デマッピング及びデコードモジュール９０２０は、伝送効率のために適用されたマッピングに対するデマッピングを実行し、デコードを通じて伝送チャネルで発生した誤りを訂正することができる。この場合、デマッピング及びデコードモジュール９０２０は、シグナリングデコードモジュール９０４０から出力されたデータをデコードすることによって、デマッピング及びデコードのために必要な伝送パラメータを獲得することができる。

出力プロセッサ９０３０は、伝送効率を向上させるために、放送信号送信装置によって適用される多様な圧縮／信号処理手続の逆の手順を実行することができる。この場合、出力プロセッサ９０３０は、シグナリングデコードモジュール９０４０から出力されたデータから必要な制御情報を獲得することができる。出力プロセッサ８３００の出力は、放送信号送信装置に入力される信号に該当し、ＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４又はｖ６）及びＧＳであり得る。

シグナリングデコードモジュール９０４０は、同期及び復調モジュール９０００によって復調された信号からＰＬＳ情報を獲得することができる。上述したように、フレームパージングモジュール９０１０、デマッピング及びデコードモジュール９０２０及び出力プロセッサ９０３０は、シグナリングデコードモジュール９０４０から出力されたデータを用いてその機能を実行することができる。

図１０は、本発明の一実施例に係るフレーム構造を示す図である。

図１０は、フレームタイプの構成例及びスーパフレームでのＦＲＵ（Frame Repetition Unit、フレーム反復単位）を示す。（ａ）は、本発明の一実施例に係るスーパフレームを示し、（ｂ）は、本発明の一実施例に係るＦＲＵを示し、（ｃ）は、ＦＲＵでの多様な物理プロファイル（PHY profile）のフレームを示し、（ｄ）は、フレームの構造を示す。

スーパフレームは８個のＦＲＵで構成することができる。ＦＲＵは、フレームのＴＤＭに対する基本多重化単位（basic multiplexing unit）であって、スーパフレームで８回繰り返される。

ＦＲＵにおいて、各フレームは、物理プロファイル（ベース、ハンドヘルド、アドバンスドプロファイル）のうちの一つ又はＦＥＦに属する。ＦＲＵにおいて、フレームの最大許容数は４であり、所与の物理プロファイルは、ＦＲＵで０回〜４回のうちいずれかの回数だけ表すことができる（例えば、ベース、ベース、ハンドヘルド、アドバンスド）。物理プロファイルの定義は、必要であれば、プリアンブルでのＰＨＹ＿ＰＲＯＦＩＬＥのリザーブ値を用いて拡張することができる。

ＦＥＦ部分は、含まれるならば、ＦＲＵの端に挿入される。ＦＥＦがＦＲＵに含まれる場合、ＦＥＦの最大数はスーパフレームで８である。各ＦＥＦ部分が互いに隣接することは推奨（推薦）され（recommended）ない。

一つのフレームは、複数のＯＦＤＭシンボル及びプリアンブルにさらに分離される。（ｄ）に示したように、フレームは、プリアンブル、一つ又は複数のＦＳＳ、ノーマルデータシンボル及びＦＥＳを含む。

プリアンブルは、高速フューチャキャスト（fast Futurecast）ＵＴＢシステム信号の検出を可能にし、信号の効率的な送信及び受信のための基本伝送パラメータの集合を提供する特別なシンボルである。プリアンブルについての詳細な内容は後で説明する。

ＦＳＳの主な目的はＰＬＳデータを伝達することにある。高速同期化及びチャネル推定のために、これによるＰＬＳデータの高速デコードのために、ＦＳＳは、ノーマルデータシンボルより高密度のパイロットパターンを有する。ＦＥＳは、ＦＳＳと完全に同一のパイロットを有するが、これは、ＦＥＳの直前のシンボルに対して外挿せず、ＦＥＳ内での周波数のみの補間及び時間的補間を可能にする。

図１１は、本発明の一実施例に係るフレームのシグナリング層構造を示す図である。

図１１は、シグナリング層構造を示すが、これは、３個の主要部分であるプリアンブルシグナリングデータ１１０００、ＰＬＳ１データ１１０１０及びＰＬＳ２データ１１０２０に分割される。フレームごとにプリアンブル信号によって伝達されるプリアンブルの目的は、フレームの基本伝送パラメータ及び伝送タイプを示すことにある。ＰＬＳ１は、受信器が関心のあるデータパイプにアクセスするためのパラメータを含むＰＬＳ２データにアクセスしてデコードできるようにする。ＰＬＳ２は、フレームごとに伝達され、２個の主要部分であるＰＬＳ２−ＳＴＡＴデータ及びＰＬＳ２−ＤＹＮデータに分割される。ＰＬＳ２データの静的及び動的部分には、必要であればパディングが後に来る。

図１２は、本発明の一実施例に係るプリアンブルシグナリングデータを示す図である。

プリアンブルシグナリングデータは、受信器がフレーム構造内でＰＬＳデータにアクセスし、データパイプをトレース（追跡）（trace）できるようにするために必要な２１ビットの情報を伝達する。プリアンブルシグナリングについての詳細な内容は次の通りである。

ＰＨＹ＿ＰＲＯＦＩＬＥ：該当３ビットフィールドは、現フレームの物理プロファイルタイプを示す。互いに異なる物理プロファイルタイプのマッピングは、以下の表５で与えられる。

ＦＦＴ＿ＳＩＺＥ：該当２ビットフィールドは、以下の表６で説明されるように、フレームグループ内における現フレームのＦＦＴサイズを示す。

ＧＩ＿ＦＲＡＣＴＩＯＮ：該当３ビットフィールドは、以下の表７で説明されるように、現スーパフレームにおける保護区間の一部（分数、端数）（guard interval fraction）の値を示す。

ＥＡＣ＿ＦＬＡＧ：該当１ビットフィールドは、ＥＡＣが現フレームに提供されるか否かを示す。該当フィールドが「１」に設定されると、ＥＡＳが現フレームに提供される。該当フィールドが「０」に設定されると、ＥＡＳが現フレームで伝達されない。該当フィールドは、スーパフレーム内で動的に切り替えられ（転換され）（switched）得る。

ＰＩＬＯＴ＿ＭＯＤＥ：該当１ビットフィールドは、現フレームグループで現フレームに対してパイロットモードがモバイル（mobile）モードであるのか、又は固定モードであるのかを示す。該当フィールドが「０」に設定されると、モバイルパイロットモードが使用される。該当フィールドが「１」に設定されると、固定パイロットモードが使用される。

ＰＡＰＲ＿ＦＬＡＧ：該当１ビットフィールドは、現フレームグループで現フレームに対してＰＡＰＲ減少が使用されるか否かを示す。該当フィールドが「１」に設定される場合、トーンリザーブ（tone reservation）がＰＡＰＲ減少のために使用される。該当フィールドが「０」に設定される場合、ＰＡＰＲ減少が使用されない。

ＦＲＵ＿ＣＯＮＦＩＧＵＲＥ：該当３ビットフィールドは、現スーパフレームに存在するＦＲＵの物理プロファイルタイプ構成を示す。現スーパフレームで全てのプリアンブルにおける該当フィールドにおいて、現スーパフレームで伝達される全てのプロファイルタイプが識別される。該当３ビットフィールドは、以下の表８に示すように、それぞれのプロファイルに対して異なる形で定義される。

ＲＥＳＥＲＶＥＤ：該当７ビットフィールドが将来の使用のためにリザーブされる。

図１３は、本発明の一実施例に係るＰＬＳ１データを示す図である。

ＰＬＳ１データは、ＰＬＳ２の受信及びデコードを可能にするのに必要なパラメータを含む基本伝送パラメータを提供する。上述したように、ＰＬＳ１データは、一つのフレームグループの全体のデュレーションの間で変化しない。ＰＬＳ１データのシグナリングフィールドの具体的な定義は次の通りである。

ＰＲＥＡＭＢＬＥ＿ＤＡＴＡ：該当２０ビットフィールドは、ＥＡＣ＿ＦＬＡＧを除いたプリアンブルシグナリングデータの写し（コピー）である。

ＮＵＭ＿ＦＲＡＭＥ＿ＦＲＵ：該当２ビットフィールドは、ＦＲＵあたりのフレームの数を示す。

ＰＡＹＬＯＡＤ＿ＴＹＰＥ：該当３ビットフィールドは、フレームグループで伝達されるペイロードデータのフォーマットを示す。ＰＡＹＬＯＡＤ＿ＴＹＰＥは、表９に示すようにシグナリングされる。

ＮＵＭ＿ＦＳＳ：該当２ビットフィールドは、現フレームにおけるＦＳＳの数を示す。

ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮ：該当８ビットフィールドは、伝送される信号フォーマットのバージョンを示す。ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮは、主バージョン及び副バージョンの２個の４ビットフィールドに分離される。

主バージョン：ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮフィールドのＭＳＢである４ビットは、主バージョン情報を示す。主バージョンフィールドでの変化（変更）（change）は、互換でない（互換が不可能な）（non-backward-compatible）変化を示す。デフォルト値は「００００」である。該当の（this）標準で記載したバージョンに対して、値は「００００」に設定される。

副バージョン：ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮフィールドのＬＳＢである４ビットは、副バージョン情報を示す。副バージョンフィールドでの変化は互換（が可能）である（backward-compatible）。

ＣＥＬＬ＿ＩＤ：これは、ＡＴＳＣ（Advanced Television Systems Committee）ネットワークにおける地理的セルを一意に識別する１６ビットフィールドである。ＡＴＳＣセルカバレッジは、フューチャキャストＵＴＢシステムごとに使用される周波数の数によって一つ又は複数の周波数で構成することができる。ＣＥＬＬ＿ＩＤの値が知られていないか、特定されていない場合、該当フィールドは「０」に設定される。

ＮＥＴＷＯＲＫ＿ＩＤ：これは、現ＡＴＳＣネットワークを一意に識別する１６ビットフィールドである。

ＳＹＳＴＥＭ＿ＩＤ：該当１６ビットフィールドは、ＡＴＳＣネットワーク内でフューチャキャストＵＴＢシステムを一意に識別する。フューチャキャストＵＴＢシステムは、入力が一つ又は複数の入力ストリーム（ＴＳ、ＩＰ、ＧＳ）であって、出力がＲＦ信号である地上波放送システムである。フューチャキャストＵＴＢシステムは、もしあれば、ＦＥＦ及び一つ又は複数の物理プロファイルを伝達する。同一のフューチャキャストＵＴＢシステムは、互いに異なる入力ストリームを伝達し、互いに異なる地理的領域で互いに異なるＲＦを使用することができ、ローカルサービス挿入を許容する。フレーム構造及びスケジューリングは、一つの場所で制御され、フューチャキャストＵＴＢシステム内で全ての伝送に対して同一である。一つ又は複数のフューチャキャストＵＴＢシステムは、全て同一の物理構造及び構成を有することを意味する同一のＳＹＳＴＥＭ＿ＩＤを有することができる（One or more Futurecast UTB systems may have the same SYSTEM_ID meaning that they all have the same physical layer structure and configuration）。

次のループは、各フレームタイプの長さ及びＦＲＵ構成を示すＦＲＵ＿ＰＨＹ＿ＰＲＯＦＩＬＥ、ＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨ、ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮ及びＲＥＳＥＲＶＥＤで構成される。ループサイズは、ＦＲＵ内で４個の物理プロファイル（ＦＥＦを含む）がシグナリングされるように固定される。ＮＵＭ＿ＦＲＡＭＥ＿ＦＲＵが４より小さいと、使用されないフィールドはゼロで埋められる。

ＦＲＵ＿ＰＨＹ＿ＰＲＯＦＩＬＥ：該当３ビットフィールドは、関連するＦＲＵの（ｉ＋１）番目のフレーム（ｉは、ループインデックスである）の物理プロファイルタイプを示す。該当フィールドは、表８に示したものと同一のシグナリングフォーマットを使用する。

ＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨ：該当２ビットフィールドは、関連するＦＲＵの（ｉ＋１）番目のフレームの長さを示す。ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮと共にＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨを使用すると、フレームデュレーションの正確な値を得ることができる。

ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮ：該当３ビットフィールドは、関連するＦＲＵの（ｉ＋１）番目のフレームの保護区間の一部（分数）の値を示す。ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮは、表７によってシグナリングされる。

ＲＥＳＥＲＶＥＤ：該当４ビットフィールドは将来の使用のためにリザーブされる。

次のフィールドは、ＰＬＳ２データをデコードするためのパラメータを提供する。

ＰＬＳ２＿ＦＥＣ＿ＴＹＰＥ：該当２ビットフィールドは、ＰＬＳ２の保護によって使用されるＦＥＣタイプを示す。ＦＥＣタイプは、表１０によってシグナリングされる。ＬＤＰＣコードに対する詳細な内容は後で説明する。

ＰＬＳ２＿ＭＯＤ：該当３ビットフィールドは、ＰＬＳ２によって使用される変調タイプを示す。変調タイプは、表１１によってシグナリングされる。

ＰＬＳ２＿ＳＩＺＥ＿ＣＥＬＬ：該当１５ビットフィールドは、現フレームグループで伝達されるＰＬＳ２に対する全てのコーディングブロックのサイズ（ＱＡＭセルの数として特定される）であるＣ_{total_partial_block}を示す。該当値は、現フレームグループ全体のデュレーションの間で一定である。

ＰＬＳ２＿ＳＴＡＴ＿ＳＩＺＥ＿ＢＩＴ：該当１４ビットフィールドは、現フレームグループに対するＰＬＳ２−ＳＴＡＴのサイズをビット数で示す。該当値は、現フレームグループ全体のデュレーションの間で一定である。

ＰＬＳ２＿ＤＹＮ＿ＳＩＺＥ＿ＢＩＴ：該当１４ビットフィールドは、現フレームグループに対するＰＬＳ２−ＤＹＮのサイズをビット数で示す。該当値は、現フレームグループ全体のデュレーションの間で一定である。

ＰＬＳ２＿ＲＥＰ＿ＦＬＡＧ：該当１ビットフラグは、ＰＬＳ２反復モードが現フレームグループで使用されるか否かを示す。該当フィールドの値が「１」に設定される場合、ＰＬＳ２反復モードは活性化される（activated）。該当フィールドの値が「０」に設定されると、ＰＬＳ２反復モードが非活性化される（deactivated）。

ＰＬＳ２＿ＲＥＰ＿ＳＩＺＥ＿ＣＥＬＬ：該当１５ビットフィールドは、ＰＬＳ２反復が使用される場合、現フレームグループのフレームごとに伝達されるＰＬＳ２に対する部分（partial）コーディングブロックのサイズ（ＱＡＭセルの数として特定される）であるＣ_{total_partial_block}を示す。反復が使用されない場合、該当フィールドの値は０に等しい（と同一である）（equal to）。該当値は、現フレームグループ全体のデュレーションの間で一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＦＥＣ＿ＴＹＰＥ：該当２ビットフィールドは、次のフレームグループの各フレームで伝達されるＰＬＳ２に使用されるＦＥＣタイプを示す。ＦＥＣタイプは、表１０によってシグナリングされる。

ＰＬＳ２＿ＮＥＸＴ＿ＭＯＤ：該当３ビットフィールドは、次のフレームグループの各フレームで伝達されるＰＬＳ２に使用される変調タイプを示す。変調タイプは、表１１によってシグナリングされる。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＦＬＡＧ：該当１ビットフィールドは、ＰＬＳ２反復モードが次のフレームグループで使用されるか否かを示す。該当フィールドの値が「１」に設定されると、ＰＬＳ２反復モードは活性化される。該当フィールドの値が「０」に設定されると、ＰＬＳ２反復モードは非活性化される。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＳＩＺＥ＿ＣＥＬＬ：該当１５ビットフィールドは、ＰＬＳ２反復が使用される場合、次のフレームグループのフレームごとに伝達されるＰＬＳ２に関する全コーディングブロックのサイズ（ＱＡＭセルの数として特定される）であるＣ_{total_full_block}を示す。次のフレームグループで反復が使用されない場合、該当フィールドの値は０に等しい。該当値は、現フレームグループ全体のデュレーションの間で一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＳＴＡＴ＿ＳＩＺＥ＿ＢＩＴ：該当１４ビットフィールドは、次のフレームグループに関するＰＬＳ２−ＳＴＡＴのサイズをビット数で示す。該当値は、現フレームグループで一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＤＹＮ＿ＳＩＺＥ＿ＢＩＴ：該当１４ビットフィールドは、次のフレームグループに関するＰＬＳ２−ＤＹＮのサイズをビット数で示す。該当値は、現フレームグループで一定である。

ＰＬＳ２＿ＡＰ＿ＭＯＤＥ：該当２ビットフィールドは、現フレームグループでＰＬＳ２に対して追加のパリティが提供されるか否かを示す。該当値は、現フレームグループ全体のデュレーションの間で一定である。下記の表１２は、該当フィールドの値を示す。該当フィールドの値が「００」に設定されると、現フレームグループで追加のパリティがＰＬＳ２に対して使用されない。

ＰＬＳ２＿ＡＰ＿ＳＩＺＥ＿ＣＥＬＬ：該当１５ビットフィールドは、ＰＬＳ２の追加のパリティビットのサイズ（ＱＡＭセルの数として特定される）を示す。該当値は、現フレームグループ全体のデュレーションの間で一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＡＰ＿ＭＯＤＥ：該当２ビットフィールドは、次のフレームグループのフレームごとにＰＬＳ２シグナリングに対して追加のパリティが提供されるか否かを示す。該当値は、現フレームグループ全体のデュレーションの間で一定である。表１２は、該当フィールドの値を定義する。

ＰＬＳ２＿ＮＥＸＴ＿ＡＰ＿ＳＩＺＥ＿ＣＥＬＬ：該当１５ビットフィールドは、次のフレームグループのフレームごとにＰＬＳ２の追加のパリティビットのサイズ（ＱＡＭセルの数として特定される）を示す。該当値は、現フレームグループ全体のデュレーションの間で一定である。

ＲＥＳＥＲＶＥＤ：該当３２ビットフィールドは将来の使用のためにリザーブされる。

ＣＲＣ＿３２：ＰＬＳ１シグナリング全体に適用される３２ビットエラー検出コード

図１４は、本発明の一実施例に係るＰＬＳ２データを示す図である。

図１４は、ＰＬＳ２データのＰＬＳ２−ＳＴＡＴデータを示す。ＰＬＳ２−ＳＴＡＴデータはフレームグループ内で同一である一方、ＰＬＳ２−ＤＹＮデータは現フレームに対して固有（特定）の（specific for）情報を提供する。

ＰＬＳ２−ＳＴＡＴデータのフィールドに関して、以下で具体的に説明する。

ＦＩＣ＿ＦＬＡＧ：該当１ビットフィールドは、ＦＩＣが現フレームグループで使用されるか否かを示す。該当フィールドの値が「１」に設定されると、ＦＩＣは現フレームで提供される。該当フィールドの値が「０」に設定されると、ＦＩＣは現フレームで伝達されない。該当値は、現フレームグループ全体のデュレーションの間で一定である。

ＡＵＸ＿ＦＬＡＧ：該当１ビットフィールドは、補助ストリームが現フレームグループで使用されるか否かを示す。該当フィールドの値が「１」に設定されると、補助ストリームは現フレームで提供される。該当フィールドの値が「０」に設定されると、補助ストリームは現フレームで伝達されない。該当値は、現フレームグループ全体のデュレーションの間で一定である。

ＮＵＭ＿ＤＰ：該当６ビットフィールドは、現フレーム内で伝達されるデータパイプの数を示す。該当フィールドの値は、１〜６４の間であり、データパイプの数はＮＵＭ＿ＤＰ＋１である。

ＤＰ＿ＩＤ：該当６ビットフィールドは、物理プロファイル内でデータタイプを一意に識別する。

ＤＰ＿ＴＹＰＥ：該当３ビットフィールドは、データパイプのタイプを示す。これは、以下の表１３によってシグナリングされる。

ＤＰ＿ＧＲＯＵＰ＿ＩＤ：該当８ビットフィールドは、現データパイプが関連しているデータパイプグループを識別する。これは、受信器が同一のＤＰ＿ＧＲＯＵＰ＿ＩＤを有するようになる特定のサービスと関連しているサービスコンポーネントのデータパイプにアクセスするのに使用することができる。

ＢＡＳＥ＿ＤＰ＿ＩＤ：該当６ビットフィールドは、管理層で使用される（ＰＳＩ／ＳＩなどの）サービスシグナリングデータを伝達するデータパイプを示す。ＢＡＳＥ＿ＤＰ＿ＩＤによって示すデータパイプは、サービスデータと共にサービスシグナリングデータを伝達するノーマルデータパイプであるか、サービスシグナリングデータのみを伝達する専用データパイプであり得る。

ＤＰ＿ＦＥＣ＿ＴＹＰＥ：該当２ビットフィールドは、関連するデータパイプによって使用されるＦＥＣタイプを示す。ＦＥＣタイプは、以下の表１４によってシグナリングされる。

ＤＰ＿ＣＯＤ：該当４ビットフィールドは、関連するデータパイプによって使用されるコードレートを示す。コードレートは、以下の表１５によってシグナリングされる。

ＤＰ＿ＭＯＤ：該当４ビットフィールドは、関連するデータパイプによって使用される変調を示す。変調は、以下の表１６によってシグナリングされる。

ＤＰ＿ＳＳＤ＿ＦＬＡＧ：該当１ビットフィールドは、ＳＳＤモードが関連するデータパイプで使用されるか否かを示す。該当フィールドの値が「１」に設定される場合、ＳＳＤは使用される。該当フィールドの値が「０」に設定される場合、ＳＳＤは使用されない。

次のフィールドは、ＰＨＹ＿ＰＲＯＦＩＬＥがアドバンスドプロファイルを示す「０１０」と同一であるときのみに表れる。

ＤＰ＿ＭＩＭＯ：該当３ビットフィールドは、いずれのタイプのＭＩＭＯエンコーディング処理が関連するデータパイプに適用されるのかを示す。ＭＩＭＯエンコーディング処理のタイプは、以下の表１７によってシグナリングされる。

ＤＰ＿ＴＩ＿ＴＹＰＥ：該当１ビットフィールドは、時間インターリーブのタイプを示す。「０」の値は、一つの時間インターリーブグループが、一つのフレームに対応し、一つ又は複数の時間インターリーブブロックを含むことを示す。「１」の値は、一つの時間インターリーブグループが、１より多いフレームで伝達され、一つの時間インターリーブブロックのみを含むことを示す。

ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ：該当２ビットフィールド（許容された値は１、２、４、８のみである）の使用は、次のようなＤＰ＿ＴＩ＿ＴＹＰＥフィールド内で設定された値によって決定される。

ＤＰ＿ＴＩ＿ＴＹＰＥの値が「１」に設定される場合、該当フィールドは、それぞれの時間インターリーブグループがマッピングされるフレームの数であるＰ₁を示し、時間インターリーブグループあたり一つの時間インターリーブブロックが存在する（Ｎ_TI＝１）。該当２ビットフィールドとして許容されるＰ_Iの値は、以下の表１８で定義される。

ＤＰ＿ＴＩ＿ＴＹＰＥの値が「０」に設定される場合、該当フィールドは、時間インターリーブグループあたりの時間インターリーブブロックの数（Ｎ_TI）を示し、フレームあたり一つの時間インターリーブグループが存在する（Ｐ_I＝１）。該当２ビットフィールドとして許容されるＰ_Iの値は、以下の表１８で定義される。

ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ：該当２ビットフィールドは、関連するデータパイプに対するフレームグループ内でのフレーム間隔（Ｉ_JUMP）を示し、許容された値は１、２、４、８（該当する２ビットフィールドは、それぞれ「００」、「０１」、「１０」、「１１」）である。フレームグループの全てのフレームに表れていないデータパイプに対して、該当フィールドの値は連続する（順次的な）（successive）フレーム間の間隔と同一である。例えば、データパイプがフレーム１、５、９、１３などのフレームに表れると、該当フィールドの値は「４」に設定される。全てのフレームに表れるデータパイプに対して、該当フィールドの値は「１」に設定される。

ＤＰ＿ＴＩ＿ＢＹＰＡＳＳ：該当１ビットフィールドは、時間インターリーバ５０５０の使用可能（可用）性（availability）を決定する。データパイプに対して時間インターリーブが使用されない場合、該当フィールド値は「１」に設定される。その一方、時間インターリーブが使用される場合、該当フィールド値は「０」に設定される。

ＤＰ＿ＦＩＲＳＴ＿ＦＲＡＭＥ＿ＩＤＸ：該当５ビットフィールドは、現データパイプが発生するスーパフレームの第１フレームのインデックスを示す。ＤＰ＿ＦＩＲＳＴ＿ＦＲＡＭＥ＿ＩＤＸの値は０〜３１の間である。

ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸ：該当１０ビットフィールドは、該当データパイプに対するＤＰ＿ＮＵＭ＿ＢＬＯＣＫＳの最大値を示す。該当フィールドの値は、ＤＰ＿ＮＵＭ＿ＢＬＯＣＫＳと同一の範囲を有する。

ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥ：該当２ビットフィールドは、所与の（該当）データパイプによって伝達されるペイロードデータのタイプを示す。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥは、以下の表１９によってシグナリングされる。

ＤＰ＿ＩＮＢＡＮＤ＿ＭＯＤＥ：該当２ビットフィールドは、現データパイプが帯域内シグナリング情報を伝達するか否かを示す。帯域内シグナリングタイプは、以下の表２０によってシグナリングされる。

ＤＰ＿ＰＲＯＴＯＣＯＬ＿ＴＹＰＥ：該当２ビットフィールドは、所与の（該当）データパイプによって伝達されるペイロードのプロトコルタイプを示す。ペイロードのプロトコルタイプは、入力ペイロードタイプが選択されると、以下の表２１によってシグナリングされる。

ＤＰ＿ＣＲＣ＿ＭＯＤＥ：該当２ビットフィールドは、ＣＲＣエンコーディングが入力フォーマットブロックで使用されるか否かを示す。ＣＲＣモードは、以下の表２２によってシグナリングされる。

ＤＮＰ＿ＭＯＤＥ：該当２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定される場合、関連するデータパイプによって使用されるヌルパケット削除モードを示す。ＤＮＰ＿ＭＯＤＥは、以下の表２３によってシグナリングされる。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）でない場合、ＤＮＰ＿ＭＯＤＥは「００」の値に設定される。

ＩＳＳＹ＿ＭＯＤＥ：該当２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定される場合、関連するデータパイプによって使用されるＩＳＳＹモードを示す。ＩＳＳＹ＿ＭＯＤＥは、以下の表２４によってシグナリングされる。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）でない場合、ＩＳＳＹ＿ＭＯＤＥは「００」の値に設定される。

ＨＣ＿ＭＯＤＥ＿ＴＳ：該当２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定される場合、関連するデータパイプによって使用されるＴＳヘッダ圧縮モードを示す。ＨＣ＿ＭＯＤ＿ＴＳは、以下の表２５によってシグナリングされる。

ＨＣ＿ＭＯＤＥ＿ＩＰ：該当２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＩＰ（「０１」）に設定される場合のＩＰヘッダ圧縮モードを示す。ＨＣ＿ＭＯＤ＿ＩＰは、以下の表２６によってシグナリングされる。

ＰＩＤ：該当１３ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定され、ＨＣ＿ＭＯＤＥ＿ＴＳが「０１」又は「１０」に設定される場合のＴＳヘッダ圧縮のためのＰＩＤの数を示す。

ＲＥＳＥＲＶＥＤ：該当８ビットフィールドは、将来の使用のためにリザーブされる。

次のフィールドは、ＦＩＣ＿ＦＬＡＧが「１」と同一であるときのみに表れる。

ＦＩＣ＿ＶＥＲＳＩＯＮ：該当８ビットフィールドは、ＦＩＣのバージョン番号を示す。

ＦＩＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥ：該当１３ビットフィールドは、ＦＩＣの長さをバイト単位で示す。

次のフィールドは、ＡＵＸ＿ＦＬＡＧが「１」と同一であるときのみに表れる。

ＮＵＭ＿ＡＵＸ：該当４ビットフィールドは、補助（AUXiliary）ストリームの数を示す。ゼロは、補助ストリームが使用されないことを示す。

ＡＵＸ＿ＣＯＮＦＩＧ＿ＲＦＵ：該当８ビットフィールドは、将来の使用のためにリザーブされる。

ＡＵＸ＿ＳＴＲＥＡＭ＿ＴＹＰＥ：該当４ビットフィールドは、現補助ストリームのタイプを示すための将来の使用のためにリザーブされる。

ＡＵＸ＿ＰＲＩＶＡＴＥ＿ＣＯＮＦＩＧ：該当２８ビットフィールドは、補助ストリームをシグナリングするための将来の使用のためにリザーブされる。

図１５は、本発明の他の一実施例に係るＰＬＳ２データを示す図である。

図１５は、ＰＬＳ２データのＰＬＳ２−ＤＹＮを示す。ＰＬＳ２−ＤＹＮデータの値は、一つのフレームグループのデュレーションの間で変化可能である一方、フィールドのサイズは一定である。

ＰＬＳ２−ＤＹＮデータのフィールドの具体的な内容は、次の通りである。

ＦＲＡＭＥ＿ＩＮＤＥＸ：該当５ビットフィールドは、スーパフレーム内での現フレームのフレームインデックスを示す。スーパフレームの第１フレームのインデックスは「０」に設定される。

ＰＬＳ＿ＣＨＡＮＧＥ＿ＣＯＵＮＴＥＲ：該当４ビットフィールドは、構成が変化する前のスーパフレームの数を示す。構成が変化する次のスーパフレームは、該当フィールド内でシグナリングされる値によって示される。該当フィールドの値が「００００」に設定されると、これは、如何なる予定された変化も予測されないことを意味する。例えば、「１」の値は、次のスーパフレームに変化があることを示す。

ＦＩＣ＿ＣＨＡＮＧＥ＿ＣＯＵＮＴＥＲ：該当４ビットフィールドは、構成（すなわち、ＦＩＣのコンテンツ（内容）（contents））が変化する前のスーパフレームの数を示す。構成が変化する次のスーパフレームは、該当フィールド内でシグナリングされる値によって示される。該当フィールドの値が「００００」に設定されると、これは、如何なる予定された変化も予測されないことを意味する。例えば、「０００１」の値は、次のスーパフレームに変化があることを示す。

ＲＥＳＥＲＶＥＤ：該当１６ビットフィールドは、将来の使用のためにリザーブされる。

次のフィールドは、現フレームで伝達されるデータパイプと関連するパラメータを説明するＮＵＭ＿ＤＰでのループ内に示される（現れる）。

ＤＰ＿ＩＤ：該当６ビットフィールドは、物理プロファイル内におけるデータパイプを一意に示す。

ＤＰ＿ＳＴＡＲＴ：該当１５ビット（又は１３ビット）フィールドは、ＤＰＵアドレッシング技法を用いてデータパイプの最初の開始位置を示す。ＤＰ＿ＳＴＡＲＴフィールドは、以下の表２７に示したように、物理プロファイル及びＦＦＴサイズによって異なる長さを有する。

ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ：該当１０ビットフィールドは、現データパイプに対する現時間インターリーブグループでのＦＥＣブロックの数を示す。ＤＰ＿ＮＵＭ＿ＢＬＯＣＫの値は０〜１０２３の間である。

次のフィールドは、ＥＡＣと関連するＦＩＣパラメータを示す。

ＥＡＣ＿ＦＬＡＧ：該当１ビットフィールドは、現フレームでのＥＡＣの存在を示す。該当ビットは、プリアンブルでのＥＡＣ＿ＦＬＡＧと同一の値である。

ＥＡＳ＿ＷＡＫＥ＿ＵＰ＿ＶＥＲＳＩＯＮ＿ＮＵＭ：該当８ビットフィールドは、自動活性化（ウェークアップ）（wake-up）指示のバージョン番号を示す。

ＥＡＣ＿ＦＬＡＧフィールドが「１」と同一である場合、次の１２ビットがＥＡＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥフィールドに割り当てられる。ＥＡＣ＿ＦＬＡＧフィールドが「０」と同一である場合、次の１２ビットがＥＡＣ＿ＣＯＵＮＴＥＲに割り当てられる。

ＥＡＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥ：該当１２ビットフィールドは、ＥＡＣの長さをバイトで示す。

ＥＡＣ＿ＣＯＵＮＴＥＲ：該当１２ビットフィールドは、ＥＡＣが到逹するフレームの前のフレームの数を示す。

次のフィールドは、ＡＵＸ＿ＦＬＡＧフィールドが「１」と同一である場合にのみ表れる。

ＡＵＸ＿ＰＲＩＶＡＴＥ＿ＤＹＮ：該当４８ビットフィールドは、補助ストリームをシグナリングするための将来の使用のためにリザーブされる。該当フィールドの意味は、設定可能なＰＬＳ２−ＳＴＡＴにおけるＡＵＸ＿ＳＴＲＥＡＭ＿ＴＹＰＥの値に依存する。

ＣＲＣ＿３２：ＰＬＳ２全体に適用される３２ビットエラー検出コード

図１６は、本発明の一実施例に係るフレームの論理構造を示す図である。

上述したように、ＰＬＳ、ＥＡＣ、ＦＩＣ、データパイプ、補助ストリーム及びダミーセルは、フレームにおけるＯＦＤＭシンボルのアクティブキャリアにマッピングされる。ＰＬＳ１及びＰＬＳ２は、まず、一つ又は複数のＦＳＳにマッピングされる。その後、ＥＡＣが存在する場合、ＥＡＣセルは直後に来るＰＬＳフィールドにマッピングされる。その後、ＦＩＣが存在すれば、ＦＩＣセルがマッピングされる。データパイプは、ＰＬＳの次にマッピングされたり、ＥＡＣ又はＦＩＣが存在する場合、ＥＡＣ又はＦＩＣの後にマッピングされる。まず、タイプ１のデータパイプがマッピングされ、タイプ２のデータパイプが次にマッピングされる。データパイプのタイプの具体的な内容は後で説明する。一部の場合、データパイプは、ＥＡＳに対する一部の特殊データ又はサービスシグナリングデータを伝達することができる。補助ストリーム又はストリームは、もしあれば、データパイプが次にマッピングされ、ここでは、ダミーセルが順次後に来る。上述した順序、すなわち、ＰＬＳ、ＥＡＣ、ＦＩＣ、データパイプ、補助ストリーム及びダミーデータセルの順に全て共にマッピングすることによって、フレームでのセル容量を正確に（完全に）（exactly）埋める。

図１７は、本発明の一実施例に係るＰＬＳマッピングを示す図である。

ＰＬＳセルは、ＦＳＳのアクティブキャリアにマッピングされる。ＰＬＳが占めるセルの数によって、一つ又は複数のシンボルがＦＳＳとして指定され、ＦＳＳの数（Ｎ_FSS）は、ＰＬＳ１でのＮＵＭ＿ＦＳＳによってシグナリングされる。ＦＳＳは、ＰＬＳセルを伝達する特殊なシンボルである。ロバスト性及び遅延時間（待ち時間）（latency）はＰＬＳで重要な事案であるので、ＦＳＳは高い密度を有しており、高速同期化及びＦＳＳ内での周波数のみの補間を可能にする。

ＰＬＳセルは、図１７の例に示したように、トップダウン（下向き式）で（in a top-down manner）ＦＳＳのアクティブキャリアにマッピングされる。ＰＬＳ１セルは、まず、第１ＦＳＳの第１セルからセルインデックスの昇順にマッピングされる。ＰＬＳ２セルは、ＰＬＳ１の最後のセルの直後に来て、マッピングは、第１ＦＳＳの最後のセルインデックスまで下側方向に継続される（続く）。必要なＰＬＳセルの総数が一つのＦＳＳのアクティブキャリアの数を超えると、マッピングは、次のＦＳＳに進行し、第１ＦＳＳと完全に同一の方式で継続される。

ＰＬＳマッピングの完了後、データパイプが次に伝達される。ＥＡＣ、ＦＩＣ又はＥＡＣ及びＦＩＣの全てが現フレームに存在すると、ＥＡＣ及びＦＩＣは、ＰＬＳとノーマルデータパイプとの間に配置される。

図１８は、本発明の一実施例に係るＥＡＣマッピングを示す図である。

ＥＡＣは、ＥＡＳメッセージを伝達する専用チャネルであって、ＥＡＳに関するデータパイプに連結される（links to）。ＥＡＳサポートは提供されるが、ＥＡＣ自体は、全てのフレームに存在することもあり、全てのフレームに存在しないこともある。ＥＡＣが存在する場合、ＥＡＣはＰＬＳ２セルの直後にマッピングされる。ＰＬＳセルを除いては、ＦＩＣ、データパイプ、補助ストリーム及びダミーセルのうちいずれもＥＡＣの前に位置しない。ＥＡＣセルのマッピング手続はＰＬＳと完全に同一である。

ＥＡＣセルは、図１８の例に示すように、ＰＬＳ２の次のセルからセルインデックスの昇順にマッピングされる。ＥＡＳメッセージサイズによって、図１８に示したように、ＥＡＣセルは少ないシンボルを占めることができる。

ＥＡＣセルは、ＰＬＳ２の最後のセルの直後に来て、マッピングは、最後のＦＳＳの最後のセルインデックスまで下側方向に継続される。必要なＥＡＣセルの総数が最後のＦＳＳの残っているアクティブキャリアの数を超えると、ＥＡＣマッピングは次のシンボルに進行し（進み）、ＦＳＳと完全に同一の方式で継続される。この場合、ＥＡＣのマッピングが行われる次のシンボルはノーマルデータシンボルであって、これは、ＦＳＳより多くのアクティブキャリアを有する。

ＥＡＣマッピングの完了後、もし存在すれば、ＦＩＣが次に伝達される。（ＰＬＳ２フィールドでのシグナリングで）ＦＩＣが伝送されない場合、データパイプがＥＡＣの最後のセルの直後に来る。

図１９は、本発明の一実施例に係るＦＩＣマッピングを示す図である。

（ａ）は、ＥＡＣがない場合のＦＩＣセルのマッピングの例を示し、（ｂ）は、ＥＡＣがある場合のＦＩＣセルのマッピングの例を示す。

ＦＩＣは、高速サービス獲得及びチャネルスキャンを可能にするために層間情報（cross-layer information）を伝達する専用チャネルである。該当情報は、主に各データパイプ間のチャネルバインディング情報及び各放送社のサービスを含む。高速スキャンのために、受信器は、ＦＩＣをデコードし、放送社ＩＤ、サービスの数及びＢＡＳＥ＿ＤＰ＿ＩＤなどの情報を獲得することができる。高速サービスの獲得のために、ＦＩＣのみならず、ベースデータパイプもＢＡＳＥ＿ＤＰ＿ＩＤを用いてデコードされ得る。ベースデータパイプが伝送するコンテンツを除いて、ベースデータパイプは、ノーマルデータパイプと正確に同一の方式でエンコードされてフレームにマッピングされる。そのため、ベースデータパイプに対する追加の説明が必要でない。ＦＩＣデータが生成されて管理層で消費される。ＦＩＣデータのコンテンツは、管理層の仕様で説明した通りである。

ＦＩＣデータは選択的であり（optional）、ＦＩＣの使用は、ＰＬＳ２の静的な部分でＦＩＣ＿ＦＬＡＧパラメータによってシグナリングされる。ＦＩＣが使用されると、ＦＩＣ＿ＦＬＡＧは「１」に設定され、ＦＩＣに関するシグナリングフィールドはＰＬＳ２の静的な部分で定義される。該当フィールドでシグナリングされるものはＦＩＣ＿ＶＥＲＳＩＯＮ及びＦＩＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥである。ＦＩＣは、ＰＬＳ２と同一の変調、コーディング及び時間インターリーブパラメータを用いる。ＦＩＣは、ＰＬＳ２＿ＭＯＤＥ及びＰＬＳ２＿ＦＥＣなどの同一のシグナリングパラメータを共有する。ＦＩＣデータは、もしあれば、ＰＬＳ２の後にマッピングされたり、ＥＡＣが存在する場合、ＥＡＣの直後にマッピングされる。ノーマルデータパイプ、補助ストリーム及びダミーセルのうちいずれもＦＩＣの前に位置しない。ＦＩＣセルをマッピングする方法はＥＡＣと完全に同一であり、これは再びＰＬＳと同一である。

ＰＬＳの後にＥＡＣが存在しない場合、ＦＩＣセルは、（ａ）の例に示したように、ＰＬＳ２の次のセルからセルインデックスの昇順にマッピングされる。ＦＩＣデータサイズによって、（ｂ）に示したように、ＦＩＣセルは数個のシンボルに対してマッピングされる。

ＦＩＣセルは、ＰＬＳ２の最後のセルの直後に来て、マッピングは、最後のＦＳＳの最後のセルインデックスまで下側方向に継続される。必要なＦＩＣセルの総数が最後のＦＳＳの残っているアクティブキャリアの数を超えると、残りのＦＩＣセルのマッピングは次のシンボルに進行し、これは、ＦＳＳと完全に同一の方式で継続される。この場合、ＦＩＣがマッピングされる次のシンボルはノーマルデータシンボルであり、これは、ＦＳＳより多くのアクティブキャリアを有する。

ＥＡＳメッセージが現フレームで伝送されると、ＥＡＣはＦＩＣより先にマッピングされ、（ｂ）に示したように、ＥＡＣの次のセルから、ＦＩＣセルはセルインデックスの昇順にマッピングされる。

ＦＩＣマッピングの完了後、一つ又は複数のデータパイプがマッピングされ、その後、もしあれば、補助ストリーム及びダミーセルが後に来る。

図２０は、本発明の一実施例に係るデータパイプのタイプを示す図である。

（ａ）はタイプ１のデータパイプを示し、（ｂ）はタイプ２のデータパイプを示す。

先行するチャネル、すなわち、ＰＬＳ、ＥＡＣ及びＦＩＣがマッピングされた後、データパイプのセルがマッピングされる。データパイプは、マッピング方法によって２つのタイプのうちの一つに分類される。

タイプ１のデータパイプ：データパイプがＴＤＭによってマッピングされる。

タイプ２のデータパイプ：データパイプがＦＤＭによってマッピングされる。

データパイプのタイプは、ＰＬＳ２の静的な部分でＤＰ＿ＴＹＰＥフィールドによって示す。図２０は、タイプ１のデータパイプ及びタイプ２のデータパイプのマッピングの順序を示す。タイプ１のデータパイプは、まず、セルインデックスの昇順にマッピングされ、最後のセルインデックスに到逹した後、シンボルインデックスが１ずつ増加する。次のシルボル内で、データパイプは、ｐ＝０から始めてセルインデックスの昇順に継続してマッピングされる。一つのフレームで共にマッピングされる複数のデータパイプと共に、それぞれのタイプ１のデータパイプは、データパイプのＴＤＭと同様に（類似する形に）（similar to）時間でグループ化される。

タイプ２のデータパイプは、まず、シンボルインデックスの昇順にマッピングされ、フレームの最後のＯＦＤＭシンボルに到逹した後、セルインデックスは１ずつ増加し、シンボルインデックスは第１使用可能シンボルに戻った後、そのシンボルインデックスから増加する。一つのフレームで複数のデータパイプをマッピングした後、それぞれのタイプ２のデータパイプは、データパイプのＦＤＭと同様に周波数でグループ化される。

タイプ１のデータパイプ及びタイプ２のデータパイプは、必要時にフレーム内で共存し得るが、タイプ１のデータパイプが常にタイプ２のデータパイプに先行するという制限がある。タイプ１及びタイプ２のデータパイプを伝達するＯＦＤＭセルの総数は、データパイプの伝送に使用可能なＯＦＤＭセルの総数を超えることができない。

ここで、Ｄ_DP1は、タイプ１のデータパイプが占めるＯＦＤＭセルの数に該当し、Ｄ_DP2は、タイプ２のデータパイプが占めるＯＦＤＭセルの数に該当する。ＰＬＳ、ＥＡＣ、ＦＩＣがいずれもタイプ１のデータパイプと同一の方式でマッピングされるので、ＰＬＳ、ＥＡＣ、ＦＩＣは全て「タイプ１のマッピング規則」に従う。そのため、タイプ１のマッピングは、常にタイプ２のマッピングに先行する。

図２１は、本発明の一実施例に係るデータパイプマッピングを示す図である。

（ａ）は、タイプ１のデータパイプをマッピングするためのＯＦＤＭセルのアドレッシングを示し、（ｂ）は、タイプ２のデータパイプをマッピングするためのＯＦＤＭセルのアドレッシングを示す。

タイプ１のデータパイプ（０，…，Ｄ_DP1−１）をマッピングするためのＯＦＤＭセルのアドレッシングは、タイプ１のデータパイプのアクティブデータセルに対して定義される。アドレッシング方式は、それぞれのタイプ１のデータパイプに対する時間インターリーブからのセルがアクティブデータセルに割り当てられる順序を定義する。また、アドレッシング方式は、ＰＬＳ２の動的部分でのデータパイプの位置をシグナリングするのに使用される。

ＥＡＣ及びＦＩＣなしで、アドレス０は、最後のＦＳＳでＰＬＳを伝達する最後のセルの直後に来るセルを称する。ＥＡＣが伝送され、ＦＩＣが該当フレームにない場合、アドレス０は、ＥＡＣを伝達する最後のセルの直後に来るセルを称する。ＦＩＣが該当フレームで伝送されると、アドレス０は、ＦＩＣを伝達する最後のセルの直後に来るセルを称する。タイプ１のデータパイプに対するアドレス０は、（ａ）に示したように、２個の互いに異なる場合を考慮して算出することができる。（ａ）の例において、ＰＬＳ、ＥＡＣ及びＦＩＣは全て伝送されると仮定する。ＥＡＣ及びＦＩＣのうちの一つ又は両方とも省略される場合への拡張は自明である。（ａ）の左側に示したように、ＦＩＣまでの全てのセルをマッピングした後、ＦＳＳ内に残っているセルがある。

タイプ２のデータパイプ（０，…，Ｄ_DP2−１）をマッピングするためのＯＦＤＭセルのアドレッシングは、タイプ２のデータパイプのアクティブデータセルに対して定義される。アドレッシング方式は、それぞれのタイプ２のデータパイプに対する時間インターリーブからのセルがアクティブデータセルに割り当てられる順序を定義する。また、アドレッシング方式は、ＰＬＳ２の動的部分でのデータパイプの位置をシグナリングするのに使用される。

（ｂ）に示したように、３個の少し異なるケースが可能である。（ｂ）の左側上に示した第１ケースは、最後のＦＳＳにあるセルはタイプ２のデータパイプマッピングに使用することができる。中央に示した第２ケースは、ＦＩＣはノーマルシンボルのセルを占めるが、該当シンボルでのＦＩＣセルの数はＣ_FSSより大きくない。（ｂ）の右側に示した第３ケースは、該当シンボルにマッピングされたＦＩＣセルの数がＣ_FSSを超える点を除いては第２ケースと同一である。

ＰＬＳ、ＥＡＣ及びＦＩＣがタイプ１のデータパイプと同一の「タイプ１のマッピング規則」に従うので、タイプ１のデータパイプがタイプ２のデータパイプに先行する場合への拡張は自明である。

データパイプユニット（ＤＰＵ）は、フレームでデータセルをデータパイプに割り当てる基本単位である。

ＤＰＵは、フレームでデータパイプの位置を探すためのシグナリング単位と定義される。セルマッパ７０１０は、それぞれのデータパイプに対して時間インターリーブによって生成されたセルをマッピングすることができる。時間インターリーバ５０５０は、一連の時間インターリーブブロックを出力し、それぞれの時間インターリーブブロックは、可変な数のＸＦＥＣＢＬＯＣＫ（の可変数）（a variable number of XFECBLOCKs）を含み、これは、結局、セルの集合で構成される。ＸＦＥＣＢＬＯＣＫでのセルの数（Ｎ_cells）は、ＦＥＣＢＬＯＣＫサイズ、Ｎ_ldpc及びコンステレーションシンボルごとに伝送されるビット数に依存する。ＤＰＵは、所与の物理プロファイルでサポートされるＸＦＥＣＢＬＯＣＫでのセルの数（Ｎ_cells）の全ての可能な値の最大公約数として定義される。セルでのＤＰＵの長さはＬ_DPUと定義される。それぞれの物理プロファイルがＦＥＣＢＬＯＣＫサイズの互いに異なる組合せ及びコンステレーションシンボルごとに異なるビット数をサポートするので、Ｌ_DPUは物理プロファイルに基づいて定義される。

図２２は、本発明の一実施例に係るＦＥＣ構造を示す図である。

図２２は、ビットインターリーブ前の本発明の一実施例に係るＦＥＣの構造を示す。上述したように、データＦＥＣエンコーダは、外部コーディング（ＢＣＨ）及び内部コーディング（ＬＤＰＣ）を用いてＦＥＣＢＬＯＣＫ手続を生成するために、入力ＢＢＦに対してＦＥＣエンコーディングを実行することができる。図示したＦＥＣ構造はＦＥＣＢＬＯＣＫに該当する。また、ＦＥＣＢＬＯＣＫ及びＦＥＣ構造は、ＬＤＰＣコードワードの長さに対応する同一の値を有する。

図２２に示したように、ＢＣＨエンコーディングがそれぞれのＢＢＦ（Ｋ_bchビット）に適用された後、ＬＤＰＣエンコーディングがＢＣＨエンコードされたＢＢＦ（Ｋ_ldpcビット＝Ｎ_bchビット）に適用される。

Ｎ_ldpcの値は、６４８００ビット（ロングＦＥＣＢＬＯＣＫ）又は１６２００ビット（ショートＦＥＣＢＬＯＣＫ）である。

以下の表２８及び表２９は、ロングＦＥＣＢＬＯＣＫ及びショートＦＥＣＢＬＯＣＫのそれぞれに対するＦＥＣエンコーディングパラメータを示す。

ＢＣＨエンコーディング及びＬＤＰＣエンコーディングの具体的な動作は次の通りである。

１２−誤り訂正ＢＣＨコードは、ＢＢＦの外部エンコーディングに使用される。ショートＦＥＣＢＬＯＣＫ及びロングＦＥＣＢＬＯＣＫに対するＢＢＦ生成多項式は、全ての多項式を乗じることによって得られる。

ＬＤＰＣコードは、外部ＢＣＨエンコーディングの出力をエンコードするのに使用される。完成したＢ_ldpc（ＦＥＣＢＬＯＣＫ）を生成するために、Ｐ_ldpc（パリティビット）がそれぞれのＩ_ldpc（ＢＣＨ−エンコードされたＢＢＦ）からシステマティック（組織的）に（systematically）エンコードされ、Ｉ_ldpcに付加される。完成したＢ_ldpc（ＦＥＣＢＬＯＣＫ）は、次の数式として表現される。

ロングＦＥＣＢＬＯＣＫ及びショートＦＥＣＢＬＯＣＫに対するパラメータは、上記の表２８及び表２９でそれぞれ与えられる。

ロングＦＥＣＢＬＯＣＫに対してＮ_ldpc−Ｋ_ldpcパリティビットを計算する具体的な手続は次の通りである。

１）パリティビットの初期化

２）パリティチェックマトリックスのアドレスの第１行で特定されたパリティビットアドレスで第１情報ビット（ｉ₀）を累算する。パリティチェックマトリックスのアドレスの詳細な内容は後で説明する。例えば、比率１３／１５に対して、

３）次の３５９個の情報ビット（ｉ_s）（ｓ＝１、２、…、３５９）に対して、次の数式を用いてパリティビットでｉ_sを累算する。

ここで、ｘは、第１ビット（ｉ₀）に対応するパリティビット累算器のアドレスを示し、Ｑ_ldpcは、パリティチェックマトリックスのアドレスで特定されたコードレート依存定数である。上記の例である、比率１３／１５に対する、よって、情報ビット（ｉ₁）に対するＱ_ldpc＝２４に継続して、次の動作が実行される。

４）３６１番目の情報ビット（ｉ₃₆₀）に対して、パリティビット累算器のアドレスは、パリティチェックマトリックスのアドレスの第２行において与えられる。同様の方式で、次の３５９個の情報ビット（ｉ_s）（ｓ＝３６１、３６２、…、７１９）に対するパリティビット累算器のアドレスは数式６を用いて得られる。ここで、ｘは、情報ビット（ｉ₃₆₀）に対応するパリティビット累算器のアドレス、すなわち、パリティチェックマトリックスの第２行のエントリを示す。

５）同様の方式で、３６０個の新たな情報ビットの全てのグループに対して、パリティチェックマトリックスのアドレスからの新たな行は、パリティビット累算器のアドレスを求めるのに使用される。

全ての情報ビットが用いられた後、最終パリティビットが次のように得られる。

６）ｉ＝１から始めて、次の動作を順次実行する。

ここで、ｐ_i（ｉ＝０、１、…、Ｎ_dpc−Ｋ_ldpc−１）の最終コンテンツは、パリティビット（ｐ_i）と同一である。

表３０を表３１に置き替え、ロングＦＥＣＢＬＯＣＫに対するパリティチェックマトリックスのアドレスをショートＦＥＣＢＬＯＣＫに対するパリティチェックマトリックスのアドレスに置き替えることを除いては、ショートＦＥＣＢＬＯＣＫに対する該当ＬＤＰＣエンコーディング手続は、ロングＦＥＣＢＬＯＣＫに対するｔＬＤＰＣエンコーディング手続に従う。

図２３は、本発明の一実施例に係るビットインターリーブを示す図である。

ＬＤＰＣエンコーダの出力はビットインターリーブされるが、これは、ＱＣＢ（Quasi-Cyclic Block）インターリーブ及びインナーグループ（内部グループ、インターグループ）（inner-group）インターリーブが後に来るパリティインターリーブで構成される。

（ａ）は、ＱＣＢインターリーブを示し、（ｂ）は、インナーグループインターリーブを示す。

ＦＥＣＢＬＯＣＫはパリティインターリーブされ得る。パリティインターリーブの出力において、ＬＤＰＣコードワードは、ロングＦＥＣＢＬＯＣＫで１８０個の隣接したＱＣＢで構成され、ショートＦＥＣＢＬＯＣＫで４５個の隣接したＱＣＢで構成される。ロング又はショートＦＥＣＢＬＯＣＫでのそれぞれのＱＣＢは３６０ビットで構成される。パリティインターリーブされたＬＤＰＣコードワードは、ＱＣＢインターリーブによってインターリーブされる。ＱＣＢインターリーブの単位はＱＣＢである。パリティインターリーブの出力におけるＱＣＢは、図２３に示したように、ＱＣＢインターリーブによって並べ替えられるが、ここで、ＦＥＣＢＬＯＣＫの長さによってＮ_cells＝６４８００／η_MOD又は１６２００／η_MODである。ＱＣＢインターリーブパターンは、変調タイプ及びＬＤＰＣコードレートの各組合せに固有である。

ＱＣＢインターリーブ後、インナーグループインターリーブが、以下の表３２に定義された変調タイプ及び次数（η_MOD）に従って実行される。一つのインナーグループに対するＱＣＢの数（Ｎ_{QCB_IG}）も定義される。

インナーグループインターリーブ処理は、ＱＣＢインターリーブ出力のＮ_QCB-IG個のＱＣＢで実行される。インナーグループインターリーブは、３６０個の列（columns）及びＮ_{QCB_IG}個の行（rows）を用いてインナーグループのビットを書き込んで読み取る処理を含む。書き込み動作において、ＱＣＢインターリーブ出力からのビットが行方向に書き込まれる。読み取り動作は列方向に実行され、各行でｍ個のビットを読み取る。ここで、ｍは、ＮＵＣの場合は１に等しく、ＮＵＱの場合は２に等しい。

図２４は、本発明の一実施例に係るセル−ワード逆多重化（デマルチプレクス）を示す図である。

図２４において、（ａ）は、８及び１２ｂｐｃｕＭＩＭＯに対するセル−ワード逆多重化を示し、（ｂ）は、１０ｂｐｃｕＭＩＭＯに対するセル−ワード逆多重化を示す。

図２５は、本発明の一実施例に係る時間インターリーブを示す図である。

（ａ）〜（ｃ）は、時間インターリーブモードの例を示す。

時間インターリーバはデータパイプレベルで動作する。時間インターリーブのパラメータは、それぞれのデータパイプに対して異なる形に設定することができる。

ＰＬＳ２−ＳＴＡＴデータの一部に表れる次のパラメータは、時間インターリーブを構成する。

ＤＰ＿ＴＩ＿ＴＹＰＥ（許容された値：０又は１）：時間インターリーブモードを示す。「０」は、時間インターリーブグループあたりの複数の時間インターリーブブロック（一つ又は複数の時間インターリーブブロック）を有するモードを示す。この場合、一つの時間インターリーブグループは一つのフレームに（フレーム間のインターリーブを行わずに）直接マッピングされる。「１」は、時間インターリーブグループあたり一つの時間インターリーブブロックのみを有するモードを示す。この場合、時間インターリーブブロックは、一つ又は複数のフレームにわたって拡散される（フレーム間インターリーブ（inter-frame interleaving））。

ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ：ＤＩ＿ＴＩ＿ＴＹＰＥ＝「０」である場合、該当パラメータは、時間インターリーブグループあたりの時間インターリーブブロックの数（Ｎ_TI）である。ＤＰ＿ＴＩ＿ＴＹＰＥ＝「１」である場合、該当パラメータは、一つの時間インターリーブグループから拡散されるフレームの数（Ｐ_I）である。

ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸ（許容された値：０〜１０２３）：時間インターリーブグループあたりのＸＦＥＣＢＬＯＣＫの最大数を示す。

ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ（許容された値：１、２、４、８）：所与の物理プロファイルの同一のデータパイプを伝達する２個の連続する（順次的な）フレーム間のフレームの数（Ｉ_JUMP）を示す。

ＤＰ＿ＴＩ＿ＢＹＰＡＳＳ（許容された値：０又は１）：時間インターリーブがデータフレームに用いられない場合、該当パラメータは「１」に設定される。時間インターリーブが用いられる場合、該当パラメータは「０」に設定される。

さらに、ＰＬＳ２−ＤＹＮデータからのパラメータ（ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ）は、データグループの一つの時間インターリーブグループによって伝達されるＸＦＥＣＢＬＯＣＫの数を示す。

時間インターリーブがデータフレームに用いられない場合、次の時間インターリーブグループ、時間インターリーブ動作及び時間インターリーブモードは考慮されない。しかし、スケジューラからの動的構成情報のための遅延補償ブロックは依然として必要である。各データパイプにおいて、ＳＳＤ／ＭＩＭＯエンコーディングから受信したＸＦＥＣＢＬＯＣＫは、時間インターリーブグループにグループ化される。すなわち、それぞれの時間インターリーブグループは、整数個のＸＦＥＣＢＬＯＣＫの集合であり、動的に変化する数のＸＦＥＣＢＬＯＣＫを含む。インデックスｎの時間インターリーブグループにあるＸＦＥＣＢＬＯＣＫの数はＮ_{xBLOCK_Group_}（ｎ）で示し、ＰＬＳ２−ＤＹＮデータでＤＰ＿ＮＵＭ＿ＢＬＯＣＫとしてシグナリングされる。このとき、Ｎ_{xBLOCK_Group}（ｎ）は、最小値０から最も大きい値が１０２３である最大値（Ｎ_{xBLOCK_Group_MAX}）（ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸに該当）まで変化可能である。

それぞれの時間インターリーブグループは、一つのフレームに直接マッピングされたり、Ｐ₁個のフレームにわたって拡散される。また、それぞれの時間インターリーブグループは、一つ又は複数（Ｎ_TI個）の時間インターリーブブロックに分離される。ここで、それぞれの時間インターリーブブロックは、時間インターリーバメモリの一つの使用に該当する。時間インターリーブグループ内の時間インターリーブブロックは、少し異なる数のＸＦＥＣＢＬＯＣＫを含むことができる。時間インターリーブグループが複数の時間インターリーブブロックに分離されると、時間インターリーブグループは一つのフレームにのみ直接マッピングされる。以下の表３３に示したように、時間インターリーブには３個のオプションがある（時間インターリーブを省略する追加のオプションは除く）。

それぞれのデータパイプにおいて、時間インターリーブメモリは、入力されたＸＦＥＣＢＬＯＣＫ（ＳＳＤ／ＭＩＭＯエンコーディングブロックから出力されたＸＦＥＣＢＬＯＣＫ）を記憶（格納）する（store）。入力されたＸＦＥＣＢＬＯＣＫは、
と定義されると仮定する。ここで、ｄ_n,s,r,qは、ｎ番目の時間インターリーブグループのｓ番目の時間インターリーブブロックにおいてｒ番目のＸＦＥＣＢＬＯＣＫのｑ番目のセルであって、次のようなＳＳＤ及びＭＩＭＯエンコーディングの出力を示す。

一般に、時間インターリーバは、フレーム生成処理の前にデータパイプデータに対するバッファとしても作用する。これは、それぞれのデータパイプに対して２個のメモリバンクで達成される。第１時間インターリーブブロックは第１バンクに書き込まれる。第１バンクで読み取られる間、第２時間インターリーブブロックが第２バンクに書き込まれる。

時間インターリーブは、ツイスト行−列ブロックインターリーバである。ｎ番目の時間インターリーブグループのｓ番目の時間インターリーブブロックに対して、列の数（Ｎ_c）がＮ_{xBLOCK_TI}（ｎ，ｓ）に等しい一方、時間インターリーブメモリの行の数（Ｎ_r）はセルの数（Ｎ_cell）に等しい（すなわち、Ｎ_r＝Ｎ_cell）。

図２６は、本発明の一実施例に係るツイスト行−列ブロックインターリーバの基本動作を示す図である。

図２７は、本発明の他の一実施例に係るツイスト行−列ブロックインターリーバの動作を示す図である。

時間インターリーブグループの数は３に設定される。時間インターリーバのオプションは、ＤＰ＿ＴＩ＿ＴＹＰＥ＝「０」、ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ＝「１」、ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ＝「１」、すなわち、Ｎ_TI＝１、Ｉ_JUMP＝１、及びＰ_I＝１によってＰＬＳ２−ＳＴＡＴデータでシグナリングされる。それぞれＮ_cells＝３０であるＸＦＥＣＢＬＯＣＫの時間インターリーブグループあたりの数は、それぞれのＮ_{xBLOCK_TI}（０，０）＝３、Ｎ_{xBLOCK_TI}（１，０）＝６、及びＮ_{xBLOCK_TI}（２，０）＝５によってＰＬＳ２−ＤＹＮデータでシグナリングされる。ＸＦＥＣＢＬＯＣＫの最大数は、Ｎ_{xBLOCK_Group_MAX}によってＰＬＳ２−ＳＴＡＴデータでシグナリングされ、これは、

図２８は、本発明の一実施例に係るツイスト行−列ブロックインターリーバの対角線方向の読み取りパターンを示す図である。

図２９は、本発明の一実施例に係るそれぞれのインターリーブアレイからインターリーブされたＸＦＥＣＢＬＯＣＫを示す図である。

図２９は、パラメータ
及びＳ_shift＝３を有するそれぞれのインターリーブアレイからインターリーブされたＸＦＥＣＢＬＯＣＫを示す図である。

以下では、本発明の一実施例に係るビットインターリーバ５０２０に関して説明する。

上述したように、本発明の一実施例に係るビットインターリーバ５０２０は、データＦＥＣエンコーダ５０１０とコンステレーションマッパ５０３０との間に位置することができ、ＬＤＰＣエンコードされて出力される各ビットを、受信端でのＬＤＰＣデコードを考慮してコンステレーションマッパ５０３０の互いに異なる信頼性を有するビットポジションと連結させる（connect to）役割をすることができる。

本発明の一実施例に係るビットインターリーバ５０２０は、図２３で説明したように、パリティインターリーブ、ＱＣＢインターリーブ及びインナーグループインターリーブを用いて各入力ビットをインターリーブすることができる。

上述したように、本発明の一実施例に係るビットインターリーバ５０２０は、ＬＤＰＣコード及び変調方式に関して最適化されるように設計されている。したがって、本発明では、ＬＤＰＣコードワードの長さが６４Ｋ及び１６Ｋである場合と、変調方式がＱＰＳＫ、ＮＵＣ−１６、ＮＵＣ−６４、ＮＵＣ−２５６、ＮＵＣ１Ｋである場合との組合せのためのビットインターリーブ及びビットインターリーブパラメータを提案する。

図３０は、本発明の一実施例に係るビットインターリーバを示したブロック図である。

図３０に示したビットインターリーバは、上述したビットインターリーバ５０２０の一実施例であって、本発明の一実施例に係るビットインターリーバは、パリティインターリーブブロック３００００、ＱＣＢインターリーブブロック３０１００及びブロックインターリーブブロック３０２００を含むことができる。本発明の一実施例に係るＱＣＢインターリーブブロック３０１００は、グループワイズ（group-wise）ブロックと称することもできる。これは、設計者の意図によって変更可能である。

以下、各ブロックに関して説明する。

パリティインターリーブブロック３００００は、ＬＤＰＣエンコードされた各ビットのうち、パリティ部分に該当する各ビット（ＦＥＣブロックの各パリティビット）がＱＣ（Quasi Cyclic）形態のブロック又はグループを形成できるようにインターリーブを行うことができる。すなわち、パリティインターリーブブロック３００００は、パリティインターリーブ後、ＱＣ形態で各パリティビットをインターリーブし、ＬＤＰＣＱＣサイズに該当する各ビットを束ねて（ＬＤＰＣＱＣサイズに該当するビットをそれぞれグループにして）、各ＱＣブロックを構成して出力することができる。パリティインターリーブブロック３００００の出力は、図２３で説明した通りである。

ＱＣＢインターリーブブロック３０１００は、図２３で説明した方式に従ってＱＣＢインターリーブを行うことができる。すなわち、図２３で説明したように、パリティインターリーブブロック３００００から出力した複数のＱＣブロックが入力されると、ＱＣＢインターリーブブロック３０１００は、各ＱＣブロックをインターリーブパターン又はインターリーブシーケンスによってインターリーブすることができる。本発明の一実施例に係るビットインターリーブパターン又はビットインターリーブシーケンスは、パーミュテーションオーダ（並べ替え順序）（permutation order）又はパーミュテーションシーケンス（permutation sequence）と称することができる。また、本発明の一実施例に係るＱＣブロックは、グループと称することができる。これは、設計者の意図によって変更可能である。本発明の一実施例に係るパーミュテーションオーダは、各ＬＤＰＣコードレートと変調タイプとの組合せ（結合）（combination）によって固有に決定することができる。また、本発明の一実施例に係るビットインターリーバが多様な方式のブロックインターリーブを行う場合にも、パーミュテーションオーダによってブロックインターリーブ方式と関係なく同一のビットシーケンス出力が可能である。

本発明では、６４８００の長さのＬＤＰＣブロックの場合は１８０個（＝６４８００／３６０）のＱＣブロックで構成され、１６２００の長さのＬＤＰＣブロックの場合は４５個のＱＣブロックで構成されることを一実施例とすることができる。これは、設計者の意図によって変更可能な事項である。

ブロックインターリーブブロック３０２００は、上述したパーミュテーションオーダによって出力された各ビットの入力を受け取り、ブロックインターリーブを行うことができる。本発明の一実施例に係るブロックインターリーブは、書き込み動作及び読み取り動作を含むことができる。

図３１は、本発明の一実施例に係るＱＣＢインターリーブとブロックインターリーブとの関係を示したブロック図である。

図３１に示したように、ＱＣＢインターリーバは、入力された各ＱＣブロックごとにパーミュテーションオーダを使用してインターリーブを行うことができる。その後、ブロックインターリーバは、インターリーブが行われた各ビットの入力を受け取り、ブロックインターリーブを行うことができる。

図３２は、本発明の一実施例に係るブロックインターリーブパラメータを示したテーブルである。

具体的には、図３２に示したテーブルは、変調タイプによる変調オーダ（次数）を示す。変調オーダは、変調タイプによって一つのシンボルを構成する各ビットの個数を意味する。図３１に示したように、本発明の一実施例に係るブロックインターリーバは、変調オーダを用いてブロックインターリーブを行うことができる。具体的な内容は後で説明する。

図３３は、本発明の一実施例に係るブロックインターリーブの書き込み動作を示す。

まず、本発明の一実施例に係るブロックインターリーバは、入力される各ビットを変調オーダサイズと同一の個数の行に順次書き込むことができる。変調オーダサイズと同一の個数の全ての行にビットが書き込まれると、本発明の一実施例に係るブロックインターリーバは、残ったビットを最後の行に書き込むことができる。

図面の下端に示したように、残った各ビットの個数は、
と表現することができる。

図３４は、本発明の一実施例に係るブロックインターリーブの読み取り動作を示す。

本発明の一実施例に係るブロックインターリーバは、上述したように、行方向に各入力ビットの書き込み動作を行った後、列方向に読み取り動作を行うことができる。

すなわち、本発明の一実施例に係るブロックインターリーバは、最初に書き込まれたビットの開始位置から列方向に各ビットを順次読み取ることができる。したがって、列方向に１回読み取る度に一つのシンボルにマッピングされる各ビットシーケンスが順次出力される。
ビットサイズと同一の個数の各列に書き込まれた各ビットを読み取った後、本発明の一実施例に係るブロックインターリーバは、書き込み動作で残った各ビットに対して行方向に読み取って出力することができる。

図３５は、本発明の一実施例に係るビットデインターリーバを示す。

本発明の一実施例に係るビットデインターリーバは、上述したビットインターリーバの逆の動作を行うことができる。

まず、チャネルを通過したシンボルは、セル／時間デインターリーバブロックを通じてインターリーブが行われる前のシンボルの順にリオーダ（再配列）（reordering）することができる。その後、復調器は、シンボルを構成する各ビットに対するＬＬＲ（Log Likelihood Ratio）値を求めることができる。

その後、本発明の一実施例に係るビットデインターリーバは、入力されたＬＬＲ値を元のインターリーブ前の各ビットの順に再構成するためにデインターリーブを行うことができる。この場合、ビットデインターリーバは、上述したビットインターリーバの逆の手順として、ブロックデインターリーブ及びＱＣＢデインターリーブを行うことができる。但し、パリティインターリーブの逆の手順であるパリティデインターリーブは、受信器でＱＣ形式に変更した各ＬＤＰＣビットをベースにしてデコードする場合に省略可能である。また、ブロックインターリーブ及びＱＣＢデインターリーブは、図３０〜図３４で説明したビットインターリーブの読み取り・書き込み動作の逆の手順に対応する。

上述した各ブロックは、設計者の意図によって削除したり、同一又は類似する機能を有する他のブロックに置き替えることができる。

図３６は、本発明の他の実施例に係るビットインターリーバを示す。

具体的には、図３６は、ＱＣブロックインターリーブのパーミュテーションオーダが受信器のＲＯＭに記憶された場合、ＲＯＭを用いてＬＤＰＣメモリとビットインターリーブメモリとが共有される場合の実施例を示す。この場合、ビットデインターリーバのための別の（追加の）（additional）メモリが必要でないという長所がある。

図面の上部（上端）（upper part）は、図３５で説明したビットデインターリーブを含む受信器の動作を示し、図面の下部（下端）（lower part）は、ＬＤＰＣデコーダとメモリを共有する場合、インターリーブパーミュテーションオーダをＬＤＰＣメモリに記憶する処理を示す。

具体的には、本発明の一実施例に係る受信器は、復調器を通じて入ってきたＬＬＲ値をＬＤＰＣデコードでａ−ｐｒｉｏｒｉ（ＡＰＰ）ＬＬＲとして使用するためにレジスタに記憶することができる。この場合、必要なレジスタの個数は、パーミュテーションオーダ及び変調タイプによって決定することができる。具体的には、ＮＵＣ−２５６のコンステレーションの場合、８個のＱＣブロックが集まってＮＵＣ−２５６シンボルを構成するので、３６０ビットｘ８個に対応するレジスタが必要である。その後、受信器は、ＲＯＭに記憶されたパーミュテーションオーダを通じて該当ビットがＬＤＰＣのいずれのＱＣブロックに対応するのかを確認することができる。その後、本発明の一実施例に係る受信器は、この情報を用いてＣＮアップデートを通じてＬＬＲ値をアップデートすることができる。その後、アップデートされたＬＬＲ値は、次の反復動作（iteration）のＰｒｉｏｒｉＬＬＲとして使用するために再度ＡＰＰＬＬＲメモリに記憶することができる。図面に示したコントローラは、上述した情報記憶（格納）（storage）処理を制御（総括）する（control）ことができる。上述した処理を反復すると、ＬＤＰＣのデコードを行うことができ、ＬＤＰＣメモリのみを使用してビットデインターリーブを行うことができる。

上述した各ブロックは、設計者の意図によって削除したり、同一又は類似の機能を有する他のブロックに置き替えることができる。

以下では、本発明の他の実施例に係るビットインターリーバを説明する。

図３７は、本発明の一実施例に係るブロックインターリーバの動作を示す。

（ａ）は、ブロックインターリーバがＱＣＢインターリーブ後に出力されたＱＣブロックの各ビットをブロックインターリーバの列方向に書き込む動作を行い、一つの列に各ビットが埋められると、次の列に各ビットを書き込む動作を示す。その後、ブロックインターリーバは行方向に各ビットを読み取る動作を行うことができる。

（ｂ）は、ブロックインターリーバがＱＣブロックの各ビットをブロックインターリーバの行方向に書き込んだ後、ＱＣブロックに該当する３６０個のビットを書き込むと、次のＱＣブロックの各ビットを次の行に再度行方向に書き込む動作を示す。その後、ブロックインターリーバは、列方向に各ビットを読み取る動作を行うことができる。また、ブロックインターリーバが列方向に読み取って出力する（各）ビットを一つのグループと称することができる。

図３８は、本発明の他の実施例に係るブロックインターリーバの書き込み動作を示す。

図３８は、図３３及び図３７（ａ）で説明したブロックインターリーバの書き込み動作の他の実施例に該当する。

まず、本発明の一実施例に係るブロックインターリーバは、入力される各ビットを変調オーダサイズと同一の個数の列に書き込むことができる。変調オーダサイズと同一の個数の全ての列にビットが書き込まれると、本発明の一実施例に係るブロックインターリーバは、残った各ビットを最後の行に書き込むことができる。

図３９は、本発明の他の実施例に係るブロックインターリーブの読み取り動作を示す。

図３９は、図３４で説明したブロックインターリーバの読み取り動作の他の実施例に該当する。本発明の他の実施例に係るブロックインターリーバは、上述したように、列方向に各入力ビットを書き込む動作を行った後、行方向に読み取る動作を行うことができる。

すなわち、本発明の一実施例に係るブロックインターリーバは、最初に書き込まれたビットの開始位置から行方向に各ビットを順次読み取ることができる。したがって、行方向に１回読み取る度に一つのシンボルにマッピングされる各ビットシーケンスが順次出力される。変調オーダのサイズと同一の個数の列に書き込まれた各ビットを読み取った後、ブロックインターリーバは、書き込み動作で残った各ビットに対して行方向に読み取って出力することができる。

上述したように、ビットインターリーバが同一のパーミュテーションオーダを使用するとしても、ブロックインターリーバの読み取り動作、書き込み動作の違い（差）（difference）によってビット出力が変わり得る。

以下では、ブロックインターリーバの読み取り・書き込み動作に違いがあるとしても、出力ビットシーケンスが同一になるように、ＱＣＢブロックのパーミュテーションオーダを提案する。

図４０は、本発明の一実施例に係るパーミュテーションオーダを示した図である。

図４０は、ＱＣブロックの個数が１６で、変調オーダが４で、残ったＱＣブロックがない（zero）場合のパーミュテーションオーダを示す。

（ａ）は、図３７で説明した（ｂ）のブロックインターリーバに適用されるパーミュテーションオーダ及びブロックインターリーブ動作を示す。図面の上部（上端）に示したパーミュテーションオーダの数字はＱＣブロックの番号を意味する。すなわち、パーミュテーションオーダが｛１０９１４７６５１３３１１２１５４１２７８｝である場合、各ＱＣブロックは列方向に順次書き込まれる（ＱＣブロック内の各ビットは行方向に書き込まれる）。具体的には、本パーミュテーションオーダによると、ＱＣブロック１を１番目の列に書き込み、その後、ＱＣブロック０、ＱＣブロック９、…の順に列方向に順次書き込むことができる。

その後、ブロックインターリーバは、書き込まれた各ビットを行方向に読み取って出力することができる。この場合、１番目のシンボルにマッピングされる４ビットは、ＱＣブロック１の１番目のビット、ＱＣブロック０の１番目のビット、ＱＣブロック９の１番目のビット及びＱＣブロック１４の１番目のビットになり得る。

（ｂ）は、図３８〜図３９で説明したブロックインターリーバの動作において、（ａ）と同一のビット単位の出力が可能なパーミュテーションオーダ及びブロックインターリーブ動作を示す。

図面の上端に示したパーミュテーションオーダが｛１７３４０６１１１２９５２７１４１３１５８｝である場合、各ＱＣブロックは、パーミュテーションオーダによって列方向に順次書き込まれる。具体的には、本パーミュテーションオーダによると、ＱＣブロック１を１番目の列に書き込み、その後、ＱＣブロック７、ＱＣブロック３、…の順に列方向に順次書き込むことができる。

その後、ブロックインターリーバは、書き込まれた各ビットを行方向に読み取って出力することができる。この場合、１番目のシンボルにマッピングされる４ビットは、ＱＣブロック１の１番目のビット、ＱＣブロック０の１番目のビット、ＱＣブロック９の１番目のビット及びＱＣブロック１４の１番目のビットになり得る。したがって、本発明の一実施例に係るブロックインターリーバは、書き込み・読み取り動作に違いがあるとしても、（ａ）と同一のビットシーケンスを出力することができる。

以下では、本発明の他の実施例に係るビットインターリーバを説明する。特に、ビットインターリーバがインナーグループインターリーブを行うとき、残りのＱＣブロックの処理動作を説明する。本発明のインナーグループインターリーブは、ビットインターリーバに含まれたインナーグループインターリーバによって行うことができ、インナーグループインターリーバはブロックインターリーバと称することができる。これは、設計者の意図によって変更可能である。また、インナーグループインターリーバは、上述したブロックインターリーバと同一に、ＱＣブロックインターリーバから出力された各ＱＣブロックの各ビットの入力を受け取り、書き込み動作及び読み取り動作を行うことができる。

図４１は、本発明の他の実施例に係るインナーグループインターリーブパラメータを示したテーブルである。

具体的には、図４１に示したテーブルは、変調タイプによる変調オーダ（次数）及びインナーグループインターリーブが行われる一つのインナーグループに対応するＱＣブロックの個数を示す。本発明の他の実施例に係るビットインターリーバは、ＮＵＱ（Non-uniform QAM）とＮＵＣ（Non Uniform Constellation）とが有する信頼性の対称性を用いてインナーグループを構成するためのＱＣブロックの個数を決定することができる。

本発明では、ＮＵＱやＱＡＭモードでは変調オーダの１／２をインナーグループに含まれるＱＣブロックの個数として決定し、ＮＵＣモードでは変調オーダと同一のＱＣブロックの個数として決定することを一実施例とすることができる。ＮＵＱの場合、Ｉ、Ｑ軸に対応する各ビットが同一のビットレベルキャパシティ（bit level capacity）を有するので、変調オーダの半分に該当するシンボルビットのみが互いに異なるビットレベルキャパシティを有する。

すなわち、ＮＵＣ−２５６の場合、図４１に示したテーブルによって８個のＱＣブロックが束ねられて一つのインナーグループを形成する。ＬＤＰＣコードワードの長さが６４８００である場合、合計１８０個（＝６４８００／３６０）のＱＣブロックが生成されるので、これを８個に割ると２２個のインナーグループが生成される。この場合、１７６個のＱＣブロックは２２個のインナーグループを構成できるが、残りの４個のＱＣブロックは、インナーグループに属しない残りのＱＣブロック（remained QC block又はremaining QC block）になる。

１６２００の長さのＬＤＰＣブロックの場合、４５（＝１６２００／３６０）個のＱＣブロックが生成されるので、これを８に割ると５個のインナーグループが生成される。この場合、４０個のＱＣブロックは５個のインナーグループを構成できるが、残りの５個のＱＣブロックは、インナーグループに属しない残りのＱＣブロックになる。残りのＱＣブロックに対する処理動作は後で説明する。

図４２は、本発明の一実施例に係るＮＵＣ−２５６の場合におけるインナーグループインターリーブの書き込み動作を示した図である。

図４２は、図３７（ｂ）で説明したブロックインターリーバの動作でＱＣブロックの各ビットをブロックインターリーバの行方向に書き込んだ後、ＱＣブロックに該当する３６０個のビットを書き込むと、次のＱＣブロックの各ビットを次の行に再度行方向に書き込む動作を示す。

本発明の一実施例に係るブロックインターリーバは、ＱＣＢインターリーブ後に出力される各ビットの入力を受け取り、各ＱＣブロックに対応する（各）ビットは、入力される順にブロックインターリーバの行方向に書き込むことができる。この場合、本発明の一実施例に係るブロックインターリーバは、変調オーダと同一の個数の行及び複数の列で構成することができる。この場合、一つの列のサイズは、ＱＣブロックのサイズである３６０ビットと同一である。本発明の一実施例に係るＮ_QCBは、ＱＣブロックの個数を意味する。したがって、図面に示したように、本発明の一実施例に係るブロックインターリーバは、入力される各ビットを各行に順次書き込むことができる。

図４３は、本発明の一実施例に係るブロックインターリーブの読み取り動作を示す。

本発明の一実施例に係るブロックインターリーバは、上述したように、行方向に各入力ビットを書き込む動作を行った後、列方向に読み取る動作を行うことができる。

すなわち、本発明の一実施例に係るブロックインターリーバは、最初に書き込まれたビットの開始位置から列方向に各ビットを順次読み取ることができる。したがって、列方向に１回読み取る度に一つのシンボルにマッピングされる各ビットシーケンスが順次出力される。

図４４は、本発明の一実施例に係る残りのＱＣブロックを示した図である。

上述したように、各インナーグループに対応する各ＱＣブロック同士を束ねると、いずれのインナーグループにも属しない残りのＱＣブロックが存在し得る。以下、図面に示したテーブル及びブロックを説明する。

図面の上部に示したテーブルは、各コードレート及び変調による残りのＱＣブロックの個数を示す。図面の下部に示したブロックは、ＮＵＣ−２５６の場合、ブロックインターリーブのインナーグループと残りのＱＣブロックとを示すブロック図である。

ＮＵＣ−２５６である場合、図４１のテーブルによって８個のＱＣブロックが束ねられて一つのインナーグループを形成する。ＬＤＰＣコードレートの長さが１６２００である場合、合計４５個（＝１６２００／３６０）のＱＣブロックが生成されるので、これを８個で割ると、５個のインナーグループが生成される。この場合、１７６個のＱＣブロックは２２個の内部グループ又はインナーグループを構成できるが、残りの５個のＱＣブロックは残りのＱＣブロックになる。この場合、残りのＱＣブロックのビットは、ブロックインターリーブを行わずに（無しで）直ぐ各シンボルにマッピングされてもよいが、ブロックインターリーブが行われて出力されてもよい。これは、設計者の意図によって変更可能である。

以下では、残りのＱＣブロックに対して行われるブロックインターリーブに関して説明する。

図４５は、本発明の一実施例に係る残りのＱＣブロックを書き込む動作を示す。

本発明の一実施例に係るブロックインターリーバは、残りのＱＣブロックの各ビットに対して入力される順にブロックインターリーバの行方向に書き込むことができる。この場合、本発明の一実施例に係るブロックインターリーバは、
のサイズを有するブロックを含むことができる。したがって、１番目の行に全てのビットが書き込まれると、２番目の行に入力ビットが書き込まれる。このような方式で残りのＱＣブロックの各ビットを全部書き込むことができる。

図４６は、本発明の一実施例に係る残りのＱＣブロックを読み取る動作を示す。

本発明の一実施例に係るブロックインターリーバは、行方向に書き込まれた各ビットを列方向に読み取る動作を行うことができる。

すなわち、本発明の一実施例に係るブロックインターリーバは、最初に書き込まれたビットの開始位置から列方向に各ビットを順次読み取ることができる。したがって、列方向に１回読み取る度に一つのシンボルにマッピングされる各ビットシーケンスを順次出力することができる。これは、図３４で説明したブロックインターリーバの書き込み動作と同一である。また、図３７で説明したように、本発明の一実施例に係るブロックインターリーバの書き込み動作の方向が異なる場合、ブロックインターリーブのメモリ使用量に差が発生し得る。

図４７は、ブロックインターリーブの書き込み動作の方向が異なる場合のメモリ使用量の差を示した図である。

具体的には、図４７（ａ）、（ｂ）は、図３７（ａ）、（ｂ）で説明したブロックインターリーバの動作に関するメモリ使用量をそれぞれ示す。

（ａ）は、ブロックインターリーバがＱＣブロックの各ビットを列方向に書き込む動作を行い、行方向に読み取る動作を行う場合のメモリ使用量を示す。ブロックインターリーバは、少なくとも３番目の列まで各ビットを全て書き込み、４番目の列にビットを書き込みはじめると、行方向に各ビットを読み取る動作を行うことができる。したがって、少なくとも色処理された（color-processed）各列のビットはメモリに記憶されなければならない。

（ｂ）は、ブロックインターリーバがＱＣブロックの各ビットを行方向に書き込む動作を行い、列方向に読み取る動作を行う場合のメモリ使用量を示す。ブロックインターリーバは、少なくとも２番目の列までのみ各ビットが埋められても、列方向に各ビットを読み取る動作を行うことができる。したがって、少なくとも色処理された各列のビットがメモリに記憶されなければならない。

したがって、変調オーダが４で、ＬＤＰＣコードレートの長さが６４８００である場合を仮定すると、（ａ）の場合は、３（列の個数）ｘ４５（ＱＣブロックの個数）ｘ３６０ビットを記憶できるメモリが必要である。しかし、（ｂ）の場合は、（変調オーダｘ３６０ビット）ｘ２（列の個数）を記憶できるメモリのみが必要である。これは、（ａ）のメモリサイズの８／１３５（約６％）のサイズに該当するので、メモリの使用面で遥かに効率的であることが分かる。

図４８は、本発明の一実施例に係るビットインターリーバのメモリ構造を示す。

図４８は、図４７の（ｂ）に該当するブロックインターリーバが、パイプライン構造を用いて（３６０ｘ変調オーダ）ｘ２のサイズを有するメモリＭ１、Ｍ２を用いてブロックインターリーブを行う処理を示す。

上述したように、ブロックインターリーバは、少なくとも２番目の列までのみ各ビットが埋められても、列方向に各ビットを読み取る動作を行うことができる。したがって、少なくとも色処理された各列のビットがメモリに記憶されなければならない。したがって、図面の上部に示したように、ブロックインターリーバの１番目の列、２番目の列及び３番目の列をそれぞれＡ、Ｂ、Ｃ領域と定義する。

図面の下部は、Ａ領域、Ｂ領域及びＣ領域に対するブロックインターリーブ処理を行う場合のＭ１、Ｍ２メモリの使用を時間軸上で示したブロック図である。

本発明の一実施例に係るブロックインターリーバは、Ａ領域に該当する各ビットをＭ１メモリに書き込んだ後、Ｍ１メモリに記憶された各ビットを読み取ってＡ領域に対するブロックインターリーブを行うことができる。併せて、本発明の一実施例に係るブロックインターリーバは、Ｂ領域に該当する各ビットをＭ２メモリに記憶することができる。したがって、本発明の一実施例に係るブロックインターリーバは、Ｍ１メモリに記憶されたＡ領域に該当する各ビットを読み取る間（Ａ領域のブロックインターリーブの時間）、Ｂ領域に対応する各ビットを失わずにブロックインターリーブを行うことができる。本発明の一実施例に係るブロックインターリーバは、同一の方式でＣ領域に対してもブロックインターリーブを行うことができる。

上述したように、ビットインターリーバが同一のパーミュテーションオーダを使用するとしても、ブロックインターリーバの読み取り動作、書き込み動作の違いによってビット出力が変わり得る。

以下では、ブロックインターリーバの読み取り・書き込み動作に違いがあるとしても、出力ビットシーケンスが同一であり得るパーミュテーションオーダの他の実施例を提案する。

図４９は、本発明の他の実施例に係るパーミュテーションオーダを示した図である。

図４９は、ＱＣブロックの個数が１６で、変調オーダが４で、残ったＱＣブロックがない（zero）場合のパーミュテーションオーダを示す。

（ａ）は、図４７で説明した（ａ）のブロックインターリーバのパーミュテーションオーダ及びブロックインターリーブ動作を示す。図面の上端に示したパーミュテーションオーダの数字は、ＱＣブロックの番号を意味する。すなわち、パーミュテーションオーダが｛１７３４０６１１１２９５２７１４１３１５８｝である場合、各ＱＣブロックは列方向に順次書き込まれる。具体的には、本パーミュテーションオーダによると、ＱＣブロック１を１番目の列に書き込み、その後、ＱＣブロック７、ＱＣブロック３、…の順に列方向にＱＣブロックを順次書き込むことができる。

（ｂ）は、図４７の（ｂ）で説明したブロックインターリーバの動作において、（ａ）と同一のビット単位の出力が可能なパーミュテーションオーダ及びブロックインターリーブ動作を示す。

図面の上端に示したパーミュテーションオーダが｛１０９１４７６５１３３１１２１５４１２７８｝である場合、各ＱＣブロックは列方向に順次書き込まれる（但し、ＱＣブロック内部の各ビットは行方向に書き込まれる）。具体的には、本パーミュテーションオーダによると、ＱＣブロック１を１番目の列に書き込み、その後、ＱＣブロック０、ＱＣブロック９、…の順に列方向に各ＱＣブロックを順次書き込むことができる。

その後、ブロックインターリーバは、書き込まれた各ビットを列方向に読み取って出力することができる。この場合、１番目のシンボルにマッピングされる４ビットは、ＱＣブロック１の１番目のビット、ＱＣブロック０の１番目のビット、ＱＣブロック９の１番目のビット及びＱＣブロック１４の１番目のビットになり得る。したがって、本発明の一実施例に係るブロックインターリーバは、書き込み・読み取り動作に違いがあるとしても、図面に示したパーミュテーションオーダを使用して（ａ）と同一のビットシーケンスを出力することができる。

本発明のビットインターリーバは、コードレートと変調タイプとの組合せによって上述したブロックインターリーブの実施例のうち少なくとも一つのブロックインターリーブ方式を使用することができ、これは、設計者の意図によって変更可能な事項である。

図５０は、本発明の一実施例に係る放送信号送信方法のフローチャートである。

本発明の一実施例に係る放送信号送信装置は、複数の物理パスに対応するサービスデータをエンコードすることができる（Ｓ５００００）。

上述したように、各物理パスは、少なくとも一つのサービス又は少なくとも一つのサービスコンポーネントを伝送することができる。本発明の一実施例に係る物理パスは、上述したＤＰと同一であり、呼称は設計者の意図によって変更可能である。具体的なエンコーディング方法は、図１〜図２９で説明した通りである。

この場合、本発明の一実施例に係る放送信号送信装置は、各物理パス内のエンコードされたサービスデータをビットインターリーブすることができる（Ｓ５０１００）。具体的な内容は、図３０〜図４９で説明した通りである。

その後、本発明の一実施例に係る放送信号送信装置は、ビットインターリーブされたサービスデータを含む少なくとも一つの信号フレームを生成することができる（Ｓ５０２００）。具体的なフレーム生成方法は、図１〜図２９で説明した通りである。

その後、本発明の一実施例に係る放送信号送信装置は、生成された少なくとも一つの信号フレーム内のデータをＯＦＤＭ（Orthogonal Frequency Division Multiplex）方式で変調することができる（Ｓ５０３００）。具体的な内容は、図１〜図２９で説明した通りである。

その後、本発明の一実施例に係る放送信号送信装置は、変調されたデータを含む各放送信号を送信することができる（Ｓ５０４００）。具体的な内容は、図１及び図８で説明した通りである。

以下では、コードワードの長さと変調値による各コードレート別のビットインターリーブテーブルを説明する。上述したように、本発明の一実施例に係るグループワイズインターリーブはパーミュテーションオーダを使用して行うことができる。また、グループワイズ（group-wise）インターリーブは、変調タイプとＬＤＰＣコードレートとの組合せによって最適化することができる。

また、本発明の一実施例に係る各コードレートに対応するパーミュテーションオーダは、少なくとも一つになり得る。したがって、本発明では、別個のパーミュテーションオーダを有する同一のコードレートを１３／１５（１）、１３／１５（２）、…などと表現することを一実施例とすることができる。

本発明の一実施例に係るビットインターリーバ５０２０は、パリティインターリーブされたＬＤＰＣコードワード、ＬＤＰＣエンコードされた各ビット又はＬＤＰＣエンコードされた各データに対してグループワイズインターリーブを行うことができる。この場合、グループワイズインターリーバの入力及び出力は次のように表現することができる。

この場合、Ｙ_jは、グループワイズインターリーブされたｊ番目のビットグループ、すなわち、グループワイズインターリーバの出力を意味し、π（ｊ）は、グループワイズインターリーブのためのパーミュテーションオーダを意味し、Ｘは、グループワイズインターリーブの入力を意味する。

以下では、ＬＤＰＣコードワードの長さが１６２００ビットである場合、及び６４８００ビットである場合のコードレート別のパーミュテーションオーダを示す各テーブルを説明する。

図５１は、ＬＤＰＣコードワードの長さが１６２００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの実施例を示す。

具体的には、図５１は、上述した図３７〜図４０で説明したビットインターリーブに適用可能なパーミュテーションオーダを示すテーブルである。

テーブルの１番目の行は、各変調タイプに対するコードレートを示す。図面に示したように、図５１のテーブルは、ＬＤＰＣコードワードの長さが１６２００ビットである場合、変調タイプＱＰＳＫ、ＮＵＣ１６、ＮＵＣ６４、ＮＵＣ２５６のそれぞれに対応する各コードレートに対する各パーミュテーションオーダを示している。

ＬＤＰＣエンコーディングの出力は、４５個のＱＣブロックに分けることができる。各ブロックは、０から４４の数字で表現することができる。したがって、ＬＤＰＣコードワードの長さが１６２００ビットである場合、０から３５９ビットは０番目のＱＣブロックに対応し、３６０から７１９ビットは１番目のＱＣブロックに対応し得る。

テーブル内の各列は、グループワイズインターリーブの出力と入力との関係を示す。具体的には、テーブルの左側の列は、グループワイズインターリーブの出力順序、すなわち、グループワイズインターリーブ後に出力されるｊ番目のＱＣブロックの番号（ｊ番目のビットグループ）を示し、各コードレートの下部の列は、グループワイズインターリーバに入力される各ＱＣブロックの番号（π（ｊ）番目のビットグループ）を示す。

図５２〜図５５は、ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルを示す。

具体的には、図５２〜図５５は、上述した図３７〜図４０で説明したビットインターリーブに適用可能なパーミュテーションオーダを示すテーブルである。

テーブルの１番目の行は、各変調タイプに対するコードレートを示す。図５２〜図５５のテーブルは、ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプＮＵＣ１６及びＮＵＣ６４のそれぞれに対応する各コードレートに対する各パーミュテーションオーダを示している。

ＬＤＰＣエンコーディングの出力は１８０個のＱＣブロックに分けることができる。各ブロックは０から１７９の数字で表現することができる。したがって、ＬＤＰＣコードワードの長さが６４８００ビットである場合、０から３５９ビットは０番目のＱＣブロックに該当し、３６０から７１９ビットは１番目のＱＣブロックに該当し得る。

テーブル内の各列は、グループワイズインターリーブの出力と入力との関係を示す。具体的には、テーブルの左側の列は、グループワイズインターリーブの出力順序、すなわち、グループワイズインターリーブ後に出力されるｊ番目のＱＣブロックの番号（ｊ番目のビットグループ）を示し、各コードレートの下部の各列は、グループワイズインターリーバに入力される各ＱＣブロックの番号（π（ｊ）番目のビットグループ）を示す。

図５６〜図５９は、ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプＮＵＣ２５６及びＮＵＱ１Ｋによる各コードレート別のパーミュテーションオーダテーブルを示す。

具体的には、図５６〜図５９は、上述した図３７〜図４０で説明したビットインターリーブに適用可能なパーミュテーションオーダを示すテーブルである。テーブルの具体的な内容は、上述した通りであるので省略する。

図６０は、ＬＤＰＣコードワードの長さが１６２００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す。

具体的には、図６０は、上述した図４１〜図４９で説明したビットインターリーブに適用可能なパーミュテーションオーダを示すテーブルである。

テーブルの１番目の行は、各変調タイプに対するコードレートを示す。図６０のテーブルは、ＬＤＰＣコードワードの長さが１６２００ビットである場合、変調タイプＱＰＳＫ、ＱＡＭ１６のそれぞれに対応する各コードレートに対する各パーミュテーションオーダを示している。テーブルの具体的な内容は、上述した通りであるので省略する。

図６１は、ＬＤＰＣコードワードの長さが１６２００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの更に他の実施例を示す。

具体的には、図６１は、上述した図４１〜図４９で説明したビットインターリーブに適用可能なパーミュテーションオーダを示すテーブルである。

テーブルの１番目の行は、各変調タイプに対するコードレートを示す。図６１のテーブルは、ＬＤＰＣコードワードの長さが１６２００ビットである場合、変調タイプＱＡＭ６４に対応する各コードレートに対する各パーミュテーションオーダを示している。テーブルの具体的な内容は、上述した通りであるので省略する。

図６２は、ＬＤＰＣコードワードの長さが１６２００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの更に他の実施例を示す。

具体的には、図６２は、上述した図４１〜図４９で説明したビットインターリーブに適用可能なパーミュテーションオーダを示すテーブルである。

テーブルの１番目の行は、各変調タイプに対するコードレートを示す。図６２のテーブルは、ＬＤＰＣコードワードの長さが１６２００ビットである場合、変調タイプＱＡＭ２５６に対応する各コードレートに対する各パーミュテーションオーダを示している。テーブルの具体的な内容は、上述した通りであるので省略する。

図６３〜図６９は、ＬＤＰＣコードワードの長さが６４８００ビットの場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す。

具体的には、図６３〜図６９は、上述した図４１〜図４９で説明したビットインターリーブに適用可能なパーミュテーションオーダを示すテーブルである。

テーブルの１番目の行は、各変調タイプに対するコードレートを示す。図６３〜図６９のテーブルは、ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプＱＰＳＫ、ＱＡＭ１６のそれぞれに対応する各コードレートに対する各パーミュテーションオーダを示している。テーブルの具体的な内容は、上述した通りであるので省略する。

図７０〜図７３は、ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプによる各コードレート別のパーミュテーションオーダテーブルの他の実施例を示す。

具体的には、図７０〜図７３は、上述した図４１〜図４９で説明したビットインターリーブに適用可能なパーミュテーションオーダを示すテーブルである。

テーブルの１番目の行は、各変調タイプに対するコードレートを示す。図７０〜図７３のテーブルは、ＬＤＰＣコードワードの長さが６４８００ビットである場合、変調タイプＱＡＭ６４、ＱＡＭ２５６、ＱＡＭ１０２４のそれぞれに対応する各コードレートに対する各パーミュテーションオーダを示している。テーブルの具体的な内容は、上述した通りであるので省略する。

本発明の思想や範囲を逸脱することなく、本発明で多様な変更及び変形が可能であることは当業者にとって理解可能である。よって、本発明は、添付の特許請求の範囲及びその同等範囲内で提供される本発明の変更及び変形を含むものとして意図される。

本明細書において、装置及び方法の発明を全て言及し、装置及び方法の発明の全ての説明は、互いに補完して適用することができる。

本発明の一実施例に係るモジュール、ユニット又はブロックは、メモリ（又は記憶ユニット）に記憶された連続した遂行処理を実行するプロセッサ／ハードウェアであり得る。上述した実施例の各段階又は各方法は、ハードウェア／プロセッサによって行うことができる。また、本発明が提示する各方法は、コードとして実行することができる。このコードは、プロセッサが読み取り可能な記憶媒体に書き込むことができ、本発明の各実施例に係る装置が提供するプロセッサによって読み取ることができる。

多様な実施例は、発明を実施するための最善の形態で説明された。

本発明は、一連の放送信号提供分野で用いられる。

本発明の思想や範囲を逸脱することなく、本発明で多様な変更及び変形が可能であることは当業者にとって自明である。したがって、本発明は、添付の特許請求の範囲及びその同等範囲内で提供される本発明の変更及び変形を含むものとして意図される。

Claims

サービスデータをエンコードするステップと、
前記エンコードされたサービスデータをビットインターリーブするステップであって、
前記エンコードされたサービスデータを複数のグループに分けることによって前記エンコードされたサービスデータをグループワイズインターリーブするステップであって、前記複数のグループはコードレートに基づくパーミュテーションオーダを用いてインターリーブされるステップと、
前記グループワイズインターリーブされたサービスデータにブロックインターリーブのタイプに基づいて前記ブロックインターリーブを行うステップと、を有するステップと、
前記ビットインターリーブされたサービスデータを有する少なくとも一つの信号フレームを生成するステップと、
前記生成された少なくとも一つの信号フレーム内のデータを直交周波数分割多重（ＯＦＤＭ）方式で変調するステップと、
前記変調されたデータを有する放送信号を送信するステップと、を有し、
前記ブロックインターリーブを行うステップは、前記タイプが第１のタイプの場合、
前記グループワイズインターリーブされたサービスデータのビットをメモリに列方向に書き込むステップと、
前記メモリから前記ビットを行方向に読み取るステップと、を有し、
前記ブロックインターリーブを行うステップは、前記タイプが第２のタイプの場合、
前記グループワイズインターリーブされたサービスデータのビットをメモリに行方向に書き込むステップであって、前記メモリにおける行数は変調オーダに基づくステップと、
前記メモリから前記ビットを列方向に読み取るステップと、を有する、放送信号送信方法。
前記ビットインターリーブするステップは、前記エンコードされたサービスデータのパリティビットをパリティインターリーブするステップをさらに有する、請求項１に記載の放送信号送信方法。
シグナリングデータを第１エンコードするステップと、
前記第１エンコードされたシグナリングデータにゼロビットを挿入するステップと、
パリティビットを付加することによって、前記ゼロビットを挿入されたシグナリングデータを第２エンコードするステップと、をさらに有し、
前記少なくとも一つの信号フレームは、前記第２エンコードされたシグナリングデータをさらに有し、
前記少なくとも一つの信号フレーム内の前記第２エンコードされたシグナリングデータはビットインターリーブされる、請求項２に記載の放送信号送信方法。
時間インターリーブ（ＴＩ）ブロックによって前記ビットインターリーブされたサービスデータを時間インターリーブするステップをさらに有し、
少なくとも一つの仮想前方誤り訂正（ＦＥＣ）ブロックは、前記ＴＩブロックで使用される、請求項２に記載の放送信号送信方法。
サービスデータをエンコードするエンコーダと、
前記エンコードされたサービスデータをビットインターリーブするビットインターリーバであって、
前記エンコードされたサービスデータを複数のグループに分けることによって前記エンコードされたサービスデータをグループワイズインターリーブするグループワイズインターリーバであって、前記複数のグループはコードレートに基づくパーミュテーションオーダを用いてインターリーブされるグループワイズインターリーバと、
前記グループワイズインターリーブされたサービスデータにブロックインターリーブのタイプに基づいて前記ブロックインターリーブを行うブロックインターリーバと、を有するビットインターリーバと、
前記ビットインターリーブされたサービスデータを有する少なくとも一つの信号フレームを生成するビルダと、
前記生成された少なくとも一つの信号フレーム内のデータを直交周波数分割多重（ＯＦＤＭ）方式で変調する変調器と、
前記変調されたデータを有する放送信号を送信する送信部と、を有し、
前記ブロックインターリーバは、前記タイプが第１のタイプの場合、
前記グループワイズインターリーブされたサービスデータのビットをメモリに列方向に書き込むことと、
前記メモリから前記ビットを行方向に読み取ることと、を行い、
前記ブロックインターリーバは、前記タイプが第２のタイプの場合、
前記グループワイズインターリーブされたサービスデータのビットをメモリに行方向に書き込むことであって、前記メモリにおける行数は変調オーダに基づくことと、
前記メモリから前記ビットを列方向に読み取ることと、を行う、放送信号送信装置。
前記ビットインターリーバは、前記エンコードされたサービスデータのパリティビットをパリティインターリーブするパリティインターリーバをさらに有する、請求項５に記載の放送信号送信装置。
シグナリングデータを第１エンコードする第１エンコーダと、
前記第１エンコードされたシグナリングデータにゼロビットを挿入する挿入部と、
パリティビットを付加することによって、前記ゼロビットを挿入されたシグナリングデータを第２エンコードする第２エンコーダと、をさらに有し、
前記少なくとも一つの信号フレームは、前記第２エンコードされたシグナリングデータをさらに有し、
前記少なくとも一つの信号フレーム内の前記第２エンコードされたシグナリングデータはビットインターリーブされる、請求項６に記載の放送信号送信装置。
時間インターリーブ（ＴＩ）ブロックによって前記ビットインターリーブされたサービスデータを時間インターリーブする時間インターリーバをさらに有し、
少なくとも一つの仮想前方誤り訂正（ＦＥＣ）ブロックは、前記ＴＩブロックで使用される、請求項６に記載の放送信号送信装置。