JP6457261B2 - 高電圧パルス発生装置 - Google Patents

Description

本発明は、出力パルスの大きさ、極性、幅及び周期が可変である高電圧パルス発生装置に関する。

パルス幅がマイクロ秒（μｓ）又はナノ秒（ｎｓ）と極めて短いパルスを出力できる高電圧パルス電源は、蒸着、スパッタリング、ＤＬＣ（Ｄｉａｍｏｎｄ−Ｌｉｋｅ Ｃａｒｂｎ）成膜、加速器、半導体リソグラフィ用ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光源等、種々の用途に使用されている。

高電圧パルス発生電源として、例えば、下記非特許文献１には、半導体スイッチ素子を用い、直列及び並列接続させた回路により、耐圧を確保しつつ、大電流を流す技術が開示されている。具体的には、この高電圧パルス発生電源は、半導体スイッチとして絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ:Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を用い、ＩＧＢＴと磁気圧縮回路とで、パルス圧縮した高電圧短パルスを出力する。具体的な性能として、電圧３０ｋＶ（負極性）以下、パルス幅１００ｎｓ以下、繰返し周波数６ｋＨｚ以下で出力可能であることが開示されている。

笹井栄二、"ＤＬＣ成膜用パルス電源"、明電時報、通巻３３６号、２０１２、Ｎｏ．３、ｐｐ．８１−８５

高電圧パルス電源としては、高電圧を供給できるだけではなく、用途に応じて、電圧値、電圧の極性、パルス照射時間（パルス幅）、及びパルスの繰返し周期に関して所定の条件が要求される。したがって、出力パルスの電圧、極性、幅及び周期を変更可能であることが望ましい。非特許文献１に開示された技術によっては、この要望を満たすことはできない。

本発明は、斯かる事情を鑑みてなされたものであり、パルス電圧、極性（正又は負）、パルス幅及びパルス周期をパルス毎に変更することができ、且つ高い繰返し周波数（例えばＭＨｚオーダ）で大電流を供給することができる高電圧パルス発生装置を提供することを目的とする。

本発明の第１の局面に係る高電圧パルス発生装置は、外部装置からパルス電圧、パルス幅及びパルス周期を受信する受信部と、所定電圧を出力する第１電源と、一方の端子が接地されたキャパシタの他方の端子、及び第１電源の出力端子を接続する第１スイッチと、キャパシタの他方の端子及び負荷を接続する第２スイッチと、第１電源、第１スイッチ及び第２スイッチをオン／オフ制御する制御部とを備える。制御部は、期充電期間において、第１電源をオンさせ且つ第２スイッチをオフさせた状態で、第１スイッチをオンさせてキャパシタをパルス電圧まで充電し、初期充電期間の後の放電期間において、パルス幅の時間、第１スイッチをオフさせ且つ第２スイッチをオンさせた状態を維持し、パルス幅の時間が経過した後、再充電期間において、第２スイッチをオフさせ且つ第１スイッチをオンさせてキャパシタをパルス電圧まで充電し、再充電期間においてキャパシタがパルス電圧まで充電された後、放電期間の開始を基準としてパルス周期の時間が経過するまでの待機期間において、第１スイッチ及び第２スイッチをオフさせた状態を維持し、所定の期間、再充電期間、放電期間及び待機期間における第１スイッチ及び第２スイッチの制御を順次繰返す。第１スイッチ及び第２スイッチはそれぞれ、ＦＥＴを含み、ＦＥＴがオン／オフ制御されることにより、オン／オフ制御される。パルス電圧は、第１電源が出力する所定電圧と同じ極性であり、所定電圧よりも絶対値が小さい電圧である。第１スイッチ及び第２スイッチの各々は、並列接続された複数のＦＥＴと、複数のＦＥＴのゲートにそれぞれ接続された複数のゲートドライブ回路と、複数のゲートドライブ回路にゲート駆動信号を供給するＯＥ変換器と、複数のゲートドライブ回路及びＯＥ変換器に電力を供給する絶縁型ＤＣ／ＤＣ変換器とを備える。

好ましくは、高電圧パルス発生装置は、所定の第２電圧を出力する第２電源と、第２電源の出力端子及び負荷を接続し、制御部によりオン／オフ制御される第３スイッチとをさらに備える。制御部は、初期充電期間、再充電期間及び待機期間において、第３スイッチをオンさせ、放電期間において、第３スイッチをオフさせる。第２電圧は、第１電源の所定電圧と、反対の極性の電圧であってもよい。

より好ましくは、制御部は、初期充電期間及び再充電期間において、キャパシタの他方の端子の電圧と、パルス電圧とを比較する比較部を備え、比較部により、キャパシタの他方の端子の電圧がパルス電圧よりも大きくなったと判定されたことを受けて、制御部は、第１スイッチをオフする。

さらに好ましくは、制御部は、放電期間において、キャパシタの他方の端子の電圧が、所定の基準電圧よりも小さいか否かを判定する判定部を備え、判定部により、キャパシタの他方の端子の電圧が、所定の基準電圧よりも小さいと判定されたことを受けて、制御部は、異常放電（アーキング）が発生したことを表すデータを外部装置に出力する。所定の基準電圧は、放電期間において負荷と接地との間で異常放電が発生したときのキャパシタの他方の端子の電圧よりも大きく、放電期間において負荷と接地との間で異常放電が発生していないときのキャパシタの他方の端子の電圧よりも小さい値である。

好ましくは、高電圧パルス発生装置は、第１スイッチとキャパシタとの間に直列接続された第１抵抗を備え、第１電源とキャパシタとの間に、第１スイッチ及び第１抵抗と並列に、直列接続されたサブスイッチ及び第２抵抗を備える。第２抵抗は、第１抵抗の抵抗値よりも小さく、制御部は、キャパシタの他方の端子の電圧が所定値未満であれば、第１スイッチをオンさせてキャパシタを充電し、キャパシタの他方の端子の電圧が、所定値以上であれば、第１スイッチ及びサブスイッチをオンさせてキャパシタを充電する。

より好ましくは、ＦＥＴは、ＳｉＣ−ＭＩＳＦＥＴであり、第１スイッチ及び第２スイッチの各々は、ＳｉＣ−ＭＩＳＦＥＴと並列接続され、サージ電圧を吸収するサージ吸収回路を備える。

より好ましくは、ＦＥＴは、Ｓｉ−ＭＩＳＦＥＴ ＡＣ負荷回路であり、Ｓｉ−ＭＩＳＦＥＴ ＡＣ負荷回路は、第１のＳｉ−ＭＩＳＦＥＴと、第１のＳｉ−ＭＩＳＦＥＴと直列に接続され、第１のＳｉ−ＭＩＳＦＥＴの第１ソースと第２ソースが接続され、第１のＳｉ−ＭＩＳＦＥＴの第１ゲートと第２ゲートが共通に接続された第２のＳｉ−ＭＩＳＦＥＴと、第１のＳｉ−ＭＩＳＦＥＴの主電極間に逆並列接続された第１ダイオードと、第２のＳｉ−ＭＩＳＦＥＴの主電極間に逆並列接続された第２ダイオードとを備え、第１のＳｉ−ＭＩＳＦＥＴの第１ドレインと第２のＳｉ−ＭＩＳＥＴの第２ドレインとの間のＡＣ電流を制御可能である。

本発明の第２の局面に係る高電圧パルス発生装置は、外部装置から、負電圧パルスに関する第１パルス電圧及び第１パルス幅、正電圧パルスに関する第２パルス電圧及び第２パルス幅、並びにパルス周期を受信する受信部と、負の電圧を出力する第１電源と、正の電圧を出力する第２電源と、一方の端子が接地された第１キャパシタと、第１キャパシタの他方の端子及び第１電源の出力端子を接続する第１スイッチと、第１キャパシタの他方の端子及び負荷への最後終出力端子を接続する第２スイッチと、一方の端子が接地された第２キャパシタと、第２キャパシタの他方の端子及び最後終出力端子を接続する第３スイッチと、第２キャパシタの他方の端子及び第２電源の出力端子を接続する第４スイッチと、最後終出力端子を接地する、相互に並列接続された第５スイッチ及び第６スイッチと、第１電源、第２電源、第１〜第６スイッチをオン／オフ制御する制御部とを備える。制御部は、初期充電期間において、第１電源及び第２電源をオンさせ且つ第２スイッチ及び第３スイッチをオフさせた状態で、第１スイッチ及び第４スイッチをオンさせて、第１キャパシタを第１パルス電圧まで充電し、且つ第２キャパシタを第２パルス電圧まで充電する。制御部は、初期充電期間の後の放電期間において、第１パルス幅の時間、第１スイッチをオフさせ且つ第２スイッチをオンさせた状態を維持し、第１パルス幅の時間が経過した後、所定時間、第５スイッチをオンさせて、最終出力端子を接地し、且つ、所定時間が経過した後、第２パルス幅の時間、第４スイッチをオフさせ且つ第３スイッチをオンさせた状態を維持する、又は、第２パルス幅の時間、第４スイッチをオフさせ且つ第３スイッチをオンさせた状態を維持し、第２パルス幅の時間が経過した後、所定時間、第６スイッチをオンさせて、最終出力端子を接地し、所定時間が経過した後、第１パルス幅の時間、第１スイッチをオフさせ且つ第２スイッチをオンさせた状態を維持する。制御部は、第１パルス幅の時間及び第２パルス幅の時間が経過した後、再充電期間において、第１電源及び第２電源をオンさせ且つ第２スイッチ及び第３スイッチをオフさせた状態で、第１スイッチ及び第４スイッチをオンさせて、第１キャパシタを第１パルス電圧まで充電し、且つ第２キャパシタを第２パルス電圧まで充電する。制御部は、再充電期間において、第１キャパシタが第１パルス電圧まで充電され、第２キャパシタが第２パルス電圧まで充電された後、放電期間の開始を基準としてパルス周期の時間が経過するまでの待機期間において、第１スイッチ、第２スイッチ、第３スイッチ及び第４スイッチをオフさせた状態を維持する。制御部は、所定の期間、再充電期間、放電期間及び待機期間における第１〜第６スイッチの制御を順次繰返す。第１〜第６スイッチはそれぞれ、ＦＥＴを含み、ＦＥＴがオン／オフ制御されることにより、オン／オフ制御され、第５スイッチは、ソースが最終出力端子に接続され、ドレインが接地され、第６スイッチは、ドレインが最終出力端子に接続され、ソースが接地される。

本発明によれば、高電圧パルス発生装置から出力される高電圧パルスの電圧、極性（正又は負）、幅及び周期をパルス毎に所望の値に容易に設定することができ、高い繰返し周波数（例えばＭＨｚオーダ）で大電流を供給することができる。したがって、プロセスに応じた最適な高電圧パルスの供給が可能であり、蒸着、スパッタリング、又はＤＬＣ等を適用した製品の製造歩留りを向上させることができる。加工品種の増加、生産性向上、生産コスト低減等を実現することも可能になる。従来コーティングできなかった安価な素材へのコーティングを実施することも可能になる。

スイッチにＳｉＣ−ＭＩＳＦＥＴを使用することにより、ＭＨｚオーダの周波数で高電圧パルスを供給することができ、ｋＡオーダのピーク電流駆動が可能であり、大容量負荷であってもパルスの立ち上がりエッジが鈍らない。したがって、蒸着、スパッタリング、及びＤＬＣ等における品質改善が可能である。

また、放電期間において、充電用キャパシタの端子の電圧レベルを検知することにより、負荷と接地との間の異常放電の発生を検出し、高電圧パルスの出力を停止し、報知することができる。

本発明の第１の実施の形態に係る高電圧パルス発生装置の概略構成を示す回路図である。 図１の高電圧パルス発生装置の制御系の構成を示すブロック図である。 モジュールＩＦの内部構成の一部を示す回路図である。 図１の高電圧パルス発生装置による高電圧パルス出力時の制御シーケンスを示すタイミングチャートである。 アーク検出部を備えたモジュールＩＦの内部構成の一部を示す回路図である。 高電圧パルスの高速繰返しを可能とする回路を示す回路図である。 本発明の第２の実施の形態に係る高電圧パルス発生装置の概略構成を示す回路図である。 図７の高電圧パルス発生装置の制御系の構成を示すブロック図である。 図７の高電圧パルス発生装置による高電圧パルス出力時の制御シーケンスを示すタイミングチャートである。 スイッチングモジュールの一例を示す回路図である。 図１０のスイッチングモジュールを構成する並列回路セルの一例を示す回路図である。 ＡＣ負荷スイッチング回路を搭載したスイッチングモジュールを用いた高電圧パルス発生装置の概略構成を示す回路図である。

以下、図及び表を用いて本発明の実施形態について説明する。以下において、同一の部品には同一の参照番号を付してある。それらの名称及び機能も同一である。したがって、それらについての詳細な説明は繰返さない。

（第１の実施の形態）
図１を参照して、本発明の第１の実施の形態に係る高電圧パルス発生装置１００は、第１電源１０１、第２電源１０２、第１スイッチングモジュール１１１、第２スイッチングモジュール１１２、第３スイッチングモジュール１１３、及び電圧プローブ１２０を備えている。以下、スイッチングモジュールを、単にモジュールともいう。

第１〜第３モジュール１１１〜１１３は、半導体スイッチであり、例えばＦＥＴ又はバイポーラトランジスタを用いて構成されている。より具体的には、パワーＭＯＳＦＥＴ（ＭＩＳＦＥＴ）、ＳｉＣ−ＭＩＳＦＥＴ等を用いて構成されている。

第１電源１０１の出力端子は、第１モジュール１１１の一方の端子（Ｓ端子）に接続されると共に、抵抗Ｒ１を介して接地されている。第１モジュール１１１の他方の端子（Ｄ端子）は、抵抗Ｒ２を介して第２モジュール１１２の一方の端子（Ｓ端子）に接続される。第２モジュール１１２の一方の端子（Ｓ端子）は、並列接続されたキャパシタＣ１及び抵抗Ｒ３により接地される。第２モジュール１１２の一方の端子（Ｓ端子）、抵抗Ｒ２，Ｒ３、及びキャパシタＣ１の接続ノードＮｄは、電圧プローブ１２０の入力端子に接続されている。

第２モジュール１１２の他方の端子（Ｄ端子）は、抵抗Ｒ５を介してワーク（負荷）１９０に接続される。第２モジュール１１２の他方の端子（Ｄ端子）は、第３モジュール１１３の一方の端子（Ｓ端子）にも接続されている。第３モジュール１１３の他方の端子（Ｄ端子）は、第２電源１０２の出力端子に接続されていると共に、並列接続されたキャパシタＣ２及び抵抗Ｒ４により接地されている。第２モジュール１１２の他方の端子（Ｄ端子）及び第３モジュール１１３の一方の端子（Ｓ端子）は抵抗Ｒ６を介して接地されている。

図１には、高電圧パルス発生装置１００の出力パルスの印加対象であるワーク１９０と、ワーク１９０にプラズマを供給するプラズマ源１９１とを示している。キャパシタＣ３は、ワーク１９０の浮遊容量を表している。ワーク１９０は用途により異なり、用途によっては、プラズマ源１９１とは異なる装置が、高電圧パルス発生装置１００と共に使用される。

第１電源１０１は、例えば、−８ｋＶ、１２ｋＷの負のＤＣ電圧を出力する。第２電源１０２は、例えば、１ｋＶ、４ｋＷの正のＤＣ電圧を出力する。第１〜第３モジュール１１１〜１１３は、例えば、ＤＣ電圧８ｋＶ、ピーク電流２４０Ａをスイッチング可能なモジュールである。

抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５及びＲ６の値はそれぞれ、例えば、１０ＭΩ、５．６ｋΩ、１０ＭΩ、１ＭΩ、３９Ω、１０ＭΩである。キャパシタＣ１及びＣ２の値は、例えば、１００００ｐＦ、０．１μＦである。浮遊容量Ｃ３は、例えば、約４００ｐＦである。抵抗Ｒ１、Ｒ３、Ｒ４及びＲ６は放電抵抗であり、高電圧パルス発生装置１００が停止しているときに、各部（ノード）の電位が高電圧を維持することがないように、感電防止等を目的に設けられたものである。したがって、抵抗Ｒ１、Ｒ３、Ｒ４及びＲ６は、高電圧パルス発生装置１００による高電圧パルスの出力に不可欠なものではなく、任意である。

図１では、プラズマ源１９１からはプラスイオン（電流値１．５Ａ）が供給される。したがって、ワーク１９０にマイナスの高電圧を印加するために、ノードＮｄの電位が負になるように、第１電源１０１は負電圧を出力する。したがって、第１〜第３モジュール１１１〜１１３を、ＭＩＳＦＥＴを用いて構成する場合、上記した一方の端子（Ｓ端子）は、ＭＩＳＦＥＴのソース側の端子であり、上記した他方の端子（Ｄ端子）は、ＭＩＳＦＥＴのドレイン側の端子である。

（制御系）
高電圧パルス発生装置１００の制御系を図２に示す。制御系は、シーケンサ１３０、モジュールＩＦ１５０、及び電圧プローブ１２０により構成される。

シーケンサ１３０は、高電圧パルス発生装置１００全体を制御する。シーケンサ１３０は、制御部１３１、第１デジタル出力部（ＤＯ１）１３２、第２デジタル出力部（ＤＯ２）１３３、アナログ入力部（ＡＩ）１３４、及びバス１４０を備えている。各部間のデータ交換は、バス１４０を介して行われる。

制御部１３１は、例えばマイクロコンピュータであり、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）及びメモリを備え、シーケンサ１３０全体を制御する。制御用プログラムはメモリに記憶されており、ＣＰＵにより読出されて実行される。制御部１３１は、外部コンピュータ（以下、ＰＣという）１９２から高電圧パルス発生装置１００の制御に必要な設定情報を受信し、メモリに記憶する。制御部１３１は、ＰＣ１９２からの指示を受け、メモリから必要なデータを読出し、読出したデータを用いて、高電圧パルス発生装置１００をオン／オフ制御する。

第１デジタル出力部１３２は、第１〜第３モジュール１１１〜１１３をオン／オフ制御するためのモジュールＩＦ１５０とのインターフェイスであり、制御信号ＤＡＴＡ及びＳＴＡＲＴを出力する。第２デジタル出力部１３３は、第１電源１０１及び第２電源１０２のそれぞれに対してオン／オフ制御信号ＣＯＮ１及びＣＯＮ２を出力する。アナログ入力部１３４は、第１電源１０１の出力電圧ＯＵＴ１、及び第２電源１０２の出力電圧ＯＵＴ２を、モニター電圧として受信する。モニター電圧ＯＵＴ１及びＯＵＴ２は、制御部１３１により第１電源１０１及び第２電源１０２が正常に動作しているか否かを判定するために使用される。

電圧プローブ１２０は、図１に示したようにノードＮｄに接続されており、ノードＮｄの電圧を検出し、その値をモジュールＩＦ１５０に出力する。モジュールＩＦ１５０は、電圧プローブ１２０の出力値Ｖ１により、キャパシタＣ１の充電状態を判定し、その結果に応じて、第１〜第３モジュール１１１〜１１３の各々をオン／オフ制御する。

モジュールＩＦ１５０の内部構成の一部を図３に示す。モジュールＩＦ１５０は、第１ＤＡコンバータ１５１、第２ＤＡコンバータ１５２、第１コンパレータ１５３、及び第２コンパレータ１５４、及びＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）１６０を備えている。

ＦＰＧＡ１６０は、第１ＤＡコンバータ１５１及び第２ＤＡコンバータ１５２のそれぞれに、デジタルの第１基準電圧データＳＥＴ１及び第２基準電圧データＳＥＴ２を出力する。第１ＤＡコンバータ１５１及び第２ＤＡコンバータ１５２は、各々に入力されるデジタルの第１基準電圧データＳＥＴ１及び第２基準電圧データＳＥＴ２をアナログ信号に変換して、第１コンパレータ１５３及び第２コンパレータ１５４の一方に出力する。第１コンパレータ１５３及び第２コンパレータ１５４のそれぞれの他方の入力端子には、電圧プローブ１２０の出力信号（アナログ）Ｖ１が入力される。第１コンパレータ１５３は、一方の入力端子に入力されるアナログ信号ＡＳ１と、他方の入力端子に入力される電圧プローブ１２０の出力信号Ｖ１とを比較し、その結果に応じたレベルの信号ＩＮ１を出力する。同様に、第２コンパレータ１５４は、一方の入力端子に入力されるアナログ信号ＡＳ２と、他方の入力端子に入力される電圧プローブ１２０の出力信号Ｖ１とを比較し、その結果に応じたレベルの信号ＩＮ２を出力する。信号ＩＮ１及びＩＮ２は、ＦＰＧＡ１６０に入力される。

第１基準電圧データＳＥＴ１及び第１基準電圧データＳＥＴ２は、出力すべきパルス電圧Ｖ０に応じて予め設定されている。例えば、第１及び第２基準電圧データＳＥＴ１及びＳＥＴ２はそれぞれ、パルス電圧Ｖ０の１００％及び１０３％に設定される。例えば、第１コンパレータ１５３の出力信号ＩＮ１がローレベルであれば、ノードＮｄの電圧はパルス電圧Ｖ０の１００％未満である。第１コンパレータ１５３の出力信号ＩＮ１がハイレベルであれば、ノードＮｄの電圧はパルス電圧Ｖ０の１００％以上である。同様に、第２コンパレータ１５４の出力信号ＩＮ２が、ローレベルであれば、ノードＮｄの電圧はパルス電圧Ｖ０の１０３％未満であり、ハイレベルであれば、ノードＮｄの電圧はパルス電圧Ｖ０の１０３％以上である。

パルス電圧Ｖ０、パルス幅Ｗ及びパルス周期Ｔは、予めＰＣ１９２から制御部１３１に設定情報として入力される。設定情報は、制御部１３１から、第１デジタル出力部１３２を介してモジュールＩＦ１５０に入力され、ＦＰＧＡ１６０のメモリに記憶される。ＦＰＧＡ１６０は、第１〜第３モジュール１１１〜１１３を制御する場合、記憶されているパルス電圧Ｖ０から第１及び第２基準電圧データＳＥＴ１及びＳＥＴ２を算出して、第１ＤＡコンバータ１５１及び第２ＤＡコンバータ１５２に出力する。

ＦＰＧＡ１６０は、第１〜第３モジュール１１１〜１１３を制御中に、第１コンパレータ１５３及び第２コンパレータ１５４の出力信号ＩＮ１及びＩＮ２により、ノードＮｄの電圧が第１基準電圧データＳＥＴ１又は第２基準電圧データＳＥＴ２に到達したか否かを判定する。これにより、ＦＰＧＡ１６０はキャパシタＣ１の充電状態を判定することができる。

このような構成により、高電圧パルス発生装置１００は、第１モジュール１１１をオンして、第１電源１０１によりキャパシタＣ１の端子（ノードＮｄ）を所定の電圧に充電した後、第２モジュール１１２をオンして、キャパシタＣ１に充電された電荷による高電圧パルスをワーク１９０に供給する。

（制御タイミング）
以下、充電及びパルス出力時の制御に関して説明する。高電圧パルス発生装置１００が高電圧パルスを出力するときの制御信号のタイミングチャートを図４に示す。

ＰＣ１９２には所定の操作画面が表示され、ユーザ（オペレータ）は、パルス電圧（Ｖ０）、パルス幅（Ｗ）、及びパルス周期（Ｔ）を指定することができる。操作画面が操作され、パルス電圧、パルス幅、及びパルス周期が入力（指定）され、高電圧パルス出力の開始が指示される（開始ボタンの押下）と、ＰＣ１９２からシーケンサ１３０に所定のデータ（出力開始コマンド、並びに、パルス電圧、パルス幅及びパルス周期のデータ）が送信される。出力開始コマンドを受信したシーケンサ１３０は、受信した、パルス電圧、パルス幅及びパルス周期のデータを、所定ビットのデータバスであるデータライン（ＤＡＴＡ）を介して、モジュールＩＦ１５０に送信する。モジュールＩＦ１５０は、受信した、パルス電圧、パルス幅、及びパルス周期のデータを、内部のメモリ（例えばＦＰＧＡのメモリ）に記憶する。

その後、シーケンサ１３０は、所定のタイミング（図４の「開始」参照）で、制御信号ＣＯＮ１及びＣＯＮ２をハイレベルに設置し、第１電源１０１及び第２電源１０２をオンさせる。同時に、シーケンサ１３０は、モジュールＩＦ１５０に、ハイレベルの制御信号ＳＴＡＲＴを出力する。

制御信号ＳＴＡＲＴがハイレベルに設定されると、モジュールＩＦ１５０（ＦＰＧＡ１６０）は、第１モジュール１１１の制御信号Ｍ１、及び第３モジュール１１３の制御信号Ｍ３をハイレベルに設定し、第２モジュール１１２の制御信号Ｍ２をローレベルに設定する。これにより、第１モジュール１１１及び第３モジュール１１３がオンし、第２モジュール１１２はオフする。したがって、キャパシタＣ１がワーク１９０から切り離された状態で、キャパシタＣ１に、第１電源１０１の出力電圧ＯＵＴ１が印加され、キャパシタＣ１の充電が開始する（図４の「初期充電期間」参照）。この期間、ＦＰＧＡ１６０は、充電状態を表す信号ＲＥＡＤＹをローレベルに維持する。信号ＲＥＡＤＹは、ＦＰＧＡ１６０の内部で使用される。

ＦＰＧＡ１６０は、高電圧パルスをワーク１９０に印加するタイミングに合わせて、プラズマをワーク１９０に作用させるために、プラズマ源１９１を制御する。上記の初期充電期間には、ＦＰＧＡ１６０は、プラズマ源１９１をオフする制御信号を出力する。このとき、第３モジュール１１３をオンさせることにより、ワーク１９０には、第２電源１０２からの正電圧ＯＵＴ２が印加されるので、プラズマ源１９１から供給されるプラスイオンがワーク１９０に作用することを確実に防止することができる。

初期充電期間中、ＦＰＧＡ１６０は、第１コンパレータ１５３の出力信号ＩＮ１及び第２コンパレータ１５４の出力信号ＩＮ２のレベルを判定することにより、ノードＮｄの電圧を監視する。

信号ＩＮ１及びＩＮ２が共にハイレベルになれば、ＦＰＧＡ１６０は、信号ＲＥＡＤＹをハイレベルに設定する。信号ＲＥＡＤＹがハイレベルであることは、キャパシタＣ１への充電完了を表し、高電圧パルス発生装置１００が高電圧パルスを出力可能な状態になったことを表す。同時に、ＦＰＧＡ１６０は、制御信号Ｍ１をローレベルに設定し、第１モジュール１１１をオフし、キャパシタＣ１の充電を停止する。

充電完了後、ＦＰＧＡ１６０は、制御信号Ｍ３をローレベルに設定する。これにより、第３モジュール１１３はオフし、第２電源１０２によるワーク１９０への正電圧の印加が停止する。

その後、予め設定されている時間ｔ１（ＦＰＧＡ１６０のメモリに記憶されている）が経過すると、ＦＰＧＡ１６０は、制御信号Ｍ２をハイレベルに設定する。これにより、第２モジュール１１２がオンし、キャパシタＣ１とワーク１９０とが接続され、ワーク１９０に高電圧が印加される。ＦＰＧＡ１６０は、外部から入力される動作クロックをカント（例えば、クロックの立ち上がり回数をカウント）することにより、予め設定された時間が経過したか否かを判定することができる。時間ｔ１は、例えば、数百ｎｓである。

なお、このとき、ＦＰＧＡ１６０は、プラズマ源１９１をオンさせるための制御信号をプラズマ源１９１に出力する。また、ＦＰＧＡ１６０は、制御信号Ｍ２をハイレベルに設定すると、キャパシタＣ１の放電が開始され、充電完了状態ではなくなるので、信号ＲＥＡＤＹをローレベルに設定する。

ＦＰＧＡ１６０は、制御信号Ｍ２をハイレベルに設定してから、パルス幅に対応する時間Ｗ（放電期間）が経過したか否かを判定する。時間Ｗが経過した場合、ＦＰＧＡ１６０は、制御信号Ｍ２をローレベルに設定する。これにより、第２モジュール１１２がオフし、キャパシタＣ１とワーク１９０との接続が開放され、ワーク１９０への高電圧の印加が停止する。このとき、ＦＰＧＡ１６０は、プラズマ源１９１をオフさせるための制御信号をプラズマ源１９１に出力する。

その後、予め設定されている時間ｔ１が経過すると、ＦＰＧＡ１６０は、制御信号Ｍ１及びＭ３をハイレベルに設定する。これにより、上記と同様に、第１モジュール１１１及び第３モジュール１１３がオンし、第２モジュール１１２がオフし、キャパシタＣ１がワーク１９０から切り離された状態で、キャパシタＣ１の充電が再度開始される（図４の「再充電期間」参照）。再充電期間中、ＦＰＧＡ１６０は、信号ＲＥＡＤＹをローレベルに維持する。

その後、上記と同様に、ノードＮｄの電圧がパルス電圧の１０３％以上になれば（充電完了）、ＦＰＧＡ１６０は、制御信号Ｍ１をローレベルにして第１モジュール１１１をオフし、キャパシタＣ１の充電を停止する（図４の「待機期間」参照）。

ＦＰＧＡ１６０は、制御信号Ｍ３をハイレベルからローレベルに変化させてからの経過時間を監視し、パルス周期に対応する時間Ｔが経過したか否かを判定する。時間Ｔが経過すれば、ＦＰＧＡ１６０は、制御信号Ｍ３をローレベルに設定する。

その後、上記と同様に、予め設定されている時間ｔ１が経過すると、ＦＰＧＡ１６０は、制御信号Ｍ２をハイレベルに設定する。これにより、第２モジュール１１２がオンし、ワーク１９０に高電圧が印加される。

以降、制御信号ＳＴＡＲＴがローレベルに設定されるまで、上記した再充電、待機及び放電の処理が、順次繰返される。これにより、高電圧パルス発生装置１００は、図４の最下段に示すような波形の出力電圧Ｖｏｕｔを出力する。即ち、指定された電圧Ｖ０（Ｖ０＜０）及び幅Ｗの高電圧パルスが、周期Ｔでワーク１９０に印加される。高電圧パルスのワーク１９０への印加の開始及び停止のタイミングで、プラズマ源１９１をオン／オフするので、ワーク１９０にプラズマを効率的に適用することができる。図４では、高電圧パルス発生装置１００の出力電圧Ｖｏｕｔは、初期充電期間、再充電期間、及び待機期間においては正の電圧であり、放電期間においては負の電圧である。これは、上記したように、プラズマ源１９１からプラスイオンを放出してワーク１９０に作用せるからである。

（アーク検出機能）
ワーク１９０に高電圧を印加すると、アーク（ワーク１９０と接地との間の異常放電）等の異常が発生することがある。アークが生じると、ワーク１９０には目標の電圧が印加されないだけでなく、火災等が発生する可能性もあり危険である。したがって、アークが発生したことを検出し、それを報知することが好ましい。

例えば、ＦＰＧＡ１６０は、放電期間中においても、第１コンパレータ１５３及び第２コンパレータ１５４の出力信号ＩＮ１及びＩＮ２を監視する。そのためには、モジュールＩＦ１５０は、例えば図５に示すように、第１ＤＡコンバータ１５１及び第１コンパレータ１５３と同様に、第３ＤＡコンバータ１５５及び第３コンパレータ１５６から構成されるアーク検出部を設ければよい。即ち、ＦＰＧＡ１６０は、第３ＤＡコンバータ１５５にデジタルの第３基準電圧データＳＥＴ３を入力し、第３ＤＡコンバータ１５５は、入力される第３基準電圧データＳＥＴ３をアナログ信号ＡＳ３に変換して、第３コンパレータ１５６の一方の端子に入力する。第３コンパレータ１５６の他方の端子には、電圧プローブ１２０の出力信号Ｖ１が入力される。第３コンパレータ１５６は、２つの入力端子の電位差に応じて、ハイレベル又はローレベルの信号ＩＮ３を生成して、ＦＰＧＡ１６０に入力する。ＦＰＧＡ１６０は、入力される第３コンパレータ１５６の出力信号ＩＮ３のレベルによりアークの発生を検出することができる。

アークが発生すると、非常に大きな電流が抵抗Ｒ５を介して流れるため、ノードＮｄの電圧は略０Ｖになる。これに対して、アークが発生していない状態では、高電圧パルスの印加中、ノードＮｄの電圧は０よりも大きい値である。高電圧パルスの印加前と印加後のノードＮｄの電位差（Ｖｎｄ（印加前）−Ｖｎｄ（印加後））は、キャパシタＣ１及びＣ２の容量とプラズマ電流とで決まる。したがって、予め、高電圧パルスの印加後のノードＮｄの電圧Ｖｎｄ（印加後）に応じて、第３基準電圧データＳＥＴ３を決定しておけばよい。例えば、第３ＤＡコンバータ１５５の出力信号ＡＳ３（アナログ）が、Ｖｎｄ（印加後）よりも少し小さい値になるように、第３基準電圧データＳＥＴ３を設定する。アーク電流の大きさはプロセスの構造に大きく依存するが、例えば、ピーク電流が１００Ａを超えるようなアークが発生し得る場合、第３ＤＡコンバータ１５５の出力信号ＡＳ３（アナログ）が、Ｖｎｄ（印加前）の１／１０〜１／１００の範囲の所定値になるように、第３基準電圧データＳＥＴ３を設定する。このように設定すれば、放電期間において、第３ＤＡコンバータ１５５の出力信号ＡＳ３と、電圧プローブ１２０の出力信号Ｖ１（Ｖｎｄ（印加後））との差（絶対値）が、所定値以上（アークが発生し、Ｖｎｄ（印加後）≒０Ｖ）であれば、第３コンパレータ１５６がハイレベルの出力信号ＩＮ３を出力し、所定値未満（ＡＳ３≒Ｖｎｄ（印加後））であれば、ローレベルの出力信号を出力するようにできる。したがって、放電期間において、ＦＰＧＡ１６０は、第３コンパレータ１５６の出力信号ＩＮ３がハイレベルであるかローレベルであるかにより、アークの発生の有無を判定することができる。例えば、ＦＰＧＡ１６０は、第３コンパレータ１５６の出力信号ＩＮ３が、ハイレベルになれば（アークが発生）、制御信号Ｍ２をローレベルに設定し、高電圧パルスがワーク１９０に印加されないようにする。同時に、ＦＰＧＡ１６０は、所定のエラー信号ＥＲＲＯＲをシーケンサ１３０に伝送し、制御部１３１は、受信したエラー信号ＥＲＲＯＲを、ＰＣ１９２に送信する。これにより、ＰＣ１９２は、操作画面にアークが発生したことを表示することができる。

（高電圧パルスの高速繰返し出力機能）
高電圧パルスの周期を短くするためには、回路素子によるパルス信号の立上り／立下り時間を短くするとともに、キャパシタの充電を短時間で完了させなければならない。キャパシタの充電時間を短くするためには、第１電源１０１又は第２電源１０２に大容量のものを使用し充電電流を大きくしてやればよいが、高電圧の大容量電源はコストが高く、またサイズも大きくなってしまう。

図１の第１電源１０１からノードＮｄまでの回路において、第１モジュール１１１をオンした場合、キャパシタＣ１の端子の電圧の立上り時定数τは、抵抗Ｒ２の抵抗値とキャパシタＣ１の容量により、τ＝Ｒ２×Ｃ１となる。立下りの時定数も同様である。例えば、Ｒ２＝５．５（ｋΩ）、Ｃ１＝１０００（ｐＦ）であれば、τ＝５．５（μｓ）となる。この場合、パルス周期が３３μｓよりも長い場合（周波数が約３０ｋＨｚよりも低い場合）には問題にはならない。しかし、パルス周期１０μｓ（周波数１００ｋＨｚ）では、充電を繰返すことができず、高電圧パルスを繰返し出力することはできない。上記したように、第１電源１０１の出力電圧が−８ｋＶ、出力電力（ワット数）が１２ｋＷであれば、出力電流は最大１．５Ａである。従って、抵抗Ｒ２は５．３ｋΩよりも大きな抵抗値としておかねばならない。抵抗Ｒ２の値を小さくすることで小さな時定数τを実現しようとすれば、もっと電流容量の大きな電源、即ち、ワット数がもっと大きな電源を第１電源１０１として使用しなければならない。

これを解決するためには、例えば図６に示すように、第１電源１０１及びノードＮｄの間に、第１スイッチングモジュール１１１及び抵抗Ｒ２と並列に、サブスイッチングモジュール１１１Ａ及び抵抗Ｒ７を設ければよい。抵抗Ｒ７の抵抗値は、抵抗Ｒ２の抵抗値よりも小さく設定する。例えば、Ｒ２＝５．５（ｋΩ）、Ｒ７＝１．５（ｋΩ）である。キャパシタＣ１の充電電圧は、高電圧パルス発生装置１００を電源投入した直後は０Ｖであるが、キャパシタＣ１を一旦充電した後のパルス発生動作中はパルス電圧Ｖ０とほぼ同程度の電圧値を維持している。図６において、例えばパルス電圧Ｖ０の絶対値が６．５ｋＶ以上で運転している場合、第１スイッチングモジュール１１１及びサブスイッチングモジュール１１１Ａを同時にオンしてやることで、抵抗Ｒ２及びＲ７の並列接続の合成抵抗値は約１．１８ｋΩとなる。Ｃ１＝１０００（ｐＦ）であれば、立上りの時定数τは、約１．１８μｓとなる。したがって、パルス周期１０μｓ（周波数１００ｋＨｚ）で、キャパシタＣ１の充電を繰返すことができ、高電圧パルスを繰返し出力することが可能になる。

即ち、パルス電圧Ｖ０の絶対値が低い状態で運転する場合には、第１スイッチングモジュール１１１のみをオンして、キャパシタＣ１を充電し、逆にパルス電圧Ｖ０の絶対値が高い状態で運転する場合には、第１スイッチングモジュール１１１及びサブスイッチングモジュール１１１Ａをオンして、キャパシタＣ１を充電する。もちろん、パルス周期が長い場合は、パルス電圧Ｖ０の値にかかわらず第一スイッチングモジュール１１１のみをオンして、キャパシタＣ１を充電してもよい。

（ＳｉＣ−ＭＩＳＦＥＴ素子）
キャパシタＣ１の充電開始及び停止を制御するためのスイッチングモジュール、並びに、充電されたキャパシタＣ１からワーク１９０への電圧印加を開始及び停止を制御するためのスイッチングモジュールに使用される半導体素子は、スイッチとして機能するものであればよい。例えば、ＳｉＣ−ＭＩＳＦＥＴ素子を含む半導体スイッチを用いることにより、ワーク１９０に、立上り時間及び立下り時間が短い、高電圧且つ大電流のパルスを供給することができる。

ＳｉＣ−ＭＩＳＦＥＴ素子を用いることにより、例えば、表１に示す特性の高電圧パルスを発生させることができる。

（第２の実施の形態）
第１の実施の形態では、一方の極性（負）の高電圧パルスを出力したのに対して、第２実施の形態では、正負の高電圧パルスを出力する。

図７を参照して、本発明の第２の実施の形態に係る高電圧パルス発生装置１７０は、第１電源１０１、第３電源１０３、第１スイッチングモジュール１１１、第２スイッチングモジュール１１２、第３スイッチングモジュール１１３、第４スイッチングモジュール１１４、第５スイッチングモジュール１１５、第６スイッチングモジュール１１６、及び２つの電圧プローブ１２０、１２１を備えている。第１電源１０１、第１モジュール１１１、第２モジュール１１２及び電圧プローブ１２０は、図１と同じである。また、抵抗Ｒ２及びキャパシタＣ１を介したそれらの接続関係も、図１と同じである。

同様に、第３電源１０３、第３モジュール１１３、第４モジュール１１４及び第２電圧プローブ１２１は、抵抗Ｒ１０及びキャパシタＣ１０を介して接続されている。具体的には、第３電源１０３の出力端子は、第４モジュール１１４の一方の端子（Ｄ端子）に接続されている。第４モジュール１１４の他方の端子（Ｓ端子）は、抵抗Ｒ１０を介して第３モジュール１１３の一方の端子（Ｄ端子）に接続されている。第３モジュール１１３の一方の端子（Ｄ端子）は、キャパシタＣ１０により接地されている。第３モジュール１１３の一方の端子（Ｓ端子）、抵抗Ｒ１０及びキャパシタＣ１０の接続ノードＮｄ１は、第２電圧プローブ１２１の入力端子に接続されている。第２モジュール１１２の他方の端子（Ｄ端子）、第３モジュール１１３の他方の端子（Ｓ端子）、第５モジュール１１５の一方の端子（Ｓ端子）及び第６モジュール１１６の一方の端子（Ｄ端子）は共に、出力端子Ｖｏｕｔに接続されている。第５モジュール１１５の他方の端子（Ｄ端子）及び第６モジュール１１６の他方の端子（Ｓ端子）は、それぞれ抵抗Ｒ１１及びＲ１２を介して接地されている。

第１電源１０１は、例えば、−８ｋＶ、１２ｋＷの負のＤＣ電圧を出力する。第３電源１０２は、例えば、８ｋＶ、１２ｋＷの正のＤＣ電圧を出力する。第１〜第６モジュール１１１〜１１６は、例えば、ＤＣ電圧８ｋＶ、ピーク電流２４０Ａをスイッチング可能なモジュールである。

抵抗Ｒ２、Ｒ１０、Ｒ１１及びＲ１２の値はそれぞれ、例えば、５．６ｋΩ、５．６ｋΩ、５１Ω及び５１Ωである。キャパシタＣ１及びＣ２の値は、例えば、１００００ｐＦ、１００００ｐＦである。

（制御系）
高電圧パルス発生装置１７０の制御系を図８に示す。図８は、図２と同様に構成されている。図８が図２と異なる点は、図２の第２電源１０２が第３電源１０３で代替され、第２電圧プローブ１２１が追加され、モジュールＩＦ１５０が、第４〜第６モジュール１１４〜１１６の制御信号Ｍ４〜Ｍ６を出力する点だけである。図８のモジュールＩＦ１５０の内部構成は、図３と同様に構成されている。図３と異なり、図８のモジュールＩＦ１５０に含まれるＦＰＧＡ１６０は、第１〜第６モジュール１１１〜１１６の制御信号Ｍ１〜Ｍ６を出力する。また、図８のモジュールＩＦ１５０は、図３の第１ＤＡコンバータ１５１、第２ＤＡコンバータ１５２、第１コンパレータ１５３、及び第２コンパレータ１５４の構成を２組備えている。１組は、図３のように、電圧プローブ１２０の出力端子に接続されている。別の１組は、同様に、第２電圧プローブ１２１の出力端子に接続されている。これによって、ＦＰＧＡ１６０は、第１の実施の形態で説明したノードＮｄの電圧レベルの検出と同様に、ノードＮｄ１の電圧レベルを検出することができる。

（制御タイミング）
以下、充電及びパルス出力時の制御に関して説明する。高電圧パルス発生装置１７０が高電圧パルスを出力するときの制御信号のタイミングチャートを図９に示す。

第１の実施の形態と同様に、ＰＣ１９２には所定の操作画面が表示される。操作画面が操作され、パルス電圧、パルス幅、及びパルス周期が入力され、高電圧パルス出力の開始が指示されると、ＰＣ１９２からシーケンサ１３０に所定のデータ（出力開始コマンド、並びに、パルス電圧、パルス幅及びパルス周期のデータ）が送信される。出力開始コマンドを受信したシーケンサ１３０は、受信した、パルス電圧、パルス幅及びパルス周期のデータを、モジュールＩＦ１５０に送信する。モジュールＩＦ１５０は、受信した、パルス電圧、パルス幅、及びパルス周期のデータを、内部のメモリ（例えばＦＰＧＡのメモリ）に記憶する。ここでは、パルス電圧及びパルス幅は、正電圧及び負電圧に関してそれぞれ指定される。以下では、負電圧に関してパルス電圧−Ｖｎ及びパルス幅Ｗ１が設定され、正電圧に関してパルス電圧Ｖｐ及びパルス幅Ｗ２が指定されるとする。

シーケンサ１３０は、所定のタイミングで、制御信号ＣＯＮ１及びＣＯＮ３をハイレベルに設置し（図９では、制御信号ＣＯＮ１及びＣＯＮ３をまとめて１つの波形で示す）、第１電源１０１及び第３電源１０３をオンさせる。同時に、シーケンサ１３０は、モジュールＩＦ１５０に、ハイレベルの制御信号ＳＴＡＲＴを出力する。

制御信号ＳＴＡＲＴがハイレベルに設定されると、モジュールＩＦ１５０（ＦＰＧＡ１６０）は、第１モジュール１１１、第４モジュール１１４、第５モジュール１１５、及び第６モジュール１１６の制御信号Ｍ１、Ｍ４、Ｍ５及びＭ６をハイレベルに設定し、第２モジュール１１２及び第３モジュール１１３の制御信号Ｍ２及びＭ３をローレベルに設定する。これにより、第１モジュール１１１及び第４モジュール１１４がオンし、第２モジュール１１２及び第４モジュール１１４はオフする。したがって、キャパシタＣ１及びＣ１０が出力端子Ｖｏｕｔから切り離された状態で、キャパシタＣ１及びＣ１０に、第１電源１０１及び第３電源１０３の出力電圧ＯＵＴ１及びＯＵＴ３が印加され、キャパシタＣ１及びＣ１０の充電が開始する（図９の「初期充電期間」参照）。この期間、出力端子Ｖｏｕｔは、第５モジュール１１５及び第６モジュール１１６により、接地される。また、この期間、ＦＰＧＡ１６０は、充電状態を表す信号ＲＥＡＤＹをローレベルに維持する。信号ＲＥＡＤＹは、ＦＰＧＡ１６０の内部で使用される。

初期充電期間中、ＦＰＧＡ１６０は、第１コンパレータ１５３の出力信号ＩＮ１及び第２コンパレータ１５４の出力信号ＩＮ２のレベルを判定することにより、ノードＮｄの電圧を監視する。同様に、ＦＰＧＡ１６０は、ノードＮｄ１の電圧を監視する。ノードＮｄの電圧は、負のパルス電圧−Ｖｎから決定された基準と比較され、ノードＮｄ１の電圧は、正のパルス電圧Ｖｐから決定された基準と比較される。

ノードＮｄ及びＮｄ１の電圧（絶対値）が、所定の電圧以上になった場合、ＦＰＧＡ１６０は、キャパシタＣ１及びＣ１０への充電が完了し、高電圧パルス発生装置１７０が高電圧パルスを出力可能な状態になったとして、信号ＲＥＡＤＹをハイレベルに設定する。同時に、ＦＰＧＡ１６０は、制御信号Ｍ１及びＭ４をローレベルに設定すう。これにより、第１モジュール１１１及び第４モジュール１１４はオフし、キャパシタＣ１及びＣ１０の充電は停止する。

充電完了後、ＦＰＧＡ１６０は、制御信号Ｍ５及びＭ６をローレベルに設定する。これにより、第５モジュール１１５及び第６モジュール１１６はオフし、出力端子Ｖｏｕｔと接地との接続が開放される。

その後、予め設定されている時間ｔ１（ＦＰＧＡ１６０のメモリに記憶されている）が経過すると、ＦＰＧＡ１６０は、制御信号Ｍ２をハイレベルに設定する。これにより、第２モジュール１１２がオンし、キャパシタＣ１と出力端子Ｖｏｕｔとが接続され、出力端子Ｖｏｕｔに負の高電圧−Ｖｎが印加される。時間ｔ１は、例えば、５０ｎｓである。

ＦＰＧＡ１６０は、制御信号Ｍ２をハイレベルに設定してから、負電圧パルスのパルス幅に対応する時間Ｗ１が経過したか否かを判定する。時間Ｗ１が経過した場合、ＦＰＧＡ１６０は、制御信号Ｍ２をローレベルに設定し、制御信号Ｍ５をハイレベルに設定する。これにより、第２モジュール１１２がオフし、キャパシタＣ１と出力端子Ｖｏｕｔとの接続が開放され、出力端子Ｖｏｕｔへの負の高電圧−Ｖｎの印加が停止する。同時に、負の高電圧が印加されていた出力端子Ｖｏｕｔは、第５モジュール１１５がオンすることにより速やかに接地電位になる。

その後、予め設定されている時間ｔ２（ＦＰＧＡ１６０のメモリに記憶されている）が経過すると、ＦＰＧＡ１６０は、制御信号Ｍ３をハイレベルに設定する。これにより、第３モジュール１１３がオンし、キャパシタＣ１０と出力端子Ｖｏｕｔとが接続され、出力端子Ｖｏｕｔに正の高電圧Ｖｐが印加される。時間ｔ２は、例えば、５０ｎｓである。

ＦＰＧＡ１６０は、制御信号Ｍ３をハイレベルに設定してから、正電圧パルスのパルス幅に対応する時間Ｗ２が経過したか否かを判定する。時間Ｗ２が経過した場合、ＦＰＧＡ１６０は、制御信号Ｍ３をローレベルに設定し、制御信号Ｍ５及びＭ６をハイレベルに設定する。これにより、第３モジュール１１３がオフし、キャパシタＣ１０と出力端子Ｖｏｕｔとの接続が開放され、出力端子Ｖｏｕｔへの正の高電圧の印加が停止する。同時に、出力端子Ｖｏｕｔは、第５モジュール１１５及び第６モジュール１１６により接地される。

その後、予め設定されている時間ｔ１が経過すると、ＦＰＧＡ１６０は、制御信号Ｍ１及びＭ４をハイレベルに設定する。これにより、上記と同様に、第１モジュール１１１及び第４モジュール１１４がオンし、キャパシタＣ１及びＣ１０の充電が再度開始される（図９の「再充電期間」参照）。再充電期間中、ＦＰＧＡ１６０は、信号ＲＥＡＤＹをローレベルに維持する。

その後、上記と同様に、ノードＮｄ及びノードＮｄ１の電圧が所定の電圧以上になり、充電が完了した場合、ＦＰＧＡ１６０は、制御信号Ｍ１及びＭ４をローレベルにして第１モジュール１１１及び第４モジュール１１４をオフし、キャパシタＣ１及びＣ１０の充電を停止する（図９の「待機期間」参照）。

ＦＰＧＡ１６０は、制御信号Ｍ５及びＭ６をハイレベルからローレベルに変化させてからの経過時間を監視し、パルス周期に対応する時間Ｔが経過したか否かを判定する。時間Ｔが経過すれば、ＦＰＧＡ１６０は、制御信号Ｍ５及びＭ６をローレベルに設定する。

その後、上記と同様に、予め設定されている時間ｔ１が経過すると、ＦＰＧＡ１６０は、制御信号Ｍ２をハイレベルに設定し、この状態を時間Ｗ１の間維持する。これにより、第２モジュール１１２がオンし、出力端子Ｖｏｕｔに、パルス幅Ｗ１の負の高電圧−Ｖｎが印加される。時間Ｗ１が経過した場合、ＦＰＧＡ１６０は、制御信号Ｍ３をローレベルに設定し、制御信号Ｍ５をハイレベルに設定し、この状態を所定時間ｔ２維持した後、制御信号Ｍ３をハイレベルに設定し、制御信号Ｍ５をローレベルに設定し、この状態を時間Ｗ２の間維持する。これにより、第３モジュール１１３がオンし、出力端子Ｖｏｕｔに、パルス幅Ｗ２の正の高電圧Ｖｐが印加される。

以降、制御信号ＳＴＡＲＴがローレベルに設定されるまで、上記した再充電、待機及び放電の処理が、順次繰返される。これにより、高電圧パルス発生装置１７０は、図９の最下段に示すような波形の出力電圧Ｖｏｕｔを出力する。即ち、指定された負電圧−Ｖｎ及び幅Ｗ１の高電圧パルスと、指定された正電圧Ｖｐ及び幅Ｗ２の高電圧パルスとが、周期Ｔで出力電圧Ｖｏｕｔから出力される。上記したように、第２モジュール１１２をオンさせて負の高電圧−Ｖｎを出力した後、所定時間ｔ２の間第５モジュール１１５をオンさせて、出力端子Ｖｏｕｔを強制的に接地電位にするので、第３モジュール１１３をオンさせて正の高電圧Ｖｐを印加するときの、出力端子Ｖｏｕｔの電圧の立上りを速くすることができる。

上記では、負電圧パルス、正電圧パルスの順で出力する場合を説明したが、正電圧パルス、負電圧パルスの順で出力することも可能である。その場合には、制御信号Ｍ２のオン／オフタイミングと、制御信号Ｍ３のオン／オフタイミングとを入れ替えればよい。即ち、放電期間の開始時に、制御信号Ｍ３をハイレベルに設定し、正電圧パルス幅に対応する時間Ｗ２が経過した後に、制御信号Ｍ２をハイレベルに設定し、この状態を負電圧パルス幅の時間Ｗ１維持すればよい。なお、制御信号Ｍ３をローレベルに設定するとき、制御信号Ｍ５を時間ｔ２の間ハイレベルに設定する代わりに、制御信号Ｍ６を時間ｔ２の間ハイレベルに設定する。このようにすれば、正の高電圧Ｖｐが印加されていた出力端子Ｖｏｕｔを、第６モジュール１１６をオンさせることにより、速やかに接地電位にすることができる。したがって、第２モジュール１１２をオンさせて負の高電圧−Ｖｎを印加するときの、出力端子Ｖｏｕｔの電圧の立上りを速くすることができる。

以上、実施の形態を説明することにより本発明を説明したが、上記した実施の形態は例示であって、本発明は上記した実施の形態に限定されるものではなく、種々変更して実施することができる。

上記した高電圧パルス発生装置１００及び１７０に関して具体的に示した設定値は、一例であり、種々変更することができる。例えば、第１〜第３電源１０１〜１０３の能力（出力電圧、出力電流）は、ワーク１９０に供給すべき電力に応じた値であればよい。抵抗Ｒ１〜Ｒ６及びＲ１０〜Ｒ１２の抵抗値、並びに、キャパシタＣ１、Ｃ２及びＣ１０の容量値は、上記した値以外の値であってもよい。また、時間ｔ１及びｔ２は、５０ｎｓ以外の値であってもよく、ｔ１＝０であってもよい。また、第１基準電圧データＳＥＴ１及び第２基準電圧データＳＥＴ２はそれぞれ、パルス電圧Ｖ０の１００％及び１０３％以外の値に設定されてもよい。

図１において、プラズマ源１９１をオンするタイミングは、プラズマ源１９１がオンしてから実際にイオンが放出されるまでの遅延時間を考慮して、上記したタイミングよりも早くプラズマ源１９１をオンさせてもよい。プラズマ源１９１をオフするタイミグに関しても、同様に、プラズマ源１９１がオフしてから実際にイオンが放出されなくなるまでの遅延時間を考慮して、上記したタイミングよりも早くプラズマ源１９１をオフさせてもよい。

図４に示したタイミングチャートでは、ＦＰＧＡ１６０は、第１電源１０１の制御信号ＣＯＮ１をハイレベルに維持しているが、制御信号Ｍ１をローレベルに設定するときに、第１電源１０１の制御信号ＣＯＮ１をローレベルに設定してもよい。同様に、制御信号Ｍ３をローレベルに設定するときに、第２電源１０２の制御信号ＣＯＮ２をローレベルに設定してもよい。図９に示したタイミングチャートの制御信号ＣＯＮ１及びＣＯＮ３に関しても同様である。

図１において、キャパシタＣ１の充電時に、ワーク１９０との接続を切断することができればよく、用途によっては、キャパシタＣ１の充電時に、ワーク１９０を所定の電位に維持するための第２電源１０２はなくてもよい。

上記では、図１において、ワーク１９０に負の高電圧を印加する場合を説明したが、これに限定されない。図１において、ワーク１９０に正の高電圧を印加する場合、ノードＮｄの電位が正になるように、第１電源１０１は正電圧を出力するようにすればよい。Ｓｉ−ＭＩＳＦＥＴを用いて第１〜第３モジュール１１１〜１１３を構成する場合、上記したＤ端子は、直列接続されたＳｉ−ＭＩＳＦＥＴのドレイン側の端子（グローバルドレイン端子Ｄ（＋））とし、上記したＳ端子は、直列接続されたＳｉ−ＭＩＳＦＥＴのソース側の端子（グローバルソース端子Ｓ（−））とすればよい。

また、ＦＰＧＡ１６０内部で使用される信号ＲＥＡＤＹを、高電圧パルス発生装置１００のモニターのために使用してもよい。例えば、信号ＲＥＡＤＹをＦＰＧＡ１６０から、シーケンサ１３０を介して外部のＰＣ１９２に伝送し、ＰＣ１９２において信号ＲＥＡＤＹのレベルに応じた情報（所定のランプの点灯／消灯等）を提示するようにしてもよい。

同様に、図２の第１電源１０１の出力電圧ＯＵＴ１及び第２電源１０２の出力電圧ＯＵＴ２を、高電圧パルス発生装置１００のモニターに使用してもよい。これらの電圧が正常な範囲でなければ、シーケンサ１３０は、高電圧パルス発生装置１００の動作を停止させる、又は、ＰＣ１９２に警告信号を送信してもよい。図８に示した回路においても同様である。

（スイッチングモジュール）
上記したように、スイッチングモジュールに使用される半導体素子は、スイッチング機能を有する素子であればよい。図１０に、スイッチングモジュールの一例を示す。

図１０に示す疑似高電圧ＦＥＴモジュール１は、図１１に示すＦＥＴ並列回路セル１０_ｊをｎ段直列接続したスイッチング回路４と、複数のＦＥＴ並列回路セル１０_ｊ（ｊ＝１〜ｎ）にそれぞれ光ファイバーケーブル１８_ｊ（ｊ＝１〜ｎ）を介して接続される複数のＥＯ変換器２２_ｊ（ｊ＝１〜ｎ）と、バッファ回路２１とを備える。モジュールＩＦ１５０（ＦＰＧＡ１６０）からの制御信号Ｍ１〜Ｍ６（図２、図３及び図８参照）は、バッファ回路２１の入力端子Ｇに入力される。光ファイバーケーブル１８_ｊ（ｊ＝１〜ｎ）は、光ファイバーケーブル束１８０としてバンドル化可能である。

図１１のＦＥＴ並列回路セル１０_ｊは、並列接続されたｋ個のＳｉ−ＭＩＳＦＥＴ Ｑ_Ｍｊと、複数のＳｉ−ＭＩＳＦＥＴ Ｑ_Ｍｊ（ｊ＝１〜ｋ）の各々のゲートに接続された複数のゲートドライブ回路１２_ｊ（ｊ＝１〜ｋ）と、複数のゲートドライプ回路１２_ｊ（ｊ＝１〜ｋ）にゲート駆動信号を供給するＯＥ変換器１４、複数のゲートドライブ回路１２_ｊ（ｊ＝１〜ｋ）とＯＥ変換器１４に所定の電圧を印加する絶縁型ＤＣ／ＤＣ変換器１６とを備える。ＯＥ変換器１４には、光ファイバーケーブル１８を介してＯＮ／ＯＦＦ信号が供給される。絶縁型ＤＣ／ＤＣ変換器１６には、ゲートドライブ電圧供給線２０を介して、所定のＤＣ電圧（例えば、＋２４Ｖ）が供給される。Ｓｉ−ＭＩＳＦＥＴ Ｑ_Ｍｊ（ｊ＝１〜ｋ）のドレインは、正側電力端子Ｐ（＋）に共通接続され、Ｓｉ−ＭＩＳＦＥＴ Ｑ_Ｍｊ（ｊ＝１〜ｋ）のソースは、負側電力端子Ｎ（−）に共通接続されている。

ＯＥ変換器１４は、光電変換素子であり、例えば、フォトカプラ、又はファイバーカプラ等を適用可能である。

ここで、６個（ｋ＝６）のＳｉ−ＭＩＳＦＥＴ Ｑ_Ｍｊ（ｊ＝１〜６）を並列接続したものを８段直列接続して、疑似高電圧ＦＥＴモジュール１を構成する場合、各Ｓｉ−ＭＩＳＦＥＴ Ｑ_Ｍｊに、例えば、定格スイッチング電圧７００Ｖ、定格スイッチング電流１００ＡのＳｉ−ＭＩＳＦＥＴを使用すれば、疑似高電圧ＦＥＴモジュール１としては、定格電圧５．６ｋＶ、定格電流６００Ａのスイッチング性能を実現することができる。

各Ｓｉ−ＭＩＳＦＥＴ Ｑ_Ｍｊの代わりに、ＳｉＣ−ＭＩＳＦＥＴを使用してもよい。その場合には、全てのＳｉＣ−ＭＩＳＦＥＴのオン／オフ制御タイミングが実質的に同時になるように、各ＥＯ変換器２２_ｊ（ｊ＝１〜ｎ）の入力側にディレー回路を設けることが好ましい。

ＳｉＣ−ＭＩＳＦＥＴを使用する場合、各ＦＥＴ並列回路セル１０_ｊ（ｊ＝１〜ｋ）において、正側電力端子Ｐ（＋）及び負側電力端子Ｎ（−）の間に、サージ電圧を吸収するためのサージ吸収回路を接続することが好ましい。サージ吸収回路は、例えば、直列接続された複数のダイオード（アバランシェダイオード（ＡＢＤ：Ａｖａｌａｎｃｈｅ Ｂｒｅａｋｄｏｗｎ Ｄｉｏｄｅ）等）で構成される。直列接続されたダイオード（サージ吸収回路）の両端子のうち、アノード側の端子は負側電力端子Ｎ（−）に接続され、カソード側の端子は正側電力端子Ｐ（＋）に接続される。直列接続されたＡＢＤを設けることで、各並列ＦＥＴ回路セル１０_ｊ（ｊ＝１〜ｎ）が突発的に同時にオン／オフしなくても、プラスマイナス数１０ｎｓ以内、例えば、プラスマイナス２０ｎｓ以内でオン／オフさせることで、疑似高電圧ＦＥＴモジュール１を正常に動作させることができる。

また、スイッチングモジュールは、ＡＣ負荷をスイッチング可能なバイポーラ型（以下、Ｓｉ−ＭＩＳＦＥＴ ＡＣ負荷回路という）であってもよい。例えば、図１１の各Ｓｉ−ＭＩＳＦＥＴ Ｑ_Ｍｊを、ソースが共通に接続され、直列接続された２個のＳｉ−ＭＩＳＦＥＴ及び２個のダイオードで構成されたＳｉ−ＭＩＳＦＥＴ ＡＣ負荷回路で置き換えることができる。Ｓｉ−ＭＩＳＦＥＴ ＡＣ負荷回路において、２個のＳｉ−ＭＩＳＦＥＴのゲートは、共通接続され、ゲートドライブ回路１２_ｊの出力端子に接続されている。また、直列接続された２個のＳｉ−ＭＩＳＦＥＴの各々のソース及びドレイン間には、ダイオードが接続される。ダイオードのアノードは、対応するＳｉ−ＭＩＳＦＥＴのソースに接続され、カソードは、同じＳｉ−ＭＩＳＦＥＴのドレインに接続される。このようなＳｉ−ＭＩＳＦＥＴ ＡＣ負荷回路により、スイッチングモジュールは、ＡＣ負荷をスイッチング可能な双方向スイッチとして機能する。

上記のＡＣ負荷スイッチング回路（Ｓｉ−ＭＩＳＦＥＴ ＡＣ負荷回路）を搭載したスイッチングモジュールを用いた場合、図７の高電圧パルス発生装置１７０は、図１２の高電圧パルス発生装置１８０ように構成できる。即ち、第５モジュール１１５及び第６モジュール１１６を１つのＡＣスイッチングモジュール１８２に置き換えることができ、高電圧パルス発生装置を小型化することができ、且つ安価に構成することができる。ＡＣスイッチングモジュール１８２のＴ１端子及びＴ２端子は、内部の２つのＦＥＴの各々のドレインに接続されている。

１００、１７０、１８０ 高電圧パルス発生装置
１０１ 第１電源
１０２ 第２電源
１０３ 第３電源
１１１ 第１スイッチングモジュール
１１１Ａ サブスイッチングモジュール
１１２ 第２スイッチングモジュール
１１３ 第３スイッチングモジュール
１１４ 第４スイッチングモジュール
１１５ 第５スイッチングモジュール
１１６ 第６スイッチングモジュール
１２０、１２１ 電圧プローブ
１３０ シーケンサ
１３１ 制御部
１３２ 第１デジタル出力部（ＤＯ１）
１３３ 第２デジタル出力部（ＤＯ２）
１３４ アナログ入力部（ＡＩ）
１４０ バス
１５０ モジュールＩＦ
１５１ 第１ＤＡコンバータ（ＤＡＣ１）
１５２ 第２ＤＡコンバータ（ＤＡＣ２）
１５３ 第１コンパレータ
１５４ 第２コンパレータ
１５５ 第３ＤＡコンバータ（ＤＡＣ３）
１５６ 第３コンパレータ
１６０ ＦＰＧＡ
１９０ ワーク（負荷）
１９１ プラズマ源
１９２ ＰＣ

Claims (8)

1. 外部装置からパルス電圧、パルス幅及びパルス周期を受信する受信手段と、
   所定電圧を出力する第１電源と、
   一方の端子が接地されたキャパシタの他方の端子、及び前記第１電源の出力端子を接続する第１スイッチと、
   前記キャパシタの前記他方の端子及び負荷を接続する第２スイッチと、
   前記第１電源、前記第１スイッチ及び前記第２スイッチをオン／オフ制御する制御手段とを備え、
   前記制御手段は、
   初期充電期間において、前記第１電源をオンさせ且つ前記第２スイッチをオフさせた状態で、前記第１スイッチをオンさせて前記キャパシタを前記パルス電圧まで充電し、
   前記初期充電期間の後の放電期間において、前記パルス幅の時間、前記第１スイッチをオフさせ且つ前記第２スイッチをオンさせた状態を維持し、
   前記パルス幅の時間が経過した後、再充電期間において、前記第２スイッチをオフさせ且つ前記第１スイッチをオンさせて前記キャパシタを前記パルス電圧まで充電し、
   前記再充電期間において前記キャパシタが前記パルス電圧まで充電された後、前記放電期間の開始を基準として前記パルス周期の時間が経過するまでの待機期間において、前記第１スイッチ及び前記第２スイッチをオフさせた状態を維持し、
   所定の期間、前記再充電期間、前記放電期間及び前記待機期間における前記第１スイッチ及び第２スイッチの制御を順次繰返し、
   前記第１スイッチ及び前記第２スイッチはそれぞれ、ＦＥＴを含み、前記ＦＥＴがオン／オフ制御されることにより、オン／オフ制御され、
   前記パルス電圧は、前記第１電源が出力する前記所定電圧と同じ極性であり、前記所定電圧よりも絶対値が小さい電圧であり、
   前記第１スイッチ及び前記第２スイッチの各々は、
   並列接続された複数のＦＥＴと、
   複数の前記ＦＥＴのゲートにそれぞれ接続された複数のゲートドライブ回路と、
   複数の前記ゲートドライブ回路にゲート駆動信号を供給するＯＥ変換器と、
   複数の前記ゲートドライブ回路及び前記ＯＥ変換器に電力を供給する絶縁型ＤＣ／ＤＣ変換器とを備えることを特徴とする、高電圧パルス発生装置。
2. 所定の第２電圧を出力する第２電源と、
   前記第２電源の出力端子及び前記負荷を接続し、前記制御手段によりオン／オフ制御される第３スイッチとをさらに備え、
   前記制御手段は、
   前記初期充電期間、前記再充電期間及び前記待機期間において、前記第３スイッチをオンさせ、
   前記放電期間において、前記第３スイッチをオフさせ、
   前記第２電圧は、前記第１電源の前記所定電圧と、反対の極性の電圧であることを特徴とする、請求項１に記載の高電圧パルス発生装置。
3. 前記制御手段は、前記初期充電期間及び前記再充電期間において、前記キャパシタの前記他方の端子の電圧と、前記パルス電圧とを比較する比較手段を備え、
   前記比較手段により、前記キャパシタの前記他方の端子の電圧が前記パルス電圧よりも大きくなったと判定されたことを受けて、前記制御手段は、前記第１スイッチをオフすることを特徴とする、請求項１又は２に記載の高電圧パルス発生装置。
4. 前記制御手段は、前記放電期間において、前記キャパシタの前記他方の端子の電圧が、所定の基準電圧よりも小さいか否かを判定する判定手段を備え、 前記判定手段により、前記キャパシタの前記他方の端子の電圧が、所定の基準電圧よりも小さいと判定されたことを受けて、前記制御手段は、異常放電が発生したことを表すデータを前記外部装置に出力し、
   前記所定の基準電圧は、前記放電期間において前記負荷と前記接地との間で異常放電が発生したときの前記キャパシタの前記他方の端子の電圧よりも大きく、前記放電期間において前記負荷と前記接地との間で異常放電が発生していないときの前記キャパシタの前記他方の端子の電圧よりも小さい値であることを特徴とする、請求項１〜３の何れか１項に記載の高電圧パルス発生装置。
5. 前記第１スイッチと前記キャパシタとの間に直列接続された第１抵抗を備え、
   前記第１電源と前記キャパシタとの間に、前記第１スイッチ及び前記第１抵抗と並列に、直列接続されたサブスイッチ及び第２抵抗を備え、
   前記第２抵抗は、前記第１抵抗の抵抗値よりも小さく、
   前記制御手段は、
   前記キャパシタの前記他方の端子の電圧が所定値未満であれば、前記第１スイッチをオンさせて前記キャパシタを充電し、
   前記キャパシタの前記他方の端子の電圧が、前記所定値以上であれば、前記第１スイッチ及びサブスイッチをオンさせて前記キャパシタを充電することを特徴とする、請求項１〜４の何れか１項に記載の高電圧パルス発生装置。
6. 前記ＦＥＴは、ＳｉＣ−ＭＩＳＦＥＴであり、
   前記第１スイッチ及び前記第２スイッチの各々は、前記ＳｉＣ−ＭＩＳＦＥＴと並列接続され、サージ電圧を吸収するサージ吸収回路を備えることを特徴とする、請求項１〜５の何れか１項に記載の高電圧パルス発生装置。
7. 前記ＦＥＴは、Ｓｉ−ＭＩＳＦＥＴ ＡＣ負荷回路であり、
   前記Ｓｉ−ＭＩＳＦＥＴ ＡＣ負荷回路は、
   第１のＳｉ−ＭＩＳＦＥＴと、
   前記第１のＳｉ−ＭＩＳＦＥＴと直列に接続され、前記第１のＳｉ−ＭＩＳＦＥＴの第１ソースと第２ソースが接続され、前記第１のＳｉ−ＭＩＳＦＥＴの第１ゲートと第２ゲートが共通に接続された第２のＳｉ−ＭＩＳＦＥＴと、
   前記第１のＳｉ−ＭＩＳＦＥＴの主電極間に逆並列接続された第１ダイオードと、
   前記第２のＳｉ−ＭＩＳＦＥＴの主電極間に逆並列接続された第２ダイオードとを備え、
   前記第１のＳｉ−ＭＩＳＦＥＴの第１ドレインと前記第２のＳｉ−ＭＩＳＦＥＴの第２ドレインとの間のＡＣ電流を制御可能であることを特徴とする、請求項１〜５の何れか１項に記載の高電圧パルス発生装置。
8. 外部装置から、負電圧パルスに関する第１パルス電圧及び第１パルス幅、正電圧パルスに関する第２パルス電圧及び第２パルス幅、並びにパルス周期を受信する受信手段と、
   負の電圧を出力する第１電源と、
   正の電圧を出力する第２電源と、
   一方の端子が接地された第１キャパシタと、
   前記第１キャパシタの他方の端子及び前記第１電源の出力端子を接続する第１スイッチと、
   前記第１キャパシタの前記他方の端子及び負荷への最終出力端子を接続する第２スイッチと、
   一方の端子が接地された第２キャパシタと、
   前記第２キャパシタの前記他方の端子及び前記最終出力端子を接続する第３スイッチと、
   前記第２キャパシタの他方の端子及び前記第２電源の出力端子を接続する第４スイッチと、
   前記最終出力端子を接地する、相互に並列接続された第５スイッチ及び第６スイッチと、
   前記第１電源、前記第２電源、前記第１〜第６スイッチをオン／オフ制御する制御手段とを備え、
   前記制御手段は、
   初期充電期間において、前記第１電源及び前記第２電源をオンさせ且つ前記第２スイッチ及び前記第３スイッチをオフさせた状態で、前記第１スイッチ及び前記第４スイッチをオンさせて、前記第１キャパシタを前記第１パルス電圧まで充電し、且つ前記第２キャパシタを前記第２パルス電圧まで充電し、
   前記初期充電期間の後の放電期間において、
   前記第１パルス幅の時間、前記第１スイッチをオフさせ且つ前記第２スイッチをオンさせた状態を維持し、
   前記第１パルス幅の時間が経過した後、所定時間、前記第５スイッチをオンさせて、前記最終出力端子を接地し、且つ、
   前記所定時間が経過した後、前記第２パルス幅の時間、前記第４スイッチをオフさせ且つ前記第３スイッチをオンさせた状態を維持する、
   又は、
   前記第２パルス幅の時間、前記第４スイッチをオフさせ且つ前記第３スイッチをオンさせた状態を維持し、
   前記第２パルス幅の時間が経過した後、所定時間、前記第６スイッチをオンさせて、前記最終出力端子を接地し、
   前記所定時間が経過した後、前記第１パルス幅の時間、前記第１スイッチをオフさせ且つ前記第２スイッチをオンさせた状態を維持し、
   前記第１パルス幅の時間及び前記第２パルス幅の時間が経過した後、再充電期間において、前記第１電源及び前記第２電源をオンさせ且つ前記第２スイッチ及び前記第３スイッチをオフさせた状態で、前記第１スイッチ及び前記第４スイッチをオンさせて、前記第１キャパシタを前記第１パルス電圧まで充電し、且つ前記第２キャパシタを前記第２パルス電圧まで充電し、
   前記再充電期間において、前記第１キャパシタが前記第１パルス電圧まで充電され、前記第２キャパシタが前記第２パルス電圧まで充電された後、前記放電期間の開始を基準として前記パルス周期の時間が経過するまでの待機期間において、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ及び前記第４スイッチをオフさせた状態を維持し、
   所定の期間、前記再充電期間、前記放電期間及び前記待機期間における前記第１〜第６スイッチの制御を順次繰返し、
   前記第１〜第６スイッチはそれぞれ、ＦＥＴを含み、前記ＦＥＴがオン／オフ制御されることにより、オン／オフ制御され、
   前記第５スイッチは、ソースが前記最終出力端子に接続され、ドレインが接地され、
   前記第６スイッチは、ドレインが前記最終出力端子に接続され、ソースが接地されることを特徴とする、高電圧パルス発生装置。
   

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