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JP6356009B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、窒化物半導体を用いた半導体装置およびその製造方法に好適に利用できるものである。
近年、Ｓｉよりも大きなバンドギャップを有するIII−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、１）絶縁破壊電界が大きい点、２）電子飽和速度が大きい点、３）熱伝導率が大きい点、４）ＡｌＧａＮとＧａＮとの間に良好なヘテロ接合が形成できる点、および５）無毒であり安全性が高い材料である点などの利点を有する窒化ガリウム（ＧａＮ）を用いた半導体装置の開発が進められている。
さらに、高耐圧および高速スイッチ特性から、窒化ガリウムを用いたパワーＭＩＳＦＥＴ（Ｍetal Insulator Seｍiconductor Field Effect Transistor）であって、ノーマリーオフ動作が可能である半導体装置の開発が進められている。
例えば、以下の特許文献１には、ゲートリセス構造を採用したＭＩＳ型の化合物半導体装置が開示されている。そして、この半導体装置においては、層間絶縁膜、パッシベーション膜および化合物半導体積層に、ゲート電極用のリセスが形成されている。
特開２０１３−１１８３４３号公報
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、ノーマリーオフ型の半導体装置の特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、上層の絶縁膜、下層の絶縁膜および障壁層を貫通し、チャネル層の途中まで到達する溝と、この溝内および上層の絶縁膜上にゲート絶縁膜を介して配置されたゲート電極と、を有する。そして、上層の絶縁膜のバンドギャップは、下層の絶縁膜のバンドギャップより小さい。また、上層の絶縁膜のバンドギャップは、ゲート絶縁膜のバンドギャップより小さい。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 （Ａ）〜（Ｄ）は、実施の形態１の効果を説明するための溝の底面の端部近傍の模式図である。 （Ａ）〜（Ｄ）は、電荷注入の様子を示すバンド図である。 トランジスタの上層の絶縁膜への電荷注入ステップおよびトランジスタの駆動ステップを示すタイミングチャートである。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す平面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す平面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２７に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図３０に続く製造工程を示す断面図である。 （Ａ）および（Ｂ）は、実施の形態２の効果を説明するための溝の底面の端部近傍の模式図である。 トランジスタの上層の絶縁膜への電荷注入ステップおよびトランジスタの駆動ステップを示すタイミングチャートである。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図２は、本実施の形態の半導体装置の構成を示す平面図である。図１の断面図は、例えば、図２のＡ−Ａ断面に対応する。
本実施の形態の半導体装置は、窒化物半導体を用いたＭＩＳ（Ｍetal Insulator Seｍiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Ｍobility Transistor）やパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、図１に示すように、基板Ｓ上に、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。なお、トランジスタが形成される活性領域ＡＣは、素子分離領域ＩＳＯにより区画されている（図２参照）。
そして、障壁層ＢＡ上には、絶縁膜（ＩＦ１、ＩＦ２）が形成されている。この絶縁膜は、２層の絶縁膜よりなる。障壁層ＢＡ上に、下層の絶縁膜ＩＦ１が形成され、下層の絶縁膜ＩＦ１上に上層の絶縁膜ＩＦ２が形成されている。
この絶縁膜（ＩＦ１、ＩＦ２）は、ゲート電極ＧＥをパターニングする際のエッチングストッパーとしての役割を有する。また、この上層の絶縁膜ＩＦ２は、下層の絶縁膜ＩＦ１よりバンドギャップが小さい膜である。そして、上層の絶縁膜ＩＦ２は、後述するゲート絶縁膜ＧＩよりバンドギャップが小さい膜である（図１５参照）。
ゲート電極ＧＥは、絶縁膜（ＩＦ１、ＩＦ２）および障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。チャネル層ＣＨや障壁層ＢＡは窒化物半導体よりなり、障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス２ＤＥＧが生成される。また、ゲート電極ＧＥに閾値電位（電位Ｖ２＞０、駆動電位ともいう）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルが形成される。
上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、バンドギャップ（禁制帯幅）や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス２ＤＥＧが生成される。
ここで、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに閾値電位が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに閾値電位を印加した状態においては、チャネルが形成され、オン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
本実施の形態の半導体装置の構成について、さらに詳細に説明する。図１に示すように、本実施の形態の半導体装置は、基板Ｓ上に、窒化物半導体からなるチャネル層ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる障壁層ＢＡが形成されている。なお、基板Ｓとチャネル層ＣＨとの間に、基板Ｓ側から核生成層、歪緩和層やバッファ層などを設けてもよい。これらの層は、窒化物半導体からなる。核生成層は、歪緩和層などの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上方に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。また、歪緩和層は、基板Ｓに対する応力を緩和して、基板Ｓに反りやクラックが発生することを抑制するために形成する。バッファ層は、チャネル層ＣＨと歪緩和層との間に位置する中間層である。
ゲート電極ＧＥは、絶縁膜（ＩＦ１、ＩＦ２）および障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
絶縁膜（ＩＦ１、ＩＦ２）は、開口領域（ＯＡ１）に開口部を有する（図５参照）。この開口部に対応して、溝Ｔが形成されている。
この溝Ｔ内および絶縁膜（ＩＦ１、ＩＦ２）上に、ゲート絶縁膜ＧＩが形成されている。このゲート絶縁膜ＧＩ上に、ゲート電極ＧＥが形成されている。ゲート電極ＧＥの上面から見た形状（以下、平面形状という）は、例えば、矩形状である（図２参照）。ここでは、ゲート絶縁膜ＧＩとゲート電極ＧＥとは、同じ平面形状である。
このゲート電極ＧＥは、一の方向（図１中では右側、ドレイン電極ＤＥ側）に張り出した形状である。この張り出し部は、フィールドプレート電極（ファラデーシールド電極ともいう）と呼ばれる。このフィールドプレート電極は、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在するゲート電極ＧＥの一部の領域である。
また、ゲート電極ＧＥは、ソース電極ＳＥ側の溝Ｔの端部からソース電極ＳＥ側へも延在している。そして、ドレイン電極ＤＥ側またはソース電極ＳＥ側へ張り出だしている（延在している）ゲート電極部の下には絶縁膜（ＩＦ１、ＩＦ２）が配置されている。
また、ゲート電極ＧＥの両側の障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。障壁層ＢＡとソース電極ＳＥは、オーミック層を介してオーミック接続されている。また、障壁層ＢＡとドレイン電極ＤＥは、オーミック層を介してオーミック接続されている。ソース電極ＳＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１Ｓ中に位置する接続部（プラグ）と、この接続部上の配線部とからなる。また、ドレイン電極ＤＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１Ｄ中に位置する接続部（プラグ）と、この接続部上の配線部とからなる。ソース電極ＳＥおよびドレイン電極ＤＥは、保護絶縁膜ＰＲＯにより覆われている。ソース電極ＳＥおよびドレイン電極ＤＥの平面形状は、例えば、矩形状である（図２参照）。
なお、前述したゲート電極ＧＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１Ｇ中に位置する接続部（プラグ）を介してゲート配線ＧＬと接続される（図２参照）。
このように、上層の絶縁膜ＩＦ２を、下層の絶縁膜ＩＦ１よりバンドギャップが小さい膜で構成することにより、後述するように、上層の絶縁膜ＩＦ２に電荷（ここでは電子）を蓄積することができ、溝の角部における電界強度が向上する。その結果、溝の角部においても、チャネルが十分に形成され、オン抵抗を低減し、オン電流を大きくすることができる。このように、トランジスタの駆動能力を向上させることができる。
［製法説明］
次いで、図３〜図１３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３〜図１３は、本実施の形態の半導体装置の製造工程を示す断面図である。
図３に示すように、基板Ｓ上に、チャネル層ＣＨを形成する。基板Ｓとして、例えば、低効率１Ω・ｃｍで、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、チャネル層ＣＨとして、窒化ガリウム（ＧａＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Ｍetal Organic Cheｍical Vapor Deposition）法などを用いてヘテロエピタキシャル成長させる。このチャネル層ＣＨの膜厚は、例えば、１μｍ程度である。なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、基板Ｓとチャネル層ＣＨとの間に、基板Ｓ側から核生成層、歪緩和層やバッファ層を設けてもよい。例えば、核生成層として、窒化アルミニウム（ＡｌＮ）層、歪緩和層として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）、バッファ層として、ＡｌＧａＮ層などを用いる。これらの層は、有機金属気相成長法などを用いて形成することができる。この場合、基板Ｓの表面からチャネル層ＣＨの表面までの膜厚は、３〜５μｍ程度である。
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ（ＡｌＸＧａ（１−Ｘ）Ｎ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。ＡｌＧａＮ層の膜厚は、例えば、０．０３μｍ程度である。
このようにして、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。言い換えれば、（０００１）Ｇａ面成長により上記積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス２ＤＥＧが生成される。
次いで、障壁層ＢＡ上に、カバー膜として絶縁膜（ＩＦ１、ＩＦ２）を形成する。例えば、絶縁膜ＩＦ１として、酸化シリコン膜（ＳｉＯ２膜、酸化シリコンを含有する膜）を、ＣＶＤ（Cheｍical Vapor Deposition）法などを用いて、障壁層ＢＡ上に、０．０２μｍ程度の膜厚で堆積する。次いで、絶縁膜ＩＦ１上に、絶縁膜ＩＦ２として、窒化シリコン膜（Ｓｉ３Ｎ４膜、窒化シリコンを含有する膜）を、ＣＶＤ法などを用いて、絶縁膜ＩＦ１に、０．０２μｍ程度の膜厚で堆積する。下層の酸化シリコン膜のバンドギャップは、８．９ｅＶ程度であり、上層の窒化シリコン膜のバンドギャップは、４．５ｅＶ程度である。このように、上層の窒化シリコン膜のバンドギャップは、下層の酸化シリコン膜のバンドギャップより小さい（図１５参照）。
次いで、図４に示すように、絶縁膜（ＩＦ１、ＩＦ２）上に、フォトリソグラフィ技術を用いて、素子分離領域を開口するフォトレジスト膜ＰＲ１を形成する。次いで、このフォトレジスト膜ＰＲ１をマスクとして、ボロン（Ｂ）または窒素（Ｎ）を打ち込む。このボロン（Ｂ）または窒素（Ｎ）は、絶縁膜（ＩＦ１、ＩＦ２）を介して、チャネル層ＣＨおよび障壁層ＢＡ中に注入される。このように、ボロン（Ｂ）や窒素（Ｎ）などのイオン種が、チャネル層ＣＨおよび障壁層ＢＡ中に打ち込まれることにより、結晶状態が変化し、高抵抗化する。このようにして、素子分離領域ＩＳＯを形成する。この後、フォトレジスト膜ＰＲ１を除去する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる（図２参照）。
次いで、図５に示すように、絶縁膜ＩＦ２上に、フォトリソグラフィ技術を用いて、開口領域ＯＡ１に開口部を有するフォトレジスト膜ＰＲ２を形成する。次いで、フォトレジスト膜ＰＲ２をマスクとして、絶縁膜（ＩＦ１、ＩＦ２）をエッチングする。なお、このように、フォトリソグラフィ（露光、現像）により所望の形状に加工したフォトレジスト膜、または、ハードマスク膜などをマスクとして、エッチングを行うことにより、下層の材料を所望の形状に加工することをパターニングという。窒化シリコン膜および酸化シリコン膜のエッチングガスとしては、例えば、ＣＦ４やＣＨＦ３などのガスを用いることができる。これにより、障壁層ＢＡ上に、開口領域ＯＡ１に開口部を有する絶縁膜（ＩＦ１、ＩＦ２）が形成される。言い換えれば、開口領域ＯＡ１において、障壁層ＢＡが露出する（図５）。
続けて、図６に示すように、フォトレジスト膜ＰＲ２をマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜（ＩＦ１、ＩＦ２）および障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、ハロゲン系のガス（Ｃｌ２、ＨＢｒ、ＢＣｌ３など）を用い、プラズマ雰囲気下でドライエッチングを行う。プラズマ源としては、例えば、ＩＣＰ（誘導結合プラズマ）などを用いることができる。開口領域ＯＡ１において、２次元電子ガス２ＤＥＧを確実に除去するため、０．０３μｍの膜厚の障壁層（ＡｌＧａＮ）ＢＡを用いた場合、障壁層（ＡｌＧａＮ）ＢＡの表面から０．０４μｍ程度の深さまでエッチングする。言い換えれば、障壁層（ＡｌＧａＮ）ＢＡの底面と溝Ｔの底面との高低差は、０．０１μｍ程度である。これにより、開口領域ＯＡ１の障壁層（ＡｌＧａＮ）ＢＡおよびチャネル層（ＧａＮ）ＣＨの表面部が除去され、開口領域ＯＡ１からチャネル層（ＧａＮ）ＣＨが露出する。次いで、フォトレジスト膜ＰＲ２を除去する。
次いで、図７に示すように、溝Ｔ内および絶縁膜（ＩＦ１、ＩＦ２）上に、ゲート絶縁膜ＧＩを形成する。例えば、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜（アルミナ、Ａｌ２Ｏ３）をＡＬＤ（Atoｍic Layer Deposition）法などを用いて、溝Ｔ内および絶縁膜（ＩＦ１、ＩＦ２）上に０．１μｍ程度の膜厚で堆積する。このゲート絶縁膜ＧＩのバンドギャップは、その下層に位置する絶縁膜（窒化シリコン膜）ＩＦ２のバンドギャップより大きい（図１５参照）。酸化アルミニウム膜のバンドギャップは、６ｅＶ程度であり、その下層の窒化シリコン膜のバンドギャップは、４．５ｅＶ程度である。
ゲート絶縁膜ＧＩとしては、例えば、上記酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、酸化ハフニウム膜（ＨｆＯ２膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を用いてもよい。このようなハフニウム系絶縁膜のバンドギャップは、窒化シリコン膜のバンドギャップより大きい。
ゲート絶縁膜ＧＩの膜種や膜厚は、回路動作で必要とされる動作電圧、信頼性および破壊耐圧などを考慮して設計される。例えば、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜や酸化シリコン膜を用いる場合、２ＭＶ〜４ＭＶ／ｃｍの電界で設計することで、実用上充分な長期信頼性が得られる。したがって、２０Ｖ〜４０Ｖ程度で動作させたいトランジスタを設計する場合、ゲート絶縁膜（酸化アルミニウムや酸化シリコン膜）ＧＩの膜厚が、０．１μｍ程度必要であるということとなる。
多くの場合、ゲート絶縁膜ＧＩの膜厚（０．１μｍ）は、溝Ｔの深さより大きいこととなる。ここで言う溝の深さとは、第１深さとして、障壁層ＢＡの表面と溝Ｔの底面との高低差（本実施の形態の場合、０．０４μｍ）により定義される。また、第２深さとして、上層の絶縁膜ＩＦ２の表面と溝Ｔの底面との高低差（本実施の形態の場合、０．０８μｍ）により定義される。本実施の形態において、ゲート絶縁膜ＧＩの膜厚が０．１μｍの場合、ゲート絶縁膜の膜厚は、第１深さより大きく、また、第２深さよりも大きい。
次いで、ゲート絶縁膜ＧＩ上にゲート電極ＧＥとなる導電性膜を形成する。例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ニッケル（Ｎｉ）膜と、その上部の金（Ａｕ）膜からなる積層膜（Ａｕ／Ｎｉ膜ともいう）を、スパッタリング法などを用いて堆積する。
次いで、図８に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ゲート電極ＧＥおよびゲート絶縁膜ＧＩをパターニングすることによりゲート電極ＧＥを形成する。例えば、フォトリソグラフィ技術を用いて、ゲート電極ＧＥの形成領域を覆うフォトレジスト膜ＰＲ３を形成し、このフォトレジスト膜ＰＲ３をマスクとして、ゲート電極ＧＥおよびゲート絶縁膜ＧＩをエッチングする。エッチングガスとしては、例えば、ハロゲン系のガス（Ｃｌ２、ＨＢｒなどやこれらの混合ガス）を用い、プラズマ雰囲気下でドライエッチングを行う。プラズマ源としては、例えば、ＩＣＰ（誘導結合プラズマ）などを用いることができる。この後、フォトレジスト膜ＰＲ３を除去する。
なお、このエッチングの際、絶縁膜（ＩＦ１、ＩＦ２）がエッチングストッパーの役割を果たす。絶縁膜（ＩＦ１、ＩＦ２）を形成せず、障壁層ＢＡ上に直接形成されたゲート電極ＧＥおよびゲート絶縁膜ＧＩをフォトレジスト膜ＰＲ３をマスクにドライエッチングした場合、障壁層ＢＡにダメージが生じる。特に、プラズマ雰囲気下で処理を行った場合には、プラズマダメージが生じる。このようなダメージにより、２次元電子ガスが良好に形成されなくなる。さらに、例えば、障壁層ＢＡが厚い場合には、結晶性の低下とともにデバイス動作に好ましくない転位が顕著に発生し、逆に薄い場合には２次元電子ガスの濃度が低下する。このため、障壁層ＢＡは、適切な厚さ（例えば、０．０２μｍ〜０．０４μｍ程度の膜厚）で形成することが好ましい。このように、障壁層ＢＡが薄い場合、障壁層ＢＡがエッチング雰囲気に晒されると、部分的にエッチングが生じ、その膜厚のばらつきが大きくなる、また、部分的に膜が消失する恐れがある。このような場合には、２次元電子ガスが良好に形成されず、例えば、２次元電子ガスの抵抗が上昇する。このように、トランジスタの動作特性が劣化してしまう。
これに対し、本実施の形態においては、絶縁膜（ＩＦ１、ＩＦ２）がエッチングストッパーとして機能するため、２次元電子ガスが良好に形成され、トランジスタの特性を向上させることができる。
なお、絶縁膜（ＩＦ１、ＩＦ２）はエッチングストッパーとして機能するため、ゲート電極ＧＥの両側に露出した絶縁膜（ＩＦ１、ＩＦ２）の表面が後退する場合がある。このように、ゲート電極ＧＥの両側に露出した絶縁膜（ＩＦ１、ＩＦ２）の表面が後退してもよい。但し、エッチング終了時に、上層の絶縁膜ＩＦ２が残存していることが好ましい。例えば、ゲート絶縁膜ＧＩとして酸化シリコン膜を用い、かつ、下層の絶縁膜（酸化シリコン膜）ＩＦ２が露出した場合には、エッチングが急激に進み、下層の障壁層ＢＡがエッチング雰囲気に晒されることとなり、エッチングダメージが加わる。このため、上層の絶縁膜が残存している状態でエッチングをストップすることが好ましい。絶縁膜（ＩＦ１、ＩＦ２）をエッチングストッパーとして機能させるための絶縁膜ＩＦ１、ＩＦ２の好ましい膜厚については、エッチング条件や絶縁膜の種類によっても変化し得るが、例えば、本実施の形態においては、絶縁膜ＩＦ１とＩＦ２のトータル膜厚を、０．０３μｍ〜０．１μｍ程度とすることが好ましい。また、上層の絶縁膜ＩＦ２をエッチング終了時にできるだけ残存させるためには、絶縁膜ＩＦ２の膜厚を、０．０２μｍ〜０．０７μｍ程度とすることが好ましい。また、絶縁膜ＩＦ１の膜厚は、後述するトンネル現象を生じやすくすることを考慮すると、０．０１μｍ〜０．０３μｍ程度とすることが好ましい。
また、ゲート電極ＧＥのパターニングの際、ゲート電極ＧＥを、一の方向（図８中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングする。言い換えれば、ゲート電極ＧＥの一部として、フィールドプレート電極を設けるようにパターニングを行う。フィールドプレート電極は、ゲート電極ＧＥの一部の領域であり、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在する電極部分を指す。なお、ゲート電極ＧＥは、他の方向（図８中では左側、ソース電極ＳＥ側）へも張り出している。但し、張り出し量は、ソース電極ＳＥ側よりドレイン電極ＤＥ側の方が大きい。
次いで、図９に示すように、ゲート電極ＧＥ上に、層間絶縁膜ＩＬ１を形成する。ゲート電極ＧＥおよび絶縁膜（ＩＦ１、ＩＦ２）上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜をＣＶＤ法などを用いて０．７μｍ程度の膜厚で堆積する。
次いで、図１０に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１中にコンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。例えば、図示しないフォトレジスト膜をマスクとして、ソース電極ＳＥの形成領域の層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣ１Ｓを形成し、ドレイン電極ＤＥの形成領域の層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣ１Ｄを形成する。このエッチングの際、層間絶縁膜ＩＬ１の下層の絶縁膜（ＩＦ１、ＩＦ２）も除去する。これにより、コンタクトホールＣ１ＳおよびコンタクトホールＣ１Ｄの底部から障壁層ＢＡが露出する。このように、コンタクトホールＣ１ＳおよびコンタクトホールＣ１Ｄは、ゲート電極ＧＥの両側の障壁層ＢＡ上にそれぞれ配置される。なお、コンタクトホールＣ１ＳおよびコンタクトホールＣ１Ｄの形成の際、ゲート電極ＧＥ上にもコンタクトホール（Ｃ１Ｇ）が形成される（図２参照）。
次いで、図１１に示すように、コンタクトホールＣ１Ｓ、Ｃ１Ｄ等の内部を含む層間絶縁膜ＩＬ１上に、導電性膜ＣＬを形成する。まず、コンタクトホールＣ１Ｓ、Ｃ１Ｄの内部を含む層間絶縁膜ＩＬ１上に、オーミック層を形成する。例えば、チタン（Ｔｉ）膜を、スパッタリング法などを用いて、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内を含む層間絶縁膜ＩＬ１上に０．０５μｍ程度堆積する。次いで、オーミック層上に、金属膜として、アルミニウム膜を、スパッタリング法などを用いて０．６μｍ程度の膜厚で堆積する。次いで、障壁層ＢＡとオーミック層との接続抵抗を低減するため、熱処理を行う。例えば、窒素雰囲気中、６５０℃、３０秒程度の熱処理を行う。なお、金属膜としては、アルミニウムの他、アルミニウム合金を用いてもよい。アルミニウム合金としては、例えば、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＡｌとＣｕ（銅）との合金（Ａｌ−Ｃｕ）、ＡｌとＳｉとＣｕ（Ａｌ−Ｓｉ−Ｃｕ）などを用いることができる。
次いで、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、Ｔｉ／Ａｌ膜をパターニングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内およびその上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、フォトリソグラフィ技術を用いて、導電性膜ＣＬ上に、ソース電極ＳＥの形成領域およびドレイン電極ＤＥの形成領域を覆うフォトレジスト膜ＰＲ４を形成し、このフォトレジスト膜ＰＲ４をマスクとして、導電性膜ＣＬをエッチングする。これにより、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。この際、ゲート電極ＧＥ上のコンタクトホールＣ１Ｇ内にも導電性膜ＣＬが埋め込まれ、その上にゲート配線ＧＬが形成される（図２参照）。この後、フォトレジスト膜ＰＲ４を除去する。
次いで、図１３に示すように、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁膜ＩＬ１上に、保護絶縁膜（表面保護膜ともいう）ＰＲＯを形成する。ソース電極ＳＥおよびドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、保護絶縁膜ＰＲＯとして、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する。
以上の工程により、図１に示す半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態においては、上層の絶縁膜ＩＦ２を、下層の絶縁膜ＩＦ１よりバンドギャップが小さい膜で構成することにより、上層の絶縁膜ＩＦ２に電荷（ここでは電子）を蓄積することができ、溝の角部における電界強度が向上する。その結果、溝の角部においても、チャネルが十分に形成され、オン抵抗を低減し、オン電流を大きくすることができる。このように、トランジスタの駆動能力を向上させることができる。
図１４（Ａ）〜（Ｄ）は、本実施の形態の効果を説明するための溝の底面の端部近傍の模式図である。図１４（Ａ）に示すように、カバー膜として単層の絶縁膜（例えば、酸化シリコン膜）ＩＦを用いた場合、絶縁膜ＩＦの底面とゲート電極ＧＥの底面との間に位置する等電位曲線の間隔が広くなる。これに対し、本実施の形態のように、上層の絶縁膜ＩＦ２に電荷（ここでは電子）が蓄積されている場合は、図１４（Ｂ）に示すように、絶縁膜ＩＦ２の底面とゲート電極ＧＥの底面との間に位置する等電位曲線の間隔が狭くなる。このように、ソース端の電界を高めることによって、オン電流を大きくすることができ、トランジスタの駆動能力を向上させることができる。
特に、溝Ｔの底面の端部（角部）においては、ゲート絶縁膜ＧＩの膜厚が大きくなり、ゲート電極ＧＥに印加された電圧が緩和されチャネルが形成され難い状況になり得る。さらに、図１４（Ｃ）に示すように、ゲート絶縁膜ＧＩが厚く、その膜厚が溝Ｔの深さ（第１深さ、第２深さ）より大きい場合には、さらに、チャネルが形成され難い状況になる。例えば、図１４（Ｃ）に示すように、ゲート絶縁膜ＧＩが厚く、その膜厚が溝Ｔの深さ（第１深さ、第２深さ）より大きい場合には、図１４（Ｄ）に示すゲート絶縁膜ＧＩが薄く、その膜厚が溝Ｔの深さより小さい場合と比較し、溝Ｔの底面の端部（角部）のゲート絶縁膜ＧＩの膜厚が相対的に大きくなり易く、さらに、チャネルが形成され難い状況になり得る。なお、ＣＰは、電流経路を示す。
このゲート絶縁膜ＧＩの厚さについては、トランジスタの耐圧を考慮し、例えば、２０Ｖ程度以上の電圧で駆動しようとした場合、耐圧が良好な絶縁材料（例えば、酸化アルミニウムや酸化シリコン）を選定したとしても、前述したように０．１μｍ（１０００Ａ）以上の膜厚が必要になる。一方、溝Ｔの深さを深くしすぎると、次のような不具合が生じる恐れがある。溝Ｔの深さを深くしすぎると、溝Ｔのエッチングが困難となる。また、チャネル層ＣＨを深く掘り込むと、トランジスタ動作時の電流経路（図１４（Ｃ）のＣＰ参照）における溝Ｔの側壁の占める割合が大きくなり、抵抗が上昇してしまう。このため、溝Ｔの底部は、障壁層ＢＡとチャネル層ＣＨの境界（２次元電子ガス２ＤＥＧ）から０．０１μｍ〜０．０２μｍ程度（本実施の形態においては、０．０１μｍ程度）の深さであることが好ましい。また、障壁層ＢＡを厚くし、溝Ｔの深さを深くすることも可能であるが、この場合、ソース電極ＳＥと障壁層ＢＡとのオーミック接続、ドレイン電極ＤＥと障壁層ＢＡとのオーミック接続が取り難く、これらの間の接続抵抗が上昇してしまう。また、障壁層（ＡｌＧａＮ）ＢＡを結晶性よく形成するためには、その膜厚は、０．０２μｍ〜０．０４μｍ（２００〜４００Ａ）の範囲で調整することが好ましい。
このように、ゲート絶縁膜ＧＩの膜厚は大きく、溝Ｔの深さは小さくなる傾向にあり、前述したチャネルが形成され難くなるという問題への対策はますます重要となる。
これに対し、本実施の形態によれば、上層の絶縁膜ＩＦ２を、下層の絶縁膜ＩＦ１よりバンドギャップが小さい膜で構成することにより、上層の絶縁膜ＩＦ２に電荷（ここでは電子）を蓄積することができ、溝の角部における電界強度が向上する。これにより、ソース端においても、電界を高めることができ、チャネルを効果的に形成することができる。
次いで、上層の絶縁膜ＩＦ２に電荷（ここでは電子）が蓄積する理由と、電荷の蓄積方法について、図１５および図１６を参照しながら説明する。図１５（Ａ）〜（Ｄ）は、電荷注入の様子を示すバンド図である。図１６は、トランジスタの上層の絶縁膜への電荷注入ステップおよびトランジスタの駆動ステップを示すタイミングチャートである。
上層の絶縁膜ＩＦ２への電荷の注入は、ゲート電極ＧＥに、下層の絶縁膜ＩＦ１にトンネル電流が流れる程度の高電圧（電位Ｖ１）を与えることにより行うことができる。例えば、本実施の形態において説明した０．０２μｍ程度の膜厚の絶縁膜ＩＦ１を用いた場合、３０Ｖ〜５０Ｖ程度の電位をゲート電極ＧＥに印加すると、２次元電子ガス２ＤＥＧから絶縁膜ＩＦ１を介して上層の絶縁膜ＩＦ２への電荷を注入することができる。なお、絶縁膜ＩＦ１の膜厚が０．０１〜０．０２μｍ程度であれば、３０Ｖ〜５０Ｖ程度の電位により、絶縁膜ＩＦ２への電荷を注入することができる。
図１５（Ａ）に示すように、ゲート電極ＧＥに印加される電位が小さい（例えば、１０Ｖ程度）の場合には、トンネル現象は生じない。これに対し、図１５（Ｂ）に示すように、ゲート電極ＧＥに、高電位（例えば、４０Ｖ程度）を印加すると、トンネル現象が生じ、絶縁膜ＩＦ１を介して上層の絶縁膜ＩＦ２へ電荷が注入される。そして、上層の絶縁膜（ＳｉＮ）ＩＦ２のバンドギャップが、下層の絶縁膜（ＳｉＯ２）ＩＦ１のバンドギャップより小さいため、トンネル注入された電子（ｅ−）は、上層の絶縁膜（ＳｉＮ）ＩＦ２に蓄積される。さらに、上層の絶縁膜（ＳｉＮ）ＩＦ２のバンドギャップより、ゲート絶縁膜（Ａｌ２Ｏ３）のバンドギャップが大きいため、注入された電子（ｅ−）は、上層の絶縁膜（ＳｉＮ）ＩＦ２中に保持される。そして、図１５（Ｃ）に示すように、電荷が十分に注入されると、電荷の注入により矢印間の電位差は小さくなる。そして、注入された電荷は、ゲート電極ＧＥに電位を印加していない状態においても保持される。また、図１５（Ｄ）に示すように、トランジスタの動作時、即ち、ゲート電極に閾値電位（例えば、１０Ｖ程度）を印加し、トランジスタを導通状態とする場合には、トンネル現象は生じないため、新たな電荷は注入されず、また、注入された電子（ｅ−）は、上層の絶縁膜（ＳｉＮ）ＩＦ２中に保持されたままとなり、トランジスタのオン動作に支障をきたすことはない。
例えば、図１６に示すように、スタンバイ期間Ｓｔにおいて、ゲート電極ＧＥに電位（電荷注入電位）Ｖ１を期間ｔ１印加する。この際、例えば、ソース電位は、０Ｖ、ドレイン電位は、０Ｖである。これにより、上層の絶縁膜ＩＦ２に電荷を蓄積する。この後、トランジスタをオン／オフ動作させるスイッチング期間Ｓｗにおいて、ゲート電極ＧＥに、電位（閾値電位）Ｖ２を期間ｔ２印加し、トランジスタをオン状態とする。この際、例えば、ソース電位は、０Ｖ、ドレイン電位は、０〜１０Ｖである。電位Ｖ１は、電位Ｖ２より大きい。電位Ｖ１は、３０〜５０Ｖであり、電位Ｖ２は、５〜１５Ｖである。期間ｔ１は、１〜１０秒程度であり、期間ｔ２は、１０−８〜１０−４秒程度である。
このようにして、上層の絶縁膜ＩＦ２に電荷を蓄積することができ、ソース端において等電位曲線の間隔を狭くすることができる。そして、ソース端の電界を高めることによって、オン電流を大きくすることができ、トランジスタの駆動能力を向上させることができる。
（実施の形態２）
実施の形態１においては、ゲート電極ＧＥを利用し、ゲート電極ＧＥに高電位を印加することにより、上層の絶縁膜ＩＦ２に電荷を蓄積したが、電荷注入用電極ＣＩＥを設け、この電荷注入用電極ＣＩＥを用いて上層の絶縁膜ＩＦ２に電荷を蓄積してもよい。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。なお、本実施の形態において、電荷注入用電極ＣＩＥ以外の構成は、実施の形態１の半導体装置と同様である。よって、実施の形態１の場合と同様の構造および製造工程については、その説明を簡潔に記載する。
［構造説明］
図１７および図１９は、本実施の形態の半導体装置の構成を示す断面図である。図１８は、本実施の形態の半導体装置の構成を示す平面図である。図１７の断面図は、例えば、図１８のＡ−Ａ断面に対応し、図１９の断面図は、例えば、図１８のＢ−Ｂ断面に対応する。
本実施の形態の半導体装置も、実施の形態１の場合と同様に、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。本実施の形態の半導体装置も、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、図１７に示すように、基板Ｓ上に、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。なお、トランジスタが形成される活性領域ＡＣは、素子分離領域ＩＳＯにより区画されている（図１８参照）。
そして、障壁層ＢＡ上には、絶縁膜（ＩＦ１、ＩＦ２）が形成されている。この絶縁膜は、２層の絶縁膜よりなる。障壁層ＢＡ上に、下層の絶縁膜ＩＦ１が形成され、下層の絶縁膜ＩＦ１上に上層の絶縁膜ＩＦ２が形成されている。
この絶縁膜（ＩＦ１、ＩＦ２）は、ゲート電極ＧＥをパターニングする際のエッチングストッパーとしての役割を有する。また、この上層の絶縁膜ＩＦ２は、下層の絶縁膜ＩＦ１よりバンドギャップが小さい膜である。そして、上層の絶縁膜ＩＦ２は、後述するゲート絶縁膜ＧＩよりバンドギャップが小さい膜である。
さらに、本実施の形態においては、絶縁膜ＩＦ２上に、電荷注入用電極ＣＩＥが形成されている。
ゲート電極ＧＥは、電荷注入用電極ＣＩＥ、絶縁膜（ＩＦ１、ＩＦ２）および障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。チャネル層ＣＨや障壁層ＢＡは窒化物半導体よりなり、障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い（電子親和力が小さい）窒化物半導体である。また、電荷注入用電極ＣＩＥは、導電性膜よりなる。
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス２ＤＥＧが生成される。また、ゲート電極ＧＥに閾値電位（電位Ｖ２＞０）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルが形成される。
本実施の形態の半導体装置の構成について、さらに、詳細に説明する。図１７に示すように、本実施の形態の半導体装置は、基板Ｓ上に、窒化物半導体からなるチャネル層ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる障壁層ＢＡが形成されている。なお、基板Ｓとチャネル層ＣＨとの間に、基板Ｓ側から核生成層、歪緩和層やバッファ層などを設けてもよい。
ゲート電極ＧＥは、電荷注入用電極ＣＩＥ、絶縁膜（ＩＦ１、ＩＦ２）および障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
電荷注入用電極ＣＩＥおよび絶縁膜（ＩＦ１、ＩＦ２）は、開口領域ＯＡ１に開口部を有する（図２１参照）。この開口部に対応して、溝Ｔが形成されている。
この溝Ｔ内、電荷注入用電極ＣＩＥおよび絶縁膜（ＩＦ１、ＩＦ２）上に、ゲート絶縁膜ＧＩが形成されている。このゲート絶縁膜ＧＩ上に、ゲート電極ＧＥが形成されている。ゲート電極ＧＥの平面形状は、例えば、矩形状である（図１８参照）。ここでは、ゲート絶縁膜ＧＩとゲート電極ＧＥとは、同じ平面形状である。そして、電荷注入用電極ＣＩＥは、後述するように、ゲート電極ＧＥの下方に位置する矩形状の部分と、この部分から引き出されたコンタクト部（引き出し部ともいう）とを有する。但し、溝Ｔの部分においては、電荷注入用電極ＣＩＥは形成されていない（図２９参照）。
このゲート電極ＧＥは、一の方向（図１中では右側、ドレイン電極ＤＥ側）に張り出した形状である。この張り出し部は、フィールドプレート電極と呼ばれる。また、ゲート電極ＧＥは、ソース電極ＳＥ側の溝Ｔの端部からソース電極ＳＥ側へも延在している。そして、ドレイン電極ＤＥ側またはソース電極ＳＥ側へ張り出だしている（延在している）ゲート電極部の下には、電荷注入用電極ＣＩＥが配置され、さらに、この電荷注入用電極ＣＩＥの下には、絶縁膜（ＩＦ１、ＩＦ２）が配置されている。
また、ゲート電極ＧＥの両側の障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。障壁層ＢＡとソース電極ＳＥまたはドレイン電極ＤＥとは、オーミック層を介してオーミック接続されている。ソース電極ＳＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１Ｓ中に位置する接続部（プラグ）と、この接続部上の配線部とからなる。また、ドレイン電極ＤＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１Ｄ中に位置する接続部（プラグ）と、この接続部上の配線部とからなる。ソース電極ＳＥおよびドレイン電極ＤＥは、保護絶縁膜ＰＲＯにより覆われている。ソース電極ＳＥおよびドレイン電極ＤＥの平面形状は、例えば、矩形状である（図１８参照）。
なお、前述したゲート電極ＧＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１Ｇ中に位置する接続部（プラグ）を介してゲート配線ＧＬと接続される（図１８参照）。また、電荷注入用電極ＣＩＥは、ゲート電極ＧＥの下方から引き出され、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１ＣＩ中に位置する接続部（プラグ）を介して電荷注入配線ＣＩＬと接続される（図１８、図１９参照）。
このように、上層の絶縁膜ＩＦ２を、下層の絶縁膜ＩＦ１よりバンドギャップが小さい膜で構成することにより、実施の形態１の場合と同様に、上層の絶縁膜ＩＦ２に電荷（ここでは電子）を蓄積することができ、溝の角部における電界強度が向上する。その結果、溝の角部においても、チャネルが十分に形成され、オン抵抗を低減し、オン電流を大きくすることができる。このように、トランジスタの駆動能力を向上させることができる。
また、上層の絶縁膜ＩＦ２上に電荷注入用電極ＣＩＥを設けたので、実施の形態１の場合と比較し、より低電圧で絶縁膜ＩＦ２中に電荷を注入することができる。また、ゲート電極ＧＥと電荷注入用電極ＣＩＥとを個別に制御することができるため、電荷注入ステップとトランジスタの駆動ステップを個別に実行することができる。
［製法説明］
次いで、図２０〜図３１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２０〜図３１は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
図２０に示すように、実施の形態１の場合と同様の基板Ｓを用い、実施の形態１の場合と同様にして、基板Ｓ上に、チャネル層（ＧａＮ）ＣＨ、障壁層（ＡｌＧａＮ）ＢＡ、絶縁膜（酸化シリコン膜）ＩＦ１および絶縁膜（窒化シリコン膜）ＩＦ２を順次形成する。下層の酸化シリコン膜のバンドギャップは、８．９ｅＶであり、上層の窒化シリコン膜のバンドギャップは、４．５ｅＶである。このように、上層の窒化シリコン膜のバンドギャップは、下層の酸化シリコン膜のバンドギャップより小さい。
次いで、絶縁膜ＩＦ２上に電荷注入用電極ＣＩＥを形成する。例えば、絶縁膜ＩＦ２上に、導電性膜として、例えば、タングステン（Ｗ）膜を、スパッタリング法などを用いて堆積する。電荷注入用電極ＣＩＥとしては、Ｗの他、ＴｉＮ（窒化チタン）など、Ｗ以外の金属やその化合物（但し導電性のもの）を用いてもよい。
次いで、電荷注入用電極ＣＩＥ上に、フォトリソグラフィ技術を用いて、素子分離領域を開口するフォトレジスト膜ＰＲ１を形成する。次いで、実施の形態１の場合と同様に、このフォトレジスト膜ＰＲ１をマスクとして、ボロン（Ｂ）または窒素（Ｎ）を打ち込むことにより、素子分離領域ＩＳＯを形成する。この後、フォトレジスト膜ＰＲ１を除去する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる（図１８参照）。
次いで、図２１に示すように、電荷注入用電極ＣＩＥ上に、フォトリソグラフィ技術を用いて、開口領域ＯＡ１に開口部を有するフォトレジスト膜ＰＲ２を形成する。次いで、フォトレジスト膜ＰＲ２をマスクとして電荷注入用電極ＣＩＥおよび絶縁膜（ＩＦ１、ＩＦ２）をエッチングする。電荷注入用電極ＣＩＥのエッチングガスとしては、例えば、Ｃｌ２やＣＦ４などのガスを用いることができる。また、窒化シリコン膜および酸化シリコン膜のエッチングガスとしては、例えば、ＣＦ４やＣＨＦ３などのガスを用いることができる。これにより、障壁層ＢＡ上に、開口領域ＯＡ１に開口部を有する電荷注入用電極ＣＩＥおよび絶縁膜（ＩＦ１、ＩＦ２）の積層膜が形成される。言い換えれば、開口領域ＯＡ１において、障壁層ＢＡが露出する（図２１）。
続けて、図２２に示すように、フォトレジスト膜ＰＲ２をマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、電荷注入用電極ＣＩＥ、絶縁膜（ＩＦ１、ＩＦ２）および障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、ハロゲン系のガス（Ｃｌ２、ＨＢｒ、ＢＣｌ３など）を用い、プラズマ雰囲気下でドライエッチングを行う。プラズマ源としては、例えば、ＩＣＰ（誘導結合プラズマ）などを用いることができる。開口領域ＯＡ１において、２次元電子ガス２ＤＥＧを確実に除去するため、０．０３μｍの膜厚の障壁層（ＡｌＧａＮ）ＢＡを用いた場合、障壁層（ＡｌＧａＮ）ＢＡの表面から０．０４μｍ程度の深さまでエッチングする。これにより、開口領域ＯＡ１の障壁層（ＡｌＧａＮ）ＢＡおよびチャネル層（ＧａＮ）ＣＨの表面部が除去され、チャネル層（ＧａＮ）ＣＨが露出する。次いで、フォトレジスト膜ＰＲ２を除去する。
次いで、図２３に示すように、溝Ｔ内および電荷注入用電極ＣＩＥ上に、ゲート絶縁膜ＧＩを形成する。例えば、実施の形態１の場合と同様に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜（アルミナ、Ａｌ２Ｏ３）をＡＬＤ法などを用いて、溝Ｔ内および絶縁膜（ＩＦ１、ＩＦ２）上に０．１μｍ程度の膜厚で堆積する。このゲート絶縁膜ＧＩのバンドギャップは、下層に位置する絶縁膜（窒化シリコン膜）ＩＦ２のバンドギャップより大きい。酸化アルミニウム膜のバンドギャップは、６ｅＶであり、その下層の窒化シリコン膜のバンドギャップは、４．５ｅＶである。
ゲート絶縁膜ＧＩとしては、実施の形態１で説明した、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。なお、ここでは、実施の形態１の場合と同様に、ゲート絶縁膜（酸化シリコン膜）ＧＩの膜厚（０．１μｍ）は、溝Ｔの深さ（第１深さおよび第２深さ）より大きい。
次いで、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。例えば、実施の形態１の場合と同様に、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ニッケル（Ｎｉ）膜と、その上部の金（Ａｕ）膜からなる積層膜（Ａｕ／Ｎｉ膜ともいう）を、スパッタリング法などを用いて堆積する。
次いで、図２４〜図２６に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ゲート電極ＧＥおよびゲート絶縁膜ＧＩをパターニングすることによりゲート電極ＧＥを形成する。例えば、フォトリソグラフィ技術を用いて、ゲート電極ＧＥの形成領域を覆うフォトレジスト膜ＰＲ３を形成し、このフォトレジスト膜ＰＲ３をマスクとして、ゲート電極ＧＥおよびゲート絶縁膜ＧＩをエッチングする。エッチングガスとしては、例えば、ハロゲン系のガス（Ｃｌ２、ＨＢｒ、ＢＣｌ３などやこれらの混合ガス）を用い、プラズマ雰囲気下でドライエッチングを行う。プラズマ源としては、例えば、ＩＣＰ（誘導結合プラズマ）などを用いることができる。この後、フォトレジスト膜ＰＲ３を除去する。これにより、図２６に示すように、矩形状のゲート電極ＧＥを形成することができる。そして、このゲート電極ＧＥの周囲には、電荷注入用電極ＣＩＥが露出している（図２４〜図２６）。
次いで、図２７〜図２９に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、電荷注入用電極ＣＩＥをパターニングする。例えば、フォトリソグラフィ技術を用いて、電荷注入用電極ＣＩＥの形成領域を覆うフォトレジスト膜ＰＲ３２を形成し、このフォトレジスト膜ＰＲ３２をマスクとして、電荷注入用電極ＣＩＥをエッチングする。エッチングガスとしては、例えば、Ｃｌ２やＨＢｒを用い、プラズマ雰囲気下でドライエッチングを行う。プラズマ源としては、例えば、ＩＣＰ（誘導結合プラズマ）などを用いることができる。この後、フォトレジスト膜ＰＲ３２を除去する。これにより、図２９に示すように、ゲート電極ＧＥの下方に位置する矩形状の部分と、この部分から引き出されたコンタクト部（引き出し部ともいう、図２９中左側の突出部）とを有する電荷注入用電極ＣＩＥを形成することができる。なお、溝Ｔの部分においては、溝Ｔの形成工程において、電荷注入用電極ＣＩＥは除去されている。よって、図２９に示すドットのハッチング部が、電荷注入用電極ＣＩＥの形成領域となる。
なお、電荷注入用電極ＣＩＥのエッチングの際、絶縁膜（ＩＦ１、ＩＦ２）がエッチングストッパーの役割を果たす。絶縁膜（ＩＦ１、ＩＦ２）を形成せず、障壁層ＢＡ上に直接形成された電荷注入用電極ＣＩＥをフォトレジスト膜ＰＲ３２をマスクにドライエッチングした場合、実施の形態１の場合と同様に、障壁層ＢＡにダメージが生じ、トランジスタの動作特性が劣化してしまう。
これに対し、本実施の形態においては、絶縁膜（ＩＦ１、ＩＦ２）がエッチングストッパーとして機能するため、トランジスタの特性を向上させることができる。
また、絶縁膜（ＩＦ１、ＩＦ２）について、ゲート電極ＧＥの両側に露出した絶縁膜（ＩＦ１、ＩＦ２）の表面が後退していてもよい。但し、エッチング終了時に、上層の絶縁膜ＩＦ２が残存していることが好ましい。例えば、ゲート絶縁膜ＧＩとして酸化シリコン膜を用いる場合には、下層の絶縁膜（酸化シリコン膜）ＩＦ２が露出した場合には、エッチングが急激に進み、さらに、下層の障壁層ＢＡがエッチング雰囲気に晒されることとなり、エッチングダメージが加わる。この障壁層ＢＡは前述したように薄いためエッチングダメージが生じた場合、２次元電子ガスに影響を及ぼし易い。このため、上層の絶縁膜が残存している状態でエッチングをストップすることが好ましい。
また、ゲート電極ＧＥのパターニングの際、ゲート電極ＧＥを、一の方向（図２４中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングする。言い換えれば、ゲート電極ＧＥの一部として、フィールドプレート電極を設けるようにパターニングを行う。フィールドプレート電極は、ゲート電極ＧＥの一部の領域であり、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在する電極部分を指す。なお、ゲート電極ＧＥは、他の方向（図２４中では左側、ソース電極ＳＥ側）へも張り出している。但し、張り出し量は、ソース電極ＳＥ側よりドレイン電極ＤＥ側の方が大きい。
次いで、図３０および図３１に示すように、ゲート電極ＧＥ上に、層間絶縁膜ＩＬ１、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、実施の形態１の場合と同様にして、層間絶縁膜ＩＬ１を形成した後、コンタクトホールＣ１ＳおよびコンタクトホールＣ１Ｄを形成する。なお、この際、ゲート電極ＧＥ上にコンタクトホール（Ｃ１Ｇ）が形成され、電荷注入用電極ＣＩＥ上にコンタクトホールＣ１ＣＩが形成される（図１８、図３１参照）。
次いで、実施の形態１の場合と同様にして、コンタクトホールＣ１Ｓ、Ｃ１Ｄ等の内部を含む層間絶縁膜ＩＬ１上に、導電性膜ＣＬを形成し、パターニングすることにより、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。この際、ゲート電極ＧＥ上のコンタクトホールＣ１Ｇ内およびその上には、ゲート配線ＧＬが形成され、電荷注入用電極ＣＩＥ上のコンタクトホールＣ１ＣＩ内およびその上には、電荷注入配線ＣＩＬが形成される（図１８、図３１参照）。
次いで、実施の形態１の場合と同様にして、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁膜ＩＬ１上に、保護絶縁膜ＰＲＯを形成する（図１７等参照）。
以上の工程により、図１７に示す半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態においても、実施の形態１の場合と同様に、上層の絶縁膜ＩＦ２を、下層の絶縁膜ＩＦ１よりバンドギャップが小さい膜で構成したので、上層の絶縁膜ＩＦ２に電荷（ここでは電子）を蓄積することができ、溝の角部における電界強度が向上する。その結果、溝の角部においても、チャネルが十分に形成され、オン抵抗を低減し、オン電流を大きくすることができる。このように、トランジスタの駆動能力を向上させることができる（図１４、図１５参照）。
図３２（Ａ）および（Ｂ）は、本実施の形態の効果を説明するための溝の底面の端部近傍の模式図である。図３３は、トランジスタの上層の絶縁膜への電荷注入ステップおよびトランジスタの駆動ステップを示すタイミングチャートである。
図３２（Ａ）に示すように、カバー膜として単層の絶縁膜（例えば、酸化シリコン膜）ＩＦを用いた場合、絶縁膜ＩＦの底面とゲート電極ＧＥの底面との間に位置する等電位曲線の間隔が広くなる。これに対し、本実施の形態のように、上層の絶縁膜ＩＦ２に電荷（ここでは電子）が蓄積されている場合は、図３２（Ｂ）に示すように、絶縁膜ＩＦ２の底面とゲート電極ＧＥの底面との間に位置する等電位曲線の間隔が狭くなる。このように、ソース端の電界を高めることによって、オン電流を大きくすることができ、トランジスタの駆動能力を向上させることができる。
上層の絶縁膜ＩＦ２への電荷の注入は、電荷注入用電極ＣＩＥに、下層の絶縁膜ＩＦ１にトンネル電流が流れる程度の高電圧（電位Ｖ１）を与えることにより行うことができる。例えば、本実施の形態において説明した０．０２μｍ程度の膜厚の絶縁膜ＩＦ１を用いた場合、３０Ｖ〜５０Ｖ程度の電位を電荷注入用電極ＣＩＥに印加すると、２次元電子ガス２ＤＥＧから絶縁膜ＩＦ１を介して上層の絶縁膜ＩＦ２への電荷を注入することができる。なお、絶縁膜ＩＦ１の膜厚が０．０１〜０．０３μｍ程度であれば、１５Ｖ〜３０Ｖ程度の電位により、絶縁膜ＩＦ２への電荷を注入することができる。
例えば、図３３に示すように、スタンバイ期間Ｓｔにおいて、電荷注入用電極ＣＩＥに電位Ｖ１を期間ｔ１印加する。この際、例えば、ソース電位は、０Ｖ、ドレイン電位は、０Ｖである。これにより、上層の絶縁膜ＩＦ２に電荷を蓄積する。この後、トランジスタをオン／オフ動作させるスイッチング期間Ｓｗにおいて、ゲート電極ＧＥに、電位Ｖ２を期間ｔ２印加し、トランジスタをオン状態とする。この際、例えば、ソース電位は、０Ｖ、ドレイン電位は、０〜１０Ｖである。電位Ｖ１は、１５〜３０Ｖであり、電位Ｖ２は、５〜１５Ｖである。期間ｔ１は、期間ｔ２より長い。期間ｔ１は、１〜１０秒程度であり、期間ｔ２は、１０−８〜１０−４秒程度である。
このようにして、上層の絶縁膜ＩＦ２に電荷を蓄積することができ、ソース端において等電位曲線の間隔を狭くすることができ、ソース端の電界を高めることによって、オン電流を大きくすることができ、トランジスタの駆動能力を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
なお、上記実施の形態１（図１５参照）においては、絶縁膜ＩＦ１、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩの組み合わせとして、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜の例を示した。これに対し、これらの膜のバンドギャップ（Ｅｇ（ＩＦ１）、Ｅｇ（ＩＦ２）、Ｅｇ（ＧＩ））について、Ｅｇ（ＩＦ１）＞Ｅｇ（ＩＦ２）、Ｅｇ（ＧＩ）＞Ｅｇ（ＩＦ２）の関係を満たす他の組み合わせを用いてもよい。例えば、絶縁膜ＩＦ１、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩの組み合わせとして、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の組合せとしてもよい。
また、上記実施の形態においては、スタンバイ期間Ｓｔにおいて、電荷の注入を行い、その後のスイッチング期間Ｓｗにおいて、トランジスタの駆動（オン／オフ動作）を行ったが、スタンバイ期間Ｓｔは、初期の１回のみでもよいし、また、スイッチング期間Ｓｗにおいて、定期的（所定の期間ごと）に設けてもよい。また、１回のオン／オフ動作ごとにその前に絶縁膜ＩＦ２への電荷の注入を行ってもよい。
２ＤＥＧ ２次元電子ガス
ＡＣ 活性領域
ＢＡ 障壁層
Ｃ１ＣＩ コンタクトホール
Ｃ１Ｄ コンタクトホール
Ｃ１Ｇ コンタクトホール
Ｃ１Ｓ コンタクトホール
ＣＨ チャネル層
ＣＩＥ 電荷注入用電極
ＣＩＬ 電荷注入配線
ＣＬ 導電性膜
ＤＥ ドレイン電極
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート配線
ＩＦ 絶縁膜
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＳＯ 素子分離領域
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲ３ フォトレジスト膜
ＰＲ３２ フォトレジスト膜
ＰＲ４ フォトレジスト膜
ＰＲＯ 保護絶縁膜
Ｓ 基板
ＳＥ ソース電極
Ｓｔ スタンバイ期間
Ｓｗ スイッチング期間
Ｔ 溝
ｔ１ 期間
ｔ２ 期間
Ｖ１ 電位
Ｖ２ 電位

Claims (19)

  1. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
    前記第２窒化物半導体層の上方に形成された絶縁膜と、
    前記絶縁膜および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
    前記溝内および前記絶縁膜上に、ゲート絶縁膜を介して形成されたゲート電極と、
    を有し、
    前記絶縁膜は、第１膜と前記第１膜上に形成された第２膜とを有し、
    前記第２膜のバンドギャップは、前記第１膜のバンドギャップより小さく、
    前記第２膜は、電荷が蓄積されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２膜のバンドギャップは、前記ゲート絶縁膜のバンドギャップより小さい、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１膜は、酸化膜であり、前記第２膜は、窒化膜である、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１膜は、酸化シリコン膜であり、前記第２膜は、窒化シリコン膜である、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記ゲート絶縁膜は、酸化シリコン膜または酸化アルミニウム膜である、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記ゲート絶縁膜の膜厚は、前記第２窒化物半導体層の表面と前記溝の底面との高低差より大きい、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記ゲート絶縁膜の膜厚は、前記第２膜の表面と前記溝の底面との高低差より大きい、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記電荷は、前記ゲート電極に第１電位を印加することにより前記第２膜に注入されたものである、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記ゲート電極に第２電位を印加することにより前記溝の底部にチャネルが形成され、
    前記第１電位は、前記第２電位より大きい、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記ゲート電極に前記第１電位を印加する期間は、前記ゲート電極に前記第２電位を印加する期間より長い、半導体装置。
  11. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
    前記第２窒化物半導体層の上方に形成された絶縁膜と、
    前記絶縁膜上に形成された導電性膜と、
    前記導電性膜、前記絶縁膜および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
    前記溝内および前記導電性膜上に、ゲート絶縁膜を介して形成されたゲート電極と、
    を有し、
    前記絶縁膜は、第１膜と前記第１膜上に形成された第２膜とを有し、
    前記第２膜のバンドギャップは、前記第１膜のバンドギャップより小さい、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第２膜のバンドギャップは、前記ゲート絶縁膜のバンドギャップより小さい、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第１膜は、酸化シリコン膜であり、前記第２膜は、窒化シリコン膜であり、
    前記ゲート絶縁膜は、酸化シリコン膜または酸化アルミニウム膜である、半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記ゲート絶縁膜の膜厚は、前記第２窒化物半導体層の表面と前記溝の底面との高低差より大きい、半導体装置。
  15. 請求項１１記載の半導体装置において、
    前記ゲート絶縁膜の膜厚は、前記導電性膜の表面と前記溝の底面との高低差より大きい、半導体装置。
  16. 請求項１１記載の半導体装置において、
    前記第２膜は、電荷が蓄積されている、半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記電荷は、前記導電性膜に第１電位を印加することにより前記第２膜に注入されたものである、半導体装置。
  18. 請求項１７記載の半導体装置において、
    前記ゲート電極に第２電位を印加することにより前記溝の底部にチャネルが形成され、
    前記第１電位は、前記第２電位より大きい、半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記導電性膜に前記第１電位を印加する期間は、前記ゲート電極に前記第２電位を印加する期間より長い、半導体装置。
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