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JP6222771B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体装置の製造方法に関する。
近年、シリコン（Ｓｉ）に代わる半導体材料の一つとして炭化珪素（ＳｉＣ）が注目されている。炭化珪素のバンドギャップは、例えば炭化珪素の四層周期六方晶（４Ｈ−ＳｉＣ）で３．２５ｅＶであり、シリコンのバンドギャップ（＝１．１２ｅＶ）に比べて３倍程度大きい。このため、半導体材料として炭化珪素を用いることにより、動作上限温度を高くすることができる。また、炭化珪素の絶縁破壊電界強度は、例えば４Ｈ−ＳｉＣで３．０ＭＶ／ｃｍであり、シリコンの絶縁破壊電界強度（＝０．２５ＭＶ／ｃｍ）に比べて１０倍程度大きい。このため、絶縁破壊電界強度の３乗に反比例するオン抵抗が低減され、定常状態での電力損失を低減することができる。
また、炭化珪素の熱伝導度は、例えば４Ｈ−ＳｉＣで４．９Ｗ／ｃｍＫであり、シリコンの熱伝導度（＝１．５Ｗ／ｃｍＫ）に比べて３倍程度高い。このため、炭化珪素を用いた半導体装置（以下、炭化珪素半導体装置とする）は、シリコンを用いた半導体装置（以下、シリコン半導体装置とする）よりも熱冷却効果が高く、冷却装置を小型化することができるという利点がある。また、炭化珪素半導体装置は、飽和ドリフト速度が２×１０7ｃｍ／ｓと大きいため、高速動作にも優れている。このように炭化珪素は、シリコンと比較して優れた物性値を有しているため、電力用半導体素子（以下、パワーデバイスとする）や高周波デバイス、高温動作デバイスなどへの応用が期待されている。
現在、炭化珪素半導体装置として絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ｐｎダイオード、ショットキーダイオード等が試作され、絶縁耐圧およびオン抵抗に関しては、シリコン半導体装置の特性を超えるデバイスが続出している。オン抵抗とは、通電時の順方向電流に対する順方向電圧の比（＝順方向電圧／順方向電流）である。このような炭化珪素半導体装置の作製（製造）には、炭化珪素からなる半導体基板（以下、ＳｉＣ基板とする）の内部の所定領域の導電型やキャリア濃度を制御する必要がある。
ＳｉＣ基板の内部の所定領域の導電型やキャリア濃度を制御する方法として、熱拡散法やイオン注入法が公知である。熱拡散法は、シリコン半導体装置を作製するために広く用いられている。しかし、炭化珪素中では不純物の拡散係数は非常に小さいため、熱拡散法を用いてＳｉＣ基板の内部の所定領域の導電型やキャリア濃度を制御することは難しい。このため、炭化珪素半導体装置の作製には、通常、イオン注入法が用いられる。注入されるイオン種としては、ｎ型半導体領域の形成には窒素（Ｎ）やリン（Ｐ）が用いられ、ｐ型半導体領域の形成にはアルミニウム（Ａｌ）やボロン（Ｂ）が多く用いられている。
大容量・高耐圧のパワーデバイスは、半導体装置の縦方向、すなわち半導体装置のおもて面から裏面に向かって電流が流れたり、半導体装置のおもて面と裏面との間に電圧が印加される縦型の素子構造を有する。そのため、大容量・高耐圧のパワーデバイスは、半導体基板のおもて面および裏面にそれぞれ電極を有する構成となっている。例えばショットキーダイオードの場合、基板おもて面側にショットキー電極が設けられ、基板裏面にシリコン部とのコンタクト（電気的接触部）がオーミックコンタクトとなるオーミック電極が設けられている。また、縦型ＭＯＳＦＥＴの場合、基板おもて面にソース電極およびゲート電極が設けられ、基板裏面にオーミック電極であるドレイン電極が設けられている。
従来の炭化珪素半導体装置の製造方法では、まず、ＳｉＣ基板のおもて面上に炭化珪素エピタキシャル層を成長させ、その後、ＳｉＣ基板の裏面に金属を蒸着して熱処理することでオーミック電極を形成するのが一般的である。また、オーミック電極を備えた炭化珪素半導体装置において、ＳｉＣ基板とオーミック電極との接触抵抗（コンタクト抵抗）が大きい場合、同じ電圧を印加したとしても、接触抵抗が小さい場合に比べてデバイス動作時に活性領域に流れる電流（オン電流）が小さくなってしまう。このため、ＳｉＣ基板とオーミック電極との接触抵抗を低減する方法として、イオン注入によりＳｉＣ基板の裏面に高不純物濃度のイオン注入層を形成することが提案されている（例えば、下記特許文献１，２参照。）。
特開２００３−０８６８１６号公報 特開２００６−３２４５８５号公報
しかしながら、ＳｉＣ基板とオーミック電極との接触抵抗を低減させるためには、上述したように基板裏面に高不純物濃度の不純物層を形成することが有効であるが、発明者らが鋭意研究を重ねた結果、上記特許文献１，２の技術では、次の問題が生じることが判明した。図１１〜１３は、従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。一般的に従来の炭化珪素半導体装置の製造方法では、まず、図１１に示すように、ＳｉＣ基板１０１の裏面にイオン注入１１１を行い、ＳｉＣ基板１０１の裏面の表面層に、ＳｉＣ基板１０１よりも不純物濃度の高い高濃度半導体領域１０２を形成する。次に、図１２に示すように、高濃度半導体領域１０２の表面に裏面電極としてニッケル（Ｎｉ）層１０３およびチタン（Ｔｉ）層１０４を順に形成する。
次に、ニッケル層１０３およびチタン層１０４をシンタリング（焼結）するためのアニール処理（熱処理）を行う。この熱処理により、図１３に示すように、ニッケル層１０３がシリサイド化され、ＳｉＣ基板１０１とのオーミックコンタクトをなすオーミック電極としてニッケルシリサイド層１０５が形成されるが、このニッケルシリサイド層１０５中に炭素（Ｃ）が連続的に析出された層（以下、炭素析出層とする）１０６が形成される。このように、従来技術ではニッケルシリサイド層１０５中に炭素析出層１０６が形成され、この炭素析出層１０６を境に裏面電極（ニッケルシリサイド層１０５上に形成する金属層）が剥離したり、ＳｉＣ基板１０１との接触抵抗の小さい良好な裏面電極を形成することができないことが確認された。
この発明は、上述した従来技術による問題点を解消するため、裏面電極が剥離することを抑制することができ、かつ良好な特性が得られる裏面電極を形成することができる炭化珪素半導体装置の製造方法を提供することを目的とする。
本発明者らは、鋭意研究を重ねた結果、次のことを見出した。上述した従来技術では、ニッケルシリサイド層１０５を形成するための熱処理時に、高濃度半導体領域１０２中の炭素原子がニッケルシリサイド層１０５中に析出して炭素析出層１０６が形成されていると推測される。このため、高濃度半導体領域の不純物濃度や基板裏面からの深さを調整することにより、ニッケルシリサイド層中に炭素析出層を発生させることなく、ＳｉＣ基板（高濃度半導体領域）とオーミック電極（ニッケルシリサイド層）との接触抵抗を従来と同程度以下にすることができることを見出した。本発明は、このような知見に基づいてなされたものである。
上述した課題を解決し、目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素からなる半導体基板の裏面に不純物を注入し、前記半導体基板の裏面の表面層に、前記半導体基板よりも不純物濃度が高い高濃度半導体領域を形成する第１工程を行う。次に、前記高濃度半導体領域の表面に金属電極を形成する第２工程を行う。次に、熱処理により、前記高濃度半導体領域と前記金属電極とのオーミックコンタクトを形成する第３工程を行う。そして、前記第１工程では、前記半導体基板の裏面に、３０ｋｅＶ以上１５０ｋｅＶ以下の範囲の加速エネルギーで不純物を注入し、カーボン保護膜で保護した後、活性化熱処理し、前記カーボン保護膜を除去後に前記半導体基板の裏面を犠牲酸化し、当該犠牲酸化による犠牲酸化膜をバッファードフッ酸によるエッチングで除去することで、前記高濃度半導体領域の不純物濃度を１×１０19／ｃｍ3以上８×１０20／ｃｍ3以下とし、前記高濃度半導体領域の厚さを２００ｎｍ以下とし、深さ方向に一様な不純物濃度プロファイルを有する前記高濃度半導体領域を形成する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記高濃度半導体領域の不純物濃度を４×１０20／ｃｍ3以下とすることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程では、前記不純物として、アルミニウム、リン、砒素、窒素、ボロン、マグネシウムまたはガリウムを注入することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記高濃度半導体領域の表面にニッケル層およびチタン層を順に形成し、前記第３工程では、熱処理により前記ニッケル層と前記高濃度半導体領域とを反応させて、前記金属電極としてニッケルシリサイド層を形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程前に、前記半導体基板のおもて面側に、おもて面素子構造を形成する工程をさらに含むことを特徴とする。
また、上述した課題を解決し、目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の裏面の表面層に、前記半導体基板よりも不純物濃度が高い高濃度半導体領域が設けられている。前記高濃度半導体領域の表面に、前記高濃度半導体領域とのオーミックコンタクトを形成する金属電極が設けられている。そして、前記高濃度半導体領域の不純物濃度は、１×１０19／ｃｍ3以上８×１０20／ｃｍ3以下である。前記高濃度半導体領域の厚さは、２００ｎｍ以下である。前記高濃度半導体領域の不純物濃度プロファイルは、深さ方向に一様である。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記高濃度半導体領域の不純物濃度は、４×１０20／ｃｍ3以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記金属電極は、ニッケルシリサイド層であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板のおもて面側に設けられたおもて面素子構造をさらに備えることを特徴とする。
上述した発明によれば、高濃度半導体領域の厚さを２００ｎｍ以下程度とすることで、高濃度半導体領域中の炭素原子が金属電極中に析出することを抑制することができる。これにより、高濃度半導体領域から金属電極への炭素の析出量を低減させることができ、金属電極中に炭素が連続的に析出された層は生じない。したがって、金属電極中の炭素を原因として金属電極が剥離することを防止することができる。また、本発明によれば、高濃度半導体領域の不純物濃度を８×１０20／ｃｍ3以下程度とすることで、高濃度半導体領域と金属電極との接触抵抗を従来と同程度以下とすることができる。これにより、デバイス動作時に活性領域に流れる電流が小さくなることを防止することができる。
本発明にかかる炭化珪素半導体装置の製造方法によれば、裏面電極が剥離することを抑制することができるとともに、良好な特性を有する裏面電極を形成することができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の製造方法により製造される炭化珪素半導体装置の一例を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施例１にかかる炭化珪素半導体装置の裏面電極に対する剥離試験の結果を示す説明図である。 実施例２にかかる炭化珪素半導体装置の裏面電極に対する剥離試験の結果を示す説明図である。 従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。 従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。 従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる炭化珪素半導体装置の製造方法によって作製（製造）される炭化珪素半導体装置の構造について、ショットバリアダイオード（以下、ＳｉＣ−ＳＢＤ）を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の製造方法により製造される炭化珪素半導体装置の一例を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体装置において、炭化珪素（ＳｉＣ）からなるｎ型半導体基板（以下、ｎ型ＳｉＣ基板とする）１のおもて面上には、ｎ-型ドリフト領域となるｎ-型ＳｉＣエピタキシャル層２が設けられている。以下、ｎ型ＳｉＣ基板１およびｎ-型ＳｉＣエピタキシャル層２からなるｎ型ＳｉＣエピタキシャル基板の、ｎ-型ＳｉＣエピタキシャル層２側の面をおもて面とし、ｎ型ＳｉＣ基板１側の面を裏面とする。
ｎ型ＳｉＣエピタキシャル基板のおもて面の表面層には、ジャンクション・バリア・ショットキー（ＪＢＳ）構造を構成するｐ+型半導体領域３が所定間隔で選択的に設けられている。ｎ型ＳｉＣエピタキシャル基板のおもて面上には、層間絶縁膜４が設けられている。層間絶縁膜４には、ｐ+型半導体領域３が形成された活性領域においてｎ型ＳｉＣエピタキシャル基板のおもて面を露出するコンタクトホール４ａが設けられている。活性領域とは、オン状態のときに電流が流れる領域である。ショットキー電極５は、層間絶縁膜４のコンタクトホール４ａ内に設けられ、ｎ-型ＳｉＣエピタキシャル層２の、ｐ+型半導体領域３間に挟まれた部分と、ｐ+型半導体領域３とに接する。ショットキー電極５の端部は、活性領域から層間絶縁膜４上にまで延在している。ショットキー電極５上には、例えばアルミニウム（Ａｌ）からなる電極パッド６が設けられている。
ｎ型ＳｉＣエピタキシャル基板の裏面（ｎ型ＳｉＣ基板１の裏面）の表面層には、ｎ+型半導体領域７が設けられている。ｎ+型半導体領域７の厚さは、例えば２００ｎｍ以下であるのがよい。ｎ+型半導体領域７の不純物濃度は、例えば１×１０19／ｃｍ3以上８×１０20／ｃｍ3以下であるのがよく、好ましくは例えば４×１０20／ｃｍ3以下であるのがよい。その理由は、次の通りである。ｎ+型半導体領域７の不純物濃度が１×１０19／ｃｍ3未満である場合、後述するオーミック電極８とのコンタクト（電気的接触部）をオーミックコンタクトにすることができないからである。また、ｎ+型半導体領域７の不純物濃度が８×１０20／ｃｍ3よりも大きい場合、ｎ型ＳｉＣ基板１とオーミック電極８との接触抵抗を従来と同程度以下にすることができないからである。
ｎ+型半導体領域７の表面上には、ｎ型ＳｉＣ基板１（ｎ+型半導体領域７）とのコンタクトがオーミックコンタクトとなるオーミック電極８が設けられている。オーミック電極８は、ｎ+型半導体領域７の表面上に順に積層した例えばニッケル（Ｎｉ）層およびチタン（Ｔｉ）層を熱処理してなるニッケルシリサイド層であるのがよい。オーミック電極８の表面上には、例えば金（Ａｕ）からなる外部接続用電極層９が設けられている。
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について、図１のＳｉＣ−ＳＢＤを作製する場合を例に説明する。図２〜８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。まず、ｎ型ＳｉＣ基板（半導体ウェハ）１として、例えば、１×１０16／ｃｍ3程度の窒素（Ｎ）がドーピングされた３５０μｍ程度の厚さの炭化珪素の四層周期六方晶（４Ｈ−ＳｉＣ）基板を用意する。ｎ型ＳｉＣ基板１のおもて面は、例えば（０００１）面に対して４°程度のオフ角を有する。次に、図２に示すように、ｎ型ＳｉＣ基板１のおもて面上に、例えば、５．０×１０15／ｃｍ3程度の窒素がドーピングされた６μｍ程度の厚さのｎ-型ＳｉＣエピタキシャル層２を成長させる。
次に、図３に示すように、ｎ型ＳｉＣ基板１およびｎ-型ＳｉＣエピタキシャル層２からなるｎ型ＳｉＣエピタキシャル基板のおもて面（ｎ-型ＳｉＣエピタキシャル層２側の面）の表面層に、ｐ+型半導体領域３を例えば２μｍの間隔で選択的に形成する。具体的には、例えば５００℃程度の温度でｎ型ＳｉＣエピタキシャル基板を加熱しながら、ｎ型ＳｉＣエピタキシャル基板のおもて面に第１イオン注入を選択的に行うことでｐ+型半導体領域３を形成する。この第１イオン注入において、例えば、基板おもて面から５００ｎｍ程度の深さまでのボックスプロファイルの不純物濃度が２×１０19／ｃｍ3程度となるように、３０ｋｅＶ以上３５０ｋｅＶ以下の範囲の加速エネルギーでアルミニウムなどのｐ型不純物を注入する。
次に、図４に示すように、ｎ型ＳｉＣエピタキシャル基板の裏面（ｎ型ＳｉＣ基板１側の面）の表面層に、ｎ+型半導体領域７を形成する。具体的には、基板温度を５００℃程度に加熱した状態で、ｎ型ＳｉＣエピタキシャル基板の裏面全面に複数段の第２イオン注入を行うことでｎ+型半導体領域７を形成する。この第２イオン注入において、例えば、製品完成後の基板裏面から２００ｎｍ以下程度の深さ（すなわち製品完成後のｎ+型半導体領域７の厚さ）までのボックスプロファイルの不純物濃度が上述したｎ+型半導体領域７の不純物濃度の範囲内となるように、３０ｋｅＶ以上１５０ｋｅＶ以下の範囲の加速エネルギーでリン（Ｐ）などのｎ型不純物を注入する。
次に、図５に示すように、第１，２イオン注入した不純物を活性化させるための熱処理を行う。具体的には、ｎ型ＳｉＣエピタキシャル基板のおもて面全面を例えばカーボン保護膜１１で保護した後、ｎ型ＳｉＣエピタキシャル基板を例えば活性化熱処理装置の処理炉内に挿入する。そして、活性化熱処理装置の処理炉内を例えば１×１０-2Ｐａ以上程度まで真空引きした後、処理炉内にアルゴン（Ａｒ）ガスを導入し、例えば１×１０5Ｐａ程度の圧力で１７００℃程度の温度の熱処理を５分間程度行う。
次に、図６に示すように、例えばアッシング装置を用いてカーボン保護膜１１を除去（アッシング）する。具体的には、例えば、アッシング装置として反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いる。より具体的には、例えば、反応性イオンエッチング装置の反応炉内に酸素（Ｏ2）ガスを導入して６Ｐａ程度の圧力下とし、５００Ｗ程度の高周波（ＲＦ）電力を印加して酸素ガスをプラズマ化した雰囲気中で５分間程度のアッシングを行う。次に、例えば拡散炉内においてパイロジェニック酸化によりｎ型ＳｉＣエピタキシャル基板の裏面を犠牲酸化する。次に、例えばバッファードフッ酸によるエッチングにより基板裏面の犠牲酸化膜を除去して、ｎ+型半導体領域７の厚さを１００ｎｍ程度薄くする。これによって、ｎ+型半導体領域７の厚さが２００ｎｍ以下となる。
次に、図７に示すように、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ｎ型ＳｉＣエピタキシャル基板のおもて面に、例えば５００ｎｍの厚さの層間絶縁膜４を形成する。次に、例えばスパッタリングなどの物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ｎ型ＳｉＣエピタキシャル基板の裏面に、ニッケル層およびチタン層を順に積層（形成）する。そして、例えば８００℃程度の温度で１０分間の熱処理によりｎ型ＳｉＣエピタキシャル基板を加熱して、基板裏面上のニッケル層およびチタン層をシンタリング（焼結）する。この熱処理により、ニッケル層をシリサイド化して、オーミック電極８としてチタンカーバイドを含むニッケルシリサイド層を形成することにより、ｎ型ＳｉＣ基板１（すなわちｎ+型半導体領域７）とオーミック電極８とのオーミックコンタクトを形成する。
次に、図８に示すように、フォトリソグラフィにより層間絶縁膜４にコンタクトホール４ａを形成し、ｎ型ＳｉＣエピタキシャル基板のおもて面のｐ+型半導体領域３が形成された活性領域を露出する。次に、例えばスパッタリングなどの物理気相成長法により、コンタクトホール４ａ内のシリコン部（ｎ-型ＳｉＣエピタキシャル層２およびｐ+型半導体領域３）に接するように基板おもて面の全面にチタン層を形成する。次に、フォトリソグラフィにより、基板おもて面のチタン層をショットキー電極５のパターンにパターニングする。次に、例えば５００℃程度の温度で１０分間の熱処理により基板おもて面のチタン層をシンタリングしてショットキー電極５を形成する。
次に、例えばスパッタリングなどの物理気相成長法により、ショットキー電極５上に電極パッド６として例えば５μｍ程度の厚さのアルミニウム層を形成する。また、例えばスパッタリングなどの物理気相成長法により、オーミック電極８上に外部接続用電極層９として例えば２００ｎｍ程度の厚さの金層を形成することにより、図１に示すＳｉＣ−ＳＢＤが完成する。
（実施例１）
次に、ｎ+型半導体領域７の不純物濃度および厚さと裏面電極（オーミック電極８および外部接続用電極層９）の剥離の有無との関係について説明する。図９は、実施例１にかかる炭化珪素半導体装置の裏面電極に対する剥離試験の結果を示す説明図である。まず、上述した実施の形態にかかる炭化珪素半導体装置の製造方法にしたがい、上記諸条件で図１に示すＳｉＣ−ＳＢＤを作製した（以下、実施例１−１，１−２とする）。具体的には、実施例１−１においては、製品完成後のｎ+型半導体領域７のボックスプロファイルの不純物濃度および厚さ（以降、単にｎ+型半導体領域７の不純物濃度および厚さとする）がそれぞれ８×１０20／ｃｍ3および２００ｎｍとなるように、上記加速エネルギーで第２イオン注入を行った。
実施例１−２においては、ｎ+型半導体領域７の不純物濃度および厚さがそれぞれ４×１０20／ｃｍ3および２００ｎｍとなるように、上記加速エネルギーで第２イオン注入を行った。実施例１−２の、ｎ+型半導体領域７の不純物濃度以外の条件は実施例１−１と同様である。比較として、第２イオン注入条件の異なる試料を作製した（以下、比較例とする）。比較例では、第２イオン注入において装置完成後の基板裏面から５００ｎｍの深さまでのボックスプロファイルの不純物濃度が８×１０20／ｃｍ3となるように、リンを３０ｋｅＶ以上３５０ｋｅＶ以下の範囲の加速エネルギーで複数段注入した。比較例の第２イオン注入以外の条件は実施例１−１と同様である。
これら実施例１−１，１−２および比較例の裏面電極に対して一般的な剥離試験を行った。その結果を図９に示す。図９に示す結果より、実施例１−１においては、ｎ型ＳｉＣ基板１とオーミック電極８との接触抵抗（コンタクト抵抗）は比較例と同程度であったが、裏面電極は剥離しない（剥離：無）ことが確認された。また、実施例１−２においては、ｎ型ＳｉＣ基板１とオーミック電極８との接触抵抗を小さくすることができ、かつ裏面電極が剥離しないことが確認された。それに対して、比較例では、ｎ型ＳｉＣ基板１とオーミック電極８との接触抵抗は実施例１−１と同程度に維持されるが、オーミック電極８が破断して裏面電極が剥離する（剥離：有）ことが確認された。
実施例１−１，１−２において裏面電極が剥離しない理由は、次のとおりである。ｎ+型半導体領域７を形成するための第２イオン注入の加速エネルギーを１５０ｋｅＶ以下程度にして、オーミック電極８への炭素の供給源となるｎ+型半導体領域７の厚さを２００ｎｍ以下程度にすることで、オーミック電極８への炭素の析出量を低減させることができる。これにより、オーミック電極８中に、裏面電極の剥離の原因となる炭素析出層（炭素が連続的に析出された層）が形成されないからである。また、実施例１−２のようにｎ+型半導体領域７の不純物濃度を８×１０20／ｃｍ3よりも低くすることにより、ｎ型ＳｉＣ基板１とオーミック電極８との接触抵抗を低減することができる。このため、実施例１−１，１−２のように、ｎ+型半導体領域７の不純物濃度および厚さを制御することにより、ｎ型ＳｉＣ基板１とオーミック電極８との接触抵抗を維持または低減させた状態で、裏面電極が剥離することを防止することができることが確認された。
（実施例２）
次に、ｎ+型半導体領域７の厚さと裏面電極の剥離の有無との関係について説明する。図１０は、実施例２にかかる炭化珪素半導体装置の裏面電極に対する剥離試験の結果を示す説明図である。実施例２としてｎ+型半導体領域７（図１０においては高濃度不純物層と記載）の厚さの異なる第１〜５試料を作製した。第１〜５試料において、ｎ+型半導体領域７の厚さは、それぞれ５００ｎｍ、４００ｎｍ、３００ｎｍ、２００ｎｍおよび１５０ｎｍとした。実施例２の、ｎ+型半導体領域７の厚さ以外の条件は実施例１−１と同様である。実施例２において、第２イオン注入の加速エネルギーは実施例１−１と同様であり、第２イオン注入の多段注入数を増減させてｎ+型半導体領域７の厚さを変えている。すなわち、第２イオン注入の多段注入数を増やすことでｎ+型半導体領域７の厚さを厚くしており、第２イオン注入の多段注入数は、ｎ+型半導体領域７の厚さの厚さが最も厚い第１試料が最も多く、ｎ+型半導体領域７の厚さが最も薄い第５試料が最も少ない。第４試料は、実施例１−１に相当する。
これらの第１〜５試料の裏面電極に対して一般的な剥離試験を行った。その結果を図１０に示す。図１０に示す結果より、ｎ+型半導体領域７の厚さを２００ｎｍ以下とすることで（第４，５試料）、裏面電極が剥離することを防止することができることが確認された。したがって、ｎ+型半導体領域７の厚さは２００ｎｍ以下であるのが効果的であることが確認された。また、ｎ+型半導体領域７の厚さを２００ｎｍ以下とすることにより、ｎ+型半導体領域７を形成するための第２イオン注入の注入段数を少なくすることができるため、スループットを向上させることができることが確認された。
以上、説明したように、実施の形態によれば、ＳｉＣ基板の裏面側に高濃度半導体領域（ｎ+型半導体領域）を形成するための第２イオン注入の加速エネルギーを１５０ｋｅＶ以下程度にして、高濃度半導体領域の厚さを２００ｎｍ以下程度とすることで、ニッケルシリサイド層（オーミック電極）を形成するための熱処理時に、高濃度半導体領域中の炭素原子がニッケルシリサイド層中に析出することを抑制することができる。これにより、ニッケルシリサイド層への炭素の析出量を低減させることができ、ニッケルシリサイド層中に炭素が連続的に析出された層（炭素析出層）は生じない。したがって、ニッケルシリサイド層中の炭素を原因として裏面電極（オーミック電極および外部接続用電極層）が剥離することを十分に抑制することができる。また、実施の形態によれば、ＳｉＣ基板の裏面に形成された高濃度半導体領域の不純物濃度を８×１０20／ｃｍ3以下程度とすることで、ＳｉＣ基板（すなわち高濃度半導体領域）とオーミック電極との接触抵抗を維持または低減することができる。これにより、デバイス動作時に活性領域に流れる電流（オン電流）が小さくなることを防止することができるため、良好な特性を有する裏面電極を形成することができる。
以上において本発明では、ＳＢＤを例に説明しているが、これに限らず、ＭＯＳＦＥＴや、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ダイオードなど、炭化珪素を用いた他の半導体デバイスにも適用可能である。すなわち、上述した実施の形態において、ＳｉＣ基板のおもて面側に形成されるおもて面素子構造を種々変更することで、基板裏面側にオーミック電極を備えた様々な構成の炭化珪素半導体装置を作製することができる。また、上述した実施の形態では、ＳｉＣ基板の裏面に高濃度半導体領域を形成するための第２イオン注入のドーパントとしてリンを用いた場合を例に説明したが、これに限らず、裏面素子構造に合わせて種々変更可能である。具体的には、例えば、第２イオン注入によりｎ型高濃度半導体領域を形成する場合には、リンや砒素（Ａｓ）、窒素（Ｎ）を用いることが可能であり、第２イオン注入によりｎ型高濃度半導体領域を形成する場合には、アルミニウムやボロン（Ｂ）、マグネシウム（Ｍｇ）、ガリウム（Ｇａ）を用いることが可能である。また、上述した実施の形態では、ｎ型ＳｉＣ基板の表面にｎ-型ＳｉＣエピタキシャル層を積層したエピタキシャル基板を用いて説明しているが、これに限らず、このエピタキシャル基板と厚さの等しいｎ-型ＳｉＣ基板を用いてもよい。また、上述した実施の形態では、半導体層または半導体基板の導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、炭化珪素半導体とのオーミックコンタクトを形成する金属電極を備えたパワー半導体装置に有用である。
１ ｎ型ＳｉＣ基板
２ ｎ-型ＳｉＣエピタキシャル層
３ ｐ+型半導体領域
４ 層間絶縁膜
４ａ コンタクトホール
５ ショットキー電極
６ 電極パッド
７ ｎ+型半導体領域
８ オーミック電極
９ 外部接続用電極層
１１ カーボン保護膜

Claims (5)

  1. 炭化珪素からなる半導体基板の裏面に不純物を注入し、前記半導体基板の裏面の表面層に、前記半導体基板よりも不純物濃度が高い高濃度半導体領域を形成する第１工程と、
    前記高濃度半導体領域の表面に金属電極を形成する第２工程と、
    熱処理により、前記高濃度半導体領域と前記金属電極とのオーミックコンタクトを形成する第３工程と、
    を含み、
    前記第１工程では、
    前記半導体基板の裏面に、３０ｋｅＶ以上１５０ｋｅＶ以下の範囲の加速エネルギーで不純物を注入し、カーボン保護膜で保護した後、活性化熱処理し、前記カーボン保護膜を除去後に前記半導体基板の裏面を犠牲酸化し、当該犠牲酸化による犠牲酸化膜をバッファードフッ酸によるエッチングで除去することで、前記高濃度半導体領域の不純物濃度を１×１０19／ｃｍ3以上８×１０20／ｃｍ3以下とし、
    前記高濃度半導体領域の厚さを２００ｎｍ以下とし、
    深さ方向に一様な不純物濃度プロファイルを有する前記高濃度半導体領域を形成することを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記高濃度半導体領域の不純物濃度を４×１０20／ｃｍ3以下とすることを特徴とする
    請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記第１工程では、前記不純物として、アルミニウム、リン、砒素、窒素、ボロン、マ
    グネシウムまたはガリウムを注入することを特徴とする請求項１または２に記載の炭化珪
    素半導体装置の製造方法。
  4. 前記第２工程では、前記高濃度半導体領域の表面にニッケル層およびチタン層を順に形
    成し、
    前記第３工程では、熱処理により前記ニッケル層と前記高濃度半導体領域とを反応させ
    て、前記金属電極としてニッケルシリサイド層を形成することを特徴とする請求項１〜３
    のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  5. 前記第２工程前に、前記半導体基板のおもて面側に、おもて面素子構造を形成する工程
    をさらに含むことを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置
    の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6356428B2 (ja) * 2014-02-17 2018-07-11 株式会社東芝 半導体装置およびその製造方法
EP3067935A1 (en) * 2015-03-10 2016-09-14 ABB Technology AG Power semiconductor rectifier with controllable on-state voltage
CN105470119B (zh) * 2015-11-19 2018-09-11 泰科天润半导体科技（北京）有限公司 一种碳化硅器件的正面欧姆接触的加工方法
JP6767705B2 (ja) * 2016-04-28 2020-10-14 パナソニックＩｐマネジメント株式会社 半導体素子
CN107026075A (zh) * 2016-08-31 2017-08-08 佛山芯光半导体有限公司 采用离子注入增强激光退火制备碳化硅欧姆接触的方法
KR20180124459A (ko) * 2017-05-12 2018-11-21 한국전기연구원 반도체와 금속 사이에 형성되는 오믹접촉 및 오믹접촉 형성방법
US10615292B2 (en) 2018-03-27 2020-04-07 Hong Kong Applied Science And Technology Research Institute Co., Ltd. High voltage silicon carbide Schottky diode flip chip array
JP7135443B2 (ja) * 2018-05-29 2022-09-13 富士電機株式会社 炭化ケイ素半導体装置及びその製造方法
CN109461768A (zh) * 2018-10-31 2019-03-12 秦皇岛京河科学技术研究院有限公司 一种SiC结势垒肖特基二极管及其制造方法
EP3989264A4 (en) * 2019-07-29 2022-08-03 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device
US12211920B2 (en) * 2021-04-13 2025-01-28 Semiconductor Components Industries, Llc Backside ohmic contacts for semiconductor devices
DE102022209805A1 (de) 2022-09-19 2024-03-21 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Erzeugen eines elektrischen Kontaktes, Halbleiteranordnung und Halbleiterbauelement

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803243B2 (en) * 2001-03-15 2004-10-12 Cree, Inc. Low temperature formation of backside ohmic contacts for vertical devices
US6884644B1 (en) * 1998-09-16 2005-04-26 Cree, Inc. Low temperature formation of backside ohmic contacts for vertical devices
US6599644B1 (en) * 2000-10-06 2003-07-29 Foundation For Research & Technology-Hellas Method of making an ohmic contact to p-type silicon carbide, comprising titanium carbide and nickel silicide
US6909119B2 (en) * 2001-03-15 2005-06-21 Cree, Inc. Low temperature formation of backside ohmic contacts for vertical devices
JP4463448B2 (ja) * 2001-09-07 2010-05-19 パナソニック株式会社 ＳｉＣ基板及びＳｉＣ半導体素子の製造方法
US7105875B2 (en) * 2004-06-03 2006-09-12 Wide Bandgap, Llc Lateral power diodes
US7026669B2 (en) * 2004-06-03 2006-04-11 Ranbir Singh Lateral channel transistor
JP4087368B2 (ja) * 2004-09-21 2008-05-21 新電元工業株式会社 ＳｉＣ半導体装置の製造方法
JP3914226B2 (ja) * 2004-09-29 2007-05-16 株式会社東芝 高耐圧半導体装置
JP4942134B2 (ja) * 2005-05-20 2012-05-30 日産自動車株式会社 炭化珪素半導体装置の製造方法
US8368165B2 (en) * 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
JP2008135611A (ja) * 2006-11-29 2008-06-12 Denso Corp 半導体装置の製造方法
US7820534B2 (en) * 2007-08-10 2010-10-26 Mitsubishi Electric Corporation Method of manufacturing silicon carbide semiconductor device
JP4690485B2 (ja) * 2007-10-24 2011-06-01 パナソニック株式会社 半導体素子の製造方法
US20090272982A1 (en) * 2008-03-03 2009-11-05 Fuji Electric Device Technology Co., Ltd. Trench gate type semiconductor device and method of producing the same
US7851881B1 (en) * 2008-03-21 2010-12-14 Microsemi Corporation Schottky barrier diode (SBD) and its off-shoot merged PN/Schottky diode or junction barrier Schottky (JBS) diode
CN101335201A (zh) * 2008-05-30 2008-12-31 西安电子科技大学 n型SiC半导体器件欧姆接触的制作方法
CN102187464B (zh) 2008-10-23 2014-04-16 本田技研工业株式会社 电极、半导体装置、及其制造方法
JP5588671B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
CN102396069B (zh) * 2009-04-16 2014-05-07 三菱电机株式会社 碳化硅肖特基二极管的制造方法
JP5525940B2 (ja) * 2009-07-21 2014-06-18 ローム株式会社 半導体装置および半導体装置の製造方法
US9548206B2 (en) * 2010-02-11 2017-01-17 Cree, Inc. Ohmic contact structure for group III nitride semiconductor device having improved surface morphology and well-defined edge features
JP5544918B2 (ja) 2010-02-16 2014-07-09 住友電気工業株式会社 炭化珪素絶縁ゲート型半導体素子およびその製造方法
CN102870217B (zh) 2010-04-06 2016-08-03 三菱电机株式会社 功率用半导体装置及其制造方法
JP2012004269A (ja) 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置の製造装置
JP5102411B2 (ja) * 2010-09-06 2012-12-19 パナソニック株式会社 半導体装置およびその製造方法
CN103229275B (zh) * 2011-04-11 2015-10-07 新电元工业株式会社 碳化硅半导体装置及其制造方法
JP5777455B2 (ja) * 2011-09-08 2015-09-09 株式会社東芝 半導体装置および半導体装置の製造方法
US8680587B2 (en) * 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
JP5869291B2 (ja) * 2011-10-14 2016-02-24 富士電機株式会社 半導体装置
JP6112698B2 (ja) 2012-03-30 2017-04-12 富士電機株式会社 炭化珪素半導体素子及びその製造方法
JP6053103B2 (ja) * 2012-04-12 2016-12-27 富士電機株式会社 ワイドバンドギャップ半導体装置およびその製造方法
JP5966556B2 (ja) * 2012-04-18 2016-08-10 富士電機株式会社 半導体デバイスの製造方法
JP6253133B2 (ja) * 2012-04-27 2017-12-27 富士電機株式会社 炭化珪素半導体装置の製造方法
JP6206862B2 (ja) * 2012-05-31 2017-10-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2014175470A (ja) * 2013-03-08 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP6296445B2 (ja) * 2014-02-10 2018-03-20 ローム株式会社 ショットキーバリアダイオード
US8962468B1 (en) * 2014-04-23 2015-02-24 United Silicon Carbide, Inc. Formation of ohmic contacts on wide band gap semiconductors

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